JP4157965B2 - データ処理システム - Google Patents

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Description

本発明は、計算ユニットと、記憶装置と、この記憶装置と計算ユニットを切り換えるシステムとを備える処理システムに関する。
本発明は、例えばデータ処理システムにおける応用を見出すものである。例えば、画像再生プロセッサは、このような映像データ処理システムを構成可能である。この画像再生プロセッサは、例えばデコーダ、テレビジョン用デコーディング受信装置(「セットトップボックス」)あるいはテレビジョンに含まれる。
多数の処理システムが、データ上の操作を実行することを目的とする単一または複数の計算ユニットを備える。これらの計算ユニットは、データを含むワードを、前記ワードが記憶される記憶装置と交換することができる。そのため、特に記憶装置から来るワードを適切な計算ユニットに導くために、切換システム(「クロスバーシステム」)が使用される。2000年1月に出版されたSantanu Dutta他による出版物“Architecture and Implementation of a High−Definition Video Co−Processor for Digital Television Applications (デジタルテレビジョン応用のための高品位映像コプロセッサのアーキテクチャおよび実現)”では、このような処理システムの例が説明されている。
この処理システムは、記憶装置を構成し、またレジスタ読出しポートとレジスタ書込みポートとを含むレジスタのバンクと、計算ユニット入力ポートと計算ユニット出力ポートとを含む計算ユニットと、読出し切換システムと書込み切換システムとを含む読出しおよび書込み切換システムとを具備して成る。ワードの交換が、読出し切換システムによりレジスタ読出しポートから計算ユニット入力ポートに対して行われるのであれば、これは読出しである。また、ワードの交換は、書込み切換システムにより計算ユニット出力ポートからレジスタ書込みポートに対しても行うことができる。これは書込みである。
「計算ユニットポート」という用語は計算ユニット入力または出力ポートに、また「レジスタポート」はレジスタ読出しまたは書き込みポートに、さらに「切換システム」は読出しまたは書込み切換システムに区別することなく以後適用される。また、「交換」という用語はワードの読出しまたは書き込みに適用される。
このような処理システムにおいて、切換システムはマルチプレクサによって実現される。切換システムのサイズは、使用するマルチプレクサの数によって異なる。マルチプレクサの数は、ワードを交換するレジスタポートの数と計算ユニットポートの数と、交換するワードのサイズによって異なる。この処理システムにおいては、交換するワードのサイズは大きく、また切換システムによって全てのレジスタポートと全ての計算ユニットポートとの間でワードを交換可能である。
図1は、最新技術による処理システムを示す。このような処理システムは、記憶装置10と、読出し切換システム11と、書込み切換システム12と、第1、第2、第3および第4計算ユニット13〜16とを具備して成る。記憶装置10は、例えばrrp1およびrrp6の6つのレジスタ読出しポートと、例えばwrp1およびwrp4の4つのレジスタ書込みポートとを具備して成る。計算ユニットは、例えばiup1およびiup2の計算ユニット入力ポートと、例えばeup5の計算ユニット出力ポートとを含んでいる。
この例において、交換するワードはPビットのワードである。第1計算ユニット13が、その計算ユニット入力ポートrup1で、記憶装置10に記憶されたデータ項目を読みたいとする。図1に示していない制御装置は、例えばポートrrp1といった読出しポートの1つでこのデータ項目を送信する必要があることを記憶装置10に指示する。そして、このデータ項目は、計算ユニット入力ポートrup1にデータ項目を送信するべき読出し切換システム11に送られる。そのために、読出し切換システム11はマルチプレクサを含んでいる。制御装置は、データ項目を計算ユニット入力ポートiup1に導くために、マルチプレクサに制御信号を送信する。
このような処理システムにおいて、全てのレジスタ読出しポートは、読出し切換装置11によって、全ての計算ユニット入力ポートに接続されている。「2つのポートが接続されている」という表現は、ワードの交換がこれら2つのポート間で可能であることを意味している。図1においては、分かりやすくするため、数個の接続のみ示してある。
・レジスタ読出しポートの数がmであり、
・計算ユニット入力ポートの数がnであり、また
・交換されるワードのビット数がPである場合、
読出し切換装置のマルチプレクサの数は、n(m−1)Pである。
書込み切換装置の場合、機能性は同じである。
・計算ユニット出力ポートの数がmであり、
・レジスタ書込みポートの数がnであり、また
・交換されるワードのビット数がPである場合、
書込み切換装置のマルチプレクサの数はn’(m’−1)Pである。
従って、マルチプレクサの数は、特に交換されるワードのビット数によって異なる。しかし、交換されるワードのサイズはPビットであり、また特定の計算ユニットは例えばP/Nビットといった小さなサイズのデータで特定の動作を行う。計算ユニットがP/Nビットのデータ項目を読み出したい場合、記憶装置はこのデータ項目から成るPビットのワードを計算ユニットに送信する。その結果、このような交換において、(N−1)P/Nビットが計算ユニットによって使用されることはない。
これにより、切換システムのサイズは大きくなる。これは、切換システムが大きくなるため、欠点を意味している。そのため、切換システムは予め定義された面積以上を占めることができないので、計算ユニットおよび計算ユニットポートの数は制限されてしまう。
発明の目的および開示
本発明の目的は、切換システムのサイズが縮小された処理システムを提案することにある。
本発明による最初の段落で定義された処理システムは、
前記記憶装置が、複数個のレジスタのバンクを含み、前記レジスタの第1のバンクのポートの数が、前記レジスタの第2のバンクのポートの数より多く、
前記切換システムが、前記レジスタのバンクのそれぞれに関連する少なくとも1つの切換装置を含み、
前記計算ユニットが、前記関連する切換装置によって少なくとも2つのレジスタのバンクと通信することが可能であり、
レジスタのバンクはP/Nビットのワードを記憶し、通信されるデータ項目には、単一または複数のワードが含まれており、Pは前記レジスタと前記計算ユニットとの間で交換されるワードの最大サイズであり、PおよびNは整数であり、Nは2以上であり、PはNの倍数であり、
前記計算ユニットは、iP/Nビットのデータ項目の読み出しまたは書込みを行うためにi個のレジスタのバンクと通信し、iは1とNとの間の整数であることを特徴とする。
本発明によれば、レジスタのバンクに記憶されたワードは、最新技術におけるものよりもサイズが小さく、例えばP/Nビットである。計算ユニットが操作を行うことができるデータのサイズは、例えばP/N、2P/N、...(N−1)P/N、またはPビットである。計算ユニットがP/Nビットのデータ項目を読み出したい場合、このデータ項目を含むレジスタの第1バンクは、関連する切換装置(「クロスバー」)によって、P/Nビットの対応するワードをこの計算ユニットに送信する。計算ユニットが2P/Nビットのデータ項目を読み出したい場合、このデータ項目の最初のP/Nビットを含むレジスタの第1バンクは、このレジスタの第1バンクに関連する切換装置によって、計算ユニットポートの1つで対応するワードをこの計算ユニットに送信し、またデータ項目の後続のP/Nビットを含むレジスタの第2バンクは、このレジスタの第2バンクに関連する切換装置によって、他の計算ユニットポートの1つから対応するワードをこの計算ユニットに送信する。計算ユニットがより大きなデータ項目を読み出したい場合、同様の論法が適用される。
本発明により、レジスタの特定のバンクのレジスタポートの数は、最新の記憶装置よりも少なくても良い。これは、後に更に詳しく説明する。同様に、特定のレジスタポートと特定の計算ユニットポートとの間の特定の接続を省略しても良い。これについても、後に更に詳細に説明する。その結果、より少ない数のマルチプレクサを使用することができるので、切換システムのサイズを縮小することが可能となる。
本発明の好適な実施例において、前記計算ユニットが少なくとも1つのポートを含み、また前記切換システムも共通切換装置を含み、これにより前記計算ユニットの前記ポートが数個のレジスタと通信可能である。本実施例によれば、単一かつ同一の計算ユニットポートは、数個のレジスタとワードを交換することができる。
本発明の有利な実施例において、前記計算ユニットが少なくとも1つのポートを含み、前記ポートはレジスタの単一バンクと通信可能である。本実施例によれば、計算ユニットポートとレジスタのバンクとの間のワードの交換は、このレジスタのバンクに関連する切換装置によってのみ行われる。本実施例により、数個のレジスタのバンクに共通の切換装置を省略することが可能となる。
このように、切換システムで使用されるマルチプレクサの数は減少される。従って、切換システムのサイズは縮小される。
本発明を図面に示す実施例を参照して更に詳しく説明するが、本発明はこれらに限定されることはない。
図2は、本発明による処理システムの例を示す。このような処理システムは、レジスタの第1バンク21と、レジスタの第2バンク22と、レジスタの第3バンク23と、第1切換装置24と、第2切換装置25と、第3切換装置26と、第1共通切換装置27と、第1、第2、第3および第4計算ユニット13〜16とを具備して成る。
図2に示す切換装置は、読出し切換装置である。従って、図2は、計算ユニット13〜16によるデータ読出しを示している。本発明は同様に、計算ユニットからレジスタのバンクへのデータの書込み、すなわち書込み切換装置に適用される。
レジスタの第1、第2および第3バンク21〜23は、最新技術よりも小さいワード、例えばP/Nビットのワードを記憶する。この例の場合、Pは36に等しく、またNは3に等しいと考えられる。従って、交換されるワードは12ビットのワードである。第3計算ユニット15が、レジスタの3つのバンク21〜23から成る記憶装置の36ビットデータ項目を読み出したいものとする。このデータ項目の最初の12ビットはレジスタの第1バンク21に記憶され、それに続く12ビットはレジスタの第2バンク22に記憶され、最後の12ビットはレジスタの第3バンクに記憶される。第3計算ユニットは3つの計算ユニットポートiup7、iup8およびiup9を含んでいる。
レジスタの第1バンクはデータ項目の最初の12ビットを第1切換装置24に送信し、第1切換装置24はこれら最初の12ビットを第1共通切換装置27に送信し、また第1共通切換装置27はこれら最初の12ビットをポートiup7に送信する。レジスタの第2バンク22はそれに続く12ビットを第2切換装置25に送り、第2切換装置25はこれらの後続12ビットを第1共通切換装置27に送り、また第1共通切換装置27はこれらの後続12ビットをポートiup8に送信する。レジスタの第3バンクはデータ項目の最後の12ビットを第3切換装置26に送信し、第3切換装置26はこれら最後の12ビットを第1共通切換装置27に送信し、また第1共通切換装置27はこれら最後の12ビットをポートiup9に送信する。
また、例えば第2計算ユニット14などの計算ユニットが、12ビットの3つのデータ項目、または12ビットの1つのデータ項目および24ビットの1つのデータ項目を同時に読出すことを希望することもありうる。このような2つの場合、レジスタの第3バンク23においてワードは読み出されない。その結果、データ項目のサイズが12または24ビットであることが多い場合、最新技術のレジスタポートの数と比較して、レジスタの第2バンク22とレジスタの第3バンク23とのレジスタポートの数を減少することができる。
計算ユニット13〜16が、12ビットの4つのデータ項目、24ビットの1つのデータ項目、および36ビットの1つのデータ項目を同時に読み出したい例について考察する。
図1に示す最新技術の記憶装置10は、36ビットの6つのワードを送信しなければならない。従って、36ビットの6つのレジスタポートが必要になる。
図2の処理システムにより、レジスタの第1バンク21が6つのレジスタポートを有しており、レジスタの第2バンク22が4つのレジスタポートを有しており、またレジスタの第3バンク23が2つのレジスタポートを有している場合、レジスタのバンク21〜23から成る記憶装置は、12ビットの4つのデータ項目、24ビットの1つのデータ項目、および36ビットの1つのデータ項目を同時に送信することが可能である。従って、最新技術のレジスタポート数よりも少ない複数のレジスタポートと、レジスタの特定のバンクとを使用し、最新技術と同様のデータ項目を同時に送信することが可能である。その結果、本発明により、レジスタの特定のバンクのポート数を減らすことが可能となる。
もちろん、図2の処理システムにより、36ビットの6つのデータ項目を同時に送信することは不可能である。しかし、最新技術の多数の処理システムにおいてこのような状況はまれであったり、あるいは存在すらしないので、最新技術による処理システムの大多数に代わる本発明を実現することが可能となる。
その結果、同時に交換されるデータの中で、36ビットよりも小さなサイズのデータがあるとすると、最新技術のレジスタポート数と比較すると、レジスタの少なくとも1つのバンクのレジスタポートの数を減らすことが可能である。
図2においては、分かりやすくするために数個の接続のみ示している。例えば、全てのレジスタポートを全ての計算ユニットポートに接続することが可能である。
・レジスタの第1バンク21のレジスタポートの数がm1であり、
・レジスタの第2バンク22の数がm2であり、
・レジスタの第3バンク23の数がm3であり、
・計算ユニットポートの総数がnである場合、
3つの切換装置24〜26と第1共通切換装置27とから成る切換システムのマルチプレクサの数は、n(m1+m2+m3−1)P/3に等しい。
(m1+m2+m3)は(3m−2)よりも小さいため、図2の処理システムでも同様に、切換システムのマルチプレクサの数は、図1に示す最新技術で必要なマルチプレクサの数よりも少ない。その結果、本発明は、切換システムのサイズを縮小することが可能である。
切換システムのサイズを更に縮小するため、特定のレジスタポートと特定の計算ユニットポートとの間の特定の接続を省略することも可能である。これは、上記の例において、レジスタの第3バンク23は、第3計算ユニット15の計算ユニットポートiup7およびiup8とデータ交換しないためである。その結果、レジスタの第3バンク23のレジスタポートと計算ユニットポートiup7およびiup8との間の接続、つまり4つの接続をを省略することができる。全部でX個の接続を省略すると、切換システムのマルチプレクサの数は[n(m1+m2+m3−1)−X]P/3に等しくなる。
その結果、本発明による処理システムは、2つの方法で切換システムのサイズを縮小することができる。第1の方法は、レジスタの特定のバンクに対して、最新技術の記憶装置のポート数よりも少ないポート数を取ることで構成される。第2の方法は、特定のレジスタポートと、特定の計算ユニットポートとの間の特定の接続を省略することで構成される。切換システムのサイズを縮小するこれらの2つの方法は、別個あるいは共同して実行することができる。
ちなみに、本発明によるレジスタのバンクは全て必ずしも同一のサイズである必要はない。例えば、最新技術の記憶装置10を差し替えるために、この記憶装置10が36ビットのワードを記憶する場合、24ビットのレジスタのバンクと、12ビットのレジスタのバンクとを取ることができる。
ちなみに、12ビットのデータ項目は必ずしも、レジスタの第1バンク21に記憶されるわけではない。例えば、12ビットのデータ項目は、レジスタの第1バンク21、レジスタの第2バンク22、あるいはレジスタの第3バンク23の何れかに記憶させることができる。この場合、図3aおよび図3bで述べているように、レジスタの3つのバンク21〜23のそれぞれのポート数を減らすことが可能である。
図3aは、最新技術による処理システムの実現の例を示している。この処理システムは、3つのレジスタポートを有する記憶装置30と、切換装置31と、第5計算ユニット32とから構成される。
交換されるデータは12ビットのデータであり、これは画像の画素の赤、緑および青の成分に対応している。これらのデータは、12ビットのワードという形で記憶される。第5計算ユニット32は赤成分、緑成分および青成分を同時に読み出す必要があるが、例えば3つの赤成分を同時に読み出す必要はない。記憶装置30の各ポートは、赤、緑、あるいは青成分の何れかを送信することができる。従って、切換装置31は、この例において、3*(3−1)*12=72個のマルチプレクサを含んでいる。
図3bは、図3aの処理システムに代わる、本発明による処理システムの実施例を示している。本発明によるこの処理システムは、レジスタの第4バンク33と、レジスタの第5バンク34と、レジスタの第6バンク35と、第4切換装置36と、第5切換装置37と、第6切換装置38と、第2共通切換装置39と、第5計算ユニット32とを具備して成る。
レジスタのバンク33〜35のそれぞれは、12ビットポートから成る。第5計算ユニット32は、3つの12ビットポートから成る。赤成分はレジスタの第4バンク33に記憶され、緑成分はレジスタの第5バンク34に記憶され、また青成分はレジスタの第6バンク35に記憶される。その結果、図3bの処理システムにより、第5計算ユニット32は、赤、緑および青成分を同時に読み出すことが可能である。従って、図3bの処理システムは、図3aの処理システムに代わるものである。
全てのレジスタポートと全ての計算ユニットポートとの間でワードを交換できるものとすると、第4切換装置36と、第5切換装置37と、第6切換装置38と、第2共通切換装置39とから成る切換システムは、3*(3−1)*12=72個のマルチプレクサを含んでおり、これは図3aの処理システムから成る最新技術における数と同一である。
しかし、第5計算ユニット32は赤成分、緑線分、および青成分を同時に読み出す必要があるが、例えば3つの赤成分を同時に読み出す必要はないことが分かっている。その結果、多数の接続を省略することが可能である。例えば、レジスタの第5および第6バンク34および35のレジスタポートと、第5計算ユニット32の計算ユニットポートとの間の接続を省略することができ、換言すれば、第5計算ユニット32の計算ユニットポートの1つは赤成分のみを読み出すことができる。従って、これにより、図3aの切換システム31に比較して、切換システムのサイズを縮小することが可能になる。
ちなみに、図3bの例において、レジスタのバンク33〜35が有するレジスタポートは1つのみである。従って、切換装置36〜38はマルチプレクサを有していない。その結果、本発明による切換装置は、単一または複数のマルチプレクサから構成させるか、あるいはワイヤなどの物理的リンクからのみ構成させることができる。
更に、図4の詳細部から分かるように、第5計算ユニット32の各ポートを、レジスタのあるバンクに対応させることが可能である。例えば、第5計算ユニット32の第1ポートをレジスタの第4バンク34に、第5計算ユニット32の第2ポートをレジスタの第5バンク35に、また第5計算ユニット32の第3ポートをレジスタの第6バンク36に接続することができる。このように、第2共通切換装置39を省略することが可能である。
図4は、本発明の有利な実施例による処理システムを示している。このような処理システムは、レジスタの第1、第2および第3バンク21〜23と、第1、第2および第3切換装置24〜26と、第1、第2、第3および第4計算ユニット13〜16とから成る。図4において、レジスタポートと計算ユニットポートとの間のこの処理システムの機能性に必要な全ての接続が示されている。この有利な実施例では、計算ユニットポートは、レジスタの1つのバンクのみとワードを交換することができる。例えば、第3計算ユニット15のポートiup7は、レジスタの第1バンク21のレジスタポートとのみワードを交換できる。
図4の場合のように、各計算ユニットポートがレジスタの1つのバンクとのみワードを交換できる場合、図2の共通切換装置を省略することができ、これは特に処理システムの複雑さを低減することになる。
図5〜図11は、画像再生プロセッサにおける本発明による処理システムの使用例を示している。映像データのディスプレイには様々なフォーマットが存在する。例えば、米国デジタルテレビジョン標準規格ATSCは、画像がそれぞれ720画素の480本の線から成る標準フォーマットや、画像がそれぞれ1920画素の1080本の線から成る高精細度フォーマットなどの18の異なる放送フォーマットを定義している。映像データが高精細度フォーマットに放送される場合、画面が高精細度フォーマットと互換性のないテレビでこのデータを表示できるよう、このデータを標準フォーマットに変換する必要がある。画像再生プロセッサは、特にこのような変換を可能にする。
図5は、このような画像再生プロセッサなどにおいて使用される多相フィルタを示している。この種類の多相フィルタは、画素の入力値PIXINおよび係数COEFから画素の出力値PIXOUTを計算する。入力画素P1、P2、P3、P4、P5の5つの値と4つの係数c1、c2、c3およびc4を考慮する場合、多相フィルタは、P=c1(P2−P1)+c2(P3−P2)+c3(P4−P3)+c4(P5−P4)で定義される出力画素の値Pを計算する。
図6〜図11は、このような多相フィルタを使用するために、本発明による処理システムで実行される処理工程を示している。このタイプの処理システムは、レジスタの第7バンク601と、レジスタの第8バンク602と、レジスタの第9バンク603と、レジスタの第10バンク604と、第7読出し切換装置605と、第7書込み切換装置606と、第8読出し切換装置607と、第8書込み切換装置608と、第9読出し切換装置609と、第9書込み切換装置610と、第10読出し切換装置611と、第6計算ユニット612と、第7計算ユニット613と、第8計算ユニット614、第9計算ユニット615と、共通読出し切換装置616と、共通書込み切換装置617とを具備して成る。分かりやすくするため、共通読出し切換装置616は図7、9および11に示しておらず、また共通書込み切換装置617は図6、8および10に示していない。
入力画素の値および係数の値は、12ビットにコード化される。入力画素の値はレジスタの第7バンク601に記憶され、また係数はレジスタの第10バンク604に記憶される。
図6に示す第1工程において、以下の処理が同時に行われる。
・画素P1およびP2の値は、第8計算ユニット614の第1および第2入力ポートに送られる。
・画素P2およびP3の値は、第8計算ユニット614の第3および第4入力ポートに送られる。
・画素P3およびP4の値は、第9計算ユニット615の第1および第2入力ポートに送られる。
・画素P4およびP5の値は、第9計算ユニット615の第3および第4入力ポートに送られる。
次に、第8計算ユニット614は(P2−P1)および(P3−P2)の値を計算し、また第9計算ユニット615は(P4−P3)および(P5−P4)の値を計算する。
図7に示す第2工程において、以下の処理が同時に行われる。
・12ビットのデータ項目である数値(P2−P1)は、レジスタの第7バンク601の第1書込みポートに送られる。
・同様に、(P3−P2)、(P4−P3)および(P5−P4)の値は、レジスタの第7バンク601の第2、第3および第4書込みポートに送られる。
図8に示す第3工程において、以下の処理が同時に行われる。
・数値(P2−P1)と、12ビットのデータ項目である第1係数c1とは、第6計算ユニット612の第1および第2入力ポートに送られる。
・数値(P3−P2)と第2係数c2とは、第6計算ユニット612の第3および第4入力ポートに送られる。
・数値(P4−P3)と第3係数c3とは、第7計算ユニット613の第1および第2入力ポートに送られる。
・数値(P5−P4)と第4係数c4とは、第7計算ユニット613の第3および第4入力ポートに送られる。
次に数値c1(P2−P1)、c2(P3−P2)、c3(P4−P3)およびc4(P5−P4)が、第6および第7計算ユニット612および613によって計算される。
図9に示す第4工程において、以下の処理が同時に実行される。
・24ビットのデータ項目であるc1(P2−P1)の最初の12ビットは、レジスタの第7バンク601の第1書込みポートに送られる。
・c1(P2−P1)の最後の12ビットは、レジスタの第8バンク602の第1書込みポートに送られる。
・c2(P3−P2)の最初の12ビットは、レジスタの第7バンク601の第2書込みポートに送られる。
・c2(P3−P2)の最後の12ビットは、レジスタの第8バンク602の第2書込みポートに送られる。
・c3(P4−P3)の最初の12ビットは、レジスタの第7バンク601の第3書込みポートに送られる。
・c3(P4−P3)の最後の12ビットは、レジスタの第8バンク602の第3書込みポートに送られる。
・c4(P5−P4)の最初の12ビットは、レジスタの第7バンク601の第4書込みポートに送られる。
・c4(P5−P4)の最後の12ビットは、レジスタの第8バンク602の第4書込みポートに送られる。
図10に示す第5工程において、以下の処理が同時に行われる。
・c1(P2−P1)の最初の12ビットは、第8計算ユニット614の第1入力ポートに送られる。
・c1(P2−P1)の最後の12ビットは、第8計算ユニット614の第2入力ポートに送られる。
・c2(P3−P2)の最初の12ビットは、第8計算ユニット614の第3入力ポートに送られる。
・c2(P3−P2)の最後の12ビットは、第8計算ユニット614の第4入力ポートに送られる。
・c4(P4−P3)の最初の12ビットは、第8計算ユニット614の第5入力ポートに送られる。
・c4(P4−P3)の最後の12ビットは、第8計算ユニット614の第6入力ポートに送られる。
・c5(P5−P4)の最初の12ビットは、第8計算ユニット614の第7入力ポートに送られる。
・c5(P5−P4)の最後の12ビットは、第8計算ユニット614の第8入力ポートに送られる。
次に、第8計算ユニットは以下の数値を計算する。
P=c1(P2−P1)+c2(P3−P2)+c3(P4−P3)+c4(P5−P4)
図11に示す第6工程において、以下の処理が同時に行われる。
・24ビットのデータ項目であるPの最初の12ビットは、レジスタの第7バンク601の第1書込みポートに送られる。
・Pの後続の12ビットは、レジスタの第8バンク602の第1書込みポートに送られる。
・Pの最後の12ビットは、レジスタの第9バンク603の第1書込みポートに送られる。これらの最後の12ビットは実際には、1つの有用なデータビットのみを含む。
図6〜11に示すような処理システムは、画面に画素を表示するために画素値を計算することを目的とする画像再生プロセッサにおいて使用できる。このような画像再生プロセッサは、例えばデコーダ、セットトップボックス、テレビジョン、コンピュータ中央ユニット、またはコンピュータ画面に組み込むことが可能である。このような画像再生プロセッサは、少なくとも1つの画像を表す信号を送信可能な少なくとも1つの送信器と、送信ネットワークと、前記信号を受信可能な受信器とを含む通信ネットワークにおいて使用することができる。
「備える(comprise)」という動詞とその活用形の使用は、請求項に記載されているもの以外の要素または工程の存在を除外するものではない。要素の前に置かれる不定冠詞「a」または「an」は、複数のこのような要素の存在を除外するものではない。
図1は、最新技術による処理システムの特徴を示すブロック図である。 図2は、本発明による処理システムの特徴を示すブロック図である。 図3aは最新技術による処理システムの実施例を示す。 図3bは図3aの処理システムに代わる本発明による処理システムを示す。 図4は、本発明の有利な実施例による処理システムの例を示す。 図5は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図6は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図7は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図8は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図9は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図10は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。 図11は、画像再生プロセッサにおける本発明による処理システムの使用例を示す。
符号の説明
13 第1計算ユニット
14 第2計算ユニット
15 第3計算ユニット
16 第4計算ユニット
21 第1バンク
22 第2バンク
23 第3バンク
24 第1切換装置
25 第2切換装置
26 第3切換装置
27 第1共通切換装置
30 記憶装置
31 切換装置
32 第5計算ユニット
33 第4バンク
34 第5バンク
35 第6バンク
36 第4切換装置
37 第5切換装置
38 第6切換装置
39 第2共通切換装置
601 第7バンク
602 第8バンク
603 第9バンク
604 第10バンク
605 第7読出し切換装置
606 第7書込み切換装置
607 第8読出し切換装置
608 第8書込み切換装置
609 第9読出し切換装置
610 第9書込み切換装置
611 第10読出し切換装置
612 第6計算ユニット
613 第7計算ユニット
614 第8計算ユニット
615 第9計算ユニット
616 共通読出し切換装置
617 共通書込み切換装置

Claims (8)

  1. 計算ユニットと、記憶装置と、前記記憶装置と前記計算ユニットとの間の通信を可能にするための切換システムとを具備してなる処理システムであって、
    前記記憶装置が、複数個のレジスタのバンクを含み、前記レジスタの第1のバンクのポートの数が、前記レジスタの第2のバンクのポートの数より多く、
    前記切換システムが、前記レジスタのバンクのそれぞれに関連する少なくとも1つの切換装置を含み、
    前記計算ユニットが、前記関連する切換装置によって少なくとも2つのレジスタのバンクと通信することが可能であり、
    レジスタのバンクはP/Nビットのワードを記憶し、通信されるデータ項目には、単一または複数のワードが含まれており、Pは前記レジスタと前記計算ユニットとの間で交換されるワードの最大サイズであり、PおよびNは整数であり、Nは2以上であり、PはNの倍数であり、
    前記計算ユニットは、iP/Nビットのデータ項目の読み出しまたは書込みを行うためにi個のレジスタのバンクと通信し、iは1とNとの間の整数であることを特徴とする処理システム。
  2. 前記計算ユニットが少なくとも1つのポートを含み、また前記切換システムも共通切換装置を含み、これにより前記計算ユニットの前記ポートが複数個のレジスタのバンクと通信可能であることを特徴とする、請求項1に記載の処理システム。
  3. 前記計算ユニットが少なくとも1つのポートを含み、前記ポートはレジスタの単一バンクと通信可能であることを特徴とする、請求項1に記載の処理システム。
  4. レジスタの各バンクがデータタイプを記憶し、また前記計算ユニットの前記ポートはデータタイプに関連することを特徴とする、請求項3に記載の処理システム。
  5. 請求項1〜4の何れかに記載の処理システムを備える画像再生プロセッサ。
  6. 請求項5に記載の少なくとも1つの画像再生プロセッサを備えるセットトップボックス。
  7. 画像を表示するための少なくとも1つの画面と、請求項5に記載の画像再生プロセッサとを備える装置。
  8. 少なくとも1つの画像を表す信号を送信可能な少なくとも1つの送信器と、送信ネットワークと、前記信号を受信可能な受信器と、請求項5に記載の画像再生プロセッサとを備える通信ネットワーク。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339592B2 (en) * 2004-07-13 2008-03-04 Nvidia Corporation Simulating multiported memories using lower port count memories
TW200625097A (en) * 2004-11-17 2006-07-16 Sandbridge Technologies Inc Data file storing multiple date types with controlled data access
US8605099B2 (en) 2008-03-31 2013-12-10 Intel Corporation Partition-free multi-socket memory system architecture
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0473805A1 (en) * 1990-09-03 1992-03-11 International Business Machines Corporation Computer system with improved performance
US5862154A (en) * 1997-01-03 1999-01-19 Micron Technology, Inc. Variable bit width cache memory architecture
US6343356B1 (en) 1998-10-09 2002-01-29 Bops, Inc. Methods and apparatus for dynamic instruction controlled reconfiguration register file with extended precision
EP1161722A1 (en) * 2000-01-14 2001-12-12 Jean-Paul Theis A data processing device with distributed register file
US6556495B2 (en) * 2001-07-09 2003-04-29 International Business Machines Corporation 2-D FIFO memory having full-width read/write capability
US6715041B2 (en) * 2002-01-28 2004-03-30 M-Systems Flash Disk Pioneers Ltd. Non-volatile memory device with multiple ports
US7761683B2 (en) * 2002-03-05 2010-07-20 Hewlett-Packard Development Company, L.P. Variable width memory system and method

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