CN1647030A - 数据处理系统 - Google Patents

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CN1647030A CN03807774.4A CN03807774A CN1647030A CN 1647030 A CN1647030 A CN 1647030A CN 03807774 A CN03807774 A CN 03807774A CN 1647030 A CN1647030 A CN 1647030A
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L·帕斯奎尔
V·里维尔雷-维尔
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Abstract

本发明涉及一种处理系统,该系统包含计算设备、存储设备以及一个在存储设备与计算设备之间进行切换的系统,其中所述计算设备包含了至少一个计算单元。为了减小切换系统的规模,存储设备包含了若干个用于保存码字的寄存器组(21,22),切换系统包含了至少一个与每个寄存器组相关联的切换设备(24),而计算单元则借助关联的切换设备来与寄存器组交换码字。

Description

数据处理系统
发明领域
本发明涉及一种处理系统,其中包含了一个计算单元、一个存储设备和一个用于在该存储设备与计算单元之间进行切换的系统。
举例来说,本发明可应用于视频数据处理系统。所述视频数据处理系统可以由例如图像再现处理器所构成。其中举例来说,这种图像再现处理器可以包含在解码器、用于电视的解码接收设备(“机顶盒”)或是电视之中。
发明背景
很多处理系统都包含了一个或多个旨在对数据进行操作的计算单元。这些计算单元可以与保存了码字的存储单元交换那些包含数据的码字。为此目的,特别是为了将来自存储设备的码字指引到适当的计算单元,在这里使用了一个切换系统(“纵横式系统”)。在SantanuDutta等人编著并于2000年1月发表的出版物“Architecture andImplementation of a High-Definition Video Co-Processor forDigital Television Applications”中描述了这种处理系统的一个实例。
这个处理系统包含了一个寄存器组、计算单元以及一个读取和写入切换系统,其中所述寄存器组构成了存储设备并且包含了寄存器读端口和寄存器写端口,计算单元包含了计算单元输入端口和计算单元输出端口,而读取和写入切换系统则包括一个读切换系统和一个写切换系统。借助于读切换系统,可以实现从寄存器读端口到计算单元输入单元的码字交换;这个交换是一个读取操作;此外,借助于写切换系统,可以实现从计算单元输出端口到寄存器写端口的码字交换。这个交换则是一个写入操作。
在下文中,术语“计算单元端口”无差别地用于表示计算单元的输入或输出端口,“寄存器端口”无差别地用于表示读或写端口,“切换系统”则无差别地用于表示读或写切换系统。此外,术语“交换”则用于表示码字的读取或写入。
在这种处理系统中,切换系统是借助复用器实现的。切换系统的大小取决于所用复用器的数目。复用器的数目则取决于在其间可以交换码字的寄存器端口和计算单元端口的数目以及所交换码字的大小。在这个系统中,所交换码字的大小是很大的,此外,码字可以借助于切换系统而在所有寄存器端口与所述计算单元端口之间得到交换。
图1描述的是一个依照现有技术的处理系统。这个处理系统包含了一个存储设备10,一个读切换系统11,一个写切换系统12,以及第一、第二、第三和第四计算单元13~16。存储设备10包括六个寄存器读端口,例如rrp1和rrp6,并且还包括四个寄存器写端口,例如wrp1和wrp4。计算单元则包含了计算单元输入端口,例如iup1和iup2,并且包含了计算单元输出端口,例如eup5。
在这个实例中,所交换的码字是大小为P个比特的码字。假设第一计算单元13希望通过其计算单元输入端口rup1来读取存储设备10中保存的数据项。而图1并未显示的控制设备则向存储设备10指示它必须经由其读端口之一来发送这个数据项,例如,所述端口可以是端口rrp1。然后,这个数据项将会发送到读切换系统11,所述系统负责将数据项发送到计算单元输入端口rup1。为此目的,读切换系统11包含了复用器。而控制设备则将控制信号发送到这些复用器,以便将数据项指引到计算单元输入端口iup1。
在这种操作系统中,所有寄存器读端口都是借助了读切换设备11而与所有计算单元输入端口相连的。“两个端口相连”这个表述指的是可以在这两个端口之间交换码字。为了清楚起见,在图1中只显示了少量连接。如果:
●将寄存器读端口的数目称为m;
●将计算单元输入端口的数目称为n,以及
●将所交换码字的比特数目称为P,
那么读切换设备的复用器数目是n(m-1)P。
对写切换设备来说,所述函数(functioning)是相同的。如果:
●将计算单元输出端口的数目称为m′;
●将寄存器写端口的数目称为n′,以及
●将所交换码字的比特数目称为P,
那么写切换设备的复用器数目是n′(m′-1)P。
因此,复用器的数目尤其依赖于所交换码字的比特数目。然而,虽然所交换码字的大小是P个比特,但是某些计算单元却对诸如P/N个比特之类的更小的数据执行某些操作。当计算单元希望读取大小为P/N个比特的数据项时,存储设备会向它发送一个包含此数据项并且大小为P个比特的码字。因此在这类交换中将会有(N-1)P/N个比特没有被计算单元所使用。
这种情况将会导致切换系统的规模变得非常庞大。这样将会带来因为切换系统非常庞大所导致的缺陷。因此,由于切换系统不能占用多于预定的表面积,因而计算单元和计算单元端口的数目将会受到限制。
发明目的和概述
本发明的一个目的是提出一种减少了切换系统规模的处理系统。
对于依照本发明并如开头段落中定义的处理系统,其特征在于:
存储设备包含了若干个寄存器组;
切换系统包含了至少一个与每个寄存器组相关联的切换设备;
计算单元能够借助于所关联的切换设备而与至少两个寄存器组进行通信。
根据本发明,寄存器组中保存的码字要小于现有技术的码字,举例来说,所述码字的大小可以是P/N个比特。例如,计算单元可以操作的数据具有P/N、2P/N、......、(N-1)P/N或P个比特的大小。当计算单元希望读取一个大小为P/N个比特的数据项时,包含这个数据项的第一寄存器组将会借助与之关联的切换设备(“交叉开关”)来向计算单元发送大小为P/N个比特的相应码字。当它希望读取一个大小为2P/N个比特的数据项时,包含这个数据项的前P/N个比特的第一寄存器组将会借助关联于这个第一寄存器组的切换设备并经由它的某个计算单元端口来向所述计算单元发送相应码字,此外,包含所述数据项的后续P/N个比特的第二寄存器组将会借助关联于这个第二寄存器组的切换设备并经由它的另一个计算单元端口来向它发送相应码字。相似推论在计算单元希望读取更大数据项的时候也是适用的。
借助于本发明,与现有技术的存储设备相比,某些寄存器组可以具有较少数目的寄存器端口。在下文中将会对此进行更详细的描述。同样,在某些寄存器端口与某些计算单元端口之间可以省略某些连接。在下文中也会对此进行更详细的描述。由此可以使用数量较少的复用器,并且减小了切换系统的规模。
在本发明的一个优选实施例中,计算单元包含了至少一个端口,切换系统还包括一个公共切换设备,借助于所述切换设备,计算单元端口可以与若干寄存器进行通信。依照这个实施例,同一个计算单元端口能够与若干个寄存器交换码字。
在本发明的一个有利实施例中,计算单元包含了至少一个端口,所述端口能与单个寄存器进行通信。依照这个实施例,计算单元端口与寄存器组之间的码字交换是借助与这个寄存器组相关联的切换设备单独进行的。这个实施例可以免除由若干个寄存器组所共有的切换设备。
这样一来,切换系统中使用的复用器的数目将会减少。由此可以减小切换系统的规模。
附图简述
以下将参考附图中显示的实施例的例示来对本发明进行进一步描述,然而,本发明并不局限于这些实例。
图1是一个对依照现有技术的处理系统的特征进行描述的框图;
图2是一个对依照本发明的处理系统的特征进行描述的框图;
图3a描述的是依照现有技术的处理系统的一个例示实施例;图3b描述的是一个根据本发明用于替换图3a的处理系统的处理系统;
图4描述的是依照本发明一个有利实施例的处理系统的实例;
图5~11描述的是在图像再现处理器中使用依照本发明的处理系统的一个实例。
优选实施例描述
图2描述的是依照本发明的处理系统的一个实例。这种处理系统包含第一寄存器组21,第二寄存器组22,第三寄存器组23,第一切换设备24,第二切换设备25,第三切换设备26,第一公共切换设备27以及第一、第二、第三和第四计算单元13~16。
图2中描述的切换设备是读切换设备。因此,图2描述的是由计算单元13~16执行的数据读取。本发明同样也适用于从计算单元到寄存器组的数据写入,也就是说用于写切换设备。
第一、第二和第三寄存器组21~23中保存的码字要小于现有技术中的码字,例如,所保存的码字可以是大小为P/N个比特的码字。对这个实例来说,设想P等于36并且N等于3。所交换的码字由此是大小为12个比特的码字。假设第三计算单元15希望读取的是由三个寄存器组21~23组成的存储设备中的一个大小为36比特的数据项。这个数据项的前12个比特保存在第一寄存器组21中,接下来的12个比特保存在第二寄存器组22中,最后12个比特则保存在寄存器组23中。第三计算单元包含三个计算单元端口iup7、iup8和iup9。
第一寄存器组21将数据项的前12个比特发送到第一切换设备24,所述切换设备24将这前12个比特发送到第一公共切换设备27,而第一公共切换设备27则将这前12个比特发送到端口iup7。第二寄存器组22将接下来的12个比特发送到第二切换设备25,第二切换设备25将接下来的这12个比特发送到第一公共切换设备27,而第一公共切换设备27则将接下来的这12个比特发送到端口iup8。第三寄存器组23将数据项的最后12个比特发送到第三切换设备26,第三切换设备26将最后这12个比特发送到第一公共切换设备27,而第一公共切换设备27则将最后这12个比特发送到端口iup9。
对诸如第二计算单元14之类的计算单元来说,所述计算机单元有可能希望同时读取三个大小为十二比特的数据项,或是同时读取一个大小为十二比特的数据项和一个大小为二十四比特的数据项。在这两种情况下,在第三寄存器组23中没有码字会被读取。因此,如果频繁读取的数据项的大小是12或24个比特,那么与现有技术的寄存器端口数目相比,在这里可以减少第二寄存器组22和第三寄存器组23的寄存器端口数目。
设想这样一个实例,其中计算单元13~16希望同时读取4个大小为12比特的数据项、一个大小为24比特的数据项以及一个大小为36比特的数据项。
那么,图1所述的现有技术的存储设备10必须发送六个大小为36比特的码字。因此它需要六个36比特的寄存器端口。
对于图2的处理系统,第一寄存器组21具有六个寄存器端口,第二寄存器组22具有四个寄存器端口,第三寄存器组23具有两个寄存器端口,对于由寄存器组21~23组成的存储设备来说,它可以同时发送四个大小为12比特的数据项,一个大小为24比特的数据项以及一个大小为36比特的数据项。因此,在某些寄存器组的寄存器端口数目少于现有技术的寄存器端口数目的情况下,有可能同时发送与现有技术一样多的数据项。这样一来,借助于本发明,有可能减少某些寄存器组的端口数目。
当然,如果使用图2的处理系统,那么不可能同时发送六个大小为36比特的数据项。然而,在现有技术的诸多处理系统中,这种情况也是非常少见甚至是不存在的,由此则可以通过实施本发明来替换大多数依照现有技术的处理系统。
因此,在将要同时交换的数据中,如果某些数据的大小小于36比特,那么与现有技术的寄存器端口数目相比,有可能减少至少一个寄存器组的寄存器端口数目。
为了清楚起见,在图2中只描述了少量连接。举例来说,所有寄存器端口都可以与所有计算单元端口相连。如果:
●将第一寄存器组21的寄存器端口数目称为m1;
●将第二寄存器组22的寄存器端口数目称为m2;
●将第三寄存器组23的寄存器端口数目称为m3;
●将计算单元端口的总数称为n;
那么对由三个切换设备24~26和第一公共切换设备27组成的切换系统来说,其复用器数目等于:n(m1+m2+m3-1)P/3。
与图2中处理系统的情况一样,由于(m1+m2+m3)小于(3m-2),因此在切换系统中,复用器数目小于图1所述的现有技术中需要的复用器数目。因此,本发明可以减小切换系统的规模。
为了进一步减小切换系统的规模,也可以省略某些寄存器端口与某些计算单元端口之间的某些连接。这是因为在以上引证的实例中,第三寄存器组23从不与第三计算单元15的计算单元端口iup7和iup8交换数据。这样则可以省略第三寄存器组23的寄存器端口与计算单元端口iup7和iup8之间的连接,也就是省略四个连接。如果省略了总共X个连接,那么切换系统中的复用器数目等于:
[n(m1+m2+m3-1)-X]P/3。
因此,根据本发明的处理系统可以采用两种方式来减小切换系统的规模。第一种方式包括为某些寄存器组选取比现有技术的存储设备端口数目更少的端口数目。第二种方法包括省略某些寄存器端口与某些计算单元端口之间的某些连接。这两种减小切换系统规模的方法可以独立实现,也可以组合实现。
应该注意的是,根据本发明的寄存器组不一定都具有相同的大小。举例来说,当现有技术的存储设备10保存了大小为36个比特的码字的时候,可以选取一个大小为24比特的寄存器组和一个大小为12比特的寄存器组来替换这个存储设备10。
此外还应该注意,在第一寄存器组21中不一定保存了大小为12比特的数据项。举例来说,大小为12比特的数据项可以保存在第一寄存器组21中,也可以保存在第二寄存器组22中,还可以保存在第三寄存器组23中。在这种情况下,如图3a和3b所述,这三个寄存器组21~23中的每一个寄存器的端口数据都可以减少。
图3a描述的是依照现有技术的处理系统实施方式的一个实例。这个处理系统包括一个带有三个寄存器端口的存储设备30,一个切换设备31以及一个第五计算单元32。
所要交换的数据是大小为12比特的数据,其中所述数据对应于图像像素的红色、绿色和蓝色分量。这些数据是以大小为12个比特的码字形式保存的。第五计算单元32需要同时读取红色分量、绿色分量和蓝色分量,但是不需要同时读取例如三个红色分量。存储设备30的每一个端口都可以发送红色、绿色或蓝色分量。因此,在这个实例中,切换设备31包括3*(3-1)*12=72个复用器。
图3b描述的是用于替换图3a的处理系统的依照本发明的处理系统的一个实施例的例示。这个依照本发明的处理系统包括第四寄存器组33、第五寄存器组34、第六寄存器组35、第四切换设备36、第五切换设备37、第六切换设备38、第二公共切换设备39以及第五计算单元32。
寄存器组33~35中的每一个寄存器组都包含了一个12比特的端口。第五计算单元32包括三个12比特的端口。红色分量保存在第四寄存器组33中,绿色分量保存在第五寄存器组34中,而蓝色分量则保存在第六寄存器组35中。因此,通过使用图3b的处理系统,第五计算单元32可以同时读取红色、绿色和蓝色分量。由此图3b的处理系统可以替换图3a的处理系统。
如果假设在所有寄存器端口与所有计算单元端口之间都可以交换码字,那么由第四切换设备36、第五切换设备37、第六切换设备38和第二公共切换设备39组成的切换系统将会包含3*(3-1)*12=72个复用器,这个数目与现有技术中组成图3a的处理系统的是相同的。
然而可以看出,第五计算单元32需要同时读取红色分量、绿色分量和蓝色分量,但却不必同时读取例如三个红色分量。因此有可能省略大量连接。例如,这时可以省略第五、第六寄存器组34和35的寄存器端口与第五计算单元32的计算单元端口之间的连接,也就是说,第五计算单元32的一个计算单元端口可以只读取红色分量。与图3a的切换系统31相比,这样可以减小切换系统的规模。
应该注意的是,在图3b的实例中,寄存器组33到35只具有一个寄存器端口。因此,切换设备36~38不具有复用器。这样一来,依照本发明的切换设备可以包括一个或多个复用器,也可以由电线之类的物理链路单独构成。
此外,正如从图4中更详细了解的那样,在这里可以将第五计算单元32的各个端口与一个给定的寄存器组相关联。举例来说,在这里可以将第五计算单元32的第一端口连接到第四寄存器组34,将第五计算单元32的第二端口连接到第五寄存器组35,以及将第五计算单元32的第三端口连接到第六寄存器组36。由此可以免除第二公共切换设备39。
图4描述的是依照本发明一个有利实施例的处理系统实例。这种处理系统包含了第一、第二和第三寄存器组21~23,第一、第二和第三切换设备24~26,以及第一、第二、第三和第四计算单元13~16。在图4中描述了该处理系统运行所需要的寄存器端口与计算单元端口之间的所有连接。在这个有利的实施例中,计算单元端口可以只与一个寄存器组交换码字。举例来说,第三计算单元15的端口iup7可以只与第一寄存器组21的寄存器端口交换码字。
如果各个计算单元端口都能像图4中的情况那样只与一个寄存器组交换码字,那么还可以省略图2的公共切换设备,特别地,这样将会降低处理系统的复杂性。
图5~11描述的是在图像再现处理器中使用依照本发明的处理系统的一个实例。这其中存在着多种用于显示视频数据的格式。举例来说,美国数字电视标准ATSC定义了十八种不同的广播格式,例如在图像中包含了各具有720个像素的480线的标准格式,或是在图像中包含了各具有1920个像素的1080线的高清晰度格式。在将视频数据广播成高清晰度格式的时候,有必要将其转换成标准格式,以便能在不与高清晰度格式兼容的电视屏幕上显示这些视频数据。特别地,图像再现处理器可以执行这种转换。
图5描述的是一个在这种图像再现处理器中使用的多相滤波器。这种类型的多相滤波器从像素输入值PIXIN和系数COEF中计算像素输出值PIXOUT。如果所考虑的是五个输入像素值P1、P2、P3、P4、P5和四个系数c1、c2、c3和c4,那么多相滤波器将会计算由下式定义的输出像素值P:P=c1(P2-P1)+c2(P3-P2)+c3(P4-P3)+c4(P5-P4)。
图6~11描述的是由根据本发明的处理系统为了使用这种多相处理器而执行的处理步骤。这种类型的处理系统包括第七寄存器组601,第八寄存器组602,第九寄存器组603,第十寄存器组604,第七读切换设备605,第七写切换设备606,第八读切换设备607,第八写切换设备608,第九读切换设备609,第九写切换设备610,第十读切换设备611,第六计算单元612,第七计算单元613,第八计算单元614,第九计算单元615,公共读切换设备616以及公共写切换设备617。为了清楚起见,在图7、9和11中并未显示公共读切换设备616,并且在图6、8和10中并未显示公共写切换设备617。
输入像素值和系数值是在十二个比特中编码的。输入像素值保存在第七寄存器组601中,而系数则保存在第十寄存器组604中。
在图6描述的第一个步骤中,以下处理是同时执行的:
●将像素P1和P2的值发送到第八计算单元614的第一和第二输入端口。
●将像素P2和P3的值发送到第八计算单元614的第三和第四输入端口。
●将像素P3和P4的值发送到第九计算单元615的第一和第二输入端口。
●将像素P4和P5的值发送到第九计算单元615的第三和第四输入端口。
接下来,第八计算单元614计算数值(P2-P1)以及(P3-P2),并且第九计算单元615计算数值(P4-P3)和(P5-P4)。
在图7描述的第二个步骤中,以下处理是同时执行的:
●将数值(P2-P1)发送到第七寄存器组601的第一写端口,其中所述值是一个大小为12比特的数据项。
●同样,将数值(P3-P2)、(P4-P3)和(P5-P4)发送到第七寄存器组601的第二、第三和第四写端口。
在图8描述的第三个步骤中,以下处理是同时执行的:
●将数值(P2-P1)和第一系数c1发送到第六计算单元612的第一和第二输入端口,其中所述系数是一个大小为12比特的数据项。
●将数值(P3-P2)和第二系数c2发送到第六计算单元612的第三和第四输入端口。
●将数值(P4-P3)和第三系数c3发送到第七计算单元613的第一和第二输入端口。
●将数值(P5-P4)和第四系数c4发送到第七计算单元613的第三和第四输入端口。
接下来,第六和第七计算单元612和613计算数值c1(P2-P1)、c2(P3-P2)、c3(P4-P3)以及c4(P5-P4)。
在图9描述的第四个步骤中,以下处理是同时执行的:
●将c1(P2-P1)的前十二个比特发送到第七寄存器组601的第一写端口,其中所述c1(P2-P1)是一个大小为24比特的数据项。
●将c1(P2-P1)的后十二个比特发送到第八寄存器组602的第一写端口。
●将c2(P3-P2)的前十二个比特发送到第七寄存器组601的第二写端口。
●将c2(P3-P2)的后十二个比特发送到第八寄存器组602的第二写端口。
●将c3(P4-P3)的前十二个比特发送到第七寄存器组601的第三写端口。
●将c3(P4-P3)的后十二个比特发送到第八寄存器组602的第三写端口。
●将c4(P5-P4)的前十二个比特发送到第七寄存器组601的第四写端口。
●将c4(P5-P4)的后十二个比特发送到第八寄存器组602的第四写端口。
在图10描述的第五个步骤中,以下处理是同时执行的:
●将c1(P2-P1)的前十二个比特发送到第八计算单元614的第一输入端口。
●将c1(P2-P1)的后十二个比特发送到第八计算单元614的第二输入端口。
●将c2(P3-P2)的前十二个比特发送到第八计算单元614的第三输入端口。
●将c2(P3-P2)的后十二个比特发送到第八计算单元614的第四输入端口。
●将c4(P4-P3)的前十二个比特发送到第八计算单元614的第五输入端口。
●将c4(P4-P3)的后十二个比特发送到第八计算单元614的第六输入端口。
●将c5(P5-P4)的前十二个比特发送到第八计算单元614的第七输入端口。
●将c5(P5-P4)的后十二个比特发送到第八计算单元614的第八输入端口。
接下来,第八计算单元将会计算数值:P=c1(P2-P1)+c2(P3-P2)+c3(P4-P3)+c4(P5-P4)。
在图11描述的第六个步骤中,以下处理是同时执行的:
●将P的前12个比特发送到第七寄存器组601的第一写端口,其中P是一个大小为25比特的数据项。
●将P接下来的12个比特发送到第八寄存器组602的第一写端口。
●将P的最后12个比特发送到第九寄存器组603的第一写端口。实际上,最后这12个比特只包含了一个有用的数据比特。
在图6~11中描述的处理系统可以在一个图像再现处理器中使用,其中所述处理器旨在对像素值进行计算,以便将这些像素显示在一个屏幕上。举例来说,这种图像再现处理器可以并入到一个解码器、机顶盒、电视、计算中心单元或计算机屏幕中。此外也可以将这种图像再现处理器用在一个通信网络中,其中所述网络包含了至少一个能够发送表示至少一个图像的信号的发射机,一个传输网络以及一个能够接收所述信号的接收机。
动词“包含”的使用及其动词变化并不排除在不同于权利要求所述部件或步骤之外还存在其他的部件或步骤。在部件之前使用不定冠词“一个”也并没有排除出现多个此类部件。

Claims (9)

1.一种处理系统,包含计算单元(13),存储设备以及一个用于在该存储设备和计算单元之间进行切换的系统,所述处理系统的特征在于:
该存储设备包含若干个寄存器组(21,22);
该切换系统包含至少一个与每个寄存器组相关联的切换设备(24);
该计算单元能够借助关联的切换设备而与至少两个寄存器组进行通信。
2.如权利要求1所述的处理系统,其特征在于,所述计算单元包含至少一个端口,并且所述切换系统还包含一个公共切换设备(27),借助于所述公共切换设备,所述计算单元的端口可以与若干个寄存器进行通信。
3.如权利要求1或2所述的处理系统,其特征在于:
寄存器组存储大小为P/N个比特的码字,将要传递的数据项包含在一个或多个码字中,其中P和N是整数,N大于或等于2并且P是N的倍数;
所述计算单元与i个寄存器进行通信,以便读取或写入iP/N比特的数据项,其中i是一个介于1和N之间的整数。
4.如权利要求1所述的处理系统,其特征在于,所述计算单元包含至少一个端口,所述端口能够与一个单独的寄存器组进行通信。
5.如权利要求4所述的处理系统,其特征在于:每一个寄存器组保存一个数据类型,并且所述计算单元的端口与一个数据类型相关联。
6.一种图像再现处理器,其中包含了权利要求1到5中任何一个权利要求所述的处理系统。
7.一种机顶盒,其中包含了至少一个如权利要求6中所述的图像再现处理器。
8.一种设备,其中包含了至少一个旨在显示图像的屏幕,以及一个如权利要求6所述的图像再现处理器。
9.一种通信网络,其中包含了至少一个能够发送表示至少一个图像的信号的发射机,一个传输网络,一个能够接收所述信号的接收机,以及一个如权利要求6所述的图像再现处理器。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7339592B2 (en) * 2004-07-13 2008-03-04 Nvidia Corporation Simulating multiported memories using lower port count memories
TW200625097A (en) * 2004-11-17 2006-07-16 Sandbridge Technologies Inc Data file storing multiple date types with controlled data access
US8605099B2 (en) 2008-03-31 2013-12-10 Intel Corporation Partition-free multi-socket memory system architecture
US9367462B2 (en) 2009-12-29 2016-06-14 Empire Technology Development Llc Shared memories for energy efficient multi-core processors

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0473805A1 (en) * 1990-09-03 1992-03-11 International Business Machines Corporation Computer system with improved performance
US5862154A (en) * 1997-01-03 1999-01-19 Micron Technology, Inc. Variable bit width cache memory architecture
US6343356B1 (en) 1998-10-09 2002-01-29 Bops, Inc. Methods and apparatus for dynamic instruction controlled reconfiguration register file with extended precision
EP1161722A1 (en) * 2000-01-14 2001-12-12 Jean-Paul Theis A data processing device with distributed register file
US6556495B2 (en) * 2001-07-09 2003-04-29 International Business Machines Corporation 2-D FIFO memory having full-width read/write capability
US6715041B2 (en) * 2002-01-28 2004-03-30 M-Systems Flash Disk Pioneers Ltd. Non-volatile memory device with multiple ports
US7761683B2 (en) * 2002-03-05 2010-07-20 Hewlett-Packard Development Company, L.P. Variable width memory system and method

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