CN1259211A

CN1259211A - 运算装置

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Publication number: CN1259211A
Application number: CN98805855A
Authority: CN
Inventors: 九郎丸俊一; 冈本好史; 道山淳儿
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 1997-06-06
Filing date: 1998-06-05
Publication date: 2000-07-05
Anticipated expiration: 2018-06-05
Also published as: CA2293584A1; CN100340971C; US6901419B2; CA2293584C; CN101101538A; KR20010013452A; US20030126167A1; KR100336235B1; JP3602855B2; TW374885B; EP0996056A1; WO1998055917A1; EP0996056A4; CN101051263A; US6535899B1; US7676527B2; US20050108307A1

Abstract

本发明公开一种运算装置,具有将从外部输入的数字数据作为P位的数字数据进行存储的输入寄存器101、存储Q位的数字数据的输出寄存器107和将从输入寄存器101输出的P位的数字数据102作为第1输入数据、将从输出寄存器输出的Q位的数字数据103作为第2输入数据并根据从外部输入的控制数据104从第1输入数据102的位和第2输入数据103的位中选择应输出其值的位从而将由该选择的位的值构成的Q位的数字数据106向输出寄存器107输出的输出位选择单元105该运算装置用于图象处理系统,适合于高速地进行代码的多路化处理或分离处理。

Description

运算装置

本发明涉及运算装置，特别是可以作为信号处理器使用的运算装置。

现在，以MPEG1、MPEG2、MPEG4、H.261、H.263等无代表的图像编码方式已作为国际标准规格化了。

图14是表示依据这些规格的图象处理系统的结构的框图。

图中，1是编码器，2是译码器。编码器1由输入电路2、离散余弦变换电路3、量化电路4、可变长编码电路5和位流发送电路6构成，译码器2由位流接收电路10、可变长译码电路11、逆量化电路12、逆离散余弦变换电路13和输出电路14构成。

在这样构成的图象处理系统中，在编码器1中，先从输入电路2输入图像数据，该输入的图像数据由离散余弦变换电路3进行余弦变换，然后进行量化处理，最后由可变长编码电路5进行可变长编码，使之成为各种各样的代码长的代码。并且，该代码和代码长7向位流发送电路6输出，由该位流发送电路6使用代码长7对代码进行多路化处理，得到位流8，并向译码器9输出。

在译码器9中，该输出的位流8由位流接收电路10接收，通过位流接收电路10和可变长译码电路11的共同动作，进行可变长编码，同时使用代码长16分离为原来的代码15。该进行了译码和分离处理的代码15，由逆量化电路12进行逆量化处理，由逆离散余弦变换电路13进行逆离散余弦变换后，再生为原来的图像数据，并从输出电路14向外部输出。

然而，位流发送电路6的多路化处理和位流接收电路10的分离处理，是利用专用运算器进行的，或者利用软件进行的。

图9(a)～图9(c)是表示先有的利用软件进行的多路化处理的模式图，图9(a)是表示包含某一序号的代码的单位处理数据的掩码处理的图，图9(b)是表示包含下一序号的代码的单位处理数据的移位处理的图，图9(c)是表示下一序号的代码向某一序号的代码的多路化处理的图。

在图9(a)中，901表示包含具有mi位的代码长(位长)的代码(i)的第i字的数据，LSB(Least Significant Bit)表示最低有效位，MSB(Most Significant Bit)表示最高有效位。在对可变长的代码进行多路化处理时，使用包含该可变长的代码的指定位长的数据进行处理。该第i字的数据表示可以这样使用的某一单位处理数据。另外，该第i字的数据901用于从MSB侧进行处理，所以，在MSB侧的端部具有代码(i)。

为了进行该多路化处理，首先生成具有和第i字的数据901相同的位长并在与代码(i)相当的部分的位具有“1”的值而在其他部分的位具有“0”值的掩码数据902。

其次，进行该生成的掩码数据902与第i字的数据901的“或”运算，以此对第i字的数据901进行使代码(i)以外的位的值成为“0”的掩码处理。(903)。

然后，如图9(b)所示，在第i字的数据901的下一序号的单位处理数据中，使包含具有m_i+1位的代码长的代码(i+1)的第i+1字的数据904向右(从MSB向LSB的方向)移位与代码(i)的位长相当的m_i位，以此使代码(i+1)向多路化位置移动。结果，第i+1字的数据904就成为在从MSB侧的端部到第m_i的位具有“0”值、而在其后续位的部分具有代码(i+1)的数据(905)。

其次，如图9(c)所示，进行经过掩码处理的第i字的数据903与经过向右移位处理的第i+1字的数据905的“或”运算，以此得到将作为下一序号的代码的代码(i+1)与代码(i)进行多路化处理后而成的数据906。

通过顺序进行上述处理，便可生成将顺序输入的代码进行多路化处理后而成的位流。

图10(a)～图10(c)是表示上述先有的利用软件进行的分离处理的模式图，图10(a)表示从某一单位处理数据中抽出某一序号的代码的处理的图，图10(b)是表示下一单位处理数据的代码的移位处理的图，图10(c)是表示从下一单位处理数据中对抽出代码后的单位处理数据的数据进行补充的图。

在图10(a)中，911表示由具有m_i位的代码长的代码(i)、具有m_i+1位的代码长的代码(i+1)和具有m_i+2′位的代码长的代码(i+2)′构成的第j字的数据。将进行多路化处理后的代码进行分离处理时，输入的位流一旦由输入寄存器接收，就按该接收时的单位即以该输入寄存器的位数为单位进行处理。该第j字的数据911就表示位流的某一单位处理数据。这里，假定该第j字的数据911是代码(i)结束了译码处理，而代码(i+1)是下一个译码对象。

为了进行分离处理，首先使该第j字的数据911向左(从LSB向MSB的方向)逻辑移位与代码(i)的位长相当的m_i位，以此抽出代码(i)。结果，第j字的数据就成为在从MSB侧的端部到第m_i+1+m_i+2″的位的部分具有代码(i+1)、代码(i+2)′、而在其他部分的位具有“0”值的数据(913)。

其次，如图10(b)所示，在下一序号的单位处理数据中，使由具有m_i+2，位的代码长的代码(i+2)″和具有m_i+3位的代码长的代码(i+3)构成的第j+1字的数据向右逻辑移位m_i+1+m_i+2″位。这样，第j+1字的数据就成了在从MSB侧的端部到第

m_i+1+m_i+2″的位具有“0”值、而在其他位的部分具有代码(i+2)″和代码(i+3)的一部分的数据(915)。

然后，如图10(c)所示，将经过左移位处理的第j字的数据912与经过向右移位处理的第j+1字的数据914的“或”运算，以此得到在抽出第j字的数据911的代码(i)后而发生的空位的部分补充上第j+1字的数据914的一部分后而成的数据914。

通过顺序进行上述处理，就从顺序输入的位流中顺序分离出代码。

在上述说明中，省略了掩码数据的生成过程和移位值的设定等说明。

但是，在上述先有的图象处理系统中，存在以下的问题。

即，在使用MPEG2图像编码方式的图象处理系统中，通常，要求进行实时处理，并且要处理的图像数据大，另外，市场规模也大，所以，对于上述代码的多路化处理和代码的分离处理使用了可以进行高速运算的专用运算器(硬件)。

然而，在使用MPEG1、MPEG2、H.261、H.263等图像编码方式的图象处理系统中，由于市场规模不太大，所以，对于上述代码的多路化处理和代码的分离处理，如果使用专用运算器，在构成图象处理系统时，可能成本将提高或者存在难于获得专用运算器的限制，另一方面，如果使用软件，如用图9(a)、图9(b)、图10(a)和图10(b)说明的那样，处理数据需要多个步骤，所以，处理时间将延长，从而难于进行实时处理。

本发明就是为了解决这样的问题而提案的，目的旨在提供可以高速进行代码的多路化处理和代码的分离处理并且具有通用性的运算装置。

本发明的运算装置具有将从外部输入的数字数据作为P位的数字数据进行存储用以用后来的数据更新先前的数据，并输出该存储的P位的数字数据的输入寄存器；将数字数据作为输入而将该输入的数字数据作为Q位的数字数据进行存储，用以用后来的数据更新先前的数据，并输出该存储的Q位的数字数据的输出寄存器；和将从上述输入寄存器输出的P位的数字数据作为第1输入数据而将从上述输出寄存器输出的Q位的数字数据作为第2输入数据，并按照从外部输入的控制数据从该第1输入数据的位和该第2输入数据的位中选择应输出其值的位，从而将由该选择的位的值构成的Q位的数字数据向上述输出寄存器输出的输出位选择单元。按照该结构，输出寄存器存储的数字数据和输入寄存器存储的数字数据是根据控制数据按位单位进行组合的，根据该组合而生成的数字数据向输出寄存器输出。因此，根据上述组合而生成的数字数据通过控制输出位选择单元以使其在指定的位具有输出寄存器存储的数字数据的指定的位的值而在其他的位具有输入寄存器存储的数字数据的指定的位的值，可以使由输入寄存器存储的数字数据的指定的位构成的部分与由输出寄存器存储的数字数据的指定的位构成的部分实现多路化，或者将由输入寄存器存储的数字数据的指定的位构成的部分补充到将输出寄存器存储的数字数据的指定的位以外的位抽出后的部分，并且可以在1个循环中进行该动作。因此，在使用于图象处理系统中的编码装置和译码装置时，就可以高速地进行代码的多路化处理或分离处理。另外，通过不使用第2输入数据，就可以作为先有的移位器使用，所以，具有通用性。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元将整数m作为上述控制数据，输入该控制数据时，将从其一端到第m的位分别具有和上述第2输入数据的相同位的位的值、而第m+1以后的位分别具有顺序从关于上述第1输入数据的最高位侧或最低位侧是相同的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。按照该结构，整数m作为控制数据而输入时，输出寄存器存储的Q位的数字数据从端部到第m的位仍然保留，而在其他的位则更新为输入寄存器存储的数字数据的相同侧的端部的部分各移位m位后的数据。因此，在使用于图象处理系统中的编码装置时，可以高速地进行代码的多路化处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元将从其最高位侧的端部到第m的位分别具有和上述第2输入数据的相同位的位的值而第m+1以后的位分别具有顺序从上述第1输入数据的最高位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。因此，可以高速地进行从代码的最高位侧的端部开始的多路化处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元将从其最低位侧的端部到第m的位分别具有和上述第2输入数据的相同位的位的值而第m+1以后的位分别具有顺序从上述第1输入数据的最低位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。因此，可以高速地进行从代码的最低位侧的端部开始的多路化处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元除了上述整数m外，将动作模式、移位方向和移位量作为上述控制数据，将在输入表示进行第1动作的模式的动作模式和具有上述整数m的控制数据时就进行上述动作、而在输入表示进行第2动作的模式的动作模式和具有上述移位方向及上述移位量的控制数据时就使上述第1输入数据对于位的值向上述移位方向移位上述移位量而成的数字数据作为上述Q位的数字数据而输出。这样，仅输入指定的控制数据就可以和先有例一样作为移位器使用。结果，就可以很容易地使能够高速进行多路化处理的运算装置具有通用性，并且可以在多路化处理中进行必要的移位动作。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元就整数m作为上述控制数据，输入该控制数据时，将从其一端到第Q-m的位分别具有顺序从关于上述第2输入数据的最高位侧或最低位侧是相同的端部开始排列到第m+1的位的值、而第Q-m+1以后的位分别具有顺序从关于上述第1输入数据的最高位侧或最低位侧是相同的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。按照该结构，在整数m作为控制数据输入时，输出寄存器存储的Q位的数字数据就更新为抽出从端部到第m的位，而其他的位向该端部侧移位，从输入寄存器存储的数字数据的相同侧的端部到第m的位的部分向该移位后空出的位各移位Q-m位。因此，在使用于图象处理系统的译码装置时，可以高速地进行代码的分离处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元将从其最高位侧的端部到第Q-m的位分别具有顺序从上述第2输入数据的最高位侧的端部排列到第m+1以后的位的值、而第Q-m+1以后的位分别具有顺序从上述第1输入数据的最高位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。因此，可以高速地进行从代码的最高位侧的端部开始的分离处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元将从其最低位侧的端部到第Q-m的位分别具有顺序从上述第2输入数据的最低位侧的端部排列到第m+1以后的位的值、而第Q-m+1以后的位分别具有顺序从上述第1输入数据的最低位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。因此，可以高速地进行从代码的最低位侧的端部开始的分离处理。

另外，本发明的运算装置的特征在于：在上述改良后的运算装置中，上述输出位选择单元除了上述整数m外，将动作模式、移位方向和移位量作为上述控制数据，将在输入表示进行第1动作的模式的动作模式和具有上述整数m的控制数据时就进行上述动作、而在输入表示进行第2动作的模式的动作模式和具有上述移位方向及上述移位量的控制数据时就使上述第1输入数据对于位的值向上述移位方向移位上述移位量而成的数字数据作为上述Q位的数字数据而输出。这样，仅输入指定的控制数据就可以和先有例一样作为移位器使用。结果，就可以很容易地使能够高速进行分离处理的运算装置具有通用性。

图1(a)是表示本发明实施例1的运算装置的结构和动作的框图，是表示运算开始前的状态的图。

图1(b)是表示本发明实施例1的运算装置的结构和动作的框图，是表示运算结束后的状态的图。

图2是表示图1(a)的运算装置中的输出位选择单元的详细结构的电路图。

图3是表示本发明实施例2的运算装置的结构和动作的框图，是表示运算结束后的状态的图。

图4是表示图3的运算装置中的输出位选择单元的详细结构的电路图。

图5(a)是表示本发明实施例3的运算装置的结构和动作的框图，是表示运算开始前的状态的图。

图5(b)是表示本发明实施例3的运算装置的结构和动作的框图，是表示运算结束后的状态的图。

图6是表示图5(a)的运算装置中的输出位选择单元的详细结构的电路图。

图7是表示本发明实施例4的运算装置的结构和动作的框图，是表示运算结束后的状态的图。

图8是表示图7的运算装置中的输出位选择单元的详细结构的电路图。

图9(a)是表示先有的图象处理系统利用软件进行的多路化处理的模式图，是表示包含某一序号的代码的单位处理数据的掩码处理的图。

图9(b)是表示先有的图象处理系统利用软件进行的多路化处理的模式图，是表示包含下一序号的代码的单位处理数据的移位处理的图。

图9(c)是表示先有的图象处理系统流软件进行的多路化处理的模式图，是表示下一序号的代码向某一序号的代码的多路化处理的图。

图10(a)是表示先有的图象处理系统利用软件进行的分离处理的模式图，是表示从某一单位处理数据中抽出某一序号的代码的处理的图。

图10(b)是表示先有的图象处理系统利用软件进行的分离处理的模式图，是表示下一单位处理数据的代码的移位处理的图。

图10(c)是表示先有的图象处理系统利用软件进行的分离处理的模式图，是表示从下一单位处理数据中对抽出了代码后的单位处理数据进行数据补充的图。

图11是表示图2的输出位选择单元中的第1、第2位选择电路的详细结构的电路图。

图12是表示图2的输出位选择单元的移位动作的电路图。

图13是表示图1(a)的运算装置的移位动作的电路图。

图14是表示先有的图象处理系统的结构的框图。

下面，为了详细说明本发明，参照附图说明本发明的运算装置的实施例。

实施例1.

本发明的实施例1是用于编码装置中的位流发送电路的运算装置。

图1(a)和图1(b)是表示本实施例1的运算装置的结构和动作的框图，图1(a)是表示运算开始前的状态的图，图1(b)是表示运算结束后的状态的图。

在这些图中，运算装置具有用于接收包含代码的数据110的8位的输入寄存器101，用于将进行了多路化处理的数据向后级的存储器(图中未示出)输出的8位的输出寄存器107，和将从输入寄存器101输出的8位的数字数据102作为第1输入数据、而将从输出寄存器107输出的8位的数字数据作为第2输入数据、并根据控制数据104从第1输入数据102的位和第2输入数据103的位中选择应输出其值的位、从而将由该选择的位的值构成的8位的数字数据106作为输出数据向输出寄存器107输出的输出位选择单元105。

如在先有的技术中说明的那样(参见图9(a))，在MSB侧包含代码的指定位长(在本实施例1中为8位)的单位处理数据110通过位流发送电路的其他电路(图中未示出)输入到输入寄存器101中。IN0～IN7、和OUT0～OUT7表示在某一循环的开始时刻分别存储在输入寄存器101和输出寄存器107中的LSB～MSB的各位的位的值。另外，IN′0～IN′7表示在下一循环的开始时刻输入寄存器101中存储的LSB～MSB的各位的位的值。

作为上述控制数据104，包含动作模式和残留代码长或动作模式和移位量及移位方向的数据从位流发送电路的主控制电路(图中未示出)输入到输出位选择单元105中。

下面，详细说明输出位选择单元105的结构。图2是表示输出位选择单元105的结构的电路图。

图中，输出位选择单元105包括第1位选择电路201、第2位选择电路202、输入数据选择电路203和选择控制电路204。

第1位选择电路201和第2位选择电路202分别具有8个输入端子201a及202a和8个输出端子201b及202b。第1位选择电路的8个输出端子201b分别根据第1选择器控制信号311与8个输入端子201a的某一个连接，同样，第2位选择电路的8个输出端子202b分别根据第2选择控制信号312与8个输入端子202a的某一个连接。这里，附加在第1、第2位选择电路201、202的输入端子201a、202a和输出端子201b、202b的各端子上的0～7的号码，表示输入到该各端子上的或从该各端子输出的8位的数字数据的顺位。第1位选择电路201的输入端子201a的各端子与输入寄存器的对应位的位输出端子(图中未示出)连接，第2位选择电路202的输入端子202a的各端子与输出寄存器的对应位的位输出端子(图中未示出)连接。

输入数据选择电路203根据第3选择器控制信号313，对于第1位选择电路201的输出端子201b和第2位选择电路202的输出端子202b的对应位的位输出端子选择各顺位的位的输出端子中的某一个，并将该选择的输出端子与输出寄存器的对应位的位输入端子(图中未示出)连接。

这里，为了便于理解图，第1位选择电路201和第2位选择电路202的各输出端子201b、202b与输入端子201a、201a的连接，图中仅用实线表示出了其输出由输入数据选择电路203选择为向输入寄存器的输出的情况。其他各输出端子201b、202b与输入端子201a、201a的连接未由输入数据选择电路203选择为输出，所以，可以作为任意的端子。

选择控制电路204将控制数据104作为输入而输入该控制数据104时，就生成输出位选择单元105进行控制数据104所示的动作的第1～第3选择控制信号311～313，并将该生成的选择器控制信号311～313分别向第1位选择电路201、第2位选择电路202和输入数据选择电路203输出。即，选择控制电路204输出选择器控制信号311～313，以使第1位选择电路201、第2位选择电路202和输入数据选择电路203全体根据控制数据104第1位选择电路201和第2位选择电路202的输出端子与输入端子的连接和输入数据选择电路203的各位的输入端子的选择所要求的输出数据。因此，本实施例1的运算装置可以通过将适当的控制数据输入输出位选择单元105的选择控制电路204，选择第1输入数据的各位的值和第2输入数据的各位的值中的任意的值进行组合，并将这样组合的数据作为输出数据而输出。

在本实施例1中，作为控制数据104，在进行多路化动作(第1动作)时将包含动作模式和残留代码长的数据输入输出位选择单元105，在进行移位动作(第2动作)时将包含动作模式和移位量及移位方向的数据输入输出位选择单元105，在输出位选择单元105中，选择控制电路204输出选择器控制信号311～313，以使第1位选择电路201、第2位选择电路202和输入数据选择电路203可以进行控制数据104的动作模式、残留代码长、移位量和移位方向所示的动作。

本图表示的是具有动作模式和残留代码长的控制数据104输入到输出位选择单元105中的情况，这时，作为控制数据104，对于动作模式，输入具有「多路化」的指示数据的数据，对于残留代码长，输入具有「m位」的指示数据的数据。并且，在输入这样的控制数据104时，例如在m＝3时，在输出位选择单元105中，在第1位选择电路201中，从MSB侧的端部开始第4(＝m+1)～第8位的输出端子(4～0的号码的输出端子)与从MSB侧的端部开始到第5位的输入端子(7～3的号码的输入端子)连接，同时，它们的输出由输入数据选择电路203选择向从输入寄存器的MSB侧的端部开始第4(＝m+1)～第8位的输入端子(图中未示出)的输出，在第2位选择电路202中，从MSB侧的端部开始到第3(＝m)位的输出端子(7～5的号码的输出端子)与从MSB侧的端部开始到第3(＝m)位的输入端子(7～5的号码的输入端子)连接，同时它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始到第3(＝m)位的输入端子(图中未示出)的输出。

图11是表示输出位选择单元的第1位选择电路和第2位选择电路的结构的电路图。

图中，第1位选择电路201和第2位选择电路202具有相同的结构，所以，用同一图表示它们。另外，在本图的说明中，将第1位选择电路和第2位选择电路简单地称为位选择电路201和202。

位选择电路201、202具有第1～第8选择器301～308。第1～第8选择器301～308分别具有9个输入端子和1个输出端子，各选择器301～308的9个输入端子分别与位选择电路201、202的输入端子201a、202a以及“0”值输入线314连接，第1～第8选择器301～308的输出端子分别与位选择电路201、202的0～7的号码的输出端子201b、202b连接。另外，选择器控制信号311、312输入第1～第8选择器301～308，各选择器301～308根据选择器控制信号311、312将其输出端子与其9个输入端子中的某一个连接。因此，位选择电路201、202通过输入适当的选择器控制信号311、312，便可将其输入端子201a、202a和“0”值输入线314中的任意的一个与其输出端子201b、202b的任意的端子连接，因此，可以将输入到输入端子201a、202a上的8位的数字数据(这里，为第1输入数据或第2输入数据)的各位的值或任意选择“0”值进行组合后的值作为8位的数字数据从其输出端子201b、202b输出。但是，在本实施例1中，该组合可以进行多路化处理或移位处理，可以进行这样的处理的选择器控制信号311、312输入位选择电路201、202。这里，“0”值输入线314是在使运算装置作为和先有例一样的移位器而动作时用于向由于移位而发生的空位输入“0”值的输入线。

另外，图2的输入数据选择电路203也具有和本图所示的位选择电路201、202相同的结构。即，输入数据选择电路203具有与输入数据和输出数据的各位对应的8个选择器，该8个选择器分别具有与第1位选择电路201的输出端子和第2位选择电路202的输出端子连接的2个输入端子和与输出寄存器的输入端子连接的1个输出端子，该8个选择器根据第3选择器控制信号313分别选择第1位选择电路201的输入或第2位选择电路202的输入，并将该选择的输入向输入寄存器输出。

图12和图13是表示运算装置的移位动作的电路图，图12表示正在进行移位动作中的状态的图，图13表示进行移位动作后的状态的图。

在这些图中，输出位选择单元105作为动作模式输入表示移位模式的控制数据104时，选择器控制电路204就向第1位选择电路201输出使该第1位选择电路201输出使第1输入数据进行控制数据104所示的移位方向和移位量的移位的第1选择器控制信号311，同时，向选择器选择电路203输出使该输入数据选择电路203对于输出数据所有的位只选择第1位选择电路201的输入而输出的第3控制信号313。接收到该第1选择器控制信号311后，第1位选择电路201就将第1输入数据进行控制数据104所示的移位方向和移位量的移位后而输出，在接收到上述第3选择器控制信号313后，输入数据选择电路203就只选择第1位选择电路201的输入，并将其向输入寄存器输出。图中，表示的是向左方向移位了2位的情况，并向移位后发生的空位处输入“0”值。另外，在向右移位时，可以向移位后发生的空位处输入“0”值或MSB的值。

下面，使用图1(a)、图1(b)、图2、图11、图12和图13说明上述结构的运算装置的多路化处理的动作。

在这些图中，OUT0～OUT7、IN0～IN7、IN′0～IN′7和IN″0～IN″7分别是在先有技术中说明的第i字、第i+1字、第i+2字和第i+3字的数据，另外，假定OUT0～OUT7、IN0～IN7和IN′0～IN′7分别具有3位、3位和4位的代码长的代码。

另外，在某一循环的开始时刻，OUT0～OUT7的数据存储到输出寄存器107中，IN0～IN7存储到输入寄存器101中，以后，假定顺序将第i+2字和第i+3字的数据输入到输入寄存器101中。

在多路化处理中，首先，在作为某一循环的开始时刻的图1(a)的状态下，从主控制电路向输出位选择单元105输入具有作为动作模式为「多路化」、作为残留代码长而为与包含在输出寄存器107存储的OUT0～OUT7的数据中的代码的代码长相当的「3位」的指示数据的控制数据104。

接收到该输入后，在输出位选择单元105中，选择器控制电路204就输出使第1位选择电路201、第2位选择电路202和输入数据选择电路203进行以下动作的第1～第3控制信号311～313。

即，在第1位选择电路201中，从MSB侧的端部开始第4～第8位的输出端子与从MSB侧的端部开始到第5位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始第4～第8位的输入端子的输出，在第2位选择电路202中，从MSB侧的端部开始到第3位的输出端子与从MSB侧开始到第3位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始到第3位的输入端子的输出。这样，输出寄存器107存储的数据在从MSB侧的端部开始到第3位，就顺序具有OUT7、OUT6、OUT5的值，在从第4到第8位就更新为顺序具有IN7、IN6、IN5、IN4、IN3的值的数据，从而，第I+1字的数据的代码就与第i字的数据的代码实现了多路化。

其次，在开始进行下一循环时，如图1(b)所示，第i+2字的数据输入到输入寄存器101中，该输入寄存器101存储的数据就更新为IN′7～IN′0的数据，同时，从主控制电路向输出位选择单元105输入具有作为动作模式为「多路化」、作为残留代码长而为与包含在输出寄存器107存储的数据中的第i字的数据的代码和第i+1字的数据的代码的代码长之和相当的「6位」的指示数据的控制数据104。

接收到该输入后，输出位选择单元105和上述一样，输出在从MSB侧的端部到第3位顺序具有OUT7、OUT6、OUT5的值、在从第4到第6位顺序具有IN7、IN6、IN5的值而在从第7到第8位顺序具有IN′7、IN′6的值的数据，这样，输出寄存器107存储的数据就更新为该数据。于是，第i+1字的数据的代码和第i+2字的数据的代码的一部分(一半)就与第i字的数据的代码实现了多路化。

这样，输出寄存器107就由使代码实现了多路化的数据所充满，所以，在下一循环中，该数据就向存储器传送。

然后，在下一循环开始时，如图12和图13所示的那样，就从主控制电路向输出位选择单元105输入具有作为动作模式为「移位」、作为移位方向为「左方向」和作为移位量为与第i+2字的数据的代码的其余部分的代码长相当的「2位」的指示数据的控制数据104。

接收到该输入后，在输出位选择单元105中，选择器控制电路204就输出使第1位选择电路201和输入数据选择电路203进行以下动作的第1、第3控制信号311、313。

即，第1位选择电路201将第1输入数据向左方向移位2位后输出，输入数据选择电路203只选择第1位选择电路201的输入，并将其向输入寄存器输出。

这样，输入寄存器101存储的IN′7～IN′0的数据就向左方向移位2位，并且从MSB侧的端部开始顺序具有IN′5、IN′4、IN′3、IN′2、IN′1、IN′0、0、0的值的数据存储到输出寄存器107中。

其次，在开始下一循环时，第i+3字的数据输入到输入寄存器101中，以后，和上述一样，进行多路化处理。

如上所述，在本实施例1中，输出寄存器107存储的数字数据和输入寄存器101存储的数字数据按照控制数据104以位为单位均组合，通过组合而生成的数字数据106向输出寄存器107输出，并且可以用1个循环进行该动作，所以，在使用于图象处理系统中的编码装置时，可以高速地进行代码的多路化处理。

实施例2.

本发明的实施例2是表示用于编码装置中的位流发送电路的运算装置。

图3是表示本实施例2的运算装置的结构和动作的框图，是表示运算结束后的状态的图，图4是表示图3的运算装置的输出位选择单元的详细结构的电路图。

在这些图中，和图1(a)、图1(b)以及图2相同的符号表示相同和相当的部分，本实施例2的运算装置与实施例1不同的地方在于，输入到输入寄存器101中的单位处理数据110在LSB侧的端部具有代码，因此，输出寄存器107存储的数据就从LSB侧的端部开始进行多路化处理。

即，在实施例1的图1(a)所示的状态下，从主控制电路向输出位选择单元105输入作为残留代码长具有「3位」的控制数据104时，在输出位选择单元105中，选择器控制电路204就输出使第1位选择电路201、第2位选择电路202和输入数据选择电路203进行以下动作的第1～第3控制信号311～313。

即，在第1位选择电路201中，从LSB侧的端部开始第4～第8位的输出端子与从LSB侧的端部开始到第5位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的LSB侧的端部开始第4～第8位的输入端子的输出，在第2位选择电路202中，从LSB侧的端部开始到第3位的输出端子与从LSB侧的端部开始到第3位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的LSB侧的端部开始到第3位的输入端子的输出。这样，输出寄存器107存储的数据就更新为在从LSB侧的端部开始到第3位顺序具有OUT0、OUT1、OUT2的值而在从第4到第8位顺序具有IN0、IN1、IN2、IN3、IN4的值的数据。这样，第i+1字的数据的代码就从LSB侧的端部开始与第i字的数据的代码实现多路化。

因此，按照本实施例2，可以从代码的LSB侧的端部开始高速地进行多路化处理。

实施例3.

本发明的实施例3是表示用于编码装置的位流接收电路的运算装置。

图5(a)和图5(b)是表示本实施例2的运算装置的结构和动作的框图，图5(a)是表示运算开始前的状态的图，图5(b)是表示运算结束后的状态的图。

图中，和图1(a)及图1(b)相同的符号表示相同或相当的部分，本实施例3的运算装置与实施例1不同的地方在于，是进行分离处理。

即，如在先有技术中说明的那样(参见图10(a))，位流110通过位流接收电路外的电路(图中未示出)输入到输入寄存器101中，输入寄存器101按与其存储容量相当的指定位长(在本实施例3中为8位)的数据单位使该位流从MSB侧开始顺序包含应分离的代码输入该位流。并且，按输入到该输入寄存器101中的数据单位进行分离处理。

另外，输出寄存器107与可变长译码电路连接，位于该输出寄存器107存储的数字数据的MSB侧的端部的代码由可变长译码电路进行可变长译码处理。

另外，作为控制数据104，包含动作模式和代码长或动作模式和移位量及移位方向的数据从位流接收电路的主控制电路(图中未示出)输入到输出位选择单元105中。

下面，详细说明输出位选择单元105的结构。图6是表示本实施例3的输出位选择单元105的结构的电路图。

图中，和图2相同的符号表示相同或相当的部分。

进行分离动作(第1动作)时，作为控制数据104，包含动作模式和代码长的数据输入到输出位选择单元105中。这时，控制数据104具有与作为动作模式为「分离」、而作为代码长为与位于输出寄存器的MSB侧的端部的代码的代码长相当的「m位」的指示数据。另外，进行移位动作(第2动作)时，作为控制数据104，输入包含动作模式和移位量及移位方向的数据。

具有作为动作模式为「分离」、而作为代码长为例如为「3位」的指示数据的控制数据输入到输出位选择单元105中时，在输出位选择单元105中，选择器控制电路204就输出使第1位选择电路201、第2位选择电路202和输入数据选择电路203可以进行分离动作的选择器控制信号311～313。

即，在第2位选择电路202中，从MSB侧的端部开始到第5(＝8-m)位的输出端子与从MSB侧的端部开始第4(＝m+1)～第8位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始到第5(＝8-m)位的输入端子(图中未示出)的输出，在第1位选择电路201中，从MSB侧的端部开始第4(＝8-m+1)～第8位的输出端子与从MSB侧的端部开始到第3(＝m)位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为从输入寄存器的MSB侧的端部开始第4(＝8-m+1)～第8位的输入端子(图中未示出)的输出。

另外，包含动作模式和移位量及移位方向的控制数据104输入到输出位选择单元105中时的动作和实施例1完全相同。

下面，使用图5(a)、图5(b)和图6说明上述结构的运算装置的分离处理的动作。

在这些图中，OUT0～OUT7、IN0～IN7、IN′0～IN′7(图中未示出)分别为在先有技术中说明的第j字的数据、第j+1字的数据和第j+2字的数据，假定OUT0～OUT7从MSB侧的端部开始顺序具有3位的代码长的代码(i)、3位的代码长的代码(i+1)、4位的代码长的代码(i+2)的一半，IN0～IN7在MSB侧的端部具有代码(i+2)的其余一半。

另外，在某一循环的开始时刻，OUT0～OUT7的数据存储在输出寄存器107中，IN0～IN7的数据存储在输入寄存器101中，以后，假定第j+2膺的数据顺序输入到输入寄存器101中。

在分离处理中，首先，在噪某一性的开始时刻的图5(a)的状态下，对位于输出寄存器107存储的OUT0～OUT7的数据的MSB侧的端部的代码(i)进行译码处理。

其次，从主控制电路向输出位选择单元105输入具有作为动作模式为「分离」、作为代码长为与位于输出寄存器107存储的OUT0～OUT7的数据的MSB侧的端部的代码(j)的代码长相当的「3位」的控制数据104。

即，在第2位选择电路202中，从MSB侧的端部开始到第5位的输出端子与从MSB侧的端部开始第4～第8位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始到第5位的输入端子的输出，在第1位选择电路201中，从MSB侧的端部开始第6～第8位的输出端子与从MSB侧的端部开始到第3位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的MSB侧的端部开始第6～第8位的输入端子的输出。这样，输出寄存器107存储的数据就更新为在从MSB侧的端部开始到第5位顺序具有OUT4、OUT3、OUT2、OUT1、OUT0的值、而在第6～第8位顺序具有IN7、IN6、IN5的值的数据，代码(i)从第j字的数据分离(抽出)出来，第j+1字的数据的一部分就补充到该第j字的数据的空位上(图5(h))。

其次，在下一循环中，对输出寄存器107存储的OUT4、OUT3、OUT2、OUT1、OUT0、IN7、IN6、IN5的数据中与代码(i+1)相当的部分即OUT4、OUT3、OUT2的部分进行译码处理。然后，输入具有作为代码长为与代码(i+1)的代码长相当的「3位」的控制数据104，进行和上述一样的处理，输出寄存器107存储的数据更新为从MSB侧的端部开始顺序具有OUT1、OUT0、IN7、IN6、IN5、IN4、IN3、IN2的值的数据。这样，代码(i+1)就从第j字的数据中分离出来，第j+1字的数据的IN7、IN6、IN5、IN4、IN3、IN2的部分就补充到该第j字的数据的空位上。

其次，在下一循环中，就对输出寄存器107存储的OUT1、OUT0、IN7、IN6、IN5、IN4、IN3、IN2的数据中与代码(i+2)的一半相当的部分即OUT1、OUT0的部分进行译码处理。然后，输入具有作为代码长为与代码(i+2)的一半的代码长相当的「2位」的控制数据104，进行和上述一样的处理，输出寄存器107存储的数据就更新为从MSB侧的端部开始顺序具有IN7、IN6、IN5、IN4、IN3、IN2、IN1、IN0的值的数据。这样，代码(i+1)的一半就从第j字的数据分离出来，第j+1字的全部数据即IN7、IN6、IN5、IN4、IN3、IN2、IN1、IN0的数据就补充到该第j字的数据的空位上。

这样，输入到输入寄存器101中的第j+1字的数据就成了空位(全部移动到输出寄存器107中了)，所以，在下一循环中，第j+2字的数据即IN′0～IN′7的数据就可以输入到输入寄存器101中。

其次，在下一循环中，就对输出寄存器107存储的IN7、IN6、IN5、IN4、IN3、IN2、IN1、IN0的数据中与代码(i+2)的其余一半相当的部分即IN7、IN6的部分进行译码处理。然后，输入具有作为代码长为与代码(i+2)的其余一半的代码长相当的「2位」的控制数据104，进行和上述一样的处理，输出寄存器107存储的数据就更新为从MSB侧的端部开始顺序具有IN5、IN4、IN3、IN2、IN1、IN0、IN′7、IN′6的值的数据。这样，代码(i+2)的其余的一半就从第j+1字的数据中分离出来，第j+2字的数据的IN′7、IN′6的部分就补充到该第j+1字的数据的空位上。

以后，可以和上述一样，进行分离处理。

如上所述，在本实施例3中，输入具有作为代码长为「m位」的控制数据104时，输出寄存器107存储的8位的数字数据更新为抽出从MSB侧的端部开始到第m位而其他的位向MSB侧移位、从输入寄存器101存储的数字数据的MSB侧的端部开始到第m位的部分向该移位后空出的位各移位8-m位的数据，并且可以在1个循环进行该动作，所以，在使用于图象处理系统中的译码装置时，可以高速地进行代码的分离处理。

实施例4.

本发明的实施例4时表示用于译码装置的位流接收电路的运算装置。

图7是表示本实施例4的运算装置的结构和动作的框图，是表示运算结束后的状态的图，图8是表示图7的运算装置的输出位选择单元的详细结构的电路图。

在这些图中，和图5(a)、图5(b)及图6相同的符号表示相同或相当的部分，本实施例4的运算装置与实施例3不同的地方在于，输入寄存器101接收输入的位流，并使之从LSB侧开始顺序包含应分离的代码，并且对位于输出寄存器107存储的数据的LSB侧的端部的代码进行可变长译码。

即，在实施例3的图5(a)所示的状态下，从主控制电路向输出位选择单元105输入具有作为代码长为「3位」的指示数据的控制数据时，在输出位选择单元105中，选择器控制电路204就输出使第1位选择电路201、第2位选择电路202和输入数据选择电路203进行以下动作的选择器控制信号311～313。

即，在第2位选择电路202中，从LSB侧的端部开始到第5位的输出端子与从LSB侧的端部开始第4～第8位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的LSB侧的端部开始到第5位的输入端子的输出，在第1位选择电路201中，从LSB侧的端部开始第6～第8位的输出端子与从LSB侧的端部开始到第3位的输入端子连接，同时，它们的输出由输入数据选择电路203选择为向从输入寄存器的LSB侧的端部开始第6～第8位的输入端子的输出。

这样，输出寄存器107存储的数据就更新为在从LSB侧的端部开始到第5位顺序具有OUT3、OUT4、OUT5、OUT6、OUT7的值、而在第6～第8位顺序具有IN0、IN1、IN2的值的数据，代码(i)从第j字的数据分离出来，第j+1字的数据的一部分补充到该j字的数据的空位上(图7)。

因此，按照本实施例4，可以从代码的LSB侧的端部开始高速地进行分离处理。

在上述实施例1～4中，是使第1输入数据的位长与输出数据的位长相同的情况，但是，也可以使第1输入数据的位长与输出数据的位长不同。

另外，在上述实施例1和2中，是将运算装置用于多路化处理，但是，这些运算装置的用途并不限于此，例如，在图象处理装置中，在将2种8位长的图像数据结合存储到16位长的图像存储器中时也可以用于该2种8位长的图像数据的结合处理。另外，在上述实施例3和4中，是将运算装置用于分离处理，但是，这些运算装置的用途并不限于此，例如，在上述图象处理装置中，在取出图像存储器存储的16位长的图像数据分离为2种8位长的图像数据时，也可以用于该16位长的图像数据的分离处理。

另外，上述实施例1～4的运算装置可以作为先有的移位器使用，例如，在图14所示的编码装置1和译码装置9的各电路3～5、11～13中，可以作为移位器使用。这时，如在上述实施例1～4中说明的那样，通过输入指定的控制数据，就可以作为移位器使用。这样，由于上述实施例1～4的运算装置可以作为先有的移位器使用，所以，具有通用性。

如上所述，本发明的运算装置在图象处理系统中作为进行代码的多路化处理和代码的分离处理的运算装置是有用的，特别是适合于需要进行高速处理的图象处理系统使用。

Claims

1.一种运算装置，其特征在于：具有，

将从外部输入的数字数据作为P位的数字数据进行存储，用以用后来的数据更新先前的数据，并输出该存储的P位的数字数据的输入寄存器；

将数字数据作为输入，将该输入的数字数据作为Q位的数字数据进行存储，用以用后来的数据更新先前的数据，并输出该存储的Q位的数字数据的输出寄存器；和

将从上述输入寄存器输出的P位的数字数据作为第1输入数据而将从上述输出寄存器输出的Q位的数字数据作为第2输入数据，按照从外部输入的控制数据从该第1输入数据的位和该第2输入数据的位中选择应输出其值的位，从而将由该选择的位的值构成的Q位的数字数据向上述输出寄存器输出的输出位选择单元。

2.按权利要求所述的运算装置，其特征在于：上述输出位选择单元将整数m作为上述控制数据，输入该控制数据时，将从其一端到第m的位分别具有和上述第2输入数据的相同位的位的值、而第m+1以后的位分别具有顺序从关于上述第1输入数据的最高位侧或最低位侧是相同的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

3.按权利要求2所述的运算装置，其特征在于：上述输出位选择单元将从其最高位侧的端部到第m的位分别具有和上述第2输入数据的相同位的位的值、而第m+1以后的位分别具有顺序从上述第1输入数据的最高位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

4.按权利要求2所述的运算装置，其特征在于：上述输出位选择单元将从其最低位侧的端部到第m的位分别具有和上述第2输入数据的相同位的位的值而第m+1以后的位分别具有顺序从上述第1输入数据的最低位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

5.按权利要求2所述的运算装置，其特征在于：上述输出位选择单元除了上述整数m外，将动作模式、移位方向和移位量作为上述控制数据，将在输入表示进行第1动作的模式的动作模式和具有上述整数m的控制数据时就进行上述动作、而在输入表示进行第2动作的模式的动作模式和具有上述移位方向及上述移位量的控制数据时就使上述第1输入数据对于位的值向上述移位方向移位上述移位量而成的数字数据作为上述Q位的数字数据而输出。

6.按权利要求1所述的运算装置，其特征在于：上述输出位选择单元就整数m作为上述控制数据，输入该控制数据时，将从其一端到第Q-m的位分别具有顺序从关于上述第2输入数据的最高位侧或最低位侧是相同的端部开始排列到第m+1的位的值、而第Q-m+1以后的位分别具有顺序从关于上述第1输入数据的最高位侧或最低位侧是相同的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

7.按权利要求6所述的运算装置，其特征在于：上述输出位选择单元将从其最高位侧的端部到第Q-m的位分别具有顺序从上述第2输入数据的最高位侧的端部排列到第m+1以后的位的值、而第Q-m+1以后的位分别具有顺序从上述第1输入数据的最高位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

8.按权利要求6所述的运算装置，其特征在于：上述输出位选择单元将从其最低位侧的端部到第Q-m的位分别具有顺序从上述第2输入数据的最低位侧的端部排列到第m+1以后的位的值、而第Q-m+1以后的位分别具有顺序从上述第1输入数据的最低位侧的端部开始排列的位的值的数字数据作为上述Q位的数字数据而输出。

9.按权利要求6所述的运算装置，其特征在于：上述输出位选择单元除了上述整数m外，将动作模式、移位方向和移位量作为上述控制数据，将在输入表示进行第1动作的模式的动作模式和具有上述整数m的控制数据时就进行上述动作、而在输入表示进行第2动作的模式的动作模式和具有上述移位方向及上述移位量的控制数据时就使上述第1输入数据对于位的值向上述移位方向移位上述移位量而成的数字数据作为上述Q位的数字数据而输出。