CN101079939A

CN101079939A - 串行接口设备和图像形成装置

Info

Publication number: CN101079939A
Application number: CNA2007101034931A
Authority: CN
Inventors: 村田达彦; 藤原正勇; 山本智树; 松崎刚
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-05-23
Filing date: 2007-05-18
Publication date: 2007-11-28
Also published as: US8237980B2; JP4827611B2; JP2007316713A; US20070296617A1

Abstract

串行I/F具有：FIFO部分，根据PCLK向其写入m比特或n比特(m＜n)并行数据；FIFO读取器，用于根据FCLK，每次以m比特来读取写入FIFO部分的并行数据；并行/串行转换器，用于根据PLLCLK，将FIFO读取器所读取的m比特并行数据转换为1比特串行数据；PLL电路，用于通过将PCLK乘以因子m或n，来产生PLLCLK；以及分频电路，用于通过将PLLCLK的频率除以m，来产生FCLK。这里，控制PLL电路的乘法因子，使之根据写入FIFO部分的并行数据的比特数而改变。这可以灵活地处理具有不同总线宽度的并行输入，而不会极大地增加设备的规模和成本。

Description

串行接口设备和图像形成装置

技术领域

本发明涉及具有多个输入总线宽度的串行接口设备，并涉及使用这种串行接口设备的图像形成装置。

背景技术

在诸如数码照相机、数码摄影机或扫描仪之类的图像形成装置中，由图像传感器模块所获得的图像信号(象素信号)典型地并行输入设置在图像传感器模块附近的串行接口设备，然后在其中经过预定的图像处理。然后，仅将这样所获得的处理结果串行输出到中央处理单元(下面称为“CPU”)。

此外，作为上述图像传感器模块，近来提出了使用具有不同输出总线宽度的不同输出格式(例如YUV输出格式和RAW输出格式)的图像传感器模块。这是由于追求具有不同输入总线宽度以便支持不同输出格式的高度通用串行接口设备。

图4是示出了传统串行接口设备的示例的方框图。在该示例中，假设输入8比特或12比特的图像信号DATA。

在该传统串行接口设备中，以如下方式执行向线路存储块102写入图像信号DATA，即根据第一时钟信号PCLK，一次并行地以8比特或12比特来写入图像信号DATA。

另一方面，由线路存储读取块103以如下方式执行图像信号DATA的读取，即与所存储的图像信号DATA是包括8比特还是包括12比特无关，根据第二时钟信号FCLK，一次并行地以8比特来读取图像信号DATA。

结果，在8比特图像信号DATA存储在线路存储块102中的情况下，在第二时钟信号FCLK的每个脉冲处依次进行读取。然而，在存储了12比特图像信号DATA的情况下，读取执行如下。例如，在第二时钟信号FCLK的第一脉冲处读取第一图像信号DATA的低八位(7:0)，然后在第二时钟信号FCLK的第二脉冲处共同读取第一图像信号DATA的高四位(11:8)和第二图像信号DATA的低四位(3:0)，然后在第二时钟信号FCLK的第三脉冲处读取第二图像信号DATA的高八位(11:4)。

上述第二时钟信号FCLK是通过由PLL(锁相环)电路106将第一时钟信号PCLK乘以因子8然后由分频电路107将其频率除以8而获得的时钟信号。即，第二时钟信号FCLK与第一时钟信号PCLK基本相同。

另一方面，在并行/串行转换块104(下面称为“P/S块104”)中，将线路存储读取块103所读取的8比特并行数据PDATA转换为1比特串行数据SDATA。此时，P/S块104根据通过将第一时钟信号PCLK乘以因子8而获得的第三时钟信号PLLCLK，来执行这种转换。

从上述说明中可理解到，该传统串行接口设备使用线路存储块102来暂时存储图像信号DATA，以便在保持PLL电路106的乘法因子的同时处理12比特的输入，其中PLL电路106根据第一时钟信号PCLK而产生驱动P/S块104所需的第三时钟信号PLLCLK，该乘法因子在数值(即8)上适用于8比特的输入。

图5是示出了传统串行接口设备的另一示例的方框图。同样在该示例中，假设输入8比特或12比特的图像信号DATA。

该传统串行接口设备包括：用于处理8比特输入的第一电路组，包括P/S块204a(8比特数据→1比特数据)、PLL电路206a(乘以因子8)、和分频电路207a(频率除以8)；以及用于处理12比特输入的第二电路组，包括P/S块204b(12比特数据→1比特数据)、PLL电路206b(乘以因子12)、和分频电路207b(频率除以12)，其中第一电路组和第二电路组并联。利用这种配置，该传统串行接口设备通过根据输入的图像信号DATA是包括8比特还是包括12比特，利用开关208至211改变信号线路结构，来选择性地使用两个电路组之一。

与所述内容相关的其它传统技术的一些示例可参见JP-A-2000-324285(下面称为“专利文献1”)和JP-A-H10-289032(下面称为“专利文献2”)。

当然，利用图4和5所示的串行接口设备，可以将输入的图像信号DATA转换为1比特串行数据SDATA，而与其比特数无关，然后将其发送到下一级的设备。

然而，图4所示的串行接口设备具有以下缺点。在该串行接口设备中，P/S块104的并行/串行转换所需的第三时钟信号PLLCLK总是通过将第一时钟信号PCLK乘以因子8而产生的，并且相应地，线路存储读取块103的读取所需的第二时钟信号FCLK的频率总是与第一时钟信号PCLK相同。

只要输入的图像信号DATA是8比特的，这就不会产生特殊问题。然而，如果输入的图像信号DATA是12比特的，则由于在第一时钟信号PCLK的每个脉冲处不能够完成串行转换，所以必须使用占据较大布置面积的线路存储块102，来存储输入图像信号DATA尚未转换的部分。

此外，如果输入的图像信号DATA是12比特的，则图4所示的串行接口设备需要1.5倍输入周期(X)的串行输出周期(1.5X)。结果，在将该串行接口设备应用于上述图像形成装置的情况下，如图6所示，必须将图像信号DATA的空白周期T(禁止输入的周期)设置为长于必需的周期，以避免连续串行数据SDATA的输出周期之间的交迭。这阻碍了图像信号DATA的高速传输。

另一方面，图5所示的串行接口设备并不具有上述缺点。然而，该串行接口设备需要不同电路组(具体地，即高速工作的不同P/S块)来分别处理8比特输入和12比特输入。这导致设备规模非常大且成本非常高。

专利文献1中公开的传统技术仅涉及在发送和接收侧怎样改变具有PLL电路的LVDS系统中信息量的传输速率，因此与本发明完全不同。

同样地，专利文献2中公开的传统技术仅涉及怎样通过将基准时钟信号的频率与输入时钟信号的频率相比较来自动地检查乘法因子的设置，因此与本发明完全不同。

发明内容

考虑到上述传统技术所具有的问题，本发明的目的是提供一种串行接口设备和使用这种串行接口设备的图像形成装置，该串行接口设备可灵活地处理具有不同总线宽度的并行输入，而不会极大地增加设备的规模和成本。

为了实现上述目的，根据本发明的一个方面，串行接口设备具有：FIFO部分，根据第一时钟信号，向该FIFO部分写入m比特或n比特(m＜n)并行数据；FIFO读取器，用于根据第二时钟信号，每次以m比特来读取写入FIFO部分的并行数据；并行/串行转换器，用于根据第三时钟信号，将FIFO读取器所读取的m比特并行数据转换为1比特串行数据；PLL电路，用于通过将第一时钟信号乘以因子m或n，来产生第三时钟信号；以及分频电路，用于通过将第三时钟信号的频率除以m，来产生第二时钟信号。这里，控制PLL电路的乘法因子，使之根据写入FIFO部分的并行数据的比特数而改变。

从下面参考附图对优选实施例的详细说明中，本发明的其它特征、元件、步骤、优点和特性将显而易见。

附图说明

图1是示出了根据本发明的图像形成装置的实施例的方框图；

图2A是示出了在输入8比特数据时执行的向FIFO块22的写入的图；

图2B是示出了在输入8比特数据时执行的从FIFO块22的读取的图；

图3A是示出了在输入12比特数据时执行的向FIFO块22的写入的图；

图3B是示出了在输入12比特数据时执行的从FIFO块22的读取的图；

图4是示出了传统串行接口设备的示例的方框图；

图5是示出了另一传统串行接口设备的示例的方框图；以及

图6是示出了在用于8比特输入的电路还用于12比特输入时出现的问题的图。

具体实施方式

图1是示出了根据本发明的图像形成装置的实施例的方框图。可应用本发明的图像形成装置的一些示例包括数码照相机和数码摄像机(例如，包括具有摄像功能的PDA(个人数字/数据助理)和便携式电话终端)以及扫描仪。

如图1所示，本实施例的图像形成装置包括：图像传感器模块1、高速串行接口设备2(下面称为“串行I/F”2)和中央处理单元3(下面称为“CPU”3)。

图像传感器模块1通过使用CCD(电荷耦合器件)图像传感器或CMOS(互补金属氧化物半导体)图像传感器，将从对象获得的光学信号转换为电信号，从而产生遵循其输出格式的图像信号DATA。要注意，本实施例的图像传感器模块1可从YUV输出格式(Y/色差分量输出格式)和RAW输出格式中选择其输出格式。

上述YUV输出格式是其中每个象素的颜色由以下三段信息表示的输出格式：亮度信号(Y)、亮度信号和蓝色分量之差(U)和亮度信号与红色分量之差(V)。当将YUV输出格式选择作为图像传感器模块1的输出格式时，典型地，将8比特图像信号DATA并行地发送到串行I/F 2。

另一方面，上述RAW输出格式是直接输出不经过图像传感器模块1中的信号处理的原始数据的输出格式，即直接输出通过对从诸如CCD图像传感器或CMOS图像传感器之类的成像元件获得的电信号进行简单地数字化而获得的数据的输出格式。当将RAW输出格式选择作为图像传感器模块1的输出格式时，典型地，将12比特图像信号DATA并行地发送到串行I/F 2。

除了上述图像信号DATA之外，图像传感器模块1向串行I/F 2馈送帧同步信号(垂直同步信号VS和水平同步信号HS)和第一时钟信号PCLK。

串行I/F 2设置在图像传感器模块1附近。串行I/F 2对从图像传感器模块1并行输入的图像信号DATA执行高速图像处理，然后仅将处理结果作为低压差分串行信号(C+、C-、D+或D-)发送到CPU3。这种差分输出类型的串行I/F 2的使用不仅有助于减小噪声和寄生发射，还有助于减少从图像传感器模块1到CPU 3的信号传输路径的数目，这可以增加系统布局的灵活性。

CPU 3接收从串行I/F 2输入的低压差分串行信号，并控制显示和记录处理。CPU 3还根据例如用户的操作，切换图像传感器模块1的输出格式。此外，CPU 3根据图像传感器模块1的输出格式，改变构成串行I/F 2的PLL(锁相环)电路26的乘法因子。稍后将给出其详细说明。

接下来，更具体地描述串行I/F 2的内部配置。

如图1所示，本实施例的串行I/F 2包括：摄影块21、FIFO(先入先出)块22、FIFO读取块23、并行/串行转换块24(下面称为“P/S(并行/串行)块24”)、LVDS(低压差分信号)驱动块25、PLL电路26和分频电路27。

摄影块21用作图像处理装置，其根据第一时钟信号PCLK，对从图像传感器模块1并行输入的图像信号DATA执行预定图像处理，然后将产生的信号写入FIFO块22。上述图像处理的示例包括切割帧的所需部分的修整以及帧同步信号VS和HS的极性匹配。

FIFO块22用作暂存装置，摄影块21根据第一时钟信号PCLK，向其写入要执行图像处理的8比特或12比特的图像信号DATA。

FIFO读取块23根据第二时钟信号FCLK，每次以8比特来读取写入FIFO块22的图像信号DATA。稍后将详细描述FIFO读取块23怎样具体执行读取。

P/S块24根据第三时钟信号PLLCLK(＝SCLK)，将FIFO读取块23所读取的8比特并行数据PDATA转换为1比特串行数据SDATA。

LVDS驱动块25根据第三时钟信号SCLK(＝PLLCK)，将P/S块24所产生的串行数据SDATA转换为低压差分串行信号(C+、C-、D+或D-)，然后将所产生的信号发送到CPU 3。

PLL电路26将第一时钟信号PCLK乘以因子8或12，以产生第三时钟信号PLLCLK(＝SCLK)。控制乘法因子，使之根据写入FIFO块22的图像信号DATA的比特数(即图像传感器模块1的输出格式)，基于来自CPU 3的指令而改变。

现在，根据本实施例来给出更详细的说明。在图像传感器模块1的输出格式1被设置为YUV输出格式且将8比特图像信号DATA输入串行I/F 2的情况下，PLL电路26的乘法因子设置为适用于8比特输入的值(即8)。另一方面，在图像传感器模块1的输出格式被设置为RAW输出格式且将12比特图像信号DATA输入串行I/F 2的情况下，PLL电路26的乘法因子设置为适用于12比特输入的值(即12)。

分频电路27通过将第三时钟信号PLLCLK(＝SCLK)的频率除以8，来产生第二时钟信号FCLK。即，在将8比特图像信号DATA输入串行I/F 2的情况下，这样产生的第二时钟信号FCLK与第一时钟信号PCLK基本相同。另一方面，在将12比特图像信号DATA输入串行I/F 2的情况下，这样产生的第二时钟信号FCLK的频率是第一时钟信号PCLK的频率的1.5倍。

接下来，详细描述如上所述配置的串行I/F 2的操作。

首先，参考图2A和2B，详细描述在输入8比特数据时执行的从FIFO块22的读取和向FIFO块22的写入。

图2A是示出了在输入8比特数据时执行的向FIFO块22的写入的图，而图2B是示出了在输入8比特数据时执行的从FIFO块22的读取的图。

在从图像传感器模块1输入8比特图像信号DATA的情况下，如图2A所示，以如下方式执行向FIFO块22的写入，即在第一时钟信号PCLK的每个脉冲处，将8比特图像信号DATA(7:0)依次写入FIFO块22。

另一方面，如图2B所示，以如下方式执行从FIFO块22的读取，即在第二时钟信号FCLK的每个脉冲处，整体读取写入FIFO块22的8比特图像信号DATA(7:0)作为8比特并行数据PDATA。

在P/S块24中，根据通过将第一时钟信号PCLK乘以因子8而获得的第三时钟信号PLLCLK，将8比特并行数据PDATA转换为1比特串行数据SDATA。

接下来，参考图3A和3B，详细描述在输入12比特数据时执行的从FIFO块22的读取和向FIFO块22的写入。

图3A是示出了在输入12比特数据时向FIFO块22写入的图，而图3B是示出了在输入12比特数据时从FIFO块22读取的图。

在从图像传感器模块1输入12比特图像信号DATA的情况下，如图3A所示，以如下方式执行向FIFO块22的写入，即在第一时钟信号PCLK的每个脉冲处，将12比特图像信号DATA(11:0)依次写入FIFO块22。

另一方面，如图3B所示，以如下方式执行从FIFO块22的读取，即在第二时钟信号FCLK的每个脉冲处，每次以8比特读取写入FIFO块22的图像信号DATA(11:0)，作为8比特并行数据PDATA。

现在，根据本实施例来给出详细说明。在第二时钟信号FCLK的第一脉冲处，读取第一图像信号DATA的低八位D1(7:0)，在第二时钟信号FCLK的第二脉冲处，读取第二图像信号DATA的低八位D2(7:0)，然后在第二时钟信号FCLK的第三脉冲处，共同读取第一图像信号DATA的高四位D1(11:8)和第二图像信号DATA的高四位D2(11:8)。

这里，在第二时钟信号FCLK的频率总是与第一时钟信号PCLK相同的传统配置(参见图4，早先已进行了说明)中，必须使用线路存储块来存储图像信号DATA。相反地，在本实施例的串行I/F 2中，由于在输入12比特数据时PLL电路26的乘法因子从8改变为12，所以如图3B所示，第二时钟信号FCLK的频率是第一时钟信号PCLK的频率的1.5倍。结果，在FIFO读取块23中，与两个象素相对应的两个12比特图像信号DATA被分为3个8比特并行数据PDATA，因此没有延迟地执行读取。这消除了对使用上述线路存储块的需求。

在P/S块24中，根据通过将第一时钟信号PCLK乘以因子12而获得的第三时钟信号PLLCLK，将8比特并行数据PDATA转换为1比特串行数据SDATA。

如上所述，本实施例的串行I/F 2是高速串行接口设备，具有：FIFO块22，根据第一时钟信号PCLK，向其写入8比特或12比特图像信号DATA；FIFO读取块23，用于根据第二时钟信号FCLK，每次以8比特读取写入FIFO块22的图像信号DATA；P/S块24，用于根据第三时钟信号PLLCLK，将FIFO读取块23所读取的8比特并行数据PDATA转换为1比特串行数据SDATA；PLL电路26，用于通过将第一时钟信号PCLK乘以因子8或12，来产生第三时钟信号PLLCLK；以及分频电路27，用于通过将第三时钟信号PLCLK的频率除以8，来产生第二时钟信号FCLK。控制PLL电路26的乘法因子，使之根据写入FIFO块22的图像信号DATA的比特数而改变。

利用根据输入总线宽度来控制PLL电路26的乘法因子以便使传输协议保持为恒定总线宽度的上述配置，不必设置高速工作的、每个用于不同输入总线宽度之一的多个P/S块24，并且不必使用占据较大布置面积的线路存储器。这可以灵活地处理具有不同总线宽度的并行输入，而不会极大地增加设备的规模和成本。此外，无需线路存储器消除了对输入空白周期的限制，早先参考图6对此已经进行了描述。

上述实施例涉及将本发明应用于并入图像形成装置的串行接口设备的示例。然而，这绝不意味着限制本发明的应用；本发明可广泛应用于用于任意其它目的的串行接口设备。

可以以不同于上面具体描述的任意其它方式来实现本发明，所做出的任意修改或改变在本发明的精神之内。

例如，上述实施例涉及将8比特或12比特并行数据输入串行接口设备的示例。然而，这绝不意味着限制本发明的应用；在设计阶段，可将输入总线宽度改变为任意给定的宽度。此外，上述输入总线宽度的可选数目并不局限于2；还可以采用从三个或更多个选项中选择适当输入总线宽度的配置。

例如，在输入m比特、n比特或x比特(m＜n＜x)图像信号DATA的情况下，可采用如下配置。配置FIFO读取块23、P/S块24和分频电路27，使之适用于m比特的输入，与上述实施例相同，并且PLL电路26配置为可从因子m、n和x中适当地选择乘法因子。

本发明提供了以下优点：其有助于实现串行接口设备和使用这种串行接口设备的图像形成装置，该串行接口设备能够灵活地处理具有不同总线宽度的并行输入，而不会极大地增加设备的规模和成本。

关于工业实用性，本发明在实现具有不同输入总线宽度的串行接口设备的小型化和成本降低方面有用。例如，本发明适用于并入诸如数码照相机、数码摄像机或扫描仪之类的图像形成装置的串行接口设备。

尽管参考优选实施例描述了本发明，对于本领域的技术人员显而易见的是，可以多种方式修改所公开的发明，并且可设想出除了上述具体给出的实施例之外的多个实施例。因此，所附权利要求意欲覆盖落入本发明的真实精神和范围内的本发明的所有修改。

Claims

1.一种串行接口设备，包括：

FIFO部分，根据第一时钟信号，向该FIFO部分写入m比特或n比特(m＜n)并行数据；

FIFO读取器，用于根据第二时钟信号，每次以m比特来读取写入所述FIFO部分的并行数据；

并行/串行转换器，用于根据第三时钟信号，将所述FIFO读取器所读取的m比特并行数据转换为1比特串行数据；

PLL电路，用于通过将第一时钟信号乘以因子m或n，来产生第三时钟信号；以及

分频电路，用于通过将第三时钟信号的频率除以m，来产生第二时钟信号，

其中，控制所述PLL电路的乘法因子，使之根据写入所述FIFO部分的并行数据的比特数而改变。

2.根据权利要求1所述的串行接口设备，还包括：

低压差分传输驱动器，用于根据第三时钟信号，将所述并行/串行转换器所产生的串行数据转换为低压差分串行信号，然后将所产生的低压差分串行信号发送到外部。

3.根据权利要求2所述的串行接口设备，还包括：

图像处理器，用于根据第一时钟信号，对从外部并行输入的图像信号执行预定图像处理，然后将所产生的信号写入所述FIFO部分。

4.一种图像形成装置，包括：

图像传感器，用于产生图像信号；

串行接口设备，用于将从所述图像传感器并行输入的图像信号转换为低压差分串行信号；以及

中央处理单元，从所述串行接口设备向其输入低压差分串行信号；

其中，所述串行接口设备包括：

图像处理器，用于根据第一时钟信号，对从外部并行输入的m比特或n比特(m＜n)图像信号执行预定图像处理；

FIFO部分，根据第一时钟信号，向该FIFO部分写入由所述图像处理器进行过图像处理的m比特或n比特并行数据；

PLL电路，用于通过将第一时钟信号乘以因子m或n，来产生第三时钟信号；

分频电路，用于通过将第三时钟信号的频率除以m，来产生第二时钟信号；以及

低压差分传输驱动器，用于将所述并行/串行转换器所产生的串行数据转换为低压差分串行信号，然后将所产生的低压差分串行信号发送到外部，

5.根据权利要求4所述的图像形成装置，其中

所述中央处理单元根据所述图像传感器的输出格式，改变构成所述串行接口设备的所述PLL电路的乘法因子。