JPH10254428A - 画像処理用記憶装置及び画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】画像処理装置において、１次元のアドレス空間
をもつ、画像データの格納用メモリに複数の画像データ
が連続して格納されていなければならない場合に、特定
の画像データのみを更新しようとした際、その更新後の
画像データ長が更新前より長い場合には、その画像デー
タより後に書き込んだ画像データを全て（変更がなくて
も）再更新するという冗長な処理を少なくする。 【解決手段】画像データのメモリエリアへの書き込み／
読み出しアドレス制御部を、メモリのアドレスが増える
方向とアドレスが減る方向の２種類を用意し、メモリエ
リアの先端／終端アドレスｃｗ，増える方向／減る方向
を指示する信号ｅｗ，先端／終端アドレスｃｗを選択す
る信号ｄｗによって、１つのメモリエリアに対し２種類
の連続的な書き込みを行う書き込みアドレスｇを発生す
るように構成した。 【効果】メモリの自由度を上げることにより、冗長な処
理を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理用記憶装
置及びそれを用いた画像処理装置、更に詳しくいえば、
テレビジョン、ＶＴＲ等の画像フレームに文字や図形等
の制御情報あるいはサービス情報等を重ねて表示する、
いわゆるオンスクリーンディスプレイ(OSD)機能を有す
る画像処理装置に使用する画像データ格納部の構成に関
する。

【０００２】

【従来の技術】オンスクリーンディスプレイ機能を有す
る画像処理装置は、テレビジョン信号等の映像フレーム
に文字や図形等の制御情報あるいはサービス情報等（以
下サービス情報等と略称）の画像信号を重ねて表示す
る。サービス情報等の画像信号の生成は、画像を構成す
る画素の位置情報と色情報が必要である。ある画素位置
に表示色情報を指定するために、表示すべき色情報に番
号を付与し、位置情報と色情報の番号を組にして指定す
る方法がある。

【０００３】この位置情報と色情報の番号を組にして指
定する方法は、画像の発色数が少ない場合、処理に必要
な総データ量を効果的に押える事ができる。また、色情
報と位置情報が分離されているので、画像の色加工が容
易である。そのため、テレビジョン映像等に文字放送や
交通情報等の文字、パターン等を付加情報として多重化
するいわゆるオンスクリーンディスプレイ（以下ＯＳＤ
と呼ぶ）における標準的な信号フォーマットとして幅広
く使われている。

【０００４】このようなＯＳＤ機能を持つ画像処理装置
では、ＯＳＤのためのデータは通常、外部、例えば、通
信回線や情報蓄積媒体より受け取り、画像処理装置内の
内部記憶装置に一旦格納し、必要な表示タイミングに合
わせ内部記憶装置からＯＳＤデータを読み出し、再生・
表示を行う。外部からのデータ転送に柔軟に対応するた
めに、内部記憶装置には複数種のＯＳＤデータを格納で
き、また必要なＯＳＤデータを適宜読み出し表示するた
め、更にＯＳＤデータ格納用メモリを設け、上記記憶装
置からＯＳＤデータを上記ＯＳＤデータ格納用メモリを
介した後、表示装置の表示に適した信号に変換後、テレ
ビジョン信号等のビデオ映像と合成し表示装置に表示す
る。

【０００５】

【発明が解決しようとする課題】通常、上記ＯＳＤデー
タ格納用メモリをアクセスするアドレスは１次元である
が、ＯＳＤデータは画像ディスプレイに表示するので、
２次元の位置情報を持つデータである。従って２次元の
位置情報を持つデータをアドレスは１次元であるＯＳＤ
データ格納用メモリにＯＳＤデータを格納する際には、
ＯＳＤデータの位置情報をメモリのアドレスにマッピン
グする必要がある。例えば、ＯＳＤ画像を垂直方向にラ
イン単位で分割、分割したラインを上から下に向かって
ラインの最後と次のラインの先頭をつなげ、連続した１
次元データとしてメモリに格納する等が考えられる。ま
た、複数のＯＳＤデータを１度に表示する場合、上述の
ＯＳＤデータ格納用メモリに複数のＯＳＤデータを重な
る事なく配列記憶しておくことが装置の小型化、経済性
のために必要である。

【０００６】本発明者等が開発中の画像処理装置におけ
るＯＳＤデータ格納用メモリは、複数のＯＳＤデータに
連続したアドレスを割り当てて格納する標準的なメモリ
であり、ＯＳＤデータのＯＳＤデータ格納用メモリへの
書き込みの際には、ランダムアクセスが可能であるが、
ＯＳＤデータの読み出し時にはアドレスが一定数連続し
た読み出し、即ちバースト読み出しでなければならない
という制約があった。（DIGEST OF TECHHNICAL PAPERS
・ 1997 IEEE International Solid-StateCircuite Conf
erence February 7 pp.264-265) この様な制約があるメモリからＯＳＤデータを効率よく
読み出すためには、メモリエリア内に複数のＯＳＤデー
タを隙間なく、すなわち複数のＯＳＤデータのアドレス
が連続となるように、マッピングすればよい。例えば、
複数のＯＳＤデータを特定のメモリエリアにマッピング
する簡単な方法は、複数のＯＳＤデータをその入力順に
メモリアドレスをインクリメントして書き込む事であ
る。例えば、４つのＯＳＤデータＤ０，Ｄ１，Ｄ２，Ｄ
３があり、それぞれのデータ長がａ、ｂ、ｃ、ｄとす
る。メモリエリアへの割り付けは Ｄ０：アドレス０〜ａ−１， Ｄ１：アドレスａ〜ａ＋ｂ−１、 Ｄ２：アドレスａ＋ｂ〜ａ＋ｂ＋ｃ−１、 Ｄ３：アドレスａ＋ｂ＋ｃ〜ａ＋ｂ＋ｃ＋ｄ−１ とする。

【０００７】しかし、この様なマッピングにおいて、メ
モリの一部のＯＳＤデータを更新する場合、例えば前述
の例でデータＤ０を更新するとき、更新するデータ長が
ａより多い場合、データＤ０以降に連続したアドレスを
持つＯＳＤデータＤ１、Ｄ２、Ｄ３に更新の必要がない
場合でも、全て再更新する必要がある。この際、ＯＳＤ
データＤ１、Ｄ２、Ｄ３がハードディスクやＣＤ−ＲＯ
Ｍ等の双方向通信が可能な蓄積媒体からの得られるもの
であれば、同じＯＳＤデータＤ１、Ｄ２、Ｄ３を再送信
するよう双方向通信が可能な蓄積媒体に要求すれば良
い。しかしながら、ＯＳＤデータがテレビジョン信号等
の片方向受信のみからなる通信メディアから得られる場
合、再送信要求はできないので、再更新処理は画像処理
装置にとって大きな問題となる。

【０００８】従って、本発明の目的は、上記問題を解決
し、ＯＳＤデータ格納用のメモリエリアに複数のＯＳＤ
データを重なることなくマッピングし、かつ複数のＯＳ
Ｄデータの個々のデータは、必ずアドレスが連続してい
なければならない場合にも、一部のデータを更新する場
合、他の変更のないデータの不要な更新を少なくするこ
とができる画像処理用記憶装置を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像処理用記憶装置は、データ格納用メモ
リの特定メモリエリアに複数の画像データを連続的に書
き込み又は読み出しを行う場合に、複数の画像データを
２群に分け、１群が特定メモリエリアのスタートアドレ
スからアドレスが順次連続的に増える方向に、他の１群
はエンドアドレスからアドレスが順次連続的に減少する
ように書き込み又は読み出しするように構成した。

【００１０】そのため、本発明の画像処理用記憶装置
は、画像データ格納メモリと、上記格納メモリへ複数の
画像データをバッファを介して上記格納メモリの特定メ
モリエリアへ画像データを書き込む入力制御部と、読み
出しアドレス制御部をもち、上記格納メモリから上記複
数の画像データをバッファを介して読み出す出力制御部
とをもち、上記入力制御部の画像データを書き込むアド
レス制御部及び上記出力制御部の複数の画像データを読
み出すアドレスを設定するアドレス制御部とが上記特定
メモリエリアの先端アドレス及び終端アドレス（以下、
先端アドレス及び終端アドレスをあわせたものを先頭ア
ドレスと略称）を設定する設定部と、先頭アドレスから
順次連続的に増加する又は減少するアドレスを発生しす
るアドレス発生部を設けて構成する。

【００１１】上記データ格納用メモリは、データのメモ
リへの書き込みの際には、ランダムアクセスが可能で、
データの読み出し時にはアドレスが一定数連続した読み
出し、即ちバースト読み出しが可能なものである。ま
た、上記特定メモリエリアとは、上記複数の画像データ
の記憶領域が大きな容量のメモリの一部のエリアを使用
する場合も含むことを意味する。

【００１２】上記画像データ格納メモリの書き込みと読
み出しが時間的に同時に行われない場合は、入力制御部
及び出力制御部のアドレス制御部を１つのアドレス制御
部で構成し、書き込み時と読み出し時を切り換えて使用
する構成としてもよい。

【００１３】本発明によれば、前述のような複数のＯＳ
ＤデータＤ０、Ｄ１、Ｄ２、Ｄ３データをデータ格納用
メモリに一次元的にアドレスを指定して記憶する場合、
複数のデータを２つのグループ（Ｄ０、Ｄ１とＤ２、Ｄ
３）に分け、一方のグループの先頭アドレスを０、連続
的な書き込み又は読み出し方向がメモリのアドレスが増
える方向にし、他方のグループの先頭アドレスをＬ、連
続的な書き込み又は読み出し方向がメモリのアドレスが
減る方向に割り当てると、以下に述べるように、メモリ
エリアへの複数のデータをマッピングする自由度を上げ
ることができる。

【００１４】すなわち、上述の４つのＯＳＤデータＤ
０、Ｄ１、Ｄ２、Ｄ３のデータ長をそれぞれａ、ｂ、
ｃ、ｄとし、メモリエリアへの割り付けを Ｄ０：アドレス０〜ａ−１ 、 Ｄ１：アドレスａ〜ａ＋ｂ−１、 Ｄ２：アドレスＬ〜Ｌ−ｃ＋１、 Ｄ３：アドレスＬ−ｃ〜Ｌ−ｃ−ｄ＋１ とする。ここでＬはメモリのアドレスの最大値である。
ここでデータＤ０が現データ量より多くなる様に更新す
る場合、データＤ０以降に連続したアドレスを持つデー
タＤ１は書換が必要だが、Ｄ２、Ｄ３は更新をする必要
がなく、更新を必要とするデータを少なくすることがで
きる。

【００１５】

【発明の実施の形態】図１は、本発明による画像処理用
記憶装置の一実形態の構成を示すブロック図である。本
実施形態では、格納メモリへのＯＳＤデータの読み出
し、書き込みが独立に行えるよう構成されている。

【００１６】本実施形態は、ＯＳＤデータ用格納メモリ
１２と、メモリ１２へ格納する外部入力端６からのＯＳ
ＤデータＤｎｗを一次記憶する書き込み用バッファ（Ｆ
ＩＦＯメモリ）５と、書き込みバッファ制御信号ａｗを
用いてバッファ５に空きがあるかどうか調べ、空きがあ
るとき、端子１を介して外部にＯＳＤデータリクエスト
を出すバッファ制御部７と、バッファ制御部７及び入力
端２、３、４からの信号ｂｗ，ｃｗ，ｄｗ及びｅｗの信
号によって、書き込みアドレスｆｗを生成する書き込み
アドレス制御部９、ＯＳＤデータ用格納メモリ１２から
読み出されたＯＳＤデータＤｎｒを一時記憶する読み出
し用バッファ１５、読み出しバッファ制御信号ａｒを用
いてバッファ１５に空きがあるかどうか調べ、読み出し
同期信号ｂｒを出すバッファ制御部１７と、バッファ制
御部１７及び入力端２２、２３、２４からの信号ｂｒ，
ｃｒ，ｄｒ及びｅｒの信号によって、読み出しアドレス
ｆｒを生成する読み出しアドレス制御部１９とをもつ。

【００１７】ＯＳＤデータ用格納メモリ１２への書き込
み動作について説明する。書き込みバッファ制御部７
は、書き込みバッファ制御信号すなわちバッファ５のデ
ータ蓄積状態を示す信号ａｗを用いて、バッファ５に空
きがあるかを調べ、空がある場合、外部に端子１を介し
てデータリクエストを出す。データリクエストによって
外部からＯＳＤデータＤｎｗがバッファ５に取り込まれ
る。

【００１８】書き込み用バッファ５のＯＳＤデータが一
定量に達すると、バッファ制御部７はＯＳＤデータ用格
納メモリ１２にＯＳＤデータの書き込みを始める指示を
する。読み出しアドレス制御部９は、制御部７からの書
き込み用同期信号ｂｗ、入力端２からの同期信号ｃｗ、
入力端３からの先頭アドレス選択信号ｄｗ及び入力端４
から方向選択信号ｅｗを用いて、複数のＯＳＤデータを
２群に分け、各群の先頭を決定し、先頭アドレスに続く
書き込みアドレスｆｗを順次発生する。バッファ制御部
７が書き込みＯＳＤデータＤｎｗを入力部１０を介し１
転送単位で格納メモリ１２に送る毎に同時に書き込み用
同期信号ｂｗが書き込みアドレス制御部９に送られる。
書き込みアドレス制御部９は書き込みアドレスｆｗをア
ドレス端子１１に送る。アドレス制御部９の構成の詳細
は後で図２によって説明する。

【００１９】ＯＳＤデータのＯＳＤデータ用格納メモリ
１２からの読み出し動作について説明する。読み出しバ
ッファ制御部１７は、外部表示部からのＯＳＤデータリ
クエストを入力端２１から受け、読み出しバッファ制御
信号ａｒで読み出し用バッファ１５内のＯＳＤデータ蓄
積量を調べる。読み出し用バッファ１５が空の場合、読
み出しバッファ制御部１７は読み出し同期信号ｂｒを読
み出しアドレス制御部１９に送る。読み出しアドレス制
御部１９は、書き込みアドレス制御部９と同様の構成で
ある。

【００２０】読み出しバッファ制御部１７は、読み出し
バッファ制御信号ａｒを監視し、入力端２１に対し読み
出し用バッファ１５がアンダーフローを起こさないよう
同期信号ｂｒをアドレス制御装置１９に送る。アドレス
制御装置１９は、読み出しアドレスｆｒを格納メモリ１
２に送り、ＯＳＤデータを格納メモリ１２の出力部１３
を介し読み出し用バッファ１５に格納する。外部回路よ
り入力端２１を介し読み出しリクエストをバッファ制御
部１７に送る事により、読み出しバッファ１５の出力Ｄ
ｎｒを出力端２０から読み出しＯＳＤデータＤｎｒとし
バースト的に連続して読み出す。以上の動作を、外部２
１からのリクエストが無くなるまで繰り返すことによ
り、ＯＳＤデータ格納メモリ１２からのＯＳＤデータの
読み出し動作が完了する。

【００２１】なお、この画像処理用記憶装置は、メモリ
１２へのＯＳＤデータの読み出し、書き込みが独立に行
えるよう構成されているが、読み出し、書き込みが異な
る時間帯で行われる場合は、上述の画像処理装置の呼び
出し部と書き込み部を共有化して良く、時分割的に動作
する構成とする。

【００２２】図２は、上記書き込み（又は読み出し）ア
ドレス制御部の構成を示すブロック図である。アドレス
制御部９は、それぞれアドレスの正方向に格納するか、
負方向に格納するかを決める正方向又は負方向選択信号
ｅｗ、書き込み用同期信号ｂｗ、先頭アドレス信号ｃｗ
（ＯＳＤデータ格納メモリ１２の先端アドレス又は終端
アドレス）及び先頭アドレス選択信号ｄｗが加えられる
入力端４、８、２及び３と、先頭アドレス信号ｃｗかア
ドレス選択部（１）２５の出力の一方を選択し、その出
力をアドレス格納部１８に格納するアドレス選択部
（２）２６と、方向選択信号ｅｗによって加算か減算か
を決め、アドレス加算／減算値６とアドレス格納部１８
の出力であるアドレスｇとを加算又は減算する加減算部
１６と、書き込み用同期信号ｂｗによって加減算部１６
の出力かアドレス格納部１８の出力であるアドレスｇの
一方を選択するアドレス選択部２５をもつ。

【００２３】先ず、ＯＳＤデータをメモリ１２のメモリ
エリアに書き込む場合のアドレスの設定について説明す
る。最初に格納先のメモリエリアの先頭アドレスを設定
する。そのため、先頭アドレス選択信号ｄｗが先頭アド
レス信号ｃｗを選択するようにアドレス選択部（２）２
６を駆動し、アドレス格納部１８にＯＳＤデータの先頭
アドレスｃｗを格納する。

【００２４】次に、ＯＳＤデータＤｎｗを先頭アドレス
ｃｗに続き正方向（アドレスが増加する方向）に格納す
るか、負方向（アドレスが減少する方向）に格納するか
を決める。正方向又は負方向選択信号ｅｗを入力端４か
ら加減算部１６に加え、加減算部１６が、加算演算にな
るか減算演算になるかを決定する。ＯＳＤデータＤｎｗ
をアドレスに対し正方向に書き込む場合、加減算部１６
は加算演算を行う。ＯＳＤデータをアドレスに対し負方
向に書き込む場合、加減算部１６は減算演算を行う。ア
ドレス加算／減算値６は、ＯＳＤデータの書き込み単位
とメモリアドレスとの関係によって決まる。例えば、Ｏ
ＳＤデータの転送単位が１［ｗｏｒｄ］で、メモリエリ
アの１アドレスにおける格納単位が１［ｗｏｒｄ］の場
合、アドレス加算／減算値６は１となる。ＯＳＤデータ
の転送単位が１［ｗｏｒｄ］で、メモリエリアの１アド
レスにおける格納単位が１［ｂｙｔｅ］の場合、アドレ
ス加算／減算値６は２となる（ただし、１［ｗｏｒｄ］
＝１６［ｂｉｔ］、１［ｂｙｔｅ］＝８［ｂｉｔ］、１
［ｗｏｒｄ］＝２［ｂｙｔｅ］とする）。

【００２５】次に、ＯＳＤデータＤｎｗを１単位毎に書
き込む。ＯＳＤデータＤｎｗが１単位書き込まれる毎
に、入力端８から書き込み用同期信号ｂｗが入力され
る。アドレス選択部２５は、同期信号ｂｗが入力される
と、加算／減算部１６の出力信号を選択する。アドレス
選択部２５の出力がアドレス選択部２６の出力として有
効となるように先頭アドレス選択信号ｄｗを設定する。

【００２６】加減算部１６は、アドレス格納部１８に格
納されているアドレスｇとアドレス加算／減算値６とか
ら、次にＯＳＤデータを格納すべきアドレスを計算す
る。計算された値はアドレス選択部２５及び２６よりア
ドレス格納部１８に格納される。以上のようにして、Ｏ
ＳＤデータの転送１単位毎に、格納すべきメモリアドレ
スが出力１１より出力される。

【００２７】ＯＳＤデータを格納メモリ１２のメモリエ
リアから読み出すアドレス制御回路１９の構成及び動作
は、前述の書き込みアドレス制御回路９の構成及び動作
と全く同様である。ただ、正方向又は負方向選択信号ｅ
ｗ、書き込み用同期信号ｂｗ、先頭アドレス信号ｃｗ及
び先頭アドレス選択信号ｄｗが、それぞれ正方向又は負
方向選択信号ｅｒ、読み出し用同期信号ｂｒ、先頭アド
レス信号ｃｒ及び先頭アドレス選択信号ｄｒになる点が
異なる。

【００２８】図３は、本発明による画像処理装置の一実
施形態の主要部の構成を示すブロック図である。

【００２９】同図において２７は、図１で説明した画像
処理用記憶装置で、データ格納メモリ１２及びメモリの
入出力制御部２８をもつ。入出力制御部２８は前記バッ
ファ５、１５、バッファ制御部７、１７、アドレス制御
部９、１９等を含む。データ格納メモリ１２は、ＯＳＤ
データのメモリエリア１２−２のみならず、他の画像デ
ータのメモリエリア１２−１ももつ。すなわちＯＳＤデ
ータはデータ格納メモリ１２の特定のメモリエリア１２
−２に格納される。ＣＰＵ２９は上記ＯＳＤデータＤｎ
ｗを生成すると共にシステムインタフェース３０を介し
て前記信号ｃｗ，ｄｗ、ｅｗ及びｃｒ、ｄｒ、ｅｒを生
成し入出力制御部２８に加える。すなわちＣＰＵ２９及
びシステムインタフェース３０は上記複数の画像データ
及び上記アドレス制御部の駆動信号を生成する信号処理
部である。上記画像処理用記憶装置２７から読み出され
た複数の画像データ（画素の色種別を示す番号）Ｄｎｒ
は画像再生部３１に加えられる。画像再生部３１はカラ
ーデコーダ３７によってカラーパレット３６を使用し色
信号を生成すると共に、別に用意された画素の位置情報
を用いて表示制御部３５によて画像信号に変換した後、
テレビジョン等の他のビデオ映像と共に合成部３４で合
成される。上記合成部３４からの出力はＤ／Ａ変換器３
２を介して表示装置３３に適した表示画像信号に変換さ
れ、画像表示装置３３に表示される。

【００３０】

【発明の効果】本発明では、複数の画像を重ねて表示す
るＯＳＤ機能をもつ画像処理装置において、複数の画像
の一部を更新、変更する等の処理を行う際に、他の画像
の変更、更新の処理を少なくすることができる。

【図面の簡単な説明】

【図１】本発明による画像処理用記憶装置の一実施形態
の構成を示すブロック図である。

【図２】図１の書き込みアドレス制御部の構成を示すブ
ロック図である。

【図３】本発明による画像処理装置の一実施形態の構成
を示すブロック図である。

【符号の説明】

５：書き込みバッファ、７：書き込みバッファ制御部、
９：書き込みアドレス制御部、１２：データ格納用メモ
リ、１５：読み出しバッファ、１６：加減算部、１７：
読み出しバッファ制御部、１８：アドレス格納部、１
９：読み出しバッファ制御部、２５：アドレス選択部、
２６：アドレス選択部、２７：画像処理用記憶装置、２
８：入出力制御部、２９：ＣＰＵ、３０：システムイン
タフェース、３１：画像再生部、３２：Ｄ／Ａ変換器、
３３：画像表示装置、３４:合成部、３５：表示制御
部、３６：カラーパレット、３７：カラーデコーダ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】画像データ格納メモリと、上記格納メモリ
   の特定メモリエリアへ複数の画像データを第１のバッフ
   ァとを介してデータを書き込む書き込み部と、上記格納
   メモリから上記複数の画像データを第２のバッファを介
   して読み出す読み出し部と、上記画像データを書き込む
   アドレスを設定する第１アドレス制御部と、上記格納メ
   モリから上記複数の画像データを読み出すアドレスを設
   定する第２アドレス制御部とをもち、上記第１及び第２
   アドレス制御部が上記特定メモリエリアの先端アドレス
   及び終端アドレスを設定する設定部と、先端アドレスか
   ら順次連続的に増加するアドレス又は上記終端アドレス
   から順次連続的に減少するアドレスを発生するアドレス
   発生部を有することを特徴とする画像処理用記憶装置。
2. 【請求項２】上記書き込み部及び上記読み出し部が異な
   った時間に動作し、上記第１及び第２アドレス制御部が
   単一の共用制御部で構成されたこと特徴とする画像処理
   用記憶装置。
3. 【請求項３】上記アドレス制御部が上記格納メモリの読
   み出し又は書き込みアドレスを保持するアドレス格納部
   と、上記アドレス格納部のアドレス値と上記連続的に増
   加する又は減少するアドレスの変化単位であるアドレス
   加算又はアドレス減算値とを外部から指示によって上記
   加算又は減算する加減算部と、上記第１又は第２のバッ
   ファの制御に応じて生じる書き込み又は読み出しの同期
   信号によって上記加減算部部の出力又は上記アドレス格
   納部のアドレス値の一方を選択する第１選択部、及び上
   記先端又は終端アドレスである先頭アドレス又は上記第
   １の選択部の出力の一方を選択し上記アドレス格納部に
   格納し、上記先端又は終端アドレスを選択を指示する信
   号があるとき上記先端又は終端アドレスを選択する第２
   選択部を有することを特徴とする請求項１又は２記載の
   画像処理用記憶装置。
4. 【請求項４】請求項１、２又は３記載の画像処理用記憶
   装置と上記複数の画像データ及び上記アドレス制御部の
   駆動信号を生成する信号処理部と、上記画像処理用記憶
   装置から読み出された複数の画像データを復号し表示画
   像信号に変換する表示制御部と、上記表示画像信号を他
   のビデオ映像の表示画像信号と合成し表示する表示部と
   をもつことを特徴とする画像処理装置。