JPH11328158A - 高速フーリエ変換演算処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ手段における読出アドレスの指定及び
書込アドレスの指定を各演算ステージ毎に異なるアドレ
スについて行うアドレス制御を、簡単で小規模な構成を
有したアドレス発生部を用いて容易かつ確実に行うもの
となす。 【解決手段】 アドレス発生部５８が、加算データ供給
部７１と、出力レジスタ部７６、及び、出力レジスタ部
７６から得られる出力データと加算データ供給部７１か
ら供給される加算データとの加算を行い、加算により得
られる加算出力データを出力レジスタ部７６に供給する
加算部７５を含んで成り、出力レジスタ部７６から得ら
れる出力データを複数ビットのカウンタ出力データとす
るカウンタ部７２と、それから得られるカウンタ出力デ
ータについてのビット位置変換を施して、アドレスデー
タを得るビット位置変換部７３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の特許請求の範囲に記載
された発明は、メモリ手段に格納されたデータ信号に、
各ステップが複数個のバタフライ演算部によって行われ
る複数ステージのバタフライ演算による高速フーリエ変
換（ＦＦＴ）演算を施し、それにより得られる演算出力
データ信号を再びメモリ手段に格納されたものとして得
るＦＦＴ演算処理回路に関する。

【０００２】

【従来の技術】通常、“ラジオ放送”と呼ばれることが
多い音声放送は、長年の間、音声情報信号を振幅変調
（ＡＭ）音声情報信号として送信するＡＭ音声放送，音
声情報信号を周波数変調（ＦＭ）音声情報信号として送
信するＦＭ音声放送等のアナログ音声放送とされていた
が、近年において、音声放送を、そのもとで送受信され
る音声情報の品質を向上させるべく、音声情報信号をデ
ィジタル音声情報信号として送信するディジタル音声放
送となすことが提案されている。特に、ヨーロッパ地域
にあっては、その一部において、ディジタル音声放送
が、ＤＡＢ（DigitalAudio Broadcasting) と称される
システムとして、既に実用化されている。

【０００３】ディジタル音声放送のもとで送受信される
音声情報信号、即ち、ディジタル音声放送信号は、ディ
ジタル音声信号を形成する音声情報データのみならず、
それに加えて、例えば、天気予報，交通情報等を内容と
するサービス情報データをも伝送し、さらに、受信側に
おいて音声情報データに基づくディジタル音声信号ある
いはサービス情報データに基づくサービスデータを得る
に際して必要とされる制御用情報を内容とする制御用情
報データを伝送する。そして、ディジタル音声放送信号
は、音声情報データ，サービス情報データ，制御用情報
データ等のディジタルデータが、直交周波数多重変調
（Orthogonal Frequency Divison Multi-plexing : Ｏ
ＦＤＭ）方式により変調されて得られる変調波信号であ
る。

【０００４】このような音声情報データ，サービス情報
データ，制御用情報データ等のディジタルデータが、Ｏ
ＦＤＭ方式により変調されて得られる変調波信号とされ
るディジタル音声放送信号の受信は、ディジタル音声放
送信号受信機が用いられて行われる。

【０００５】ディジタル音声放送信号受信機にあって
は、ディジタル音声放送を行う各放送局により送信され
るディジタル音声放送信号が、選局動作によって選択受
信され、受信されたディジタル音声放送信号に対する復
調，復号化処理，データ選択等が行われて、音声情報デ
ータ，サービス情報データ及び制御用情報データが得ら
れ、さらに、音声情報データ及びサービス情報データに
ついての復号化処理が行われてディジタル音声信号及び
サービスデータが再生される。

【０００６】図６は、このようなディジタル音声放送信
号受信機として一般的に考えられる例を示す。この図６
に示されるディジタル音声放送信号受信機にあっては、
放送局から送信されてアンテナ２１により捉えられたデ
ィジタル音声放送信号が、選局受信部２２における選局
動作によって選択受信される。選局受信部２２における
選局動作は、制御ユニット４０から供給される選局制御
信号ＳＴＤに応じて行われる。そして、選局受信部２２
においては、選択受信されたディジタル音声放送信号に
対する増幅処理，周波数変換処理等が行われて、選択受
信されたディジタル音声放送信号についての中間周波数
（ＩＦ）信号ＳＩＤが形成され、そのＩＦ信号ＳＩＤが
アナログ／ディジタル（Ａ／Ｄ）変換部２３に供給され
る。

【０００７】Ａ／Ｄ変換部２３からは、ＩＦ信号ＳＩＤ
に対応するディジタルＩＦ信号ＤＩＤが得られ、それが
直交復調部２４に供給される。直交復調部２４において
は、ディジタルＩＦ信号ＤＩＤに対して直交復調処理が
施され、それにより、一対の直交復調出力であるＩデー
タ信号ＤＩとＱデータ信号ＤＱとが得られる。

【０００８】直交復調部２４から得られるＩデータ信号
ＤＩとＱデータ信号ＤＱとは、ＦＦＴ差動復調部２５に
供給される。ＦＦＴ差動復調部２５においては、Ｉデー
タ信号ＤＩ及びＱデータ信号ＤＱについての時間ドメイ
ン信号から周波数ドメイン信号への変換が行われ、ＦＦ
Ｔ差動復調部２５からは、ファスト・インフォーメーシ
ョン・チャンネル（ＦＩＣ）により伝送される制御情報
をあらわす制御情報データＤＣＤと、メイン・サービス
・チャンネル（ＭＳＣ）により伝送される音声情報及び
サービスデータを夫々あらわす音声情報データ及びサー
ビス情報データが形成する複合データＤＸＤとが得られ
る。複合データＤＸＤを形成する音声情報データ及びサ
ービス情報データには、タイム・インターリーブ処理が
施されている。

【０００９】ＦＦＴ差動復調部２５から得られる制御情
報データＤＣＤは、ビタビ復号部２６に供給され、一
方、ＦＦＴ差動復調部２５から得られる複合データＤＸ
Ｄは、プログラム選択部２７に供給される。

【００１０】プログラム選択部２７には制御ユニット４
０からのプログラム選択制御信号ＳＳＰも供給され、プ
ログラム選択部２７においては、プログラム選択制御信
号ＳＳＰに応じて、複合データＤＸＤを形成する音声情
報データに含まれる複数のプログラム情報データのうち
のいずれか、もしくは、複合データＤＸＤを形成するサ
ービス情報データに含まれる複数のプログラム情報デー
タのうちのいずれかを選択するデータ選択が行われ、プ
ログラム選択部２７から選択されたタイム・インターリ
ーブ処理が施されたプログラム情報データＤＰＤが送出
されて、それがタイム・ディインターリーブ部２８に供
給される。

【００１１】タイム・ディインターリーブ部２８におい
ては、プログラム選択部２７を通じて供給される、選択
されたタイム・インターリーブ処理が施されたプログラ
ム情報データＤＰＤに対してタイム・ディインターリー
ブ処理が施される。そして、タイム・ディインターリー
ブ部２８からは、タイム・ディインターリーブ処理が施
されたプログラム情報データＤＰＤ’が得られる。

【００１２】このようにして、タイム・ディインターリ
ーブ部２８から得られるタイム・ディインターリーブ処
理が施されたプログラム情報データＤＰＤ’は、ビタビ
復号部２６に供給される。ビタビ復号部２６において
は、ＦＦＴ差動復調部２５からの制御情報データＤＣＤ
及びタイム・ディインターリーブ部２８からのプログラ
ム情報データＤＰＤ’についての、尤最復号手法による
エラー訂正処理が行われる。そして、ビタビ復号部２６
から、エラー訂正処理が施されたプログラム情報データ
ＤＰＤ’が得られてプログラム選択部３０に供給される
とともに、エラー訂正処理がなされた制御情報データＤ
ＣＤが得られて制御ユニット４０に供給される。

【００１３】プログラム選択部３０からは、ビタビ復号
部２６からのエラー訂正処理が施されたプログラム情報
データＤＰＤ’に基づく音声プログラムデータＤＡＤも
しくはサービスプログラムデータＤＳＤが導出される。

【００１４】プログラム選択部３０から導出される音声
プログラムデータＤＡＤは、高能率復号化部３１に供給
される。高能率復号化部３１においては、音声プログラ
ムデータＤＡＤに対する高能率復号化処理が行われて、
高能率復号化処理により圧縮されたデータが伸長され、
復号化された音声データＤＡが得られる。また、高能率
復号化部３１からは、音声プログラムデータＤＡＤに含
まれたプログラム関連データＤＰＡが得られて制御ユニ
ット４０に供給される。

【００１５】高能率復号化部３１から得られる復号化さ
れた音声データＤＡは、ディジタル／アナログ（Ｄ／
Ａ）変換部３２に供給されてアナログ化され、Ｄ／Ａ変
換部３２から音声データＤＡに対応する再生音声信号Ｓ
Ａが導出される。

【００１６】また、プログラム選択部３０から導出され
るサービスプログラムデータＤＳＤは、復号化部３３に
供給される。復号化部３３においては、サービスプログ
ラムデータＤＳＤに対する復号化処理が行われて、復号
化部３３からサービスプログラムデータＤＳＤに基づく
再生サービスデータＤＳが導出される。

【００１７】制御ユニット４０は、ビタビ複合部２６か
らの制御情報データＤＣＤ，高能率復号化部３１からの
プログラム関連データＤＰＡ、さらには、入力操作部４
１からそれにおける操作に応じて供給される指令信号Ｃ
Ｘ等に応じて形成した制御データＤＶＤをビタビ復号部
２６に供給し、ビタビ復号部２６に対する動作制御を行
う。

【００１８】このようなもとで、直交復調部２４から得
られるＩデータ信号ＤＩ及びＱデータ信号ＤＱが供給さ
れ、Ｉデータ信号ＤＩ及びＱデータ信号ＤＱに基づく制
御情報データＤＣＤ及び複合データＤＸＤを得るＦＦＴ
差動復調部２５は、Ｉデータ信号ＤＩ及びＱデータ信号
ＤＱについての複素演算処理であるＦＦＴ演算を行うも
のとされるが、そのため、ＦＦＴ差動復調部２５は、Ｆ
ＦＴ演算処理回路を備えて構成される。

【００１９】ＦＦＴ演算処理回路において行われるＦＦ
Ｔ演算にあっては、１６ポイント，３２ポイント，６４
ポイント，１２８ポイント等とされるポイント数が設定
される。そして、ポイント数がＮ（Ｎは正整数）である
ＦＦＴ演算、即ち、ＮポイントのＦＦＴ演算の場合、各
ステージがＮ／２個のバタフライ演算部によって行われ
るlog₂Ｎステージのバタフライ演算によって処理され
る。

【００２０】個々のバタフライ演算部は、例えば、図７
に示される如くに、一対の入力端４３及び４４，一対の
出力端４５及び４６，一対のデータ加算部４７及び４
８、及び、複素係数部４９を含んで形成される。複素係
数部４９は、回転因子と称される複素係数を付与し、回
転因子は、

【００２１】

【数１】 とあらわされる。

【００２２】そして、一対の入力端４３及び４４に２個
の入力複素データ信号ｘ１及びｘ２が夫々供給されて、
一対の出力端４５及び４６に２個の出力複素データ信号
ｙ１及びｙ２が夫々得られる。

【００２３】ＦＦＴ演算処理回路においてＮポイントの
ＦＦＴ演算が、各ステージがＮ／２個のバタフライ演算
部によって行われるlog₂Ｎステージのバタフライ演算に
よって処理されるにあたっては、ステージ０からステー
ジ（log₂Ｎ−１）までの各ステージ毎のＮ／２個のバタ
フライ演算部によるバタフライ演算が順次行われる。斯
かる際には、先ず、一対の入力データ信号、例えば、上
述のＦＦＴ差動復調部２５におけるＦＦＴ演算処理回路
の場合にあってはＩデータ信号ＤＩ及びＱデータ信号Ｄ
Ｑが、例えば、ランダム・アクセス・メモリ（ＲＡＭ）
によって形成されるメモリ手段に格納される。

【００２４】そして、ステージ０のバタフライ演算が、
メモリ手段に格納された一対の入力データ信号が読み出
されて、それらにＮ／２個のバタフライ演算部によるバ
タフライ演算が施され、それにより得られる一対の算出
データ信号が、再びメモリ手段に格納されるようにして
行われる。続いて、ステージ１からステージ（log₂Ｎ−
１）までの各ステージ毎のＮ／２個のバタフライ演算部
によるバタフライ演算が、メモリ手段に格納された一対
の算出データ信号が読み出されて、それらにＮ／２個の
バタフライ演算部によるバタフライ演算が施され、それ
により得られる一対の算出データ信号が、再びメモリ手
段に書き込まれるようにして行われる。そして、ステー
ジ（log₂Ｎ−１）におけるＮ／２個のバタフライ演算部
によるバタフライ演算の結果得られてメモリ手段に書き
込まれて格納される一対の算出データ信号が、メモリ手
段から一対の出力データ信号として読み出される。

【００２５】このように、ステージ０からステージ（lo
g₂Ｎ−１）までの各ステージ毎のＮ／２個のバタフライ
演算部によるバタフライ演算が行われるにあたっては、
バタフライ演算前における、一対の入力データ信号もし
くは算出データ信号をメモリ手段から読み出すためのメ
モリ手段における読出アドレスの指定、及び、バタフラ
イ演算後における、算出データ信号をメモリ手段に書き
込んで格納するためのメモリ手段における書込アドレス
の指定が行われるアドレス制御が実行される。メモリ手
段における読出アドレスび書込アドレスの指定にあって
は、読出アドレスの指定及び書込アドレスの指定の夫々
が、一対の入力データ信号もしくは算出データ信号のう
ちの一方の実数部についてのアドレス，一対の入力デー
タ信号もしくは算出データ信号のうちの一方の虚数部に
ついてのアドレス，一対の入力データ信号もしくは算出
データ信号のうちの他方の実数部についてのアドレス，
一対の入力データ信号もしくは算出データ信号のうちの
他方の虚数部についてのアドレス，回転因子の実数部に
ついてのアドレス及び回転因子の虚数部についてのアド
レスについて行われる。

【００２６】そして、Ｎ／２個のバタフライ演算部の夫
々における一対の入力端４３及び４４に供給される２個
の入力複素データ信号ｘ１及びｘ２の組合せは、ステー
ジ０からステージ（log₂Ｎ−１）までの各ステージ間に
おいて、所定の態様をもって異なるものとされる。それ
ゆえ、上述のアドレス制御にあっては、ステージ０から
ステージ（log₂Ｎ−１）までの各ステージにおいては、
メモリ手段の読出アドレスの指定及びその後における書
込アドレスの指定が同じアドレスについてなされるが、
このようなメモリ手段の読出アドレスの指定及びその後
における書込アドレスの指定は、ステージ０からステー
ジ（log₂Ｎ−１）までの各ステージ毎に異なるアドレス
について行われる。

【００２７】また、前述の如くのアドレス制御のもとで
メモリ手段の読出アドレス及び書込アドレスとして指定
されるアドレスは、ＦＦＴ演算のポイント数の変化に応
じて変化するものとされることが要求される。

【００２８】

【発明が解決しようとする課題】上述の如くに、ＦＦＴ
演算処理回路におけるＦＦＴ演算が、各ステージが複数
個のバタフライ演算部によって行われる複数ステージの
バタフライ演算によって処理されるにあたり、データ信
号の読出し及び書込みがなされるメモリ手段における読
出アドレスの指定及び書込アドレスの指定を、複数のス
テージ毎に異なるアドレスについて行い、かつ、メモリ
手段の読出アドレス及び書込アドレスとして指定される
アドレスを、ＦＦＴ演算のポイント数の変化に応じて変
化するものとなすアドレス制御が要求されるもとにあっ
て、従来においては、ＦＦＴ演算処理回路が、極めて複
雑な演算処理を行うアドレス発生部を備えるものとさ
れ、斯かるアドレス発生部から得られるアドレスデータ
によって、要求されるアドレス制御が行われるようにさ
れている。

【００２９】しかしながら、このようにＦＦＴ演算処理
回路が極めて複雑な演算処理を行うアドレス発生部を備
えるものとされるもとでは、ＦＦＴ演算処理回路の全体
の構成が複雑かつ大規模化されて、コストが嵩み、か
つ、ＦＦＴ演算に要される処理速度の低下がまねかれる
という不都合がある。さらに、メモリ手段についてのア
ドレス制御の面から、ＦＦＴ演算におけるポイント数が
制限されてしまう虞もある。

【００３０】斯かる点に鑑み、本願の特許請求の範囲に
記載された発明は、メモリ手段に格納されたデータ信号
に、各ステップが複数個のバタフライ演算部によって行
われる複数ステージのバタフライ演算によるＦＦＴ演算
を施し、それにより得られる演算出力データ信号を再び
メモリ手段に格納されたものとして得るにあたり、デー
タ信号の読出し及び書込みがなされるメモリ手段におけ
る読出アドレスの指定及び書込アドレスの指定を、複数
のステージ毎に異なるアドレスについて行い、また、メ
モリ手段の読出アドレス及び書込アドレスとして指定さ
れるアドレスをＦＦＴ演算のポイント数の変化に応じて
変化するものとなすアドレス制御を、極めて複雑な演算
処理が要求されず、比較的簡単で小規模な構成を有した
アドレス発生部を用いて、容易かつ確実に行うことがで
きるＦＦＴ演算処理回路を提供する。

【００３１】

【課題を解決するための手段】本願の特許請求の範囲に
おける請求項１から請求項４までのいずれかに記載され
たＦＦＴ演算処理回路は、メモリ手段に格納されたデー
タ信号に、各ステージが複数個のバタフライ演算部によ
って行われる複数ステージのバタフライ演算によるＦＦ
Ｔ演算を施すにあたり、各ステージのバタフライ演算過
程毎に、メモリ手段からのデータ信号の読出し、読み出
されたデータ信号についての各ステージのバタフライ演
算、及び、バタフライ演算により得られるデータ信号の
メモリ手段への書込みを行うＦＦＴ演算部と、メモリ手
段からのデータ信号の読出し及びメモリ手段へのデータ
信号の書込みにあたって必要とされる、メモリ手段につ
いてのアドレスデータを発生するアドレス発生部と、Ｆ
ＦＴ演算部及びアドレス発生部に対する動作制御を行う
動作制御部とを備え、アドレス発生部が、加算データ供
給部と、出力レジスタ部、及び、出力レジスタ部から得
られる出力データと加算データ供給部から供給される加
算データとの加算を行い、それにより得られる加算出力
データを出力レジスタ部に供給する加算部を含んで成
り、出力レジスタ部から得られる出力データを複数ビッ
トのカウンタ出力データとするカウンタ部と、カウンタ
部から得られるカウンタ出力データについてのビット位
置変換を施して、アドレスデータを得るビット位置変換
部とを備えて構成される。

【００３２】このように構成される本願の特許請求の範
囲における請求項１から請求項４までのいずれかに記載
された発明に係るＦＦＴ演算処理回路にあっては、ＦＦ
Ｔ演算部における複数ステージの夫々毎のバタフライ演
算過程にあたって必要とされる、メモリ手段からのデー
タ信号の読出し及びバタフライ演算により得られるデー
タ信号のメモリ手段への書込みのための、メモリ手段に
ついてのアドレスデータが、アドレス発生部から得ら
れ、そのアドレス発生部が、加算データ供給部と、出力
レジスタ部、及び、出力レジスタ部から得られる出力デ
ータと加算データ供給部から供給される加算データとの
加算を行い、それにより得られる加算出力データを出力
レジスタ部に供給する加算部を含んで成り、出力レジス
タ部から得られる出力データを複数ビットのカウンタ出
力データとするカウンタ部と、カウンタ部から得られる
カウンタ出力データについてのビット位置変換を施して
アドレスデータを得るビット位置変換部とを備えて構成
される。

【００３３】そして、アドレス発生部によってアドレス
データが得られるにあたり、アドレス発生部に備えられ
るビット位置変換部は、例えば、カウンタ部から得られ
るカウンタ出力データについてのビット位置変換の態様
を、ＦＦＴ演算部における各ステージのバタフライ演算
過程に対応する期間毎に変化させる。

【００３４】このようにされる本願の特許請求の範囲に
おける請求項１から請求項４までのいずれかに記載され
た発明に係るＦＦＴ演算処理回路にあっては、ＦＦＴ演
算部における複数ステージの夫々毎のバタフライ演算過
程にあたって必要とされる、データ信号の読出し及び書
込みがなされるメモリ手段における読出アドレスの指定
及び書込アドレスの指定を、複数のステージ毎に異なる
アドレスについて行い、また、メモリ手段の読出アドレ
ス及び書込アドレスとして指定されるアドレスを、ＦＦ
Ｔ演算のポイント数の変化に応じて変化するものとなす
アドレス制御が、極めて複雑な演算処理が要求されず、
比較的簡単で小規模な構成を有したアドレス発生部が用
いられて、容易かつ確実に行われることになる。

【００３５】

【発明の実施の形態】図２は、本願の特許請求の範囲に
おける請求項１から請求項４までのいずれかに記載され
た発明に係るＦＦＴ演算処理回路の一例を示す。この図
２に示される例は、前述の図６に示されるディジタル音
声放送信号受信機におけるＦＦＴ差動復調部２５を構成
すべく用いられる。

【００３６】図２に示されるＦＦＴ演算処理回路の例に
あっては、図６に示されるディジタル音声放送信号受信
機に含まれる直交復調部２４において、ＯＦＤＭ変調波
信号であるディジタル音声放送信号がディジタルＩＦ信
号ＤＩＤとされたもとで直交復調処理を受け、それによ
り直交復調部２４から得られる一対の直交復調出力信号
であるＩデータ信号ＤＩ及びＱデータ信号ＤＱが、夫
々、端子５１及び５２を通じて、入力バッファメモリ部
５３及び５４に一時的に取り込まれる。そして、入力バ
ッファメモリ部５３及び５４にＩデータ信号ＤＩ及びＱ
データ信号ＤＱについてのＦＦＴ演算に必要とされるだ
けの信号量が蓄えられる毎に、入力バッファメモリ部５
３からＩデータ信号ＤＩが読み出されるとともに、入力
バッファメモリ部５４からＱデータ信号ＤＱが読み出さ
れて、それらがＦＦＴ演算部５５に供給される。

【００３７】入力バッファメモリ部５３からのＩデータ
信号ＤＩの読出し、及び、入力バッファメモリ部５４か
らのＱデータ信号ＤＱの読出しは、アドレス発生部５６
から送出されて入力バッファメモリ部５３及び５４に夫
々供給される、アドレスデータＤＡＩ及びＤＡＱに従っ
て行われる。アドレス発生部５６は、動作制御部６０か
らの動作制御信号ＣＡに応じて作動する。

【００３８】入力バッファメモリ部５３及び５４から夫
々読み出されたＩデータ信号ＤＩ及びＱデータ信号ＤＱ
が供給されるＦＦＴ演算部５５は、複素演算部を形成し
ており、動作制御部６０からの動作制御信号ＣＣに応じ
て作動する。そして、ＦＦＴ演算部５５においては、入
力バッファメモリ部５３及び５４からのＩデータ信号Ｄ
Ｉ及びＱデータ信号ＤＱについてのＦＦＴ演算が行われ
る。

【００３９】ＦＦＴ演算部５５において行われるＦＦＴ
演算にあっては、３２ポイント，６４ポイント，１２８
ポイント等とされるポイント数が設定される。そして、
ポイント数がＮであるＦＦＴ演算、即ち、Ｎポイントの
ＦＦＴ演算の場合、各ステージがＮ／２個のバタフライ
演算部によって行われるlog₂Ｎステージのバタフライ演
算によって処理される。従って、ＦＦＴ演算部５５は、
１ステージにつきＮ／２個であってlog₂Ｎステージ分の
バタフライ演算部、即ち、log₂Ｎ×Ｎ／２個のバタフラ
イ演算部が内蔵されているのである。

【００４０】ＦＦＴ演算部５５に内蔵されたlog₂Ｎ×Ｎ
／２個のバタフライ演算部の各々は、例えば、前述され
た図７に示される如くの、一対の入力端４３及び４４，
一対の出力端４５及び４６，一対のデータ加算部４７及
び４８、及び、複素係数部４９を含んで形成され、複素
係数部４９は、それに対する入力データ信号に、例え
ば、数１に示される如くの、回転因子と称される複素係
数を付与する。

【００４１】ＦＦＴ演算部５５において、入力バッファ
メモリ部５３及び５４から夫々読み出されたＩデータ信
号ＤＩ及びＱデータ信号ＤＱについてのＮポイントのＦ
ＦＴ演算が、各ステージがＮ／２個のバタフライ演算部
によって行われるlog₂Ｎステージのバタフライ演算によ
って処理されるにあたっては、先ず、入力バッファメモ
リ部５３及び５４からのＩデータ信号ＤＩ及びＱデータ
信号ＤＱが、ＦＦＴ演算部５５を通じて、メモリ手段を
形成するＲＡＭ部５７に入力複素データ信号として書き
込まれて格納される。そして、その後、ＦＦＴ演算部５
５において、ステージ０からステージ（log₂Ｎ−１）ま
での各ステージ毎のＮ／２個のバタフライ演算部による
バタフライ演算が順次行われる。

【００４２】斯かる際には、先ず、ステージ０のバタフ
ライ演算過程がとられ、そのステージ０のバタフライ演
算過程にあっては、ＲＡＭ部５７に、アドレス発生部５
８から送出されるアドレスデータＤＡＺがステージ０用
のものとされて供給され、ＲＡＭ部５７に格納された入
力複素データ信号が、アドレス発生部５８からのステー
ジ０用のアドレスデータＤＡＺによって指定されるアド
レス（読出アドレス）から読み出されて、ＦＦＴ演算部
５５に供給される。ＦＦＴ演算部５５においては、ＲＡ
Ｍ部５７から読み出された入力複素データ信号について
の、ステージ０のＮ／２個のバタフライ演算部によるバ
タフライ演算が行われる。

【００４３】ステージ０のバタフライ演算が終了する
と、その結果得られる新たな複素データ信号が、ＦＦＴ
演算部５５からＲＡＭ部５７に供給される。このとき、
ＲＡＭ部５７にアドレス発生部５８から送出されるアド
レスデータＤＡＺが、再度ステージ０用のものとされて
供給され、それにより、ＲＡＭ部５７において、ＦＦＴ
演算部５５からの新たな複素データ信号が、アドレス発
生部５８からのステージ０用のアドレスデータＤＡＺに
よって指定される、先に入力複素データ信号が読み出さ
れたアドレスと同じアドレス（書込アドレス）に書き込
まれて格納される。

【００４４】斯かる際において、アドレス発生部５８
は、動作制御部６０からの動作制御信号ＣＢに応じて作
動する。

【００４５】続いて、ステージ１からステージ（log₂Ｎ
−１）までの各ステージのバタフライ演算過程が順次と
られる。ステージ１からステージ（log₂Ｎ−１）までの
各ステージのバタフライ演算過程にあっては、ＲＡＭ部
５７にアドレス発生部５８から送出されるアドレスデー
タＤＡＺがステージ１からステージ（log₂Ｎ−１）まで
の各ステージ用のものとされて供給され、ＲＡＭ部５７
に格納された複素データ信号が、ＲＡＭ部５７における
各ステージ用のアドレスデータＤＡＺによって指定され
るアドレス（読出アドレス）から読み出されて、ＦＦＴ
演算部５５に供給される。ＦＦＴ演算部５５において
は、ＲＡＭ部５７から読み出された複素データ信号につ
いての、ステージ１からステージ（log₂Ｎ−１）までの
各ステージのＮ／２個のバタフライ演算部によるバタフ
ライ演算が行われる。

【００４６】ステージ１からステージ（log₂Ｎ−１）ま
での各ステージのバタフライ演算が終了すると、その結
果得られる新たな一対の複素データ信号が、ＦＦＴ演算
部５５からＲＡＭ部５７に供給される。このとき、ＲＡ
Ｍ部５７にアドレス発生部５８から送出されるアドレス
データＤＡＺが、再度ステージ１からステージ（log₂Ｎ
−１）までの各ステージ用のものとされて供給され、そ
れにより、ＲＡＭ部５７において、ＦＦＴ演算部５５か
らの新たな複素データ信号が、各ステージ用のアドレス
データＤＡＺによって指定される、先に複素データ信号
が読み出されたアドレスと同じアドレス（書込アドレ
ス）に書き込まれて格納される。

【００４７】斯かるステージ１からステージ（log₂Ｎ−
１）までの各ステージのバタフライ演算に際しても、ア
ドレス発生部５８は、動作制御部６０からの動作制御信
号ＣＢに応じて作動する。

【００４８】そして、ＦＦＴ演算部５５においてステー
ジ（log₂Ｎ−１）のバタフライ演算過程が終了すると、
そのステージ（log₂Ｎ−１）のバタフライ演算過程にお
いてＲＡＭ部５７に書き込まれて格納された複素データ
信号が、ＲＡＭ部５７から読み出され、ＦＦＴ演算部５
５から、Ｉデータ信号ＤＩ及びＱデータ信号ＤＱについ
てのＦＦＴ演算が行われて得られる出力複素データＤＩ
Ｆ及びＤＱＦとして、端子６１及び６２に導出される。

【００４９】斯かる際において、動作制御信号ＣＡ，Ｃ
Ｂ及ＣＣを送出してアドレス発生部５６，アドレス発生
部５８及びＦＦＴ演算部５５の動作制御を行う動作制御
部６０は、プログラム格納メモリ部５９から供給される
プログラムデータＤＰＲがあらわす動作プログラムに従
って作動する。プログラム格納メモリ部５９から動作制
御部６０へのプログラムデータＤＰＲの供給は、動作制
御部６０からプログラム格納メモリ部５９に供給される
メモリ制御信号ＣＭに応じて行われる。

【００５０】上述の如くの動作状況のもとで、アドレス
発生部５８は、ＲＡＭ部５７に供給するアドレスデータ
ＤＡＺを、ステージ１からステージ（log₂Ｎ−１）まで
の各ステージ毎に、Ｎ／２個のバタフライ演算部の各々
の一対の入力端に供給される複素データの実数部及び虚
数部が読み出されるべきアドレス、及び、各バタフライ
演算部における回転因子の実数部及び虚数部が読み出さ
れるべきアドレスを指定し、また、Ｎ／２個のバタフラ
イ演算部の各々の一対の出力端に得られる複素データの
実数部及び虚数部が書き込まれるべきアドレス、及び、
各バタフライ演算部における回転因子の実数部及び虚数
部が書き込まれるべきアドレスを指定するものとして送
出する。

【００５１】このようなアドレス発生部５８は、具体的
には、例えば、図１に示される如くに構成される。図１
に示されるアドレス発生部５８の具体例は、加算データ
供給部７１，カウンタ部７２及びビット位置変換部７３
を含んで構成され、ビット位置変換部７３の出力端に接
続された出力端子７４に、ＲＡＭ部５７に供給されるア
ドレスデータＤＡＺが導出される。

【００５２】カウンタ部７２及びビット位置変換部７３
には、端子７７を通じて、図２に示される動作制御部６
０からの動作制御信号ＣＢが供給されており、カウンタ
部７２及びビット位置変換部７３は、動作制御信号ＣＢ
による制御のもとで動作する。

【００５３】加算データ供給部７１は、例えば、“１”
をあらわすものとされる加算データＤＡＡをカウンタ部
７２に供給する。カウンタ部７２は、加算部７５と出力
レジスタ部７６とを含んで構成されており、加算部７５
には、加算データ供給部７１からの加算データＤＡＡと
出力レジスタ部７６から得られる出力データＤＲＯとが
供給される。出力レジスタ部７６には、加算部７５から
の加算出力データが供給されるとともに、端子７８を通
じてクロックパルス信号Ｐｃが供給されており、出力レ
ジスタ部７６は、加算部７５からの加算出力データをク
ロックパルス信号Ｐｃに応じて順次取り込んで出力デー
タＤＲＯを形成し、その出力データＤＲＯをカウンタ部
７２から得られるカウンタ出力データとして導出する。

【００５４】加算部７５にあっては、動作制御部６０か
らの動作制御信号ＣＢにより設定される、ＦＦＴ演算部
５５におけるステージ１からステージ（log₂Ｎ−１）ま
での各ステージのバタフライ演算過程に対応する期間に
おいて、出力レジスタ部７６からクロックパルス信号Ｐ
ｃに応じて新たな出力データＤＲＯが得られる毎に、そ
の新たな出力データＤＲＯに加算データ供給部７１から
の“１”をあらわすものとされる加算データＤＡＡが加
算されて、加算出力データが形成され、その加算出力デ
ータが出力レジスタ部７６に供給される。それにより、
加算部７５は、ＦＦＴ演算部５５におけるステージ１か
らステージ（log₂Ｎ−１）までの各ステージのバタフラ
イ演算過程に対応する期間において、加算データＤＡＡ
があらわす“１”づつ増大していく加算出力データを順
次出力レジスタ部７６に供給することになる。

【００５５】その結果、出力レジスタ部７６からは、Ｆ
ＦＴ演算部５５におけるステージ１からステージ（log₂
Ｎ−１）までの各ステージのバタフライ演算過程に対応
する期間に、クロックパルス信号Ｐｃに応じて、順次
“１”づつ増大していく出力データＤＲＯが得られ、そ
れがカウンタ部７２から得られるカウンタ出力データと
してビット位置変換部７３に供給される。

【００５６】ビット位置変換部７３は、カウンタ部７２
から得られるカウンタ出力データ、即ち、出力レジスタ
部７６からの出力データＤＲＯについてのビット位置変
換を、動作制御部６０からの動作制御信号ＣＢにより設
定される、ＦＦＴ演算部５５におけるステージ１からス
テージ（log₂Ｎ−１）までの各ステージのバタフライ演
算過程に対応する期間毎に変化する変換態様をもって行
う。そして、ビット位置変換部７３は、ビット位置変換
がなされたカウンタ出力データ、即ち、ビット位置変換
がなされた出力データＤＲＯを、アドレスデータＤＡＺ
として、出力端子７４に導出し、図２に示されるＲＡＭ
部５７に供給する。

【００５７】ビット位置変換部７３が、カウンタ出力デ
ータについて、ＦＦＴ演算部５５におけるステージ１か
らステージ（log₂Ｎ−１）までの各ステージのバタフラ
イ演算過程に対応する期間毎に変化する変換態様をもっ
て行うビット位置変換は、例えば、図３に示される如く
とされる。

【００５８】図３に示されるビット位置変換の例は、カ
ウンタ部７２から得られるカウンタ出力データがビット
“０”からビット“１１”までの１２ビット構成をとる
ものとされている。この例の場合、ＦＦＴ演算部５５に
おけるステージ０のバタフライ演算過程に対応する期間
においては、カウンタ出力データを形成する１２ビット
（カウンタ出力ビット）が、図３のＡに示される如く、
そのまま、即ち、実質的に位置の変換を受けることな
く、アドレスデータＤＡＺを形成する１２ビット（アド
レスビット）とされる。

【００５９】続いて、ＦＦＴ演算部５５におけるステー
ジ１のバタフライ演算過程に対応する期間においては、
カウンタ出力ビットが、図３のＢに示される如くに、ビ
ット“０”とビット“１”との組、及び、ビット“２”
とビット“３”との組の夫々の位置が変換されて、アド
レスビットとされる。ＦＦＴ演算部５５におけるステー
ジ２のバタフライ演算過程に対応する期間においては、
カウンタ出力ビットが、図３のＣに示される如くに、ビ
ット“０”とビット“１”との組、ビット“２”とビッ
ト“３”との組、及び、ビット“４”とビット“５”と
の組の夫々の位置が変換されて、アドレスビットとされ
る。ＦＦＴ演算部５５におけるステージ３のバタフライ
演算過程に対応する期間においては、カウンタ出力ビッ
トが、図３のＤに示される如くに、ビット“０”とビッ
ト“１”との組、ビット“２”とビット“３”との組，
ビット“４”とビット“５”との組、及び、ビット
“６”とビット“７”との組の夫々の位置が変換され
て、アドレスビットとされる。ＦＦＴ演算部５５におけ
るステージ４のバタフライ演算過程に対応する期間にお
いては、カウンタ出力ビットが、図３のＥに示される如
くに、ビット“０”とビット“１”との組、ビット
“２”とビット“３”との組、ビット“４”とビット
“５”との組，ビット“６”とビット“７”との組、及
び、ビット“８”とビット“９”との組の夫々の位置が
変換されて、アドレスビットとされる。そして、ＦＦＴ
演算部５５におけるステージ５のバタフライ演算過程に
対応する期間においては、カウンタ出力ビットが、図３
のＦに示される如くに、ビット“０”とビット“１”と
の組、ビット“２”とビット“３”との組、ビット
“４”とビット“５”との組，ビット“６”とビット
“７”との組，ビット“８”とビット“９”との組、及
び、ビット“１０”とビット“１１”との組の夫々の位
置が変換されて、アドレスビットとされる。

【００６０】このようにして、カウンタ出力ビットが、
そのままのものとされて、あるいは、相互隣接する２ビ
ットを移動単位とするビット位置変換が行われて得られ
るアドレスビットをもって形成されるアドレスデータＤ
ＡＺが、ビット位置変換部７３から得られる。なお、こ
のとき、ＦＦＴ演算部５５においては、基数４のＦＦＴ
演算が行われる。

【００６１】このようなカウンタ出力データについての
ビット位置変換を行うビット位置変換部７３は、具体的
には、例えば、図４に示される如くに構成される。この
図４に示されるビット位置変換部７３の具体構成例は、
“０”から“１１”までの、出力レジスタ部７６の出力
端におけるビット端子とされる、カウンタ部７２の出力
端におけるビット端子（カウンタ部出力ビット端子）
と、“０”から“１１”までのビット位置変換部７３の
出力端におけるビット端子（出力ビット端子）との間
に、接続された１２個のスイッチＳ０，Ｓ１，Ｓ２，・
・・・・，Ｓ１１が設けられ、それらが図示される如く
に接続されて構成されている。そして、相互隣接するス
イッチＳ０とスイッチＳ１とが夫々有する可動接点，相
互隣接するスイッチＳ２とスイッチＳ３とが夫々有する
可動接点，相互隣接するスイッチＳ４とスイッチＳ５と
が夫々有する可動接点，相互隣接するスイッチＳ６とス
イッチＳ７とが夫々有する可動接点，相互隣接するスイ
ッチＳ８とスイッチＳ９とが夫々有する可動接点、及
び、相互隣接するスイッチＳ１０とスイッチＳ１１とが
夫々有する可動接点の各々が連動するものとされる。

【００６２】スイッチＳ０〜Ｓ１１の各々には、その可
動接点が選択的に接続される３個の選択接点が設けられ
ており、図２に示される動作制御部６０からの動作制御
信号ＣＢに応じて、スイッチＳ０〜Ｓ１１の夫々におけ
る可動接点が３個の選択接点のうちの一つに適宜接続さ
れることにより、上述のカウンタ出力データについての
ビット位置変換が行われる。

【００６３】図４に示されるビット位置変換部７３の具
体的は、ＦＦＴ演算部５５において、基数４のＦＦＴ演
算が行われる場合にとられるものであるが、ＦＦＴ演算
部５５においては、基数４のＦＦＴ演算が行われる状態
と基数２のＦＦＴ演算が行われる状態とが、選択的にと
られることもある。図５は、ビット位置変換部７３の他
の具体構成例であって、ＦＦＴ演算部５５において基数
４のＦＦＴ演算と基数２のＦＦＴ演算とが選択的に行わ
れるもとで用いられるものを示す。

【００６４】この図５に示されるビット位置変換部７３
の具体構成例にあっては、“０”から“１１”までの中
間ビット端子が設けられていて、斯かる“０”から“１
１”までの中間ビット端子と、“０”から“１１”まで
のビット位置変換部７３の出力端におけるビット端子
（出力ビット端子）との間に、図４に示されるものと同
様な、１２個のスイッチＳ０，Ｓ１，Ｓ３，・・・・
・，Ｓ１１が設けられ、それらが図示される如くに接続
されるとともに、“０”から“１１”までの、出力レジ
スタ部７６の出力端におけるビット端子とされる、カウ
ンタ部７２の出力端におけるビット端子（カウンタ部出
力ビット端子）のうちのカウンタ部出力ビット端子
“０”と中間ビット端子“０”とが相互連結され、さら
に、カウンタ部出力ビット端子“１”〜“１１”と中間
ビット端子“１”〜“１１”との間に、１１個のスイッ
チＷ１，Ｗ２，Ｗ３，・・・・・，Ｗ１１が設けられ、
それらが図示される如くに接続されて構成されている。

【００６５】そして、相互隣接するスイッチＳ０とスイ
ッチＳ１とが夫々有する可動接点，相互隣接するスイッ
チＳ２とスイッチＳ３とが夫々有する可動接点，相互隣
接するスイッチＳ４とスイッチＳ５とが夫々有する可動
接点，相互隣接するスイッチＳ６とスイッチＳ７とが夫
々有する可動接点，相互隣接するスイッチＳ８とスイッ
チＳ９とが夫々有する可動接点、及び、相互隣接するス
イッチＳ１０とスイッチＳ１１とが夫々有する可動接点
の各々が連動するものとされる。また、１１個のスイッ
チＷ１〜Ｗ１１の全部における可動接点が連動するもの
とされる。

【００６６】スイッチＳ０〜Ｓ１１の各々には、その可
動接点が選択的に接続される３個の選択接点が設けられ
ている。また、スイッチＷ１〜Ｗ１１の夫々には、その
可動接点が選択的に接続される２個の選択接点が設けら
れている。

【００６７】スイッチＷ１〜Ｗ１１の夫々における可動
接点は、図２に示される動作制御部６０からの動作制御
信号ＣＢに応じて、ＦＦＴ演算部５５において基数４の
ＦＦＴ演算が行われるときには、図５において実線によ
り示される位置をとり、また、ＦＦＴ演算部５５におい
て基数２のＦＦＴ演算が行われるときには、図５におい
て破線により示される位置をとる。

【００６８】そして、スイッチＷ１〜Ｗ１１の夫々にお
ける可動接点が 図５において実線もしくは破線により
示される位置をとるもとで、動作制御部６０からの動作
制御信号ＣＢに応じて、スイッチＳ０〜Ｓ１１の夫々に
おける可動接点が３個の選択接点うちの一つに適宜接続
されることにより、ＦＦＴ演算部５５において基数４の
ＦＦＴ演算もしくは基数２のＦＦＴ演算が行われるもと
で、前述の如くのカウンタ出力データについてのビット
位置変換が行われる。

【００６９】上述の如くに、アドレス発生部５８が、例
えば、図１に示される如くの具体構成を有するものとさ
れ、しかも、斯かる具体構成に含まれるビット位置変換
部７３が、例えば、図４もしくは図５に示される如くの
具体構成を有するものとされることにより、図２に示さ
れるＦＦＴ演算処理回路の例にあっては、ＦＦＴ演算部
５５において行われる、各ステージがＮ／２個のバタフ
ライ演算部によって行われるlog₂Ｎステージのバタフラ
イ演算によって処理されるＦＦＴ演算のため必要とされ
る、ＲＡＭ部５７に対するアドレスデータＤＡＺを、極
めて複雑な演算処理が要求されず、比較的簡単で小規模
な構成を有したアドレス発生部５８を用いて、容易かつ
確実に行うことができることになる。

【００７０】

【発明の効果】本願の特許請求の範囲における請求項１
から請求項４までのいずれかに記載された発明に係るＦ
ＦＴ演算処理回路によれば、ＦＦＴ演算部における複数
ステージの夫々毎のバタフライ演算過程にあたって必要
とされる、データ信号の読出し及び書込みがなされるメ
モリ手段における読出アドレスの指定及び書込アドレス
の指定を、複数のステージ毎に異なるアドレスについて
行い、また、メモリ手段の読出アドレス及び書込アドレ
スとして指定されるアドレスを、ＦＦＴ演算のポイント
数の変化に応じて変化するものとなすアドレス制御を、
極めて複雑な演算処理が要求されず、比較的簡単で小規
模な構成を有したアドレス発生部を用いて、容易かつ確
実に行えることになる。

【図面の簡単な説明】

【図１】 本願の特許請求の範囲における請求項１から
請求項４までのいずれかに記載された発明に係るＦＦＴ
演算処理回路の一例に備えられるアドレス発生部に含ま
れるアドレス制御部の具体構成例を示すブロック構成図
である。

【図２】 本願の特許請求の範囲における請求項１から
請求項４までのいずれかに記載された発明に係るＦＦＴ
演算処理回路の一例の具体構成例を示すブロック構成図
である。

【図３】 図１に示されるアドレス発生部の具体構成例
に含まれるビット位置変換部の一例の動作説明に供され
る概念図である。

【図４】 図１に示されるアドレス発生部の具体構成例
に含まれるビット位置変換部の一例の具体構成例を示す
回路構成図である。

【図５】 図１に示されるアドレス発生部の具体構成例
に含まれるビット位置変換部の他の例の具体構成例を示
す回路構成図である。

【図６】 図２に示される本願の特許請求の範囲におけ
る請求項１から請求項４までのいずれかに記載された発
明に係るＦＦＴ演算処理回路の一例が適用されるディジ
タル音声放送信号受信機の一例を示すブロック構成図で
ある。

【図７】 ＦＦＴ演算処理に用いられるバタフライ演算
部の説明に供される回路接続図である。

【符号の説明】

２１・・・アンテナ，２２・・・選局受信部，２３・・
・Ａ／Ｄ変換部，２４・・・直交復調部，２５・・・Ｆ
ＦＴ差動復調部，２６・・・ビタビ復号部，２７，３０
・・・プログラム選択部，２８・・・タイム・ディイン
ターリーブ部，３１・・・高能率復号化部，３２・・・
Ｄ／Ａ変換部，３３・・・復合化部，４０・・・制御ユ
ニット，４１・・・入力操作部，５３，５４・・・入力
バッファメモリ部，５５・・・ＦＦＴ演算部，５６，５
８・・・アドレス発生部，５７・・・ＲＡＭ部，５９・
・・プログラム格納メモリ部，６０動作制御部，７１・
・・加算データ供給部，７２・・・カウンタ部，７３・
・・ビット位置変換部，７５・・・加算部，７６・・・
出力レジスタ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】メモリ手段に格納されたデータ信号に、各
   ステージが複数個のバタフライ演算部によって行われる
   複数ステージのバタフライ演算による高速フーリエ変換
   演算を施すにあたり、各ステージのバタフライ演算過程
   毎に、上記メモリ手段からのデータ信号の読出し、読み
   出されたデータ信号についての上記各ステージのバタフ
   ライ演算、及び、該バタフライ演算により得られるデー
   タ信号の上記メモリ手段への書込みを行う高速フーリエ
   変換演算部と、上記メモリ手段からのデータ信号の読出
   し及び上記メモリ手段へのデータ信号の書込みにあたっ
   て必要とされる、上記メモリ手段についてのアドレスデ
   ータを発生するアドレス発生部と、 上記高速フーリエ変換演算部及びアドレス発生部に対す
   る動作制御を行う動作制御部とを備え、 上記アドレス発生部が、加算データ供給部と、出力レジ
   スタ部、及び、該出力レジスタ部から得られる出力デー
   タと上記加算データ供給部から供給される加算データと
   の加算を行い、該加算により得られる加算出力データを
   上記出力レジスタ部に供給する加算部を含んで成り、上
   記出力レジスタ部から得られる出力データを複数ビット
   のカウンタ出力データとするカウンタ部と、該カウンタ
   部から得られる上記カウンタ出力データについてのビッ
   ト位置変換を施して、上記アドレスデータを得るビット
   位置変換部とを備えて構成されることを特徴とする高速
   フーリエ変換演算処理回路。
2. 【請求項２】ビット位置変換部が、カウンタ部から得ら
   れるカウンタ出力データについてのビット位置変換の態
   様を、高速フーリエ変換演算部における各ステージのバ
   タフライ演算過程に対応する期間毎に変化させることを
   特徴とする請求項１記載の高速フーリエ変換演算処理回
   路。
3. 【請求項３】ビット位置変換部が、カウンタ部から得ら
   れるカウンタ出力データについてのビット位置変換を、
   相互隣接する２ビットを移動単位として行うことを特徴
   とする請求項２記載の高速フーリエ変換演算処理回路。
4. 【請求項４】加算データ供給部が、“１”をあらわす加
   算データを供給し、加算部が、高速フーリエ変換演算部
   における各ステージのバタフライ演算過程に対応する期
   間において、“１”づつ増加していく加算出力データを
   順次出力レジスタ部に供給することを特徴とする請求項
   ２または３記載の高速フーリエ変換演算処理回路。