JP5686241B2 - 受信装置、受信方法、およびプログラム - Google Patents

Description

本発明は、受信装置、受信方法、およびプログラムに関し、特に、フーリエ変換の結果と逆フーリエ変換の結果が信号処理に必要な場合において、回路規模を小さくすることができるようにした受信装置、受信方法、およびプログラムに関する。

地上デジタル放送の変調方式として直交周波数分割多重方式（OFDM方式：Orthogonal Frequency Division Multiplexing方式）が用いられている。OFDM方式は、多数の直交搬送波を用い、各搬送波をPSK(Phase Shift Keying)やQAM(Quadrature Amplitude Modulation)で変調する方式をいう。OFDMなどの放送信号を受信する受信装置においては、データを復調する際にフーリエ変換処理と逆フーリエ変換処理が行われる。

図１は、従来の受信装置に設けられる復調部の構成を示す図である。

図１の復調部１は、フーリエ変換処理部１１、除算部１２、ノイズ検出部１３、逆フーリエ変換処理部１４、チャネル推定部１５、およびフーリエ変換処理部１６から構成される。IF信号を所定の周波数のキャリア信号を用いて直交復調し、直交復調によって得られたベースバンドのOFDM信号がフーリエ変換処理部１１に入力される。

フーリエ変換処理部１１に入力された信号は、FFT(Fast Fourier Transform)演算が行われる前の時間領域の信号である。フーリエ変換処理部１１に入力された時間領域の信号は、直交復調された結果、実軸成分（Ｉ信号）と虚軸（Ｑ信号）を含んだ信号であり、送信対象のデータとチャネル状態を表すインパルス応答とを掛け合わせた信号になっている。

フーリエ変換処理部１１は、入力されたOFDMの時間領域の信号に対してフーリエ変換を行い、フーリエ変換結果を表す信号を出力する。フーリエ変換処理部１１から出力される信号はFFT演算後の周波数領域の信号である。

除算部１２は、フーリエ変換処理部１１から供給された周波数領域の信号をフーリエ変換処理部１６から供給された信号で割り算することによってチャネルの歪み成分を除去する。除算部１２により歪み成分が除去されることによって得られた周波数領域の信号はノイズ検出部１３に供給されるとともに、復調部１の後段に設けられる誤り訂正部などに供給される。

ノイズ検出部１３は、除算部１２から供給された周波数領域の信号に含まれるノイズ成分を検出し、検出結果を表す信号を逆フーリエ変換処理部１４に出力する。

逆フーリエ変換処理部１４は、ノイズ検出部１３から供給された周波数領域の信号に対して逆フーリエ変換を行い、逆フーリエ変換結果を表す信号をチャネル推定部１５に出力する。逆フーリエ変換処理部１４から出力された信号は時間領域の信号である。

チャネル推定部１５は、逆フーリエ変換処理部１４から供給された時間領域の信号に基づいてチャネルの状態を推定し、推定結果を表す信号をフーリエ変換処理部１６に出力する。チャネル推定部１５からは、チャネルの状態の推定結果を表す信号として、所定の区間内に含まれるメインパス、プリエコー、ポストエコーの位置を表す時間領域の信号が出力される。

フーリエ変換処理部１６は、チャネル推定部１５から供給された時間領域の信号に対してフーリエ変換を行い、フーリエ変換結果を表す周波数領域の信号を除算部１２に出力する。

このように、復調部１においては、フーリエ変換処理部１１から出力された信号の等化を行うために、逆フーリエ変換処理部１４において逆フーリエ変換が行われ、フーリエ変換処理部１６においてフーリエ変換が行われる。

図２は、図１のフーリエ変換処理部１６の構成を示す図である。

フーリエ変換処理部１６は、制御部２１、入力用メモリ２２、フーリエ変換演算部２３、および出力用メモリ２４から構成される。フーリエ変換処理部１６に対しては、チャネル推定部１５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。

フーリエ変換用データx(n)は入力用メモリ２２のアドレスnに格納される。ここで、nは時刻を表し、フーリエ変換用の先頭のデータが入力された時刻をn=0とする。アドレスnは制御部２１により指定される。

フーリエ変換に必要なデータ数をNとし、N個のフーリエ変換用データが入力用メモリ２２に格納された場合、フーリエ変換演算部２３は、入力用メモリ２２に格納されたデータを用いてフーリエ変換を行う。フーリエ変換演算部２３によるフーリエ変換は下式（１）により表される。

式（１）のjは虚数単位である。x(n)（n=0,1,…,N-1）は、入力用メモリ２２に格納されたフーリエ変換用データを表し、X(k)（k=0,1,…,N-1）はフーリエ変換結果を表す。なお、データ数Nに依存して式（１）を変形することによってフーリエ変換をより簡単な形で表すことも可能であるが、その説明は省略する。

フーリエ変換演算部２３から出力されたN個のフーリエ変換結果X(k)は、出力用メモリ２４のアドレスkに格納される。アドレスkは制御部２１により指定される。

フーリエ変換結果が出力用メモリ２４に全て格納されたとき、出力用メモリ２４のアドレス0からアドレスN-1までのそれぞれのアドレスに格納されているデータが順に読み出される。読み出しアドレスは制御部２１により指定される。出力用メモリ２４からは、周波数インデックス順に、X(0),X(1),…,X(N-1)の各データが出力される。

図３は、図１の逆フーリエ変換処理部１４の構成を示す図である。

逆フーリエ変換処理部１４は、制御部３１、入力用メモリ３２、逆フーリエ変換演算部３３、および出力用メモリ３４から構成される。逆フーリエ変換処理部１４に対しては、ノイズ検出部１３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。

逆フーリエ変換用データY(k)は入力用メモリ３２のアドレスkに格納される。ここで、kは周波数インデックスを表し、逆フーリエ変換用の先頭のデータの周波数インデックスをk=0とする。アドレスkは制御部３１により指定される。

逆フーリエ変換に必要なデータ数をNとし、N個の逆フーリエ変換用データが入力用メモリ３２に格納された場合、逆フーリエ変換演算部３３は、入力用メモリ３２に格納されたデータを用いて逆フーリエ変換を行う。逆フーリエ変換演算部３３による逆フーリエ変換は下式（２）により表される。

式（２）のjは虚数単位である。Y(k)（k=0,1,…,N-1）は、入力用メモリ３２に格納された逆フーリエ変換用データを表し、y(n)（n=0,1,…,N-1）は逆フーリエ変換結果を表す。なお、データ数Nに依存して式（２）を変形することによって逆フーリエ変換をより簡単な形で表すことも可能であるが、その説明は省略する。

逆フーリエ変換演算部３３から出力されたN個の逆フーリエ変換結果y(n)は、出力用メモリ３４のアドレスnに格納される。アドレスnは制御部３１により指定される。

逆フーリエ変換結果が出力用メモリ３４に全て格納されたとき、出力用メモリ３４のアドレス0からアドレスN-1までのそれぞれのアドレスに格納されているデータが順に読み出される。読み出しアドレスは制御部３１により指定される。出力用メモリ３４からは、y(0),y(1),…,y(N-1)の各データが順に出力される。

特開２００９−１６４７４６号公報

従来の受信装置の復調部には、フーリエ変換処理部と逆フーリエ変換処理部が別々に設けられる。フーリエ変換処理部を構成するフーリエ変換演算部と、逆フーリエ変換処理部を構成する逆フーリエ変換演算部は、それぞれの演算を行うために比較的多くのメモリを有している。従って、フーリエ変換処理部と逆フーリエ変換処理部を別々に設けることによる回路規模の増大は無視できない。

本発明はこのような状況に鑑みてなされたものであり、フーリエ変換の結果と逆フーリエ変換の結果が信号処理に必要な場合において、回路規模を小さくすることができるようにするものである。

本発明の一側面の受信装置は、フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行う演算手段と、前記演算手段によるフーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力する制御手段とを備える。

前記フーリエ変換用データまたは前記逆フーリエ変換用データを記憶する入力用の記憶手段と、前記入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または、前記入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する出力用の記憶手段とをさらに設けることができる。この場合、前記制御手段には、前記出力用の記憶手段に記憶されたデータを出力させることができる。

前記フーリエ変換用データを記憶する第１の入力用の記憶手段と、前記逆フーリエ変換用データを記憶する第２の入力用の記憶手段と、前記第１の入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第１の出力用の記憶手段と、前記第２の入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第２の出力用の記憶手段とをさらに設けることができる。この場合、前記制御手段には、前記第１の出力用の記憶手段または前記第２の出力用の記憶手段に記憶されたデータを出力させることができる。

前記フーリエ変換用データを記憶する第１の入力用の記憶手段と、前記逆フーリエ変換用データを記憶する第２の入力用の記憶手段と、前記第１の入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または、前記第２の入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する出力用の記憶手段とをさらに設けることができる。この場合、前記制御手段には、前記出力用の記憶手段に記憶されたデータを出力させることができる。

前記フーリエ変換用データまたは前記逆フーリエ変換用データを記憶する入力用の記憶手段と、前記入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第１の出力用の記憶手段と、前記入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第２の出力用の記憶手段とをさらに設けることができる。この場合、前記制御手段には、前記第１の出力用の記憶手段または前記第２の出力用の記憶手段に記憶されたデータを出力させることができる。

前記フーリエ変換用データ、前記逆フーリエ変換用データ、前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、および前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータのうちの選択されたデータを記憶する記憶手段と、前記フーリエ変換用データまたは前記逆フーリエ変換用データが入力されたとき、入力された前記フーリエ変換用データまたは前記逆フーリエ変換用データを選択して前記記憶手段に記憶させ、前記演算手段によりフーリエ変換が行われることによって、前記記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または前記記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータが入力されたとき、入力されたデータを選択して前記記憶手段に記憶させる選択手段とをさらに設けることができる。この場合、前記制御手段には、前記記憶手段に記憶された、前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを出力させることができる。

本発明の一側面の受信方法は、フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行い、フーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力するステップを含む。

本発明の一側面のプログラムは、フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行い、フーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力するステップを含む処理をコンピュータに実行させる。

本発明の一側面においては、フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換が行われ、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換が行われる。また、フーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータが、フーリエ変換の結果のm番目のデータとして出力され、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータが、逆フーリエ変換の結果のm番目のデータとして出力される。

本発明によれば、フーリエ変換の結果と逆フーリエ変換の結果が信号処理に必要な場合において、回路規模を小さくすることができる。

従来の受信装置に設けられる復調部の構成を示す図である。 図１のフーリエ変換処理部の構成を示す図である。 図１の逆フーリエ変換処理部の構成を示す図である。 本発明の一実施形態に係る受信装置の構成例を示す図である。 図４のマルチキャリア復調部の構成例を示す図である。 信号処理部の第１の構成例を示す図である。 図６の信号処理部の処理について説明するフローチャートである。 信号処理部の第２の構成例を示す図である。 図８の信号処理部の処理について説明するフローチャートである。 信号処理部の第３の構成例を示す図である。 図１０の信号処理部の処理について説明するフローチャートである。 信号処理部の第４の構成例を示す図である。 図１２の信号処理部の処理について説明するフローチャートである。 信号処理部の第５の構成例を示す図である。 図１４の信号処理部の処理について説明するフローチャートである。 受信システムの第１実施の形態の構成例を示すブロック図である。 受信システムの第２実施の形態の構成例を示すブロック図である。 受信システムの第３実施の形態の構成例を示すブロック図である。 コンピュータの構成例を示すブロック図である。

［受信装置の構成例］
図４は、本発明の一実施形態に係る受信装置の構成例を示す図である。

受信装置５１は、アンテナ６１、チューナ６２、A/D変換部６３、切替部６４、シングルキャリア復調部６５、マルチキャリア復調部６６、およびコントローラ６７により構成される。受信装置５１は、例えば、地上デジタル放送の規格であるDTMB規格に対応した受信装置である。

DTMB規格では、データの変調方式として、シングルキャリアを使った変調方式とマルチキャリアを使った変調方式のうちのいずれかを選択することができるようになされている。DTMB規格に対応した受信装置には、シングルキャリアを使った変調方式で伝送されてきたデータを復調するための機能と、マルチキャリアを使った変調方式で伝送されてきたデータを復調するための機能が用意される。

チューナ６２は、RF信号を受信し、周波数変換を行って得られたIF信号をA/D変換部６３に出力する。

A/D変換部６３は、チューナ６２から供給された信号に対してA/D変換を施し、得られたデータを出力する。

切替部６４は、A/D変換部６３から供給されたデータの出力先をコントローラ６７による制御に従って切り替える。切替部６４は、シングルキャリアを使った変調方式で伝送されてきたデータの復調を行う場合、スイッチ６４Ａを端子６４Ｂに接続し、A/D変換部６３から供給されたデータをシングルキャリア復調部６５に出力する。また、切替部６４は、マルチキャリアを使った変調方式で伝送されてきたデータの復調を行う場合、スイッチ６４Ａを端子６４Ｃに接続し、A/D変換部６３から供給されたデータをマルチキャリア復調部６６に出力する。

シングルキャリア復調部６５は、切替部６４から供給されたデータをコントローラ６７による制御に従って復調し、得られたデータを出力する。

マルチキャリア復調部６６は、切替部６４から供給されたデータをコントローラ６７による制御に従って復調し、得られたデータを出力する。マルチキャリアを使った変調方式としてOFDMが用いられている場合、マルチキャリア復調部６６に対しては、A/D変換部６３の出力を対象として図示せぬ処理部において行われた直交復調によって得られたベースバンドのOFDM信号が入力される。

シングルキャリア復調部６５、またはマルチキャリア復調部６６により復調されたデータは、例えば後段の処理部に供給され、誤り訂正等の処理が施される。

コントローラ６７は、所定のプログラムを実行し、受信装置５１の全体の動作を制御する。例えば、コントローラ６７は、受信中のチャネルで用いられている変調方式がシングルキャリアを使った変調方式であるのかマルチキャリアを使った変調方式であるのかに応じて切替部６４を制御し、データの出力先を切り替える。また、コントローラ６７は、マルチキャリア復調部６６に行わせる処理の内容を表すフラグであるフーリエ変換動作フラグをマルチキャリア復調部６６に出力する。

図５は、図４のマルチキャリア復調部６６の構成例を示す図である。

マルチキャリア復調部６６は、フーリエ変換処理部８１、除算部８２、ノイズ検出部８３、信号処理部８４、およびチャネル推定部８５から構成される。マルチキャリア復調部６６には、フーリエ変換処理部と逆フーリエ変換処理部が別々に設けられずに、双方の一部、または双方の制御部以外の全てを共用した構成を有する信号処理部８４が設けられる。

直交復調によって得られたベースバンドの時間領域の信号であるOFDM信号はフーリエ変換処理部８１に入力され、コントローラ６７から出力されたフーリエ変換動作フラグは信号処理部８４に入力される。フーリエ変換処理部８１に入力された信号は、送信対象のデータとチャネル状態を表すインパルス応答とを掛け合わせた信号である。

フーリエ変換処理部８１は、OFDMの時間領域の信号に対してフーリエ変換を行い、フーリエ変換結果を表す信号を出力する。フーリエ変換処理部８１から出力される信号はFFT演算後の周波数領域の信号である。

除算部８２は、フーリエ変換処理部８１から供給された周波数領域の信号を信号処理部８４から供給された信号で割り算することによってチャネルの歪み成分を除去する。除算部８２により歪み成分が除去されることによって得られた周波数領域の信号はノイズ検出部８３に供給されるとともに、マルチキャリア復調部６６の後段に設けられる誤り訂正部などに供給される。

ノイズ検出部８３は、除算部８２から供給された周波数領域の信号に含まれるノイズ成分を検出し、検出結果を表す信号を信号処理部８４に出力する。

信号処理部８４は、ノイズ検出部８３から供給された周波数領域の信号を対象として逆フーリエ変換処理を行い、逆フーリエ変換処理の結果を表す信号をチャネル推定部８５に出力する。チャネル推定部８５に対して出力された信号は時間領域の信号である。また、信号処理部８４は、チャネル推定部８５から供給された時間領域の信号を対象としてフーリエ変換処理を行い、フーリエ変換処理の結果を表す周波数領域の信号を除算部８２に出力する。

信号処理部８４により行われるフーリエ変換処理は、フーリエ変換用データとして入力されたデータを用いてフーリエ変換を行い、フーリエ変換結果のデータを出力する処理である。一方、逆フーリエ変換処理は、逆フーリエ変換用データとして入力されたデータを用いてフーリエ変換を行い、フーリエ変換結果のデータを、逆フーリエ変換結果のデータとして出力する処理である。

チャネル推定部８５は、信号処理部８４から供給された時間領域の信号に基づいてチャネルの状態を推定し、推定結果を表す信号を信号処理部８４に出力する。チャネル推定部８５からは、チャネルの状態の推定結果を表す信号として、所定の区間内に含まれるメインパス、プリエコー、ポストエコーの位置を表す時間領域の信号が出力される。

以下、信号処理部８４の構成例と動作について説明する。各実施例では入力データ数を2（フーリエ変換用データと逆フーリエ変換用データを1つずつ）としているが、入力データ数は2に限定されるものではない。

＜実施例１＞
図６は、信号処理部８４の第１の構成例を示す図である。

図２、図３を参照して説明したように、フーリエ変換処理部と逆フーリエ変換処理部には、それぞれ、制御部以外の構成として入力用メモリ、演算部（フーリエ変換演算部または逆フーリエ変換演算部）、および出力用メモリが設けられる。図６の信号処理部８４は、それらの３つの構成を全て共有してフーリエ変換処理部と逆フーリエ変換処理部の双方の機能を実現するものである。

図６の信号処理部８４は、制御部９１、入力信号選択部９２、入力用メモリ９３、フーリエ変換演算部９４、および出力用メモリ９５から構成される。入力信号選択部９２に対しては、チャネル推定部８５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。また、ノイズ検出部８３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。コントローラ６７から出力されたフーリエ変換動作フラグは制御部９１と入力信号選択部９２に入力される。

フーリエ変換動作フラグにはHまたはLが設定される。フーリエ変換動作フラグがHであることはフーリエ変換用データが入力されるためにフーリエ変換処理を行うことを表し、Lであることは逆フーリエ変換用データが入力されるために逆フーリエ変換処理を行うことを表す。フーリエ変換のポイント数（フーリエ変換に必要なデータ数）をNとする。

入力信号選択部９２は、フーリエ変換動作フラグがHのとき、入力されたフーリエ変換用データx(n)（n=0,1,…,N-1）を選択し、出力する。nは時刻を表し、フーリエ変換用の先頭のデータが入力された時刻をn=0とする。

また、入力信号選択部９２は、フーリエ変換動作フラグがLのとき、入力された逆フーリエ変換用データY(k)（k=0,1,…,N-1）を選択し、出力する。kは周波数インデックスを表し、逆フーリエ変換用の先頭のデータの周波数インデックスをk=0とする。

入力信号選択部９２から出力されたデータをa(i)（i=0,1,…,N-1）とすると、a(i)は下式（３）ように表される。

入力信号選択部９２から出力されたデータa(i)は入力用メモリ９３のアドレスi（アドレスiにより特定される記憶領域）に格納される。アドレスiは制御部９１により指定される。

フーリエ変換に必要なN個のデータa(i)が入力用メモリ９３に格納された場合、フーリエ変換演算部９４は、入力用メモリ９３に格納されたデータa(i)を用いてフーリエ変換を行う。フーリエ変換演算部９４によるフーリエ変換は下式（４）により表される。

式（４）のjは虚数単位である。a(i)は入力用メモリ９３に格納されたフーリエ変換に用いられるデータを表し、A(m)（m=0,1,…,N-1）はフーリエ変換結果を表す。

フーリエ変換演算部９４から出力されたN個のフーリエ変換結果A(m)は、出力用メモリ９５のアドレスmに格納される。アドレスmは制御部９１により指定される。

出力用メモリ９５からのデータの読み出し方は、フーリエ変換動作フラグがHでありフーリエ変換処理を行っているのか、フーリエ変換動作フラグがLであり逆フーリエ変換処理を行っているのかによって切り替えられる。

ここで、フーリエ変換と逆フーリエ変換の関係について説明する。

入力データをa(i)としたとき、上述したように、フーリエ変換は式（４）により表される。また、逆フーリエ変換は、演算結果をA'(m)（m=0,1,…,N-1）とすると下式（５）により表される。

式（４）および式（５）より、同じデータa(i)に対してフーリエ変換を施した結果（A(m)）と、逆フーリエ変換を施した結果（A'(m)）には、下式（６）で表されるような関係がある。なお、A(N)=A(0)であることに注意する。

式（６）は、逆フーリエ変換結果のm番目のデータと、フーリエ変換結果のN-m番目のデータが等しいことを表す。

出力用メモリ９５からのデータの読み出し動作の説明に戻る。フーリエ変換動作フラグがHのとき、すなわちフーリエ変換処理を行うときは下式（７）の関係が成り立つ。

従って、下式（８）の関係が成り立つ。

以上より、出力用メモリ９５のアドレス0,1,…,N-1の順に読み出せば、フーリエ変換結果X(0),X(1),…,X(N-1)を順に出力することができる。

また、フーリエ変換動作フラグがLのとき、すなわち逆フーリエ変換処理を行うときは下式（９）の関係が成り立つ。

また、上式（６）を考慮すると下式（１０）が成り立つ。

以上より、出力用メモリ９５のアドレス0,N-1,N-2,…,2,1の順に読み出せば、逆フーリエ変換結果y(0),y(1),…,y(N-1)を順に出力することができる。

このように、信号処理部８４においては、フーリエ変換動作フラグがHであり、フーリエ変換処理を行ってフーリエ変換結果を出力する必要がある場合と、フーリエ変換動作フラグがLであり、逆フーリエ変換処理を行って逆フーリエ変換結果を出力する必要がある場合のいずれの場合であっても、演算自体は、フーリエ変換が行われる。逆フーリエ変換結果を出力する必要がある場合には、逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータの読み出し順を替えて、出力用メモリ９５からデータが読み出され、読み出された順に出力される。

次に、図７のフローチャートを参照して、図６の信号処理部８４の処理について説明する。

ステップＳ１において、入力信号選択部９２は、フーリエ変換動作フラグがHであるか否かを判定する。

フーリエ変換動作フラグがHであるとステップＳ１において判定した場合、ステップＳ２において、入力信号選択部９２は、入力されたフーリエ変換用データx(n)を選択する。入力信号選択部９２は、制御部９１による制御に従って、フーリエ変換用データx(n)を入力用メモリ９３に記憶（格納）させる。

ステップＳ３において、フーリエ変換演算部９４は、入力用メモリ９３に格納されたフーリエ変換用データx(n)を用いてフーリエ変換を行う。

ステップＳ４において、フーリエ変換演算部９４は、制御部９１による制御に従って、フーリエ変換結果を出力用メモリ９５に記憶させる。

ステップＳ５において、制御部９１は、読み出しアドレスをアドレス0,1,…,N-1の順に指定し、フーリエ変換結果X(k)を出力用メモリ９５から順に出力させる。

一方、フーリエ変換動作フラグがHではなくLであるとステップＳ１において判定した場合、ステップＳ６において、入力信号選択部９２は、入力された逆フーリエ変換用データY(k)を選択する。入力信号選択部９２は、制御部９１による制御に従って、逆フーリエ変換用データY(k)を入力用メモリ９３に記憶させる。

ステップＳ７において、フーリエ変換演算部９４は、入力用メモリ９３に格納された逆フーリエ変換用データY(k)を用いてフーリエ変換を行う。

ステップＳ８において、フーリエ変換演算部９４は、制御部９１による制御に従って、フーリエ変換結果を出力用メモリ９５に記憶させる。

ステップＳ９において、制御部９１は、読み出しアドレスをアドレス0,N-1,N-2,…,2,1の順に指定し、出力用メモリ９５に格納されているフーリエ変換結果を逆フーリエ変換結果y(n)として順に出力させる。逆フーリエ変換結果が出力された後、またはステップＳ５においてフーリエ変換結果が出力された後、処理は終了される。

以上の処理により、フーリエ変換結果を出力する必要があるときにはフーリエ変換結果を出力することができ、逆フーリエ変換結果を出力する必要があるときには逆フーリエ変換結果を出力することができる。これにより、フーリエ変換処理部と逆フーリエ変換処理部を別々に設ける場合と較べて、信号処理部８４の回路規模を小さくすることが可能になる。

＜実施例２＞
図８は、信号処理部８４の第２の構成例を示す図である。

図８に示す構成は、入力用メモリとして、フーリエ変換用データを格納するためのメモリ（入力1用メモリ１０２−１)と、逆フーリエ変換用データを格納するためのメモリ（入力2用メモリ１０２−２)が設けられている点で図６の構成と異なる。また、出力用メモリとして、フーリエ変換処理のときにフーリエ変換結果を格納するためのメモリ（出力1用メモリ１０５−１)と、逆フーリエ変換処理のときにフーリエ変換結果を格納するためのメモリ（出力2用メモリ１０５−２)が設けられている点で図６の構成と異なる。図８の信号処理部８４は、入力用メモリと演算部と出力用メモリとのうちの、演算部を共有してフーリエ変換処理部と逆フーリエ変換処理部の双方の機能を実現するものである。

図８の信号処理部８４は、制御部１０１、入力1用メモリ１０２−１、入力2用メモリ１０２−２、入力信号選択部１０３、フーリエ変換演算部１０４、出力1用メモリ１０５−１、および出力2用メモリ１０５−２から構成される。入力1用メモリ１０２−１に対しては、チャネル推定部８５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。また、入力2用メモリ１０２−２に対しては、ノイズ検出部８３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。コントローラ６７から出力されたフーリエ変換動作フラグは制御部１０１に入力される。

フーリエ変換動作フラグがHである場合（フーリエ変換処理を行う場合）、入力されたフーリエ変換用データx(n)（n=0,1,…,N-1）が入力1用メモリ１０２−１のアドレスnに格納される。アドレスnは制御部１０１により指定される。

一方、フーリエ変換動作フラグがLである場合（逆フーリエ変換処理を行う場合）、入力された逆フーリエ変換用データY(k)（k=0,1,…,N-1）が入力2用メモリ１０２−２のアドレスkに格納される。アドレスkは制御部１０１により指定される。

入力信号選択部１０３は、フーリエ変換動作フラグがHである場合には、入力1用メモリ１０２−１に格納されているデータを選択し、フーリエ変換動作フラグがLである場合には、入力2用メモリ１０２−２に格納されているデータを選択する。入力1用メモリ１０２−１に格納されているデータと入力2用メモリ１０２−２に格納されているデータのうちのいずれのデータを選択するのかは、制御部１０１から供給される選択信号により表される。

フーリエ変換演算部１０４は、入力信号選択部１０３により選択されたデータa(i)（i=0,1,…,N-1）を用いて上式（４）の演算を行い、フーリエ変換を行う。

フーリエ変換演算部１０４は、フーリエ変換動作フラグがHである場合には、フーリエ変換結果A(m)（m=0,1,…,N-1）を出力1用メモリ１０５−１に出力し、出力1用メモリ１０５−１のアドレスmに格納する。また、フーリエ変換演算部１０４は、フーリエ変換動作フラグがLである場合には、フーリエ変換結果A(m)を出力2用メモリ１０５−２に出力し、出力2用メモリ１０５−２のアドレスmに格納する。アドレスmは制御部１０１により指定される。

制御部１０１は、アドレス0,1,…,N-1の順に読み出すことにより、出力1用メモリ１０５−１からフーリエ変換結果X(0),X(1),…,X(N-1)を出力させる。また、制御部１０１は、アドレス0,N-1,N-2,…,2,1の順に読み出すことにより、出力2用メモリ１０５−２に格納されているフーリエ変換を逆フーリエ変換結果y(0),y(1),…,y(N-1)として出力させる。

図８の構成によれば、フーリエ変換用データと逆フーリエ変換用データの入力タイミングが重なっている場合や、演算結果を出力するタイミングが重なっている場合にも対応することができる。また、演算部を共用することによって、回路規模を小さくすることが可能となる。

次に、図９のフローチャートを参照して、図８の信号処理部８４の処理について説明する。

ステップＳ２１において、制御部１０１は、フーリエ変換動作フラグがHであるか否かを判定する。

フーリエ変換動作フラグがHであるとステップＳ２１において判定した場合、ステップＳ２２において、制御部１０１は、入力されたフーリエ変換用データx(n)を入力1用メモリ１０２−１に記憶させる。

ステップＳ２３において、入力信号選択部１０３は、入力1用メモリ１０２−１に格納されているフーリエ変換用データx(n)を読み出し、フーリエ変換演算部１０４に出力する。

ステップＳ２４において、フーリエ変換演算部１０４は、入力信号選択部１０３から供給されたフーリエ変換用データx(n)を用いてフーリエ変換を行う。

ステップＳ２５において、フーリエ変換演算部１０４は、制御部１０１による制御に従って、フーリエ変換結果を出力1用メモリ１０５−１に出力し、記憶させる。

ステップＳ２６において、制御部１０１は、読み出しアドレスをアドレス0,1,…,N-1の順に指定し、フーリエ変換結果X(k)を出力1用メモリ１０５−１から順に出力させる。

一方、フーリエ変換動作フラグがHではなくLであるとステップＳ２１において判定した場合、ステップＳ２７において、制御部１０１は、入力された逆フーリエ変換用データY(k)を入力2用メモリ１０２−２に記憶させる。

ステップＳ２８において、入力信号選択部１０３は、入力2用メモリ１０２−２に格納されている逆フーリエ変換用データY(k)を読み出し、フーリエ変換演算部１０４に出力する。

ステップＳ２９において、フーリエ変換演算部１０４は、入力信号選択部１０３から供給された逆フーリエ変換用データY(k)を用いてフーリエ変換を行う。

ステップＳ３０において、フーリエ変換演算部１０４は、制御部１０１による制御に従って、フーリエ変換結果を出力2用メモリ１０５−２に出力し、記憶させる。

ステップＳ３１において、制御部１０１は、読み出しアドレスをアドレス0,N-1,N-2,…,2,1の順に指定し、出力2用メモリ１０５−２に格納されているフーリエ変換結果を逆フーリエ変換結果y(n)として順に出力させる。逆フーリエ変換結果が出力された後、またはステップＳ２６においてフーリエ変換結果が出力された後、処理は終了される。

＜実施例３＞
図１０は、信号処理部８４の第３の構成例を示す図である。

図１０に示す構成は、入力用メモリとして、フーリエ変換用データを格納するためのメモリ（入力1用メモリ１１２−１)と、逆フーリエ変換用データを格納するためのメモリ（入力2用メモリ１１２−２)が設けられている点で図６の構成と異なる。図１０の信号処理部８４は、入力用メモリと演算部と出力用メモリとのうちの、演算部と出力用メモリを共有してフーリエ変換処理部と逆フーリエ変換処理部の双方の機能を実現するものである。

図１０の信号処理部８４は、制御部１１１、入力1用メモリ１１２−１、入力2用メモリ１１２−２、入力信号選択部１１３、フーリエ変換演算部１１４、および出力用メモリ１１５から構成される。入力1用メモリ１１２−１に対しては、チャネル推定部８５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。また、入力2用メモリ１１２−２に対しては、ノイズ検出部８３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。コントローラ６７から出力されたフーリエ変換動作フラグは制御部１１１に入力される。

フーリエ変換動作フラグがHである場合、入力されたフーリエ変換用データx(n)（n=0,1,…,N-1）が入力1用メモリ１１２−１のアドレスnに格納される。アドレスnは制御部１１１により指定される。

一方、フーリエ変換動作フラグがLである場合、入力された逆フーリエ変換用データY(k)（k=0,1,…,N-1）が入力2用メモリ１１２−２のアドレスkに格納される。アドレスkは制御部１１１により指定される。

入力信号選択部１１３は、フーリエ変換動作フラグがHである場合には、入力1用メモリ１１２−１に格納されているデータを選択し、フーリエ変換動作フラグがLである場合には、入力2用メモリ１１２−２に格納されているデータを選択する。入力1用メモリ１１２−１に格納されているデータと入力2用メモリ１１２−２に格納されているデータのうちのいずれのデータを選択するのかは、制御部１１１から供給される選択信号により表される。

フーリエ変換演算部１１４は、入力信号選択部１１３により選択されたデータa(i)（i=0,1,…,N-1）を用いて上式（４）の演算を行い、フーリエ変換を行う。フーリエ変換演算部１１４は、フーリエ変換結果A(m)（m=0,1,…,N-1）を出力用メモリ１１５のアドレスmに格納する。アドレスmは制御部１１１により指定される。

制御部１１１は、アドレス0,1,…,N-1の順に読み出すことにより、出力用メモリ１１５からフーリエ変換結果X(0),X(1),…,X(N-1)を出力させる。また、制御部１１１は、アドレス0,N-1,N-2,…,2,1の順に読み出すことにより、出力用メモリ１１５に格納されているフーリエ変換結果を逆フーリエ変換結果y(0),y(1),…,y(N-1)として出力させる。

図１０の構成によれば、フーリエ変換用データと逆フーリエ変換用データの入力タイミングが重なっている場合にも対応することができる。また、演算部と出力用メモリを共用することによって、回路規模を小さくすることが可能となる。

次に、図１１のフローチャートを参照して、図１０の信号処理部８４の処理について説明する。

ステップＳ４１において、制御部１１１は、フーリエ変換動作フラグがHであるか否かを判定する。

フーリエ変換動作フラグがHであるとステップＳ４１において判定した場合、ステップＳ４２において、制御部１１１は、入力されたフーリエ変換用データx(n)を入力1用メモリ１１２−１に記憶させる。

ステップＳ４３において、入力信号選択部１１３は、入力1用メモリ１１２−１に格納されているフーリエ変換用データx(n)を読み出し、フーリエ変換演算部１１４に出力する。

ステップＳ４４において、フーリエ変換演算部１１４は、入力信号選択部１１３から供給されたフーリエ変換用データx(n)を用いてフーリエ変換を行う。

ステップＳ４５において、フーリエ変換演算部１１４は、制御部１１１による制御に従って、フーリエ変換結果を出力用メモリ１１５に記憶させる。

ステップＳ４６において、制御部１１１は、読み出しアドレスをアドレス0,1,…,N-1の順に指定し、フーリエ変換結果X(k)を出力用メモリ１１５から順に出力させる。

一方、フーリエ変換動作フラグがHではなくLであるとステップＳ４１において判定した場合、ステップＳ４７において、制御部１１１は、入力された逆フーリエ変換用データY(k)を入力2用メモリ１１２−２のアドレスkに記憶させる。

ステップＳ４８において、入力信号選択部１１３は、入力2用メモリ１１２−２に格納されている逆フーリエ変換用データY(k)を読み出し、フーリエ変換演算部１１４に出力する。

ステップＳ４９において、フーリエ変換演算部１１４は、入力信号選択部１１３から供給された逆フーリエ変換用データY(k)を用いてフーリエ変換を行う。

ステップＳ５０において、フーリエ変換演算部１１４は、制御部１１１による制御に従って、フーリエ変換結果を出力用メモリ１１５に記憶させる。

ステップＳ５１において、制御部１１１は、読み出しアドレスをアドレス0,N-1,N-2,…,2,1の順に指定し、出力用メモリ１１５に格納されているフーリエ変換結果を逆フーリエ変換結果y(n)として順に出力させる。逆フーリエ変換結果が出力された後、またはステップＳ４６においてフーリエ変換結果が出力された後、処理は終了される。

＜実施例４＞
図１２は、信号処理部８４の第４の構成例を示す図である。

図１２に示す構成は、出力用メモリとして、フーリエ変換処理のときにフーリエ変換結果を格納するためのメモリ（出力1用メモリ１２５−１)と、逆フーリエ変換処理のときにフーリエ変換結果を格納するためのメモリ（出力2用メモリ１２５−２)が設けられている点で図６の構成と異なる。図１２の信号処理部８４は、入力用メモリと演算部と出力用メモリとのうちの、入力用メモリと演算部を共有してフーリエ変換処理部と逆フーリエ変換処理部の双方の機能を実現するものである。

図１２の信号処理部８４は、制御部１２１、入力信号選択部１２２、入力用メモリ１２３、フーリエ変換演算部１２４、出力1用メモリ１２５−１、および出力2用メモリ１２５−２から構成される。入力信号選択部１２２に対しては、チャネル推定部８５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。また、ノイズ検出部８３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。コントローラ６７から出力されたフーリエ変換動作フラグは制御部１２１と入力信号選択部１２２に入力される。

入力信号選択部１２２は、フーリエ変換動作フラグがHである場合、入力されたフーリエ変換用データx(n)（n=0,1,…,N-1）を選択し、出力する。また、入力信号選択部１２２は、フーリエ変換動作フラグがLである場合、入力された逆フーリエ変換用データY(k)（k=0,1,…,N-1）を選択し、出力する。

入力信号選択部１２２から出力されたデータa(i)は、入力用メモリ１２３のアドレスiに格納される。アドレスiは制御部１２１により指定される。

フーリエ変換演算部１２４は、入力用メモリ１２３に格納されているデータa(i)（i=0,1,…,N-1）を用いて上式（４）の演算を行い、フーリエ変換を行う。

フーリエ変換演算部１２４は、フーリエ変換動作フラグがHである場合には、フーリエ変換結果A(m)（m=0,1,…,N-1）を出力1用メモリ１２５−１に出力し、出力1用メモリ１２５−１のアドレスmに格納する。また、フーリエ変換演算部１２４は、フーリエ変換動作フラグがLである場合には、フーリエ変換結果A(m)を出力2用メモリ１２５−２に出力し、出力2用メモリ１２５−２のアドレスmに格納する。アドレスmは制御部１２１により指定される。

制御部１２１は、アドレス0,1,…,N-1の順に読み出すことにより、出力1用メモリ１２５−１からフーリエ変換結果X(0),X(1),…,X(N-1)を出力させる。また、制御部１２１は、アドレス0,N-1,N-2,…,2,1の順に読み出すことにより、出力2用メモリ１２５−２に格納されているフーリエ変換結果を逆フーリエ変換結果y(0),y(1),…,y(N-1)として出力させる。

図１２の構成によれば、演算結果を出力するタイミングが重なっている場合にも対応することができる。また、入力用メモリと演算部を共用することによって、回路規模を小さくすることが可能となる。

次に、図１３のフローチャートを参照して、図１２の信号処理部８４の処理について説明する。

ステップＳ６１において、入力信号選択部１２２は、フーリエ変換動作フラグがHであるか否かを判定する。

フーリエ変換動作フラグがHであるとステップＳ６１において判定した場合、ステップＳ６２において、入力信号選択部１２２は、入力されたフーリエ変換用データx(n)を選択する。入力信号選択部１２２は、制御部１２１による制御に従って、フーリエ変換用データx(n)を入力用メモリ１２３に記憶させる。

ステップＳ６３において、フーリエ変換演算部１２４は、入力用メモリ１２３に格納されたフーリエ変換用データx(n)を用いてフーリエ変換を行う。

ステップＳ６４において、フーリエ変換演算部１２４は、制御部１２１による制御に従って、フーリエ変換結果を出力1用メモリ１２５−１に出力し、記憶させる。

ステップＳ６５において、制御部１２１は、読み出しアドレスをアドレス0,1,…,N-1の順に指定し、フーリエ変換結果X(k)を出力1用メモリ１２５−１から順に出力させる。

一方、フーリエ変換動作フラグがHではなくLであるとステップＳ６１において判定した場合、ステップＳ６６において、入力信号選択部１２２は、入力された逆フーリエ変換用データY(k)を選択する。入力信号選択部１２２は、制御部１２１による制御に従って、逆フーリエ変換用データY(k)を入力用メモリ１２３に記憶させる。

ステップＳ６７において、フーリエ変換演算部１２４は、入力用メモリ１２３に格納された逆フーリエ変換用データY(k)を用いてフーリエ変換を行う。

ステップＳ６８において、フーリエ変換演算部１２４は、制御部１２１による制御に従って、フーリエ変換結果を出力2用メモリ１２５−２に出力し、記憶させる。

ステップＳ６９において、制御部１２１は、読み出しアドレスをアドレス0,N-1,N-2,…,2,1の順に指定し、出力2用メモリ１２５−２に格納されているフーリエ変換結果を逆フーリエ変換結果y(n)として順に出力させる。逆フーリエ変換結果が出力された後、またはステップＳ６５においてフーリエ変換結果が出力された後、処理は終了される。

＜実施例５＞
図１４は、信号処理部８４の第５の構成例を示す図である。

図１４に示す構成は、入力されたデータの格納と演算結果の格納に用いられるメモリとして１つのメモリ（入出力用メモリ１３４）が設けられている点で図６の構成と異なる。

図１４の信号処理部８４は、制御部１３１、入力信号選択部１３２、演算信号選択部１３３、入出力用メモリ１３４、およびフーリエ変換演算部１３５から構成される。入力信号選択部１３２に対しては、チャネル推定部８５から出力された時間領域の信号によって表されるデータがフーリエ変換用データとして入力される。また、ノイズ検出部８３から出力された周波数領域の信号によって表されるデータが逆フーリエ変換用データとして入力される。コントローラ６７から出力されたフーリエ変換動作フラグは制御部１３１と入力信号選択部１３２に入力される。

入力信号選択部１３２は、フーリエ変換動作フラグがHである場合、入力されたフーリエ変換用データx(n)（n=0,1,…,N-1）を選択し、データa(i)（i=0,1,…,N-1）として出力する。また、入力信号選択部１３２は、フーリエ変換動作フラグがLである場合、入力された逆フーリエ変換用データY(k)（k=0,1,…,N-1）を選択し、データa(i)として出力する。

演算信号選択部１３３は、フーリエ変換用データまたは逆フーリエ変換データが入力信号選択部１３２から供給されているときには、供給されたデータa(i)を選択し、データb(i)（i=0,1,…,N-1）として出力する。また、演算信号選択部１３３は、フーリエ変換結果がフーリエ変換演算部１３５から供給されているときには、供給されたフーリエ変換結果A(m)（m=0,1,…,N-1)を選択し、b(m)（m=0,1,…,N-1）として出力する。データa(i)とフーリエ変換結果A(m)のうちのいずれのデータを選択するのかは、制御部１３１から供給される選択信号により表される。

演算信号選択部１３３から出力されたデータb(i)は、入出力用メモリ１３４のアドレスiに格納される。アドレスiは制御部１３１により指定される。同様に、演算信号選択部１３３から出力されたデータb(m)は、入出力用メモリ１３４のアドレスmに格納される。アドレスmは制御部１３１により指定される。

入出力用メモリ１３４に格納されているデータが入力データのとき、すなわちb(i)=a(i)のとき、フーリエ変換演算部１３５は、入出力用メモリ１３４に格納されているデータb(i)をデータa(i)として上式（４）の演算を行い、フーリエ変換を行う。フーリエ変換演算部１３５によるフーリエ変換結果A(m)は演算信号選択部１３３に供給される。

一方、入出力用メモリ１３４に格納されているデータがフーリエ変換結果のとき、すなわちb(m)=A(m)のとき、制御部１３１は、入出力用メモリ１３４からデータを読み出し、出力させる。

入出力用メモリ１３４からのデータの読み出しは、フーリエ変換動作フラグがHである場合には、アドレス0,1,…,N-1の順に読み出すようにして行われる。この場合、フーリエ変換結果X(0),X(1),…,X(N-1)が入出力用メモリ１３４から出力される。また、フーリエ変換動作フラグがLである場合には、アドレス0,N-1,N-2,…,2,1の順に読み出すようにして入出力用メモリ１３４からのデータの読み出しが行われる。この場合、入出力用メモリ１３４に格納されているフーリエ変換結果が、逆フーリエ変換結果y(0),y(1),…,y(N-1)として出力される。

図１４の構成によれば、入力用および出力用メモリとして１つのメモリを設けるだけで済み、また、演算部を共用することによって、回路規模を小さくすることが可能となる。

次に、図１５のフローチャートを参照して、図１４の信号処理部８４の処理について説明する。

ステップＳ８１において、入力信号選択部１３２は、フーリエ変換動作フラグがHであるか否かを判定する。

フーリエ変換動作フラグがHであるとステップＳ８１において判定した場合、ステップＳ８２において、入力信号選択部１３２は、入力されたフーリエ変換用データx(n)を選択し、出力する。

ステップＳ８３において、演算信号選択部１３３は、制御部１３１による制御に従って、入力信号選択部１３２から供給されたフーリエ変換用データx(n)を選択し、入出力用メモリ１３４に記憶させる。

ステップＳ８４において、フーリエ変換演算部１３５は、入出力用メモリ１３４に格納されたフーリエ変換用データx(n)を用いてフーリエ変換を行う。フーリエ変換結果は演算信号選択部１３３に供給される。

ステップＳ８５において、演算信号選択部１３３は、制御部１３１による制御に従って、フーリエ変換演算部１３５から供給されたフーリエ変換結果を選択し、入出力用メモリ１３４に記憶させる。

ステップＳ８６において、制御部１３１は、読み出しアドレスをアドレス0,1,…,N-1の順に指定し、フーリエ変換結果X(k)を入出力用メモリ１３４から順に出力させる。

一方、フーリエ変換動作フラグがHではなくLであるとステップＳ８１において判定した場合、ステップＳ８７において、入力信号選択部１３２は、入力された逆フーリエ変換用データY(k)を選択し、出力する。

ステップＳ８８において、演算信号選択部１３３は、制御部１３１による制御に従って、入力信号選択部１３２から供給された逆フーリエ変換用データY(k)を選択し、入出力用メモリ１３４に記憶させる。

ステップＳ８９において、フーリエ変換演算部１３５は、入出力用メモリ１３４に格納された逆フーリエ変換用データY(k)を用いてフーリエ変換を行う。フーリエ変換結果は演算信号選択部１３３に供給される。

ステップＳ９０において、演算信号選択部１３３は、制御部１３１による制御に従って、フーリエ変換演算部１３５から供給されたフーリエ変換結果を選択し、入出力用メモリ１３４に記憶させる。

ステップＳ９１において、制御部１３１は、読み出しアドレスをアドレス0,N-1,N-2,…,2,1の順に指定し、入出力用メモリ１３４に格納されているフーリエ変換結果を逆フーリエ変換結果y(n)として順に出力させる。逆フーリエ変換結果のデータが出力された後、またはステップＳ８６においてフーリエ変換結果が出力された後、処理は終了される。

［受信システムに適用した例］
図１６は、マルチキャリア復調部６６を適用した受信システムの第１実施の形態の構成例を示すブロック図である。

図１６の受信システムは、取得部２０１、伝送路復号処理部２０２、および情報源復号処理部２０３から構成される。

取得部２０１は、地上デジタル放送、衛星デジタル放送、CATV網、インターネットその他のネットワーク等の図示せぬ伝送路を介して信号を取得し、伝送路復号処理部２０２に供給する。図５のマルチキャリア復調部６６は例えば取得部２０１に含まれる。

伝送路復号処理部２０２は、取得部２０１が伝送路を介して取得した信号に対して、誤り訂正を含む伝送路復号処理を施し、その結果得られる信号を情報源復号処理部２０３に供給する。

情報源復号処理部２０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張し、送信対象のデータを取得する処理を含む情報源復号処理を施す。

すなわち、取得部２０１が伝送路を介して取得した信号には、画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがある。その場合、情報源復号処理部２０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理等の情報源復号処理を施す。

なお、取得部２０１が伝送路を介して取得した信号に圧縮符号化が施されていない場合、情報源復号処理部２０３では、圧縮された情報を元の情報に伸張する処理は行われない。ここで、伸張処理としては、例えば、MPEGデコード等がある。また、情報源復号処理には、伸張処理の他、デスクランブル等が含まれることがある。

図１６の受信システムは、例えば、デジタルテレビジョン放送を受信するテレビチューナ等に適用することができる。なお、取得部２０１、伝送路復号処理部２０２、および情報源復号処理部２０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウェアモジュール）として構成することが可能である。

また、取得部２０１、伝送路復号処理部２０２、および、情報源復号処理部２０３については、それらの３つのセットを１つの独立した装置として構成することが可能である。取得部２０１と伝送路復号処理部２０２とのセットを１つの独立した装置として構成することも可能であるし、伝送路復号処理部２０２と情報源復号処理部２０３とのセットを１つの独立した装置として構成することも可能である。

図１７は、マルチキャリア復調部６６を適用した受信システムの第２実施の形態の構成例を示すブロック図である。

図１７に示す構成のうち、図１６に示す構成と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。

図１７の受信システムの構成は、取得部２０１、伝送路復号処理部２０２、および情報源復号処理部２０３を有する点で図１６の構成と共通し、出力部２１１が新たに設けられている点で図１６の構成と相違する。

出力部２１１は、例えば、画像を表示する表示装置や音声を出力するスピーカであり、情報源復号処理部２０３から出力される信号としての画像や音声等を出力する。すなわち、出力部２１１は、画像を表示し、あるいは、音声を出力する。

図１７の受信システムは、例えば、デジタル放送としてのテレビジョン放送を受信するTVや、ラジオ放送を受信するラジオ受信機等に適用することができる。

なお、取得部２０１において取得された信号に圧縮符号化が施されていない場合、伝送路復号処理部２０２が出力する信号が、直接、出力部２１１に供給される。

図１８は、マルチキャリア復調部６６を適用した受信システムの第３実施の形態の構成例を示すブロック図である。

図１８に示す構成のうち、図１６に示す構成と対応する構成については同一の符号を付してあり、その説明は適宜省略する。

図１８の受信システムの構成は、取得部２０１、および伝送路復号処理部２０２を有する点で図１６の構成と共通し、情報源復号処理部２０３が設けられておらず、記録部２２１が新たに設けられている点で図１６の構成と相違する。

記録部２２１は、伝送路復号処理部２０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。

以上のような図１８の受信システムは、テレビジョン放送を録画するレコーダ機器等に適用することができる。

なお、情報源復号処理部２０３を設け、情報源復号処理部２０３で情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を記録部２２１で記録するようにしてもよい。

［コンピュータの構成例］
上述した一連の処理は、ハードウェアにより実行することもできるし、ソフトウェアにより実行することもできる。一連の処理をソフトウェアにより実行する場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または汎用のパーソナルコンピュータなどに、プログラム記録媒体からインストールされる。

図１９は、上述した一連の処理をプログラムにより実行するコンピュータのハードウェアの構成例を示すブロック図である。

CPU(Central Processing Unit)２５１、ROM(Read Only Memory)２５２、RAM(Random Access Memory)２５３は、バス２５４により相互に接続されている。

バス２５４には、さらに、入出力インタフェース２５５が接続されている。入出力インタフェース２５５には、キーボード、マウスなどよりなる入力部２５６、ディスプレイ、スピーカなどよりなる出力部２５７が接続される。また、入出力インタフェース２５５には、ハードディスクや不揮発性のメモリなどよりなる記憶部２５８、ネットワークインタフェースなどよりなる通信部２５９、リムーバブルメディア２６１を駆動するドライブ２６０が接続される。

以上のように構成されるコンピュータでは、CPU２５１が、例えば、記憶部２５８に記憶されているプログラムを入出力インタフェース２５５及びバス２５４を介してRAM２５３にロードして実行することにより、上述した一連の処理が行われる。

CPU２５１が実行するプログラムは、例えばリムーバブルメディア２６１に記録して、あるいは、ローカルエリアネットワーク、インターネット、デジタル放送といった、有線または無線の伝送媒体を介して提供され、記憶部２５８にインストールされる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

５１ 受信装置， ６６ マルチキャリア復調部， ６７ コントローラ， ８１ フーリエ変換処理部， ８２ 除算部， ８３ ノイズ検出部， ８４ 信号処理部， ８５ チャネル推定部， ９１ 制御部， ９２ 入力信号選択部， ９３ 入力用メモリ， ９４ フーリエ変換演算部， ９５ 出力用メモリ

Claims (8)

1. フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行う演算手段と、
   前記演算手段によるフーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力する制御手段と
   を備える受信装置。
2. 前記フーリエ変換用データまたは前記逆フーリエ変換用データを記憶する入力用の記憶手段と、
   前記入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または、前記入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する出力用の記憶手段と
   をさらに備え、
   前記制御手段は、前記出力用の記憶手段に記憶されたデータを出力する
   請求項１に記載の受信装置。
3. 前記フーリエ変換用データを記憶する第１の入力用の記憶手段と、
   前記逆フーリエ変換用データを記憶する第２の入力用の記憶手段と、
   前記第１の入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第１の出力用の記憶手段と、
   前記第２の入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第２の出力用の記憶手段と
   をさらに備え、
   前記制御手段は、前記第１の出力用の記憶手段または前記第２の出力用の記憶手段に記憶されたデータを出力する
   請求項１に記載の受信装置。
4. 前記フーリエ変換用データを記憶する第１の入力用の記憶手段と、
   前記逆フーリエ変換用データを記憶する第２の入力用の記憶手段と、
   前記第１の入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または、前記第２の入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する出力用の記憶手段と
   をさらに備え、
   前記制御手段は、前記出力用の記憶手段に記憶されたデータを出力する
   請求項１に記載の受信装置。
5. 前記フーリエ変換用データまたは前記逆フーリエ変換用データを記憶する入力用の記憶手段と、
   前記入力用の記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第１の出力用の記憶手段と、
   前記入力用の記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを記憶する第２の出力用の記憶手段と
   をさらに備え、
   前記制御手段は、前記第１の出力用の記憶手段または前記第２の出力用の記憶手段に記憶されたデータを出力する
   請求項１に記載の受信装置。
6. 前記フーリエ変換用データ、前記逆フーリエ変換用データ、前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、および前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータのうちの選択されたデータを記憶する記憶手段と、
   前記フーリエ変換用データまたは前記逆フーリエ変換用データが入力されたとき、入力された前記フーリエ変換用データまたは前記逆フーリエ変換用データを選択して前記記憶手段に記憶させ、前記演算手段によりフーリエ変換が行われることによって、前記記憶手段に記憶された前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または前記記憶手段に記憶された前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータが入力されたとき、入力されたデータを選択して前記記憶手段に記憶させる選択手段と
   をさらに備え、
   前記制御手段は、前記記憶手段に記憶された、前記フーリエ変換用データを対象としたフーリエ変換によって得られたデータ、または前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたデータを出力する
   請求項１に記載の受信装置。
7. フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行い、
   フーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力する
   ステップを含む受信方法。
8. フーリエ変換の対象となるデータであるフーリエ変換用データを対象としてフーリエ変換を行い、逆フーリエ変換の対象となるデータである逆フーリエ変換用データを対象としてフーリエ変換を行い、
   フーリエ変換のポイント数をNとして、前記フーリエ変換用データを対象としたフーリエ変換によって得られたm(m=0,1,…,N-1)番目のデータを、フーリエ変換の結果のm番目のデータとして出力し、前記逆フーリエ変換用データを対象としたフーリエ変換によって得られたN-m番目のデータを、逆フーリエ変換の結果のm番目のデータとして出力する
   ステップを含む処理をコンピュータに実行させるプログラム。

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