JP2000029862A

JP2000029862A - ディジタル演算処理回路

Info

Publication number: JP2000029862A
Application number: JP10195527A
Authority: JP
Inventors: Shinji Kobayashi; 信司小林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-10
Filing date: 1998-07-10
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】メモリ手段から複素係数を形成するコサイン
係数及びサイン係数をあらわす係数データを読み出すた
めの、メモリ手段のアドレス制御に要されるアドレスデ
ータを発生するアドレス発生部が、比較的簡単な構成の
もとに、改善された動作効率をもって機能するものとな
す。【解決手段】複素係数を形成するコサイン係数及びサ
イン係数をあらわす係数データが格納されたコサイン／
サインＲＯＭ部５９に対するアドレス発生部６０が、コ
サイン／サインＲＯＭ部５９から係数データをコサイン
係数をあらわすデータとして読み出すためのコサイン係
数用アドレスデータＤＡＣと、コサイン係数用アドレス
データがあらわすアドレスに対して予め設定されたアド
レスオフセットを有したアドレスをあらわす、コサイン
／サインＲＯＭ部５９から係数データをサイン係数をあ
らわすデータとして読み出すためのサイン係数用アドレ
スデータＤＡＳとを、選択的に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の特許請求の範囲に記載
された発明は、データ信号に複素係数を用いたバタフラ
イ演算処理を含んだディジタル演算を施して所望の演算
出力データ信号を得る演算部と、複素係数を形成するコ
サイン係数及びサイン係数を夫々あらわすデータとして
演算部に供給される係数データを格納したメモリ手段と
を備えたディジタル演算処理回路に関する。

【０００２】

【従来の技術】通常、“ラジオ放送”と呼ばれることが
多い音声放送は、長年の間、音声情報信号を振幅変調
（ＡＭ）音声情報信号として送信するＡＭ音声放送，音
声情報信号を周波数変調（ＦＭ）音声情報信号として送
信するＦＭ音声放送等のアナログ音声放送とされていた
が、近年において、音声放送を、そのもとで送受信され
る音声情報の品質を向上させるべく、音声情報信号をデ
ィジタル音声情報信号として送信するディジタル音声放
送となすことが提案されている。特に、ヨーロッパ地域
にあっては、その一部において、ディジタル音声放送
が、ＤＡＢ（DigitalAudio Broadcasting) と称される
システムとして、既に実用化されている。

【０００３】ディジタル音声放送のもとで送受信される
音声情報信号、即ち、ディジタル音声放送信号は、ディ
ジタル音声信号を形成する音声情報データのみならず、
それに加えて、例えば、天気予報，交通情報等を内容と
するサービス情報データをも伝送し、さらに、受信側に
おいて音声情報データに基づくディジタル音声信号ある
いはサービス情報データに基づくサービスデータを得る
に際して必要とされる制御用情報を内容とする制御情報
データを伝送する。そして、ディジタル音声放送信号
は、音声情報データ，サービス情報データ，制御情報デ
ータ等のディジタルデータが、直交周波数多重変調（Or
thogonal Frequency Divison Multiplex-ing : ＯＦＤ
Ｍ）方式により変調されて得られる変調波信号である。

【０００４】このような音声情報データ，サービス情報
データ，制御情報データ等のディジタルデータが、ＯＦ
ＤＭ方式により変調されて得られる変調波信号とされる
ディジタル音声放送信号の受信は、ディジタル音声放送
信号受信機が用いられて行われる。

【０００５】ディジタル音声放送信号受信機にあって
は、ディジタル音声放送を行う各放送局により送信され
るディジタル音声放送信号が、選局動作によって選択受
信され、受信されたディジタル音声放送信号に対する復
調，復号化処理，データ選択等が行われて、音声情報デ
ータ，サービス情報データ及び制御情報データが得ら
れ、さらに、音声情報データ及びサービス情報データに
ついての復号化処理が行われてディジタル音声信号及び
サービスデータが再生される。

【０００６】図５は、このようなディジタル音声放送信
号受信機として一般的に考えられる例を示す。この図５
に示されるディジタル音声放送信号受信機にあっては、
放送局から送信されてアンテナ２１により捉えられたデ
ィジタル音声放送信号が、選局受信部２２における選局
動作によって選択受信される。選局受信部２２における
選局動作は、制御ユニット４０から供給される選局制御
信号ＳＴＤに応じて行われる。そして、選局受信部２２
においては、選択受信されたディジタル音声放送信号に
対する増幅処理，周波数変換処理等が行われて、選択受
信されたディジタル音声放送信号についての中間周波数
（ＩＦ）信号ＳＩＤが形成され、そのＩＦ信号ＳＩＤが
アナログ／ディジタル（Ａ／Ｄ）変換部２３に供給され
る。

【０００７】Ａ／Ｄ変換部２３からは、ＩＦ信号ＳＩＤ
に対応するディジタルＩＦ信号ＤＩＤが得られ、それが
直交復調部２４に供給される。直交復調部２４において
は、ディジタルＩＦ信号ＤＩＤに対して直交復調処理が
施され、それにより、一対の直交復調出力であるＩデー
タ信号ＤＩとＱデータ信号ＤＱとが得られる。

【０００８】直交復調部２４から得られるＩデータ信号
ＤＩとＱデータ信号ＤＱとは、高速フーリエ変換（ＦＦ
Ｔ）差動復調部２５に供給される。ＦＦＴ差動復調部２
５においては、Ｉデータ信号ＤＩ及びＱデータ信号ＤＱ
についての時間ドメイン信号から周波数ドメイン信号へ
の変換が行われ、ＦＦＴ差動復調部２５からは、ファス
ト・インフォーメーション・チャンネル（ＦＩＣ）によ
り伝送される制御情報をあらわす制御情報データＤＣＤ
と、メイン・サービス・チャンネル（ＭＳＣ）により伝
送される音声情報及びサービスデータを夫々あらわす音
声情報データ及びサービス情報データが形成する複合デ
ータＤＸＤとが得られる。複合データＤＸＤを形成する
音声情報データ及びサービス情報データには、タイム・
インターリーブ処理が施されている。

【０００９】ＦＦＴ差動復調部２５から得られる制御情
報データＤＣＤは、ビタビ復号部２６に供給され、一
方、ＦＦＴ差動復調部２５から得られる複合データＤＸ
Ｄは、プログラム選択部２７に供給される。

【００１０】プログラム選択部２７には制御ユニット４
０からのプログラム選択制御信号ＳＳＰも供給され、プ
ログラム選択部２７においては、プログラム選択制御信
号ＳＳＰに応じて、複合データＤＸＤを形成する音声情
報データに含まれる複数のプログラム情報データのうち
のいずれか、もしくは、複合データＤＸＤを形成するサ
ービス情報データに含まれる複数のプログラム情報デー
タのうちのいずれかを選択するデータ選択が行われ、プ
ログラム選択部２７から選択されたタイム・インターリ
ーブ処理が施されたプログラム情報データＤＰＤが送出
されて、それがタイム・ディインターリーブ部２８に供
給される。

【００１１】タイム・ディインターリーブ部２８におい
ては、プログラム選択部２７を通じて供給される、選択
されたタイム・インターリーブ処理が施されたプログラ
ム情報データＤＰＤに対してタイム・ディインターリー
ブ処理が施される。そして、タイム・ディインターリー
ブ部２８からは、タイム・ディインターリーブ処理が施
されたプログラム情報データＤＰＤ’が得られる。

【００１２】このようにして、タイム・ディインターリ
ーブ部２８から得られるタイム・ディインターリーブ処
理が施されたプログラム情報データＤＰＤ’は、ビタビ
復号部２６に供給される。ビタビ復号部２６において
は、ＦＦＴ差動復調部２５からの制御情報データＤＣＤ
及びタイム・ディインターリーブ部２８からのプログラ
ム情報データＤＰＤ’についての、尤最復号手法による
エラー訂正処理が行われる。そして、ビタビ復号部２６
から、エラー訂正処理が施されたプログラム情報データ
ＤＰＤ’が得られてプログラム選択部３０に供給される
とともに、エラー訂正処理がなされた制御情報データＤ
ＣＤが得られて制御ユニット４０に供給される。

【００１３】プログラム選択部３０からは、ビタビ復号
部２６からのエラー訂正処理が施されたプログラム情報
データＤＰＤ’に基づく音声プログラムデータＤＡＤも
しくはサービスプログラムデータＤＳＤが導出される。

【００１４】プログラム選択部３０から導出される音声
プログラムデータＤＡＤは、高能率復号化部３１に供給
される。高能率復号化部３１においては、音声プログラ
ムデータＤＡＤに対する高能率復号化処理が行われて、
高能率復号化処理により圧縮されたデータが伸長され、
復号化された音声データＤＡが得られる。また、高能率
復号化部３１からは、音声プログラムデータＤＡＤに含
まれたプログラム関連データＤＰＡが得られて制御ユニ
ット４０に供給される。

【００１５】高能率復号化部３１から得られる復号化さ
れた音声データＤＡは、ディジタル／アナログ（Ｄ／
Ａ）変換部３２に供給されてアナログ化され、Ｄ／Ａ変
換部３２から音声データＤＡに対応する再生音声信号Ｓ
Ａが導出される。

【００１６】また、プログラム選択部３０から導出され
るサービスプログラムデータＤＳＤは、復号化部３３に
供給される。復号化部３３においては、サービスプログ
ラムデータＤＳＤに対する復号化処理が行われて、復号
化部３３からサービスプログラムデータＤＳＤに基づく
再生サービスデータＤＳが導出される。

【００１７】制御ユニット４０は、ビタビ複合部２６か
らの制御情報データＤＣＤ，高能率復号化部３１からの
プログラム関連データＤＰＡ、さらには、入力操作部４
１からそれにおける操作に応じて供給される指令信号Ｃ
Ｘ等に応じて形成した制御データＤＶＤをビタビ復号部
２６に供給し、ビタビ復号部２６に対する動作制御を行
う。

【００１８】このようなもとで、直交復調部２４から得
られるＩデータ信号ＤＩ及びＱデータ信号ＤＱが供給さ
れ、Ｉデータ信号ＤＩ及びＱデータ信号ＤＱに基づく制
御情報データＤＣＤ及び複合データＤＸＤを得るＦＦＴ
差動復調部２５は、Ｉデータ信号ＤＩ及びＱデータ信号
ＤＱについての複素演算処理であるＦＦＴ演算を行うも
のとされるが、そのため、ＦＦＴ差動復調部２５は、Ｆ
ＦＴ演算処理回路を備えて構成される。

【００１９】ＦＦＴ演算処理回路において行われるＦＦ
Ｔ演算にあっては、１６ポイント，３２ポイント，６４
ポイント，１２８ポイント等とされるポイント数が設定
される。そして、ポイント数がＮ（Ｎは正整数）である
ＦＦＴ演算、即ち、ＮポイントのＦＦＴ演算の場合、各
ステージがＮ／２個のバタフライ演算部によって行われ
るlog₂Ｎステージのバタフライ演算によって処理され
る。

【００２０】個々のバタフライ演算部は、例えば、図６
に示される如くに、一対の入力端４３及び４４，一対の
出力端４５及び４６，一対のデータ加算部４７及び４
８、及び、複素係数部４９を含むものとしてあらわされ
る。複素係数部４９は、回転因子と称される複素係数を
与え、回転因子は、下記の数１によりあらわされる。

【００２１】

【数１】

【００２２】即ち、回転因子は、実数部を成すコサイン
係数と虚数部を成すサイン係数とによって形成される。

【００２３】そして、一対の入力端４３及び４４に２個
の入力複素データ信号ｘ１及びｘ２が夫々供給されて、
一対の出力端４５及び４６に２個の出力複素データ信号
ｙ１及びｙ２が夫々得られる。

【００２４】このようにして、ＦＦＴ演算処理回路にお
いて行われるＦＦＴ演算に用いられる複素係数である回
転因子は、それを形成する実数部を成すコサイン係数及
び虚数部を成すサイン係数をあらわす係数データが格納
されたメモリ手段、例えば、読出専用メモリ（リード・
オンリー・メモリ：ＲＯＭ）が設けられ、斯かるＲＯＭ
から、コサイン係数をあらわす係数データとサイン係数
をあらわす係数データとが読み出されることによって得
られるものとされる。

【００２５】例えば、ＦＦＴ演算処理回路において、１
２８ポイント（Ｎ＝１２８）のＦＦＴ演算が行われる場
合、各ステージが１２８／２＝６４個のバタフライ演算
部によって行われるlog₂１２８＝７ステージのバタフラ
イ演算によって処理されるにあたっては、下記の数２に
示される６４個の回転因子が必要とされる。

【００２６】

【数２】

【００２７】そのため、これらの回転因子の実数部を成
すものとして cos(2π(0/128))〜 cos(2π(63/128)) の
６４個のコサイン係数と、虚数部を成すものとして-sin
(2π(0/128))〜-sin(2π(63/128)) の６４個のサイン係
数とが、必要とされることになる。

【００２８】

【発明が解決しようとする課題】上述の如くに、ＦＦＴ
演算処理回路におけるＦＦＴ演算が、各ステージが、複
数個のバタフライ演算部によって行われる複数ステージ
のバタフライ演算によって処理されるにあたっては、そ
のＦＦＴ演算のポイント数（Ｎ）に応じた数の回転因子
が必要とされる。そのため、各回転因子の実数部を成す
コサイン係数及び虚数部を成すサイン係数の夫々が、Ｆ
ＦＴ演算のポイント数（Ｎ）に応じた数だけ必要とさ
れ、例えば、１２８ポイントのＦＦＴ演算の場合、６４
個のコサイン係数と６４個のサイン係数とが必要とされ
る。

【００２９】そして、コサイン係数の夫々をあらわすコ
サイン係数データとサイン係数の夫々をあらわすサイン
係数データとが格納されたメモリ手段が用意され、その
メモリ手段からコサイン係数データとサイン係数データ
とが読み出されて、回転因子を形成するものとして用い
られるのであるが、このように、必要とされる数のコサ
イン係数データとサイン係数データとが格納されたメモ
リ手段が用意され、各コサイン係数データ及びサイン係
数データがバタフライ演算処理の進行に応じて読み出さ
れるにあたっては、そのためのメモリ手段のアドレス制
御に要されるアドレスデータを発生するアドレス発生部
が、その構成が極めて複雑になるとともに、動作効率が
著しく低下してしまうという不都合を伴うことになる。

【００３０】斯かる点に鑑み、本願の特許請求の範囲に
記載された発明は、データ信号に複素係数を用いたバタ
フライ演算処理を含んだディジタル演算を施して所望の
演算出力データ信号を得る演算部と、各複素係数を形成
するコサイン係数及びサイン係数を夫々あらわす係数デ
ータが格納されたメモリ手段とが備えられ、演算部にメ
モリ手段から読み出されたコサイン係数をあらわす係数
データ及びサイン係数をあらわす係数データが供給され
るにあたり、メモリ手段からコサイン係数をあらわす係
数データ及びサイン係数をあらわす係数データを読み出
すための、メモリ手段のアドレス制御に要されるアドレ
スデータを発生するアドレス発生部が、比較的簡単な構
成のもとに、改善された動作効率をもって機能するもの
とされるディジタル演算処理回路を提供する。

【００３１】

【課題を解決するための手段】本願の特許請求の範囲に
おける請求項１から請求項５までのいずれかに記載され
たディジタル演算処理回路は、データ信号の書込み及び
読出しがなされる第１のメモリ手段と、第１のメモリ手
段についてのアドレス制御のためのアドレスデータを発
生する第１のアドレス発生部と、第１のメモリ手段から
読み出されたデータ信号に、複素係数を用いたバタフラ
イ演算処理を含んだディジタル演算を施し、ディジタル
演算により得られる演算出力データ信号を、第１のメモ
リ手段に書き込まれるものとなす演算部と、演算部に複
素係数を形成するコサイン係数及びサイン係数を夫々あ
らわすデータとして供給される係数データが格納された
第２のメモリ手段と、第２のメモリ手段から、係数デー
タをコサイン係数をあらわすデータあるいはサイン係数
をあらわすデータとして読み出すにあたって必要とされ
る、第２のメモリ手段についてのアドレスデータを発生
する第２のアドレス発生部と、第１のアドレス発生部及
び第２のアドレス発生部に対する動作制御を行う動作制
御部とを備え、第２のアドレス発生部が、第２のメモリ
手段から係数データをコサイン係数もしくはサイン係数
をあらわすデータとして読み出すためのコサイン係数も
しくはサイン係数用アドレスデータと、コサイン係数も
しくはサイン係数用アドレスデータがあらわすアドレス
に対して予め設定されたアドレスオフセットを有したア
ドレスをあらわす、第２のメモリ手段から係数データを
サイン係数もしくはコサイン係数をあらわすデータとし
て読み出すためのサイン係数もしくはコサイン係数用ア
ドレスデータとを、選択的に送出するものとされて、構
成される。

【００３２】特に、本願の特許請求の範囲における請求
項２に記載されたディジタル演算処理回路は、演算部に
複素係数を形成するコサイン係数及びサイン係数を夫々
あらわすデータとして供給される係数データが格納され
た第２のメモリ手段が、読出専用メモリ装置によって形
成される。

【００３３】このような構成がとられる本願の特許請求
の範囲における請求項１から請求項５までのいずれかに
記載されたディジタル演算処理回路にあっては、演算部
に複素係数を形成するコサイン係数及びサイン係数を夫
々あらわすデータとして供給される係数データが格納さ
れた第２のメモリ手段についてのアドレスデータを発生
する第２のアドレス発生部が、第２のメモリ手段から係
数データをコサイン係数もしくはサイン係数をあらわす
データとして読み出すためのコサイン係数もしくはサイ
ン係数用アドレスデータと、そのコサイン係数もしくは
サイン係数用アドレスデータがあらわすアドレスに対し
て予め設定されたアドレスオフセットを有したアドレス
をあらわす、第２のメモリ手段から係数データをサイン
係数もしくはコサイン係数をあらわすデータとして読み
出すためのサイン係数もしくはコサイン係数用アドレス
データとを、選択的に送出するものとされる。

【００３４】斯かる第２のアドレス発生部は、例えば、
カウンタ部と、それから得られるカウンタ出力データと
予め設定されたアドレスオフセットをあらわすオフセッ
トデータとの加算を行う加算部と、加算部から得られる
加算出力データを保持するオフセット出力レジスタ部
と、カウンタ部から得られるカウンタ出力データをコサ
イン係数もしくはサイン係数用アドレスデータとして取
り出すとともに、オフセット出力レジスタ部により保持
された加算出力データをサイン係数もしくはコサイン係
数用アドレスデータとして取り出すデータ選択部とを備
えて構成される。従って、第２のメモリ手段からコサイ
ン係数をあらわす係数データ及びサイン係数をあらわす
係数データを読み出すための、第２のメモリ手段のアド
レス制御に要されるコサイン係数用アドレスデータ及び
サイン係数用アドレスデータを発生する第２のアドレス
発生部が、比較的簡単な構成のもとに、改善された動作
効率をもって機能するものとされる。

【００３５】特に、本願の特許請求の範囲における請求
項２に記載されたディジタル演算処理回路にあっては、
演算部に複素係数を形成するコサイン係数及びサイン係
数を夫々あらわすデータとして供給される係数データが
格納された第２のメモリ手段が、読出専用メモリ装置に
よって形成される。従って、第２のメモリ手段からのサ
イン係数をあらわす係数データの読出し、及び、コサイ
ン係数をあらわす係数データの読出しが、常時、極めて
容易かつ確実に行われる。

【００３６】

【発明の実施の形態】図２は、本願の特許請求の範囲に
おける請求項１から請求項５までのいずれかに記載され
た発明に係るディジタル演算処理回路の一例を示す。こ
の図２に示される例は、前述の図５に示される如くのデ
ィジタル音声放送信号受信機におけるＦＦＴ差動復調部
（図５においてはＦＦＴ差動復調部２５）を構成すべく
用いることができるものとされている。

【００３７】図２に示されるディジタル演算処理回路の
例にあっては、例えば、図５に示されるディジタル音声
放送信号受信機に含まれる直交復調部２４において、Ｏ
ＦＤＭ変調波信号であるディジタル音声放送信号がディ
ジタルＩＦ信号ＤＩＤとされたもとで直交復調処理を受
け、それにより直交復調部２４から得られる一対の直交
復調出力信号であるＩデータ信号ＤＩ及びＱデータ信号
ＤＱが、夫々、端子５１及び５２を通じて、入力バッフ
ァメモリ部５３及び５４に一時的に取り込まれる。そし
て、入力バッファメモリ部５３及び５４にＩデータ信号
ＤＩ及びＱデータ信号ＤＱについてのＦＦＴ演算に必要
とされるだけの信号量が蓄えられる毎に、入力バッファ
メモリ部５３からＩデータ信号ＤＩが読み出されるとと
もに、入力バッファメモリ部５４からＱデータ信号ＤＱ
が読み出されて、それらがＦＦＴ演算部５５に供給され
る。

【００３８】入力バッファメモリ部５３からのＩデータ
信号ＤＩの読出し、及び、入力バッファメモリ部５４か
らのＱデータ信号ＤＱの読出しは、アドレス発生部５６
から送出されて入力バッファメモリ部５３及び５４に夫
々供給される、アドレスデータＤＡＩ及びＤＡＱに従っ
て行われる。アドレス発生部５６は、動作制御部６２か
らの動作制御信号ＣＡに応じて作動する。

【００３９】入力バッファメモリ部５３及び５４から夫
々読み出されたＩデータ信号ＤＩ及びＱデータ信号ＤＱ
が供給されるＦＦＴ演算部５５は、複素演算部を形成し
ている。そして、ＦＦＴ演算部５５においては、入力バ
ッファメモリ部５３及び５４からのＩデータ信号ＤＩ及
びＱデータ信号ＤＱについてのＦＦＴ演算が行われる。

【００４０】ＦＦＴ演算部５５において行われるＦＦＴ
演算にあっては、ポイント数（Ｎ）が３２ポイント（Ｎ
＝３２），６４ポイント（Ｎ＝６４），１２８ポイント
（Ｎ＝１２８）等に設定される。例えば、Ｎ＝１２８に
設定される場合、１２８ポイントのＦＦＴ演算は、各ス
テージがＮ／２＝１２８／２＝６４個のバタフライ演算
部によって行われるlog₂Ｎ＝log₂１２８＝７ステージの
バタフライ演算によって処理されることになる。従っ
て、ＦＦＴ演算部５５は、１ステージにつき６４個であ
って７ステージ分のバタフライ演算部、即ち、６４×７
＝４４８個のバタフライ演算部が内蔵されているのであ
る。

【００４１】ＦＦＴ演算部５５に内蔵された４４８個の
バタフライ演算部の各々は、例えば、前述された図６に
示される如くの、一対の入力端４３及び４４，一対の出
力端４５及び４６，一対のデータ加算部４７及び４８、
及び、複素係数部４９を含んで形成され、複素係数部４
９は、それに対する入力データ信号に、例えば、数１に
示される如くの、回転因子と称される複素係数を与え
る。

【００４２】ＦＦＴ演算部５５において、入力バッファ
メモリ部５３及び５４から夫々読み出されたＩデータ信
号ＤＩ及びＱデータ信号ＤＱについての１２８ポイント
のＦＦＴ演算が、各ステージが６４個のバタフライ演算
部によって行われる７ステージのバタフライ演算によっ
て処理されるにあたっては、先ず、入力バッファメモリ
部５３及び５４からのＩデータ信号ＤＩ及びＱデータ信
号ＤＱが、ＦＦＴ演算部５５を通じて、メモリ手段を形
成するＲＡＭ部５７に入力複素データ信号として書き込
まれて格納される。その後、ＦＦＴ演算部５５におい
て、７ステージの夫々における６４個のバタフライ演算
部によるバタフライ演算が順次行われ、その際、各ステ
ージにおけるバタフライ演算毎に、バタフライ演算に供
される複素データ信号のＲＡＭ部５７からの読出しと、
バタフライ演算後の複素データ信号のＲＡＭ部５７への
書込みとが行われる。

【００４３】ＲＡＭ部５７における複素データ信号の書
込み及び読出しは、アドレス発生部５８から送出されて
ＲＡＭ部５７に供給されるアドレスデータＤＡＺに従っ
て行われる。アドレス発生部５８は、動作制御部６２か
らの動作制御信号ＣＣに応じて作動する。

【００４４】ＦＦＴ演算部５５におけるバタフライ演算
に用いられる多数の複素係数である回転因子は、コサイ
ン／サイン読出専用メモリ部（コサイン／サインＲＯＭ
部）５９からＦＦＴ演算部５５に供給される、各回転因
子を形成するコサイン係数及びサイン係数を夫々あらわ
すコサイン係数データＤＣＯＳ及びサイン係数データＤ
ＳＩＮに基づいて得られる。

【００４５】上述の如くにＮ＝１２８に設定されて、１
２８ポイントのＦＦＴ演算が行われる際、そのためのバ
タフライ演算に要される回転因子は、前述の如く、数２
によってあらわされる６４個とされ、これらの回転因子
の実数部を成すものとして cos(2π(0/128))〜 cos(2π
(63/128)) の６４個のコサイン係数と虚数部を成すもの
として-sin(2π(0/128))〜-sin(2π(63/128)) の６４個
のサイン係数とが必要とされる。

【００４６】斯かるもとで、θを角度とすると、 cosθ
＝ sin(π/2−θ), cos θ＝−cos(π−θ) という関
係が成立するので、これらの関係を利用すれば、 cos(2
π(0/128))〜 cos(2π(63/128)) の６４個のコサイン係
数と-sin(2π(0/128))〜-sin(2π(63/128)) の６４個の
サイン係数の合計１２８個の係数を、これらの１２８個
の係数の全部を個別に用意することなく、例えば、１２
８個より少ない所定数のコサイン係数を用意することに
よって、得ることができることになる。

【００４７】図２に示されるディジタル演算処理回路の
例にあっては、この点に対する着目がなされ、コサイン
／サインＲＯＭ部５９には、ＦＦＴ演算部５５に複数の
回転因子の夫々を形成するコサイン係数及びサイン係数
を夫々あらわすデータとして供給される、例えば、合計
９６個の係数データが格納される。これらのコサイン／
サインＲＯＭ部５９に格納される９６個の係数データ
は、例えば、図３において“格納された係数データ”と
して示されている如く、コサイン係数 -cos(2π(32/12
8)) 〜-cos(2π( 1/128)) 及び -cos(2π( 0/128)) 〜
-cos(2π(63/128)) を夫々あらわすものとされ、これら
の係数データは、コサイン／サインＲＯＭ部５９におけ
るアドレスＡ₀〜Ａ₉₅に夫々格納される。

【００４８】これらの９６個の係数データが夫々あらわ
すコサイン係数 -cos(2π(32/128)) 〜-cos(2π( 1/12
8)) 及び -cos(2π( 0/128)) 〜-cos(2π(63/128))
は、 cosθ＝ sin(π/2−θ）という関係に従えば、そ
のうちの-cos(2π(32/128)) 〜-cos(2π( 1/128)) 及び
-cos(2π( 0/128)) 〜-cos(2π(32/128)) の合計64個
が、夫々、サイン係数 -sin(2π( 0/128)) 〜-sin(2π
(64/128)) に相当することになる。即ち、コサイン係数
-cos(2π(32/128)) 〜-cos(2π( 1/128)) 及び-cos(2
π( 0/128)) 〜-cos(2π(63/128)) のうちの -cos(2π
(32/128)) 〜-cos(2π( 1/128)) 及び -cos(2π( 0/12
8)) 〜-cos(2π(32/128)) を夫々あらわす６４個の係数
データは、サイン係数 -sin(2π( 0/128)) 〜-sin(2π
(64/128)) を夫々あらわす係数データでもあることにな
る。

【００４９】従って、コサイン／サインＲＯＭ部５９に
おけるアドレスＡ₃₂〜Ａ₉₅に夫々格納された６４個の係
数データが、図３において一点鎖線枠ＫＣに囲まれて示
される如くの、数２に示される６４個の回転因子の実数
部を成す６４個のコサイン係数 -cos(2π( 0/128)) 〜
-cos(2π(63/128)) をあらわすとともに、コサイン／サ
インＲＯＭ部５９におけるアドレスＡ₀〜Ａ₆₃に夫々格
納された６４個の係数データが、図３において一点鎖線
枠ＫＳに囲まれて示される如くの、数２に示される６４
個の回転因子の虚数部を成す６４個のサイン係数 -sin
(2π( 0/128))〜-sin(2π(63/128)) をあらわすことに
なる。

【００５０】そして、コサイン／サインＲＯＭ部５９に
おいて、各コサイン係数をあらわす係数データが格納さ
れたアドレスと、そのコサイン係数と共に回転因子を形
成することになるサイン係数をあらわす係数データが格
納されたアドレスとの間には、一定のアドレスオフセッ
トが存在する。例えば、コサイン係数 -cos(2π( 0/12
8)) をあらわす係数データは、アドレスＡ₃₂に格納され
ており、このコサイン係数 -cos(2π( 0/128)) と共に
回転因子を形成するサイン係数 -sin(2π( 0/128)) を
あらわす係数データは、アドレスＡ₀に格納されてい
て、両者の間には、アドレスＡ₃₂とアドレスＡ₀との
差、即ち、３２アドレス分のアドレスオフセットが存在
する。同様に、他の回転因子を形成することになるコサ
イン係数とサイン係数とを夫々あらわす係数データが格
納された一対のアドレスの間にも、３２アドレス分のア
ドレスオフセットが存在する。

【００５１】このようなもとで、数２に示される６４個
の回転因子の実数部を成す６４個のコサイン係数 -cos
(2π( 0/128)) 〜-cos(2π(63/128)) を夫々あらわす６
４個の係数データが、コサイン係数データＤＣＯＳとし
て、コサイン／サインＲＯＭ部５９におけるアドレスＡ
₃₂〜Ａ₉₅から読み出されてＦＦＴ演算部５５に供給さ
れ、また、数２に示される６４個の回転因子の虚数部を
成す６４個のサイン係数-sin(2π( 0/128)) 〜-sin(2π
(63/128)) を夫々あらわす６４個の係数データが、サイ
ン係数データＤＳＩＮとして、コサイン／サインＲＯＭ
部５９におけるアドレスＡ₀〜Ａ₆₃から読み出されてＦ
ＦＴ演算部５５に供給される。それにより、ＦＦＴ演算
部５５においては、これらのコサイン係数データＤＣＯ
Ｓ及びサイン係数データＤＳＩＮに基づいて、数２に示
される６４個の回転因子が得られる。

【００５２】コサイン／サインＲＯＭ部５９からのコサ
イン係数データＤＣＯＳ及びサイン係数データＤＳＩＮ
の読出しは、アドレス発生部６０から送出されてコサイ
ン／サインＲＯＭ部５９に供給されるコサイン係数用ア
ドレスデータＤＡＣ及びサイン係数用アドレスデータＤ
ＡＳに従って行われる。アドレス発生部６０は、動作制
御部６２からの動作制御信号ＣＢに応じて作動し、コサ
イン／サインＲＯＭ部５９におけるコサイン係数データ
ＤＣＯＳが格納されたアドレスＡ₃₂〜Ａ₉₅を指定するコ
サイン係数用アドレスデータＤＡＣと、コサイン／サイ
ンＲＯＭ部５９におけるサイン係数データＤＳＩＮが格
納されたアドレスＡ₀〜Ａ₆₃を指定するサイン係数用ア
ドレスデータＤＡＳとを発生して、コサイン／サインＲ
ＯＭ部５９に供給する。

【００５３】斯かる際において、動作制御信号ＣＡ，Ｃ
Ｂ及びＣＣを送出してアドレス発生部５６，５８及び６
０の動作制御を行う動作制御部６２は、プログラム格納
メモリ部６１から供給されるプログラムデータＤＰＲが
あらわす動作プログラムに従って作動する。プログラム
格納メモリ部６１から動作制御部６２へのプログラムデ
ータＤＰＲの供給は、動作制御部６２からプログラム格
納メモリ部６１に供給されるメモリ制御信号ＣＭに応じ
て行われる。

【００５４】コサイン／サインＲＯＭ部５９にコサイン
係数用アドレスデータＤＡＣ及びサイン係数用アドレス
データＤＡＳを供給するアドレス発生部６０は、具体的
には、例えば、図１に示される如くに構成される。図１
に示されるアドレス発生部６０の具体構成例は、加算デ
ータ供給部７１，カウンタ部７２，オフセットデータ供
給部７３，加算部７４，オフセット出力レジスタ部７５
及びデータ選択部７６を含んで構成され、データ選択部
７６の出力端に接続された出力端子７７に、コサイン／
サインＲＯＭ部５９に供給されるコサイン係数用アドレ
スデータＤＡＣ及びサイン係数用アドレスデータＤＡＳ
が選択的に導出される。

【００５５】加算データ供給部７１は、例えば、“１”
をあらわすものとされる加算データＤＡＡをカウンタ部
７２に供給する。カウンタ部７２は、加算部７８及び出
力レジスタ部７９を含んで構成されている。そして、加
算部７８には、加算データ供給部７１からの加算データ
ＤＡＡと出力レジスタ部７９から得られる出力データＤ
ＲＯとが供給され、加算部７８から、出力データＤＲＯ
に加算データＤＡＡが加算されて得られる加算出力デー
タＤＲＡが得られる。

【００５６】出力レジスタ部７９には、端子８０を通じ
てクリアーパルス信号Ｐｃが供給されており、出力レジ
スタ部７９は、クリアーパルス信号Ｐｃに応じたクリア
ー状態がとられた後、加算部７８からの加算出力データ
ＤＲＡを順次保持して出力データＤＲＯを形成し、その
出力データＤＲＯをカウンタ部７２から得られるカウン
タ出力データとして導出する。

【００５７】加算部７８にあっては、出力レジスタ部７
９から新たな出力データＤＲＯが得られる毎に、その新
たな出力データＤＲＯに加算データ供給部７１からの
“１”をあらわす加算データＤＡＡが加算されて、加算
出力データＤＲＡが形成され、その“１”づつ増大して
いく加算出力データＤＲＡが出力レジスタ部７９に供給
される。それにより、出力レジスタ部７９から得られる
出力データＤＲＯは、順次“１”づつ増大していくもの
とされ、それがカウンタ部７２から得られるカウンタ出
力データとして、加算部７４及びデータ選択部７６に供
給される。

【００５８】加算部７４には、オフセットデータ供給部
７３からのオフセットデータＤＦＦも供給される。オフ
セットデータＤＦＦは、コサイン／サインＲＯＭ部５９
において、各回転因子を形成することになるコサイン係
数とサイン係数とを夫々あらわす係数データが格納され
た一対のアドレスの間に存在するアドレスオフセットを
あらわすデータ、即ち、３２アドレス分のアドレスオフ
セットに対応する“−３２”をあらわすデータとされ
る。

【００５９】そして、加算部７４にあっては、カウンタ
部７２における出力レジスタ部７９よりの出力データＤ
ＲＯに、オフセットデータ供給部７３からの“−３２”
をあらわすオフセットデータＤＦＦが加算されて、加算
出力データＤＲＦが形成される。オフセットデータＤＦ
Ｆは“−３２”をあらわすので、実質的には、加算部７
４において、カウンタ部７２における出力レジスタ部７
９よりの出力データＤＲＯから“３２”が減じられる減
算が行われることになり、加算部７４から得られる加算
出力データＤＲＦは、出力レジスタ部７９よりの出力デ
ータＤＲＯから“３２”が減じられて形成されるデータ
とされる。

【００６０】このようにして加算部７４から得られる加
算出力データＤＲＦはオフセット出力レジスタ部７５に
供給される。オフセット出力レジスタ部７５は、加算部
７４からの加算出力データＤＲＦを順次保持してオフセ
ット出力データＤＯＦを形成し、そのオフセット出力デ
ータＤＯＦをデータ選択部７６に供給する。

【００６１】データ選択部７６は、端子８１を通じて供
給される動作制御部６２からの動作制御信号ＣＢに応じ
て動作し、カウンタ部７２における出力レジスタ部７９
よりの出力データＤＲＯを、コサイン係数用アドレスデ
ータＤＡＣとして取り出す状態と、オフセット出力レジ
スタ部７５よりのオフセット出力データＤＯＦを、サイ
ン係数用アドレスデータＤＡＳとして取り出す状態とを
選択的にとり、取り出したコサイン係数用アドレスデー
タＤＡＣ及びサイン係数用アドレスデータＤＡＳを出力
端子７７に導出する。

【００６２】上述の図１に示される例にあっては、オフ
セットデータ供給部７３から“−３２”をあらわすオフ
セットデータＤＦＦが送出されて加算部７４に供給され
るもとで、データ選択部７６が、動作制御部６２からの
動作制御信号ＣＢに応じて、カウンタ部７２における出
力レジスタ部７９よりの出力データＤＲＯを、コサイン
係数用アドレスデータＤＡＣとして取り出す状態と、オ
フセット出力レジスタ部７５よりのオフセット出力デー
タＤＯＦを、サイン係数用アドレスデータＤＡＳとして
取り出す状態とを選択的にとるものとされている。しか
しながら、図１に示される例は、斯かるものに限られる
ものではなく、オフセットデータ供給部７３から“３
２”をあらわすオフセットデータＤＦＦが送出され、加
算部７４において、カウンタ部７２における出力レジス
タ部７９よりの出力データＤＲＯに、オフセットデータ
供給部７３からの“３２”をあらわすオフセットデータ
ＤＦＦが加算されて、加算出力データＤＲＦが形成され
るもとで、データ選択部７６が、カウンタ部７２におけ
る出力レジスタ部７９よりの出力データＤＲＯを、サイ
ン係数用アドレスデータＤＡＳとして取り出す状態と、
オフセット出力レジスタ部７５よりのオフセット出力デ
ータＤＯＦを、コサイン係数用アドレスデータＤＡＣと
して取り出す状態とを選択的にとるものとされてもよ
い。

【００６３】図４は、コサイン／サインＲＯＭ部５９に
コサイン係数用アドレスデータＤＡＣ及びサイン係数用
アドレスデータＤＡＳを供給するアドレス発生部６０に
ついての他の具体構成例を示す。この図４に示されるア
ドレス発生部６０の具体構成例は、図１に示される例に
用いられているものと同様の、加算データＤＡＡを送出
する加算データ供給部７１及びオフセットデータＤＦＦ
を送出するオフセットデータ供給部７３，データ選択供
給部８５，カウンタ部８６，オフセット出力レジスタ部
８７及びデータ選択部８８を含んで構成され、データ選
択部８８の出力端に接続された出力端子８９に、コサイ
ン／サインＲＯＭ部５９に供給されるコサイン係数用ア
ドレスデータＤＡＣ及びサイン係数用アドレスデータＤ
ＡＳが選択的に導出される。

【００６４】加算データ供給部７１は、“１”をあらわ
すものとされる加算データＤＡＡをデータ選択供給部８
５に供給し、また、オフセットデータ供給部７３は、
“−３２”をあらわすオフセットデータＤＦＦをデータ
選択供給部８５に供給する。データ選択供給部８５は、
端子９０を通じて供給される動作制御部６２からの動作
制御信号ＣＢに応じて動作し、加算データ供給部７１か
らの加算データＤＡＡとオフセットデータ供給部７３か
らのオフセットデータＤＦＦとを、選択的にカウンタ部
８６における加算部９１に供給する。

【００６５】カウンタ部８６にあっては、加算部９１に
出力レジスタ部９２よりの出力データＤＲＯも供給され
る。そして、加算部９１にあっては、データ選択供給部
８５を通じて加算データ供給部７１からの加算データＤ
ＡＡが供給されるとき、出力レジスタ部９２よりの出力
データＤＲＯに“１”をあらわす加算データＤＡＡが加
算されて、加算出力データＤＲＡが得られ、また、デー
タ選択供給部８５を通じてオフセットデータ供給部７３
からのオフセットデータＤＦＦが供給されるとき、出力
レジスタ部９２よりの出力データＤＲＯに“−３２”を
あらわすオフセットデータＤＦＦが加算されて（出力レ
ジスタ部９２よりの出力データＤＲＯから“３２”を減
じる減算が行われて）、加算出力データＤＲＦが得られ
る。そして加算部９１から得られる加算出力データＤＲ
Ａ及び加算出力データＤＲＦは、データ選択供給部９３
に供給される。

【００６６】データ選択供給部９３は、端子９０を通じ
て供給される動作制御部６２からの動作制御信号ＣＢに
応じて動作して、加算部９１から加算出力データＤＲＡ
が得られるとき、その加算出力データＤＲＡを出力レジ
スタ部９２に供給し、また、加算部９１から加算出力デ
ータＤＲＦが得られるとき、その加算出力データＤＲＦ
をオフセット出力レジスタ部８７に供給する。

【００６７】出力レジスタ部９２には、端子９４を通じ
てクリアーパルス信号Ｐｃが供給されており、出力レジ
スタ部９２は、クリアーパルス信号Ｐｃに応じたクリア
ー状態がとられた後、データ選択供給部９３を通じて供
給される加算部９１からの加算出力データＤＲＡを順次
保持して出力データＤＲＯを形成し、その出力データＤ
ＲＯを加算部９１に供給するとともに、カウンタ部８６
から得られるカウンタ出力データとして導出する。ま
た、オフセット出力レジスタ部８７は、データ選択供給
部９３を通じて供給される加算部９１からの加算出力デ
ータＤＲＦを順次保持してオフセット出力データＤＯＦ
を形成する。

【００６８】カウンタ部８６における出力レジスタ部９
２から得られる出力データＤＲＯ、及び、オフセット出
力レジスタ部８７から得られるオフセット出力データＤ
ＯＦは、データ選択部８８に供給される。データ選択部
８８は、端子９０を通じて供給される動作制御部６２か
らの動作制御信号ＣＢに応じて動作して、加算データ供
給部７１からの加算データＤＡＡがカウンタ部８６にお
ける加算部９１に供給され、カウンタ部８６において、
加算部９１から加算出力データＤＲＡが得られ、その加
算出力データＤＲＡが出力レジスタ部９２に供給される
とき、出力レジスタ部９２から得られる出力データＤＲ
Ｏを、コサイン係数用アドレスデータＤＡＣとして取り
出す状態と、オフセットデータ供給部７３からのオフセ
ットデータＤＦＦがカウンタ部８６における加算部９１
に供給され、カウンタ部８６において、加算部９１から
加算出力データＤＲＦが得られ、その加算出力データＤ
ＲＦがオフセット出力レジスタ部８７に供給されると
き、オフセット出力レジスタ部８７から得られるオフセ
ット出力データＤＯＦを、サイン係数用アドレスデータ
ＤＡＳとして取り出す状態とを選択的にとり、取り出し
たコサイン係数用アドレスデータＤＡＣ及びサイン係数
用アドレスデータＤＡＳを出力端子８９に導出する。

【００６９】上述の図４に示される例にあっても、オフ
セットデータ供給部７３から“−３２”をあらわすオフ
セットデータＤＦＦが送出され、データ選択供給部８５
を通じて加算部９１に供給されるもとで、データ選択部
８８が、動作制御部６２からの動作制御信号ＣＢに応じ
て、カウンタ部８６における出力レジスタ部９２よりの
出力データＤＲＯを、コサイン係数用アドレスデータＤ
ＡＣとして取り出す状態と、オフセット出力レジスタ部
８７よりのオフセット出力データＤＯＦを、サイン係数
用アドレスデータＤＡＳとして取り出す状態とを選択的
にとるものとされている。しかしながら、図４に示され
る例は、斯かるものに限られるものではなく、オフセッ
トデータ供給部７３から“３２”をあらわすオフセット
データＤＦＦが送出されて、データ選択供給部８５を通
じて加算部９１に供給され、加算部９１において、カウ
ンタ部８６における出力レジスタ部９２よりの出力デー
タＤＲＯに、オフセットデータ供給部７３からの“３
２”をあらわすオフセットデータＤＦＦが加算されて、
加算出力データＤＲＦが形成されるもとで、データ選択
部８８が、カウンタ部８６における出力レジスタ部９２
よりの出力データＤＲＯを、サイン係数用アドレスデー
タＤＡＳとして取り出す状態と、オフセット出力レジス
タ部８７よりのオフセット出力データＤＯＦを、コサイ
ン係数用アドレスデータＤＡＣとして取り出す状態とを
選択的にとるものとされてもよい。

【００７０】

【発明の効果】以上の説明から明らかな如く、本願の特
許請求の範囲における請求項１から請求項５までのいず
れかに記載された発明に係るディジタル演算処理回路に
よれば、データ信号の書込み及び読出しがなされる第１
のメモリ手段についてのアドレス制御のためのアドレス
データを発生する第１のアドレス発生部が設けられたも
とで、演算部に複素係数を形成するコサイン係数及びサ
イン係数を夫々あらわすデータとして供給される係数デ
ータが格納された第２のメモリ手段についてのアドレス
データを発生する第２のアドレス発生部が、第２のメモ
リ手段から係数データをコサイン係数もしくはサイン係
数をあらわすデータとして読み出すためのコサイン係数
もしくはサイン係数用アドレスデータと、そのコサイン
係数もしくはサイン係数用アドレスデータがあらわすア
ドレスに対して予め設定されたアドレスオフセットを有
したアドレスをあらわす、第２のメモリ手段から係数デ
ータをサイン係数もしくはコサイン係数をあらわすデー
タとして読み出すためのサイン係数もしくはコサイン係
数用アドレスデータとを、選択的に送出するものとされ
る。従って、第２のメモリ手段からコサイン係数をあら
わす係数データ及びサイン係数をあらわす係数データを
読み出すための、第２のメモリ手段のアドレス制御に要
されるコサイン係数用アドレスデータ及びサイン係数用
アドレスデータを発生する第２のアドレス発生部を、比
較的簡単な構成のもとに、改善された動作効率をもって
機能するものとなすことができる。

【００７１】特に、本願の特許請求の範囲における請求
項２に記載されたディジタル演算処理回路によれば、演
算部に複素係数を形成するコサイン係数及びサイン係数
を夫々あらわすデータとして供給される係数データが格
納された第２のメモリ手段が、読出専用メモリ装置によ
って形成されるので、第２のメモリ手段からのサイン係
数をあらわす係数データの読出し、及び、コサイン係数
をあらわす係数データの読出しが、常時、極めて容易か
つ確実に行われることになる。

【図面の簡単な説明】

【図１】本願の特許請求の範囲における請求項１から
請求項４までのいずれかに記載された発明に係るディジ
タル演算処理回路の一例に備えられるアドレス発生部の
具体構成例を示すブロック構成図である。

【図２】本願の特許請求の範囲における請求項１から
請求項５までのいずれかに記載された発明に係るディジ
タル演算処理回路の一例を示すブロック構成図である。

【図３】図２に示されるディジタル演算処理回路の一
例に備えられるコサイン／サインＲＯＭ部の説明に供さ
れるデータ格納状態図である。

【図４】本願の特許請求の範囲における請求項５に記
載された発明に係るディジタル演算処理回路の一例に備
えられるアドレス発生部の具体構成例を示すブロック構
成図である。

【図５】図２に示される本願の特許請求の範囲におけ
る請求項１から請求項５までのいずれかに記載された発
明に係るディジタル演算処理回路の一例が適用されるデ
ィジタル音声放送信号受信機の一例を示すブロック構成
図である。

【図６】ＦＦＴ演算処理に用いられるバタフライ演算
部の説明に供される回路接続図である。

【符号の説明】

２１・・・アンテナ，２２・・・選局受信部，２３・・
・Ａ／Ｄ変換部，２４・・・直交復調部，２５・・・Ｆ
ＦＴ差動復調部，２６・・・ビタビ復号部，２７，３０
・・・プログラム選択部，２８・・・タイム・ディイン
ターリーブ部，３１・・・高能率復号化部，３２・・・
Ｄ／Ａ変換部，３３・・・復合化部，４０・・・制御ユ
ニット，４１・・・入力操作部，５３，５４・・・入力
バッファメモリ部，５５・・・ＦＦＴ演算部，５６，５
８，６０・・・アドレス発生部，５７・・・ＲＡＭ部，
５９・・・コサイン／サインＲＯＭ部，６１・・・プロ
グラム格納メモリ部，６２・・・動作制御部，７１・・
・加算データ供給部，７２，８６・・・カウンタ部，７
３・・・オフセットデータ供給部，７４，７８，９１・
・・加算部，７５，８７・・・オフセット出力レジスタ
部，７６，８８・・・データ選択部，７９，９２・・・
出力レジスタ部，８５，９３・・・データ選択供給部

Claims

【特許請求の範囲】

【請求項１】データ信号の書込み及び読出しがなされる
第１のメモリ手段と、該第１のメモリ手段についてのアドレス制御のためのア
ドレスデータを発生する第１のアドレス発生部と、上記第１のメモリ手段から読み出されたデータ信号に、
複素係数を用いたバタフライ演算処理を含んだディジタ
ル演算を施し、該ディジタル演算により得られる演算出
力データ信号を、上記第１のメモリ手段に書き込まれる
ものとなす演算部と、該演算部に上記複素係数を形成するコサイン係数及びサ
イン係数を夫々あらわすデータとして供給される係数デ
ータが格納された第２のメモリ手段と、該第２のメモリ手段から、上記係数データを上記コサイ
ン係数をあらわすデータあるいは上記サイン係数をあら
わすデータとして読み出すにあたって必要とされる、上
記第２のメモリ手段についてのアドレスデータを発生す
る第２のアドレス発生部と、上記第１のアドレス発生部及び第２のアドレス発生部に
対する動作制御を行う動作制御部と、を備え、上記第２のアドレス発生部が、上記第２のメモリ手段か
ら上記係数データを上記コサイン係数もしくはサイン係
数をあらわすデータとして読み出すためのコサイン係数
もしくはサイン係数用アドレスデータと、該コサイン係
数もしくはサイン係数用アドレスデータがあらわすアド
レスに対して予め設定されたアドレスオフセットを有し
たアドレスをあらわす、上記第２のメモリ手段から上記
係数データを上記サイン係数もしくはコサイン係数をあ
らわすデータとして読み出すためのサイン係数もしくは
コサイン係数用アドレスデータとを、選択的に送出する
ことを特徴とするディジタル演算処理回路。
【請求項２】第２のメモリ手段が、読出専用メモリ装置
によって形成されることを特徴とする請求項１記載のデ
ィジタル演算処理回路。
【請求項３】第２のアドレス発生部が、カウンタ部と、
該カウンタ部から得られるカウンタ出力データと予め設
定されたアドレスオフセットをあらわすオフセットデー
タとの加算を行う加算部と、加算部から得られる加算出
力データを保持するオフセット出力レジスタ部と、上記
カウンタ部から得られるカウンタ出力データをコサイン
係数もしくはサイン係数用アドレスデータとして取り出
すとともに、上記オフセット出力レジスタ部により保持
された加算出力データをサイン係数もしくはコサイン係
数用アドレスデータとして取り出すデータ選択部とを備
えて構成されることを特徴とする請求項１または２記載
のディジタル演算処理回路。
【請求項４】カウンタ部が、加算部とカウンタ出力デー
タを保持する出力レジスタ部とから成り、上記加算部
に、上記出力レジスタ部により保持されたカウンタ出力
データと加算データとが供給されることを特徴とする請
求項３記載のディジタル演算処理回路。
【請求項５】第２のアドレス発生部が、加算部，出力レ
ジスタ部及び上記加算部から得られる加算出力データを
上記出力レジスタ部に供給する状態を選択的にとる第１
のデータ選択供給部を含んで成り、上記出力レジスタ部
により保持された出力データが上記加算部に供給される
カウンタ部と、上記第１のデータ選択供給部により上記
加算部から得られる加算出力データが上記出力レジスタ
部に供給されるとき、上記加算部に予め設定された加算
値をあらわす加算データを供給するとともに、他のと
き、上記加算部に予め設定されたアドレスオフセットを
あらわすオフセットデータを供給する第２のデータ選択
供給部と、該第２のデータ選択供給部により上記オフセ
ットデータが上記加算部に供給されるとき、上記カウン
タ部における第１のデータ選択供給部を通じて選択的に
供給される上記加算部から得られる加算出力データを保
持するオフセット出力レジスタ部と、上記カウンタ部に
おける出力レジスタ部により保持された出力データをコ
サイン係数もしくはサイン係数用アドレスデータとして
取り出すとともに、上記オフセット出力レジスタ部によ
り保持された加算出力データをサイン係数もしくはコサ
イン係数用アドレスデータとして取り出すデータ選択部
と、を備えて構成されることを特徴とする請求項１また
は２記載のディジタル演算処理回路。