JP2942236B1 - Ｏｆｄｍ変調回路 - Google Patents
Ｏｆｄｍ変調回路Info
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- JP2942236B1 JP2942236B1 JP10086644A JP8664498A JP2942236B1 JP 2942236 B1 JP2942236 B1 JP 2942236B1 JP 10086644 A JP10086644 A JP 10086644A JP 8664498 A JP8664498 A JP 8664498A JP 2942236 B1 JP2942236 B1 JP 2942236B1
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Abstract
【要約】
【課題】 ガードインターバル付加のためのバッファメ
モリを除去し、回路規模の削減を実現したＯＦＤＭ変調
回路を提供する。 【解決手段】 入力信号系列１を入力バッファメモリ３
に取り込み、高速に読み出してセレクタ４を介してバタ
フライ演算回路５でバタフライ演算させ、作業用バッフ
ァメモリ６及びセレクタ４を介してその演算を繰り返
し、最終演算結果を出力バッファメモリ７に格納する。
その読み出し時に読み出しアドレスをガードインターバ
ル長に依存して制御することで、ガードインターバルが
付加されたＯＦＤＭ変調信号を生成出力する。
モリを除去し、回路規模の削減を実現したＯＦＤＭ変調
回路を提供する。 【解決手段】 入力信号系列１を入力バッファメモリ３
に取り込み、高速に読み出してセレクタ４を介してバタ
フライ演算回路５でバタフライ演算させ、作業用バッフ
ァメモリ６及びセレクタ４を介してその演算を繰り返
し、最終演算結果を出力バッファメモリ７に格納する。
その読み出し時に読み出しアドレスをガードインターバ
ル長に依存して制御することで、ガードインターバルが
付加されたＯＦＤＭ変調信号を生成出力する。
Description
【０００１】
【発明の属する技術分野】本発明はＯＦＤＭ変調信号を
生成するにあたり、回路規模を削減してガードインター
バルを付加できるＯＦＤＭ変調回路に関する。
生成するにあたり、回路規模を削減してガードインター
バルを付加できるＯＦＤＭ変調回路に関する。
【０００２】
【従来の技術】地上波を用いたデジタル放送の伝送方式
として、ＯＦＤＭ変調方式（直交周波数分割多重方式）
が注目されている。このＯＦＤＭ変調方式を用いたサー
ビスとして、欧州においてはEureka 147 DAB方式を用い
たラジオサ放送ービスが既に開始されている。また、テ
レビジョン放送サービスに関しても、欧州においてはＤ
ＴＶ−Ｔ方式が開発されており、またわが国においては
電気通信技術審議会にてセグメント化されたＯＦＤＭ方
式を地上波デジタル放送方式の暫定方式の原案としてい
る。
として、ＯＦＤＭ変調方式（直交周波数分割多重方式）
が注目されている。このＯＦＤＭ変調方式を用いたサー
ビスとして、欧州においてはEureka 147 DAB方式を用い
たラジオサ放送ービスが既に開始されている。また、テ
レビジョン放送サービスに関しても、欧州においてはＤ
ＴＶ−Ｔ方式が開発されており、またわが国においては
電気通信技術審議会にてセグメント化されたＯＦＤＭ方
式を地上波デジタル放送方式の暫定方式の原案としてい
る。
【０００３】ところで、地上波伝送では、一般にマルチ
パスが存在することから、受信信号の周波数特性に歪み
を受けることになり、如何にこのマルチパスの影響を除
去するかが大きな課題となる。ＯＦＤＭ方式では、ガー
ドインターバルと称する信号のレプリカを付加した送信
信号を作り、このガードインターバルより短いマルチパ
スに関しては、受信側で適切な信号処理を施すことによ
ってマルチパスの影響を除去することが可能であるとい
われている。
パスが存在することから、受信信号の周波数特性に歪み
を受けることになり、如何にこのマルチパスの影響を除
去するかが大きな課題となる。ＯＦＤＭ方式では、ガー
ドインターバルと称する信号のレプリカを付加した送信
信号を作り、このガードインターバルより短いマルチパ
スに関しては、受信側で適切な信号処理を施すことによ
ってマルチパスの影響を除去することが可能であるとい
われている。
【０００４】ガードインターバルはＩＦＦＴ（高速逆フ
−リエ変換）した結果の後ろの部分を信号の前に付加さ
れる。このため、ＩＦＦＴ処理後、いったんメモリに全
ＩＦＦＴ計算結果を蓄積し、その後ガードインターバル
を付加するようこのバッファメモリからＩＦＦＴ計算結
果を読み出すようにしている。
−リエ変換）した結果の後ろの部分を信号の前に付加さ
れる。このため、ＩＦＦＴ処理後、いったんメモリに全
ＩＦＦＴ計算結果を蓄積し、その後ガードインターバル
を付加するようこのバッファメモリからＩＦＦＴ計算結
果を読み出すようにしている。
【０００５】図４に従来のＯＦＤＭ変調回路の構成例を
示す。図４において、１は入力信号系列、３００はＩＦ
ＦＴ回路、４００はガードインターバル付加回路、９は
出力ＯＦＤＭ信号である。ここでガードインターバル付
加回路４００は、セレクタ（ＳＥＬ）４５０、バッファ
メモリ（Ｂｕｆｆ）４６０，４６１、マルチプレクサ
（ＭＵＸ）４７０で構成されており、ＩＦＦＴ回路３０
０からのＩＦＦＴ出力結果をセレクタ４５０を介してバ
ッファメモリ４６０，４６１に供給して書き込み、一方
バッファメモリ４６０，４６１に書き込まれている内容
をマルチプレクサ４７０にてガードインターバルを付加
して読み出すことによってＯＦＤＭ信号出力９を得てい
る。二つのバッファメモリ４６０，４６１は、トグル動
作するセレクタ４５０とマルチプレクサ４７０によって
トグルバッファとして動作している。
示す。図４において、１は入力信号系列、３００はＩＦ
ＦＴ回路、４００はガードインターバル付加回路、９は
出力ＯＦＤＭ信号である。ここでガードインターバル付
加回路４００は、セレクタ（ＳＥＬ）４５０、バッファ
メモリ（Ｂｕｆｆ）４６０，４６１、マルチプレクサ
（ＭＵＸ）４７０で構成されており、ＩＦＦＴ回路３０
０からのＩＦＦＴ出力結果をセレクタ４５０を介してバ
ッファメモリ４６０，４６１に供給して書き込み、一方
バッファメモリ４６０，４６１に書き込まれている内容
をマルチプレクサ４７０にてガードインターバルを付加
して読み出すことによってＯＦＤＭ信号出力９を得てい
る。二つのバッファメモリ４６０，４６１は、トグル動
作するセレクタ４５０とマルチプレクサ４７０によって
トグルバッファとして動作している。
【０００６】このようなことから、変調回路側では、ガ
ードインターバル信号を作るために、ＩＦＦＴ計算結果
を格納するためのバッファとしてのメモリを要するた
め、回路規模が大きくなるという欠点があった。
ードインターバル信号を作るために、ＩＦＦＴ計算結果
を格納するためのバッファとしてのメモリを要するた
め、回路規模が大きくなるという欠点があった。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来のＯＦＤＭ変調回路では、ガードインターバル信号を
作るために、ＩＦＦＴ計算結果を格納するためのバッフ
ァとしてのメモリを要するため、回路規模が大きくなる
という欠点があった。
来のＯＦＤＭ変調回路では、ガードインターバル信号を
作るために、ＩＦＦＴ計算結果を格納するためのバッフ
ァとしてのメモリを要するため、回路規模が大きくなる
という欠点があった。
【０００８】そこで、本発明は従来の欠点であった、ガ
ードインターバル付加のためのバッファメモリを除去
し、回路規模の削減を実現したＯＦＤＭ変調回路を提供
することを目的とする。
ードインターバル付加のためのバッファメモリを除去
し、回路規模の削減を実現したＯＦＤＭ変調回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は以下のような特徴的構成を有する。
めに、本発明は以下のような特徴的構成を有する。
【００１０】（１）入力信号系列を取り込む入力バッフ
ァメモリと、与えられた信号系列についてバタフライ演
算を行うバタフライ演算回路と、このバタフライ演算回
路の演算結果を一時保持する作業用バッファメモリと、
前記入力バッファメモリと作業用バッファメモリの各出
力を選択的に前記バタフライ演算回路に導出するセレク
タと、前記バタフライ演算回路の最終演算結果を保持す
る出力バッファメモリと、前記入力バッファメモリ、作
業用バッファメモリ及び出力バッファメモリの書き込み
・読み出し制御、セレクタの切り換え制御を行う制御回
路からなるＩＦＦＴ回路を用い、前記制御回路は、前記
バタフライ演算回路の最終演算結果を順次前記出力バッ
ファメモリに書き込ませ、全てのバタフライ演算最終結
果が前記出力バッファメモリに書き込まれた後に、予め
設定したガードインターバル長に依存して読み出しアド
レスを制御して前記出力バッファメモリの内容を出力す
ることでガードインターバルが付加されたＯＦＤＭ変調
信号を生成する。
ァメモリと、与えられた信号系列についてバタフライ演
算を行うバタフライ演算回路と、このバタフライ演算回
路の演算結果を一時保持する作業用バッファメモリと、
前記入力バッファメモリと作業用バッファメモリの各出
力を選択的に前記バタフライ演算回路に導出するセレク
タと、前記バタフライ演算回路の最終演算結果を保持す
る出力バッファメモリと、前記入力バッファメモリ、作
業用バッファメモリ及び出力バッファメモリの書き込み
・読み出し制御、セレクタの切り換え制御を行う制御回
路からなるＩＦＦＴ回路を用い、前記制御回路は、前記
バタフライ演算回路の最終演算結果を順次前記出力バッ
ファメモリに書き込ませ、全てのバタフライ演算最終結
果が前記出力バッファメモリに書き込まれた後に、予め
設定したガードインターバル長に依存して読み出しアド
レスを制御して前記出力バッファメモリの内容を出力す
ることでガードインターバルが付加されたＯＦＤＭ変調
信号を生成する。
【００１１】（２）（１）のＩＦＦＴ回路において、前
記制御回路は、前記バタフライ演算回路の最終演算結果
をビット逆順に順次前記出力バッファメモリに書き込ま
せ、全てのバタフライ演算最終結果が前記出力バッファ
メモリに書き込まれた後に、予め設定したガードインタ
ーバル長に依存して読み出しアドレスを制御して前記出
力バッファメモリの内容を出力することでガードインタ
ーバルが付加されたＯＦＤＭ変調信号を生成する。
記制御回路は、前記バタフライ演算回路の最終演算結果
をビット逆順に順次前記出力バッファメモリに書き込ま
せ、全てのバタフライ演算最終結果が前記出力バッファ
メモリに書き込まれた後に、予め設定したガードインタ
ーバル長に依存して読み出しアドレスを制御して前記出
力バッファメモリの内容を出力することでガードインタ
ーバルが付加されたＯＦＤＭ変調信号を生成する。
【００１２】（３）（１）のＩＦＦＴ回路において、前
記制御回路は、前記バタフライ演算回路の最終演算結果
を順次前記出力バッファメモリに書き込ませ、全てのバ
タフライ演算最終結果が前記出力バッファメモリに書き
込まれた後に、予め設定したガードインターバル長に依
存してビット逆順の読み出しアドレスを制御して出力バ
ッファメモリの内容を出力することでガードインターバ
ルが付加されたＯＦＤＭ変調信号を生成する。
記制御回路は、前記バタフライ演算回路の最終演算結果
を順次前記出力バッファメモリに書き込ませ、全てのバ
タフライ演算最終結果が前記出力バッファメモリに書き
込まれた後に、予め設定したガードインターバル長に依
存してビット逆順の読み出しアドレスを制御して出力バ
ッファメモリの内容を出力することでガードインターバ
ルが付加されたＯＦＤＭ変調信号を生成する。
【００１３】（４）複数の遅延線とバタフライ演算回路
からなる複数のバタフライ演算モジュールを直列に接続
し、最終段にトグル動作する出力バッファ回路を設けて
パイプライン型で構成してなるＩＦＦＴ回路を用い、最
終段のバタフライ演算モジュールの演算結果を前記出力
バッファ回路にビット逆順で供給し、この出力バッファ
回路に対し、予め設定したガードインターバル長に依存
して読み出しアドレスを制御することで、前記出力バッ
ファ回路からガードインターバルが付加されたＯＦＤＭ
変調信号が出力されるようにする。
からなる複数のバタフライ演算モジュールを直列に接続
し、最終段にトグル動作する出力バッファ回路を設けて
パイプライン型で構成してなるＩＦＦＴ回路を用い、最
終段のバタフライ演算モジュールの演算結果を前記出力
バッファ回路にビット逆順で供給し、この出力バッファ
回路に対し、予め設定したガードインターバル長に依存
して読み出しアドレスを制御することで、前記出力バッ
ファ回路からガードインターバルが付加されたＯＦＤＭ
変調信号が出力されるようにする。
【００１４】（５）（４）のＩＦＦＴ回路において、最
終段のバタフライ演算結果を順次前記出力バッファ回路
に供給し、前記出力バッファ回路では予め設定したガー
ドインターバル長に依存し、ビット逆順の読み出しアド
レスを制御することで、前記出力バッファ回路からガー
ドインターバルが付加されたＯＦＤＭ（直交周波数分割
多重）変調信号が出力されるようにする。
終段のバタフライ演算結果を順次前記出力バッファ回路
に供給し、前記出力バッファ回路では予め設定したガー
ドインターバル長に依存し、ビット逆順の読み出しアド
レスを制御することで、前記出力バッファ回路からガー
ドインターバルが付加されたＯＦＤＭ（直交周波数分割
多重）変調信号が出力されるようにする。
【００１５】すなわち、ＯＦＤＭ変調では一般的にＩＦ
ＦＴ回路を持つが、このＩＦＦＴ回路中にもビット逆順
処理やその他の回路上の要請からバッファメモリを持っ
ている。本発明はこの点に着目し、このＩＦＦＴ回路内
のバッファメモリを用いることでガードインターバル付
加の処理も行う。
ＦＴ回路を持つが、このＩＦＦＴ回路中にもビット逆順
処理やその他の回路上の要請からバッファメモリを持っ
ている。本発明はこの点に着目し、このＩＦＦＴ回路内
のバッファメモリを用いることでガードインターバル付
加の処理も行う。
【００１６】ＩＦＦＴ回路の出力バッファメモリは、Ｉ
ＦＦＴ回路のバタフライ演算の最終結果を蓄積して、内
部の動作速度と出力データ速度との速度変換を行った
り、またＩＦＦＴ計算処理でのビット逆順処理を行うた
めに設けられている。そこでこのＩＦＦＴ回路の出力バ
ッファメモリをＯＦＤＭ変調時のガードインターバル付
加回路に共用することで、回路規模の削減が図れる。
ＦＦＴ回路のバタフライ演算の最終結果を蓄積して、内
部の動作速度と出力データ速度との速度変換を行った
り、またＩＦＦＴ計算処理でのビット逆順処理を行うた
めに設けられている。そこでこのＩＦＦＴ回路の出力バ
ッファメモリをＯＦＤＭ変調時のガードインターバル付
加回路に共用することで、回路規模の削減が図れる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について詳細に説明する。
実施形態について詳細に説明する。
【００１８】図１は本発明に係るＯＦＤＭ変調回路の第
１の実施形態の構成を示すもので、１は入力信号系列、
２はＩＦＦＴを行うための窓同期信号、３は入力信号系
列１を取り込む入力バッファメモリ（Ｂｕｆｆ）、４は
バッファメモリ３の読み出し出力と後述の作業用バッフ
ァメモリ６の読み出し出力を選択的に導出するセレクタ
（ＳＥＬ）、５はセレクタ４の選択出力についてバタフ
ライ演算を行うバタフライ演算回路（ＢＦ）、６はバタ
フライ演算回路５の演算結果を繰り返し使用するために
一時保持する作業用バッファメモリ（Ｂｕｆｆ）、７は
バタフライ演算回路５の最終演算結果を保持し出力する
出力バッファメモリ（Ｂｕｆｆ）、８は上記バッファメ
モリ３，６，７、セレクタ４の処理タイミングを制御す
る制御回路（ＣＮＴ）、９はＯＦＤＭ出力信号、１０は
ＯＦＤＭシンボルの開始フラグである。
１の実施形態の構成を示すもので、１は入力信号系列、
２はＩＦＦＴを行うための窓同期信号、３は入力信号系
列１を取り込む入力バッファメモリ（Ｂｕｆｆ）、４は
バッファメモリ３の読み出し出力と後述の作業用バッフ
ァメモリ６の読み出し出力を選択的に導出するセレクタ
（ＳＥＬ）、５はセレクタ４の選択出力についてバタフ
ライ演算を行うバタフライ演算回路（ＢＦ）、６はバタ
フライ演算回路５の演算結果を繰り返し使用するために
一時保持する作業用バッファメモリ（Ｂｕｆｆ）、７は
バタフライ演算回路５の最終演算結果を保持し出力する
出力バッファメモリ（Ｂｕｆｆ）、８は上記バッファメ
モリ３，６，７、セレクタ４の処理タイミングを制御す
る制御回路（ＣＮＴ）、９はＯＦＤＭ出力信号、１０は
ＯＦＤＭシンボルの開始フラグである。
【００１９】上記構成において、以下、図２を参照して
その処理動作について説明する。
その処理動作について説明する。
【００２０】いま、図２（ａ）に示すような入力信号系
列１が順次入力バッファメモリ３に入力されたとする。
このとき、図２（ｂ）に示すように、入力信号系列１に
同期した窓同期信号２が制御回路８に入力される。制御
回路８では、この窓同期信号２の同期タイミングに基づ
いてどのデータからＩＦＦＴするかを決定し、上述の各
処理ブロック３，４，６，７に適切な制御信号を送る。
列１が順次入力バッファメモリ３に入力されたとする。
このとき、図２（ｂ）に示すように、入力信号系列１に
同期した窓同期信号２が制御回路８に入力される。制御
回路８では、この窓同期信号２の同期タイミングに基づ
いてどのデータからＩＦＦＴするかを決定し、上述の各
処理ブロック３，４，６，７に適切な制御信号を送る。
【００２１】この制御回路８の制御を受けて、入力バッ
ファメモリ３には、ＩＦＦＴすべきＮ個のデータが格納
される。その後、この入力バッファメモリ３からは内部
の高速クロックにてデータが読み出され、セレクタ４を
介してバタフライ回路５に供給される。
ファメモリ３には、ＩＦＦＴすべきＮ個のデータが格納
される。その後、この入力バッファメモリ３からは内部
の高速クロックにてデータが読み出され、セレクタ４を
介してバタフライ回路５に供給される。
【００２２】このバタフライ回路５では、ＩＦＦＴ演算
の基本となるバタフライ演算が行われる。その結果は作
業バッファメモリ６に順次出力される。作業用バッファ
メモリ６に蓄積されたデータはセレクタ４を介してバタ
フライ回路５に供給され、バタフライ演算後、再度作業
用バッファメモリ６に蓄積される。
の基本となるバタフライ演算が行われる。その結果は作
業バッファメモリ６に順次出力される。作業用バッファ
メモリ６に蓄積されたデータはセレクタ４を介してバタ
フライ回路５に供給され、バタフライ演算後、再度作業
用バッファメモリ６に蓄積される。
【００２３】このような作業用バッファメモリ６からの
出力をバタフライ演算回路５にてバタフライ演算する動
作は、図２（ｃ）に示すように、第１ステージから第Ｎ
ステージまで行われる。そして、最終ステージのＩＦＦ
Ｔ演算結果は、制御回路８からの図２（ｄ）に示す書き
込みイネーブル信号により出力バッファメモリ７に書き
込まれる。全てのＩＦＦＴ演算結果が計算され、出力バ
ッファメモリ７に書き込まれると、出力バッファ７の読
み出しアドレスの制御により所要のガードインターバル
が付加され、図２（ｅ）に示すように所望のＯＦＤＭ信
号９として出力バッファメモリ７より出力される。
出力をバタフライ演算回路５にてバタフライ演算する動
作は、図２（ｃ）に示すように、第１ステージから第Ｎ
ステージまで行われる。そして、最終ステージのＩＦＦ
Ｔ演算結果は、制御回路８からの図２（ｄ）に示す書き
込みイネーブル信号により出力バッファメモリ７に書き
込まれる。全てのＩＦＦＴ演算結果が計算され、出力バ
ッファメモリ７に書き込まれると、出力バッファ７の読
み出しアドレスの制御により所要のガードインターバル
が付加され、図２（ｅ）に示すように所望のＯＦＤＭ信
号９として出力バッファメモリ７より出力される。
【００２４】すなわち、ＩＦＦＴ回路には、もとより出
力バッファメモリが備わっている。本発明はこの点に着
目して、ＩＦＦＴ回路の出力バッファメモリ７を用いて
ガードインターバルを付加するようにしている。このた
め、従来の必要とされたガードインタ−バル付加回路を
削除することができる。
力バッファメモリが備わっている。本発明はこの点に着
目して、ＩＦＦＴ回路の出力バッファメモリ７を用いて
ガードインターバルを付加するようにしている。このた
め、従来の必要とされたガードインタ−バル付加回路を
削除することができる。
【００２５】図２は本発明に係るＯＦＤＭ変調装置の第
２の実施形態の構成を示すもので、１は入力信号系列、
１０１〜１０Ｎは第１ステージ及び最終（第Ｎ）ステー
ジのバタフライ演算モジュール、５０はセレクタ、６０
及び６１はバッファメモリ、７０はマルチプレクサ、９
は出力ＯＦＤＭ信号である。また、バタフライ演算モジ
ュール１０１は遅延線（ＤＬ）１１１及び１３１とバタ
フライ演算回路（ＢＦ）１２１、マルチプレクサ（ＭＵ
Ｘ）１４１で構成され、他のバタフライ演算モジュール
も同様の構成になっている。すなわち、図３に示すモジ
ュール１０Ｎにあっては、遅延線（ＤＬ）１１Ｎ及び１
３Ｎとバタフライ演算回路（ＢＦ）１２Ｎ、マルチプレ
クサ（ＭＵＸ）１４Ｎで構成されている。
２の実施形態の構成を示すもので、１は入力信号系列、
１０１〜１０Ｎは第１ステージ及び最終（第Ｎ）ステー
ジのバタフライ演算モジュール、５０はセレクタ、６０
及び６１はバッファメモリ、７０はマルチプレクサ、９
は出力ＯＦＤＭ信号である。また、バタフライ演算モジ
ュール１０１は遅延線（ＤＬ）１１１及び１３１とバタ
フライ演算回路（ＢＦ）１２１、マルチプレクサ（ＭＵ
Ｘ）１４１で構成され、他のバタフライ演算モジュール
も同様の構成になっている。すなわち、図３に示すモジ
ュール１０Ｎにあっては、遅延線（ＤＬ）１１Ｎ及び１
３Ｎとバタフライ演算回路（ＢＦ）１２Ｎ、マルチプレ
クサ（ＭＵＸ）１４Ｎで構成されている。
【００２６】この図３に示した構成は、いわゆるパイプ
ライン型の構成法であり、バタフライ演算を各演算モジ
ュール１００〜１０Ｎで縦続して行うことにより、高速
演算できる回路形式である。
ライン型の構成法であり、バタフライ演算を各演算モジ
ュール１００〜１０Ｎで縦続して行うことにより、高速
演算できる回路形式である。
【００２７】入力信号系列１は順次バタフライ演算さ
れ、最終バタフライ演算モジュール１０Ｎの出力からは
ビット逆順されたＩＦＦＴ結果が出力される。そこでセ
レクタ５０及び出力バッファメモリ５０，５１、マルチ
プレクサ７０からなる回路で、このビット逆順に並べら
れた最終バタフライモジュール出力を補正するためのビ
ット逆順回路を構成している。
れ、最終バタフライ演算モジュール１０Ｎの出力からは
ビット逆順されたＩＦＦＴ結果が出力される。そこでセ
レクタ５０及び出力バッファメモリ５０，５１、マルチ
プレクサ７０からなる回路で、このビット逆順に並べら
れた最終バタフライモジュール出力を補正するためのビ
ット逆順回路を構成している。
【００２８】すなわち、最終バタフライ演算モジュール
１０Ｎの出力をセレクタ５０を介して出力バッファメモ
リ６０にビット逆順で書き込み、このとき同時に既に最
終バタフライ演算モジュール１０Ｎからの出力が書き込
まれた出力バッファメモリ６１からその内容をガ−ドイ
ンターバルを付加して読み出し、セレクタ７０を介して
出力ＯＦＤＭ信号を得る。また、出力バッファメモリ６
１からガードインターバルを付加してその内容を読み出
したとき、セレクタ５０及びマルチプレクサ７０の接続
を互いに逆転して各出力バッファメモリに接続する。
１０Ｎの出力をセレクタ５０を介して出力バッファメモ
リ６０にビット逆順で書き込み、このとき同時に既に最
終バタフライ演算モジュール１０Ｎからの出力が書き込
まれた出力バッファメモリ６１からその内容をガ−ドイ
ンターバルを付加して読み出し、セレクタ７０を介して
出力ＯＦＤＭ信号を得る。また、出力バッファメモリ６
１からガードインターバルを付加してその内容を読み出
したとき、セレクタ５０及びマルチプレクサ７０の接続
を互いに逆転して各出力バッファメモリに接続する。
【００２９】一般に、パイプライン型の構成を用いるＩ
ＦＦＴ回路は、ビット逆順処理を入力側で行う方法と出
力側で行う方法がある。そこで、第２の実施形態では、
出力側でビット逆順処理を行う場合を選択し、その出力
バッファメモリを利用することによってガードインター
バルを付加するようにしている。これによっても、ＩＦ
ＦＴ回路の後にガードインターバルを付加するための回
路を設ける必要はない。
ＦＦＴ回路は、ビット逆順処理を入力側で行う方法と出
力側で行う方法がある。そこで、第２の実施形態では、
出力側でビット逆順処理を行う場合を選択し、その出力
バッファメモリを利用することによってガードインター
バルを付加するようにしている。これによっても、ＩＦ
ＦＴ回路の後にガードインターバルを付加するための回
路を設ける必要はない。
【００３０】
【発明の効果】以上述べたように本発明によれば、ＩＦ
ＦＴ回路内のバッファメモリを用いてガードインターバ
ルを付加するので、従来ＩＦＦＴ回路の出力で必要とさ
れていたガードインターバル付加回路を削除でき、これ
によって回路規模を削減したＯＦＤＭ変調回路を提供す
ることができる。
ＦＴ回路内のバッファメモリを用いてガードインターバ
ルを付加するので、従来ＩＦＦＴ回路の出力で必要とさ
れていたガードインターバル付加回路を削除でき、これ
によって回路規模を削減したＯＦＤＭ変調回路を提供す
ることができる。
【図１】 本発明に係るＯＦＤＭ変調回路の第１の実施
形態の構成を示すブロック回路図。
形態の構成を示すブロック回路図。
【図２】 同実施形態の処理動作を説明するためのタイ
ムチャート。
ムチャート。
【図３】 本発明に係るＯＦＤＭ変調回路の第２の実施
形態の構成を示すブロック回路図。
形態の構成を示すブロック回路図。
【図４】 従来のＯＦＤＭ変調回路の構成を示すブロッ
ク回路図。
ク回路図。
１…入力信号系列 ２…窓同期信号 ３…入力バッファメモリ ４…セレクタ ５…バタフライ演算回路 ６…作業用バッファメモリ ７…出力バッファメモリ ８…制御回路 ９…ＯＦＤＭ出力信号 １０…ＯＦＤＭシンボル開始フラグ １０１〜１０Ｎ…バタフライ演算モジュール １１１〜１１Ｎ…遅延線 １２１〜１２Ｎ…バタフライ演算回路 １３１〜１３Ｎ…遅延線 １４１〜１４Ｎ…マルチプレクサ ５０…セレクタ ６０，６１…バッファメモリ ７０…マルチプレクサ ３００…ＩＦＦＴ回路 ４００…ガードインターバル付加回路 ４５０…セレクタ ４６０，４６１…バッファメモリ ４７０…マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 康成 東京都港区赤坂５丁目２番８号 株式会 社次世代デジタルテレビジョン放送シス テム研究所内 (72)発明者 天満 巧 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平10−327123（ＪＰ，Ａ) 特開 平10−75227（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 11/00
Claims (5)
- 【請求項１】 入力信号系列を取り込む入力バッファメ
モリと、与えられた信号系列についてバタフライ演算を
行うバタフライ演算回路と、このバタフライ演算回路の
演算結果を一時保持する作業用バッファメモリと、前記
入力バッファメモリと作業用バッファメモリの各出力を
選択的に前記バタフライ演算回路に導出するセレクタ
と、前記バタフライ演算回路の最終演算結果を保持する
出力バッファメモリと、前記入力バッファメモリ、作業
用バッファメモリ及び出力バッファメモリの書き込み・
読み出し制御、セレクタの切り換え制御を行う制御回路
からなるＩＦＦＴ（高速逆フ−リエ変換）回路を用い、
前記制御回路は、前記バタフライ演算回路の最終演算結
果を順次前記出力バッファメモリに書き込ませ、全ての
バタフライ演算最終結果が前記出力バッファメモリに書
き込まれた後に、予め設定したガードインターバル長に
依存して読み出しアドレスを制御して前記出力バッファ
メモリの内容を出力することでガードインターバルが付
加されたＯＦＤＭ（直交周波数分割多重）変調信号を生
成することを特徴とするＯＦＤＭ変調回路。 - 【請求項２】 入力信号系列を取り込む入力バッファメ
モリと、与えられた信号系列についてバタフライ演算を
行うバタフライ演算回路と、このバタフライ演算回路の
演算結果を一時保持する作業用バッファメモリと、前記
入力バッファメモリと作業用バッファメモリの各出力を
選択的に前記バタフライ演算回路に導出するセレクタ
と、前記バタフライ演算回路の最終演算結果を保持する
出力バッファメモリと、前記入力バッファメモリ、作業
用バッファメモリ及び出力バッファメモリの書き込み・
読み出し制御、セレクタの切り換え制御を行う制御回路
からなるＩＦＦＴ（高速逆フ−リエ変換）回路を用い、
前記制御回路は、前記バタフライ演算回路の最終演算結
果をビット逆順に順次前記出力バッファメモリに書き込
ませ、全てのバタフライ演算最終結果が前記出力バッフ
ァメモリに書き込まれた後に、予め設定したガードイン
ターバル長に依存して読み出しアドレスを制御して前記
出力バッファメモリの内容を出力することでガードイン
ターバルが付加されたＯＦＤＭ（直交周波数分割多重）
変調信号を生成することを特徴とするＯＦＤＭ変調回
路。 - 【請求項３】 入力信号系列を取り込む入力バッファメ
モリと、与えられた信号系列についてバタフライ演算を
行うバタフライ演算回路と、このバタフライ演算回路の
演算結果を一時保持する作業用バッファメモリと、前記
入力バッファメモリと作業用バッファメモリの各出力を
選択的に前記バタフライ演算回路に導出するセレクタ
と、前記バタフライ演算回路の最終演算結果を保持する
出力バッファメモリと、前記入力バッファメモリ、作業
用バッファメモリ及び出力バッファメモリの書き込み・
読み出し制御、セレクタの切り換え制御を行う制御回路
からなるＩＦＦＴ（高速逆フ−リエ変換）回路を用い、
前記制御回路は、前記バタフライ演算回路の最終演算結
果を順次前記出力バッファメモリに書き込ませ、全ての
バタフライ演算最終結果が前記出力バッファメモリに書
き込まれた後に、予め設定したガードインターバル長に
依存してビット逆順の読み出しアドレスを制御して出力
バッファメモリの内容を出力することでガードインター
バルが付加されたＯＦＤＭ（直交周波数分割多重）変調
信号を生成することを特徴とするＯＦＤＭ変調回路。 - 【請求項４】 複数の遅延線とバタフライ演算回路から
なる複数のバタフライ演算モジュールを直列に接続し、
最終段にトグル動作する出力バッファ回路を設けてパイ
プライン型で構成してなるＩＦＦＴ（高速逆フ−リエ変
換）回路を用い、最終段のバタフライ演算モジュールの
演算結果を前記出力バッファ回路にビット逆順で供給
し、この出力バッファ回路に対し、予め設定したガード
インターバル長に依存して読み出しアドレスを制御する
ことで、前記出力バッファ回路からガードインターバル
が付加されたＯＦＤＭ（直交周波数分割多重）変調信号
が出力されるようにしたことを特徴とするＯＦＤＭ変調
回路。 - 【請求項５】 複数の遅延線とバタフライ演算回路から
なる複数のバタフライ演算モジュールを直列に接続し、
最終段にトグル動作する出力バッファ回路を設けてパイ
プライン型で構成してなるＩＦＦＴ（高速逆フ−リエ変
換）回路を用い、最終段のバタフライ演算結果を順次前
記出力バッファ回路に供給し、前記出力バッファ回路で
は予め設定したガードインターバル長に依存し、ビット
逆順の読み出しアドレスを制御することで、前記出力バ
ッファ回路からガードインターバルが付加されたＯＦＤ
Ｍ（直交周波数分割多重）変調信号が出力されるように
したことを特徴とするＯＦＤＭ変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10086644A JP2942236B1 (ja) | 1998-03-31 | 1998-03-31 | Ｏｆｄｍ変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10086644A JP2942236B1 (ja) | 1998-03-31 | 1998-03-31 | Ｏｆｄｍ変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2942236B1 true JP2942236B1 (ja) | 1999-08-30 |
| JPH11284596A JPH11284596A (ja) | 1999-10-15 |
Family
ID=13892748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10086644A Expired - Fee Related JP2942236B1 (ja) | 1998-03-31 | 1998-03-31 | Ｏｆｄｍ変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2942236B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032541A1 (fr) | 2001-09-28 | 2003-04-17 | Fujitsu Limited | Procede et dispositif de reception a multiplexage par repartition orthogonale de la frequence |
| US8612504B2 (en) | 2006-04-04 | 2013-12-17 | Qualcomm Incorporated | IFFT processing in wireless communications |
| US8543629B2 (en) | 2006-04-04 | 2013-09-24 | Qualcomm Incorporated | IFFT processing in wireless communications |
| CN110383699A (zh) * | 2017-03-09 | 2019-10-25 | 三菱电机株式会社 | 解码装置 |
-
1998
- 1998-03-31 JP JP10086644A patent/JP2942236B1/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11284596A (ja) | 1999-10-15 |
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