JP2710463B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2710463B2 JP2710463B2 JP2327741A JP32774190A JP2710463B2 JP 2710463 B2 JP2710463 B2 JP 2710463B2 JP 2327741 A JP2327741 A JP 2327741A JP 32774190 A JP32774190 A JP 32774190A JP 2710463 B2 JP2710463 B2 JP 2710463B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特に汎用およ画像処理
用を兼用する半導体記憶装置に関する。
用を兼用する半導体記憶装置に関する。
［従来の技術］ 半導体メモリは近年、益々大容量化、高速化されると
共に製品の応用分野も拡大してきており、その一分野と
して画像処理用にも使用されてきているが、その一形態
として汎用の半導体記憶装置に回路を追加して、汎用と
画像処理用を兼用する半導体記憶装置がある。
共に製品の応用分野も拡大してきており、その一分野と
して画像処理用にも使用されてきているが、その一形態
として汎用の半導体記憶装置に回路を追加して、汎用と
画像処理用を兼用する半導体記憶装置がある。
第４図はこの種の半導体記憶装置の従来例を示すブロ
ック図、第５図は第４図の従来例のポインタ転送回路４
とデータ転送回路６を示す論理回路図、第６図は第４図
の従来例の転送制御回路11Aの具体例の回路図、第７図
は第４図の従来例の動作を示すタイミング図である。こ
こでは、説明の簡単化のために、外部から加わる活性化
制御信号を▲▼および▲▼の２本とするダ
ブルストローブ方式の半導体記憶装置を例にとる。
ック図、第５図は第４図の従来例のポインタ転送回路４
とデータ転送回路６を示す論理回路図、第６図は第４図
の従来例の転送制御回路11Aの具体例の回路図、第７図
は第４図の従来例の動作を示すタイミング図である。こ
こでは、説明の簡単化のために、外部から加わる活性化
制御信号を▲▼および▲▼の２本とするダ
ブルストローブ方式の半導体記憶装置を例にとる。
この半導体記憶装置は、メモリセルの集合体であるセ
ルマトリクス１と、アドレスバッファ回路２と、アドレ
スデコード回路３と、ポインタ転送回路４と、ポインタ
カウント回路５と、データ転送回路６と、レジスタの集
合であるラインバッファ回路７と、データセレクト回路
８と、出力バッファ回路９と、制御回路10および転送制
御回路11Aが構成され、信号入出力端子として、アドレ
ス信号入力端子AIN、ポインタ制御信号入力端子SC、デ
ータ出力端子SOおよび制御信号入力端子▲▼，▲
▼，▲▼および▲▼等を具備している。
ルマトリクス１と、アドレスバッファ回路２と、アドレ
スデコード回路３と、ポインタ転送回路４と、ポインタ
カウント回路５と、データ転送回路６と、レジスタの集
合であるラインバッファ回路７と、データセレクト回路
８と、出力バッファ回路９と、制御回路10および転送制
御回路11Aが構成され、信号入出力端子として、アドレ
ス信号入力端子AIN、ポインタ制御信号入力端子SC、デ
ータ出力端子SOおよび制御信号入力端子▲▼，▲
▼，▲▼および▲▼等を具備している。
次に、本従来例の動作を第４図および第５図により説
明する。
明する。
転送サイクルにおいては外部からアドレス信号入力端
子AINに加えられた行アドレス信号はアドレスバッファ
回路２において増幅され、内部行アドレス信号AXとして
アドレスデコード回路３に入力され、デコードされた
後、行選択信号Ｘとしてセルマトリクス１に入力され
る。同時に外部からアドレス信号入力端子AINに加えら
れた列アドレス信号（以後外部ポインタ信号と呼ぶ）は
アドレスバッファ回路２において増幅され、内部列アド
レス信号AYとしてアドレスデコード回路３に入力された
後、列選択信号Ｙとしてセルマトリクス１に入力され
る。行選択信号Ｘで選択された一行分のメモリセルから
の読出しデータＤはデータ転送回路６を介して転送デー
タD1としてラインバッファ回路７中のレジスタに転送さ
れる。ここでレジスタの回路数は外部ポインタ信号の持
ち最大番地数だけであり、各レジスタは外部ポインタ信
号の示す番地に対応した番地を有している。一方、内部
列アドレス信号AYはポインタ転送回路４を介して転送列
アドレス信号AY1としてポインタカウント回路５に転送
される。ポインタカウント回路５において転送列アドレ
ス信号AY1は外部からポインタ制御信号入力端子SCに加
えられたポインタ制御信号に同期した内部アドレスポイ
ンタ信号APに変換されてデータセレクト回路８に入力さ
れる。データセレクト回路８において内部アドレスポイ
ンタ信号APはデコーダされた後に、データレジスタ選択
信号Ｓに変換され、ラインバッファ回路７に入力され、
外部ポインタ信号で示される番地のレジスタを先頭レジ
スタとして選択することにより転送サイクルが実行され
る。転送サイクルに続く逐次読出しサイクルにおいて
は、転送サイクルで選択された先頭レジスタの転送デー
タD1が出力バッファ回路９で増幅された後に、外部から
ポインタ制御信号入力端子SCに加えられたポインタ制御
信号に同期してデータ出力端子SCに出力される。次の逐
次読出しサイクルにおいては直前の逐次読出しサイクル
で選択されたレジスタの次の番地のレジスタが選択され
て転送データD1が出力バッファ回路９で増幅された後
に、外部からポインタ制御信号入力端子SCに加えられた
ポインタ制御信号に同期してデータ出力端子SOに出力さ
れる。逐次読出しサイクルは次の転送サイクルが設定さ
れるまで、外部からポインタ制御信号入力端子SCに加え
られたポインタ制御信号に同期して繰返し実行される。
転送制御回路11Aは転送サイクルにおいて、制御信号入
力端子▲▼および▲▼に外部から加えられた
転送命令を含む制御信号に基づいて内部転送ゲート制御
信号φＧを発生し、ポインタ転送回路４とデータ転送回
路６の活性化あるいは非活性化を同一サイクル内で実行
することにより、内部列アドレス信号AYと、読出しデー
タＤの転送を制御している。ここで、第５図には制御回
路10からの制御信号は省略されているが、制御回路10は
制御信号入力端子▲▼，▲▼，▲▼お
よび▲▼に外部から加えられる書込みおよび読出し
命令を含む制御信号に基づいて汎用および画像処理用の
動作が遅帯なく行なわれる様に装置全体を制御してい
る。
子AINに加えられた行アドレス信号はアドレスバッファ
回路２において増幅され、内部行アドレス信号AXとして
アドレスデコード回路３に入力され、デコードされた
後、行選択信号Ｘとしてセルマトリクス１に入力され
る。同時に外部からアドレス信号入力端子AINに加えら
れた列アドレス信号（以後外部ポインタ信号と呼ぶ）は
アドレスバッファ回路２において増幅され、内部列アド
レス信号AYとしてアドレスデコード回路３に入力された
後、列選択信号Ｙとしてセルマトリクス１に入力され
る。行選択信号Ｘで選択された一行分のメモリセルから
の読出しデータＤはデータ転送回路６を介して転送デー
タD1としてラインバッファ回路７中のレジスタに転送さ
れる。ここでレジスタの回路数は外部ポインタ信号の持
ち最大番地数だけであり、各レジスタは外部ポインタ信
号の示す番地に対応した番地を有している。一方、内部
列アドレス信号AYはポインタ転送回路４を介して転送列
アドレス信号AY1としてポインタカウント回路５に転送
される。ポインタカウント回路５において転送列アドレ
ス信号AY1は外部からポインタ制御信号入力端子SCに加
えられたポインタ制御信号に同期した内部アドレスポイ
ンタ信号APに変換されてデータセレクト回路８に入力さ
れる。データセレクト回路８において内部アドレスポイ
ンタ信号APはデコーダされた後に、データレジスタ選択
信号Ｓに変換され、ラインバッファ回路７に入力され、
外部ポインタ信号で示される番地のレジスタを先頭レジ
スタとして選択することにより転送サイクルが実行され
る。転送サイクルに続く逐次読出しサイクルにおいて
は、転送サイクルで選択された先頭レジスタの転送デー
タD1が出力バッファ回路９で増幅された後に、外部から
ポインタ制御信号入力端子SCに加えられたポインタ制御
信号に同期してデータ出力端子SCに出力される。次の逐
次読出しサイクルにおいては直前の逐次読出しサイクル
で選択されたレジスタの次の番地のレジスタが選択され
て転送データD1が出力バッファ回路９で増幅された後
に、外部からポインタ制御信号入力端子SCに加えられた
ポインタ制御信号に同期してデータ出力端子SOに出力さ
れる。逐次読出しサイクルは次の転送サイクルが設定さ
れるまで、外部からポインタ制御信号入力端子SCに加え
られたポインタ制御信号に同期して繰返し実行される。
転送制御回路11Aは転送サイクルにおいて、制御信号入
力端子▲▼および▲▼に外部から加えられた
転送命令を含む制御信号に基づいて内部転送ゲート制御
信号φＧを発生し、ポインタ転送回路４とデータ転送回
路６の活性化あるいは非活性化を同一サイクル内で実行
することにより、内部列アドレス信号AYと、読出しデー
タＤの転送を制御している。ここで、第５図には制御回
路10からの制御信号は省略されているが、制御回路10は
制御信号入力端子▲▼，▲▼，▲▼お
よび▲▼に外部から加えられる書込みおよび読出し
命令を含む制御信号に基づいて汎用および画像処理用の
動作が遅帯なく行なわれる様に装置全体を制御してい
る。
［発明が解決しようとする課題］ 上述した従来の半導体記憶装置は、逐次読出しサイク
ルを実行中に、レジスタの連続性を保ちながら次の逐次
読出しサイクル以降に新たに転送された読出しデータを
使用しようとする場合は転送サイクルを実行しなければ
ならず、内部列アドレス信号AYと読出しデータＤの転送
が同一サイクル内で行なわれるために、次に続く逐次読
出しサイクルで選択されるレジスタの番地情報を持つ外
部ポインタ信号を予め作成して転送サイクル時に外部か
らアドレス信号入力端子に与える必要があるので、半導
体記憶装置に対する使用タイミングが複雑になるという
欠点がある。
ルを実行中に、レジスタの連続性を保ちながら次の逐次
読出しサイクル以降に新たに転送された読出しデータを
使用しようとする場合は転送サイクルを実行しなければ
ならず、内部列アドレス信号AYと読出しデータＤの転送
が同一サイクル内で行なわれるために、次に続く逐次読
出しサイクルで選択されるレジスタの番地情報を持つ外
部ポインタ信号を予め作成して転送サイクル時に外部か
らアドレス信号入力端子に与える必要があるので、半導
体記憶装置に対する使用タイミングが複雑になるという
欠点がある。
本発明の目的は、次に続く逐次読出しサイクルで選択
されるレジスタの番地情報をもつ外部ポインタ信号を作
成してデータ転送サイクル時に外部からアドレス信号入
力端子に与える必要が無く、半導体記憶装置に対する使
用タイミングの設定が容易な半導体記憶装置を提供する
ことである。
されるレジスタの番地情報をもつ外部ポインタ信号を作
成してデータ転送サイクル時に外部からアドレス信号入
力端子に与える必要が無く、半導体記憶装置に対する使
用タイミングの設定が容易な半導体記憶装置を提供する
ことである。
［課題を解決するための手段］ 本発明による半導体記憶装置は、 メモリセルの集合体であるセルマトリクスと、 アドレス信号入力端子と、 ポインタ制御信号入力端子と、 データ出力端子と、 ▲▼，▲▼，▲▼，▲▼等の制
御信号入力端子と、 アドレス信号入力端子に入力された行アドレス信号と
列アドレス信号を増幅し、それぞれ内部行アドレス信
号、内部列アドレス信号として出力するアドレスバッフ
ァ回路と、 アドレスバッファ回路から出力された内部行アドレス
信号、内部列アドレス信号をデコードし、それぞれ行選
択信号、列選択信号としてセルマトリクスに出力するア
ドレスデコード回路と、 データ転送回路と、 ポインタ転送回路と、 内部列アドレス信号がポインタ転送回路を介して転送
列アドレス信号として転送され、該転送列アドレス信号
をポインタ制御信号入力端子からのポインタ制御信号に
同期した内部アドレスポインタ信号に変換し、出力する
ポインタカウント回路と、 内部アドレスポインタ信号をデコードしてデータレジ
スタ選択信号に変換するデータセレクト回路と、 出力バッファ回路と、 列アドレス信号の持つ最大番地数だけのレジスタから
なり、各レジスタは列アドレス信号の示す番地に対応す
る番地を有し、行選択信号で選択された一行分のメモリ
セルからの読出しデータがデータ転送回路を介してレジ
スタに転送され、前記内部アドレスポインタで示される
番地のレジスタを先頭レジスタとして選択することによ
りポインタ転送サイクルを実行し、該転送サイクルに続
く逐次読出しサイクルにおいてはポインタ転送サイクル
で選択された先頭レジスタのデータを出力バッファ回路
を介してポインタ制御信号に同期してデータ出力端子に
出力し、以後、次のポインタ転送サイクルが設定される
まで、直前の逐次読出しサイクルで選択された次の番地
のレジスタのデータを出力バッファ回路を通し、ポイン
タ制御信号に同期してデータ出力端子に出力する逐次読
出しサイクルを繰返すラインバッファ回路と、 ▲▼，▲▼，▲▼の制御信号がいずれ
も活性化状態である場合データ転送ゲート制御信号のみ
を出力し、データ転送回路を活性化し、▲▼，▲
▼の制御信号が共に活性化状態、▲▼の制御信
号が非活性化状態である場合はポインタ転送ゲート制御
信号とデータ転送ゲート制御信号を出力し、ポインタ転
送回路とデータ転送回路を活性化する転送制御回路と、 制御信号入力端子からの▲▼，▲▼，▲
▼および▲▼の制御信号に基づいて装置全体を
制御する制御回路とを有する。
御信号入力端子と、 アドレス信号入力端子に入力された行アドレス信号と
列アドレス信号を増幅し、それぞれ内部行アドレス信
号、内部列アドレス信号として出力するアドレスバッフ
ァ回路と、 アドレスバッファ回路から出力された内部行アドレス
信号、内部列アドレス信号をデコードし、それぞれ行選
択信号、列選択信号としてセルマトリクスに出力するア
ドレスデコード回路と、 データ転送回路と、 ポインタ転送回路と、 内部列アドレス信号がポインタ転送回路を介して転送
列アドレス信号として転送され、該転送列アドレス信号
をポインタ制御信号入力端子からのポインタ制御信号に
同期した内部アドレスポインタ信号に変換し、出力する
ポインタカウント回路と、 内部アドレスポインタ信号をデコードしてデータレジ
スタ選択信号に変換するデータセレクト回路と、 出力バッファ回路と、 列アドレス信号の持つ最大番地数だけのレジスタから
なり、各レジスタは列アドレス信号の示す番地に対応す
る番地を有し、行選択信号で選択された一行分のメモリ
セルからの読出しデータがデータ転送回路を介してレジ
スタに転送され、前記内部アドレスポインタで示される
番地のレジスタを先頭レジスタとして選択することによ
りポインタ転送サイクルを実行し、該転送サイクルに続
く逐次読出しサイクルにおいてはポインタ転送サイクル
で選択された先頭レジスタのデータを出力バッファ回路
を介してポインタ制御信号に同期してデータ出力端子に
出力し、以後、次のポインタ転送サイクルが設定される
まで、直前の逐次読出しサイクルで選択された次の番地
のレジスタのデータを出力バッファ回路を通し、ポイン
タ制御信号に同期してデータ出力端子に出力する逐次読
出しサイクルを繰返すラインバッファ回路と、 ▲▼，▲▼，▲▼の制御信号がいずれ
も活性化状態である場合データ転送ゲート制御信号のみ
を出力し、データ転送回路を活性化し、▲▼，▲
▼の制御信号が共に活性化状態、▲▼の制御信
号が非活性化状態である場合はポインタ転送ゲート制御
信号とデータ転送ゲート制御信号を出力し、ポインタ転
送回路とデータ転送回路を活性化する転送制御回路と、 制御信号入力端子からの▲▼，▲▼，▲
▼および▲▼の制御信号に基づいて装置全体を
制御する制御回路とを有する。
［作用］ 本発明の従来例との相違点は転送制御回路に外部から
入力する制御信号▲▼が追加され、更に内部転送ゲ
ート制御信号φＧが分割されて、ポインタ転送ゲート制
御信号φGAとデータ転送ゲート制御信号φGDに独立し、
ポインタ転送ゲート制御信号φGAはポインタ転送回路に
入力し、データ転送ゲート制御信号φGDはデータ転送回
路へ入力する構成となっている。そして、▲▼，
▲▼，▲▼の制御信号がいずれも活性化状態で
ある場合、データ転送回路のみが活性化されて直前の逐
次読出しサイクルで選択されたレジスタが選択状態に保
持され一方、ポインタ転送ゲート制御信号φGAは非活性
化状態を保持するので読出しデータのみの転送が可能と
なるため、逐次読出しサイクル後にデータ転送サイクル
を設定することにより、新たに転送された読出しデータ
を使用する逐次読出しサイクルが開始できる。
入力する制御信号▲▼が追加され、更に内部転送ゲ
ート制御信号φＧが分割されて、ポインタ転送ゲート制
御信号φGAとデータ転送ゲート制御信号φGDに独立し、
ポインタ転送ゲート制御信号φGAはポインタ転送回路に
入力し、データ転送ゲート制御信号φGDはデータ転送回
路へ入力する構成となっている。そして、▲▼，
▲▼，▲▼の制御信号がいずれも活性化状態で
ある場合、データ転送回路のみが活性化されて直前の逐
次読出しサイクルで選択されたレジスタが選択状態に保
持され一方、ポインタ転送ゲート制御信号φGAは非活性
化状態を保持するので読出しデータのみの転送が可能と
なるため、逐次読出しサイクル後にデータ転送サイクル
を設定することにより、新たに転送された読出しデータ
を使用する逐次読出しサイクルが開始できる。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の半導体記憶装置を示すブ
ロック図、第２図は第１図の実施例の動作を示すタイミ
ング図である。本実施例では第５図と対応する部分には
同一符号を付けている。
ロック図、第２図は第１図の実施例の動作を示すタイミ
ング図である。本実施例では第５図と対応する部分には
同一符号を付けている。
本実施例の第５図の従来例との相違点は転送制御回路
11に外部から入力する制御信号▲▼が追加され、更
に内部転送ゲート制御信号φＧが分割されて、ポインタ
転送ゲート制御信号φGAとデータ転送ゲート制御信号φ
GDに独立し、ポインタ転送ゲート制御信号φGAはポイン
タ転送回路４に入力し、データ転送ゲート制御信号φGD
データ転送回路６へ入力する構成となっている。
11に外部から入力する制御信号▲▼が追加され、更
に内部転送ゲート制御信号φＧが分割されて、ポインタ
転送ゲート制御信号φGAとデータ転送ゲート制御信号φ
GDに独立し、ポインタ転送ゲート制御信号φGAはポイン
タ転送回路４に入力し、データ転送ゲート制御信号φGD
データ転送回路６へ入力する構成となっている。
第２図に示すデータ転送サイクルにおいて制御信号入
力端子▲▼に外部から加わる信号が高電位から低
電位に変化する時刻において制御信号入力端子▲▼
および▲▼に外部から加わる信号が共に低電位であ
る場合、データ転送ゲート制御信号φGDのみが高電位の
ワンショット信号となりデータ転送回路６を活性化させ
る。一方、ポインタ転送ゲート制御信号φGAは低電位を
保持するので直前の逐次読出しサイクルで選択されたレ
ジスタは選択状態を保持し、読出しデータＤのみの転送
が可能となるため、逐次読出しサイクル後にデータ転送
サイクルを設定することにより、新たに転送された読出
しデータＤを使用する逐次読出しサイクルが開始でき
る。また、制御信号入力端子▲▼に外部から加わ
る信号が高電位から低電位に変化する時刻において制御
信号入力端子▲▼に外部から加わる信号が低電位、
制御信号入力端子▲▼に加わる信号が高電位である
場合は、ポインタ転送ゲート制御信号φGAとデータ転送
ゲート制御信号φGDは共に高電位のワンショット信号と
なり、ポインタ転送回路４とデータ転送回路６は共に活
性化されるために、従来例の転送サイクルと同じく、内
部列アドレス信号AYと読出しデータＤの転送が行われ
る。
力端子▲▼に外部から加わる信号が高電位から低
電位に変化する時刻において制御信号入力端子▲▼
および▲▼に外部から加わる信号が共に低電位であ
る場合、データ転送ゲート制御信号φGDのみが高電位の
ワンショット信号となりデータ転送回路６を活性化させ
る。一方、ポインタ転送ゲート制御信号φGAは低電位を
保持するので直前の逐次読出しサイクルで選択されたレ
ジスタは選択状態を保持し、読出しデータＤのみの転送
が可能となるため、逐次読出しサイクル後にデータ転送
サイクルを設定することにより、新たに転送された読出
しデータＤを使用する逐次読出しサイクルが開始でき
る。また、制御信号入力端子▲▼に外部から加わ
る信号が高電位から低電位に変化する時刻において制御
信号入力端子▲▼に外部から加わる信号が低電位、
制御信号入力端子▲▼に加わる信号が高電位である
場合は、ポインタ転送ゲート制御信号φGAとデータ転送
ゲート制御信号φGDは共に高電位のワンショット信号と
なり、ポインタ転送回路４とデータ転送回路６は共に活
性化されるために、従来例の転送サイクルと同じく、内
部列アドレス信号AYと読出しデータＤの転送が行われ
る。
第３図は第１図に示す実施例の転送制御回路11の第１
の具体例の論理回路図である。
の具体例の論理回路図である。
第２図のタイミング図における外部制御信号によりポ
インタ転送ゲート制御信号φGAとデータ転送ゲート制御
信号φGDが実現できることは明らかである。
インタ転送ゲート制御信号φGAとデータ転送ゲート制御
信号φGDが実現できることは明らかである。
なお、説明の簡単のため、従来例および実施例共、外
部から加わる活性化制御信号を▲▼および▲
▼の２本とするダブルストローブ方式の半導体記憶装
置で行なったが、外部から加わる活性化制御信号が何本
の場合であっても、データ転送回路のみの制御手段を追
加した転送制御回路を有する限り本発明の請求範囲に含
まれるのは自明である。
部から加わる活性化制御信号を▲▼および▲
▼の２本とするダブルストローブ方式の半導体記憶装
置で行なったが、外部から加わる活性化制御信号が何本
の場合であっても、データ転送回路のみの制御手段を追
加した転送制御回路を有する限り本発明の請求範囲に含
まれるのは自明である。
［発明の効果］ 以上説明したように本発明は、データ転送サイクルを
実行することにより、読出しデータのみの転送が行なわ
れるために、逐次読出しサイクル後にデータ転送サイク
ルを設定することにより、次に続く逐次読出しサイクル
で選択されるレジスタの番地情報を持つ外部ポインタ信
号を作成してデータ転送サイクル時に外部からアドレス
信号入力端子に与える必要が無く、半導体記憶装置に対
する使用タイミングの設定が容易となるという効果があ
る。
実行することにより、読出しデータのみの転送が行なわ
れるために、逐次読出しサイクル後にデータ転送サイク
ルを設定することにより、次に続く逐次読出しサイクル
で選択されるレジスタの番地情報を持つ外部ポインタ信
号を作成してデータ転送サイクル時に外部からアドレス
信号入力端子に与える必要が無く、半導体記憶装置に対
する使用タイミングの設定が容易となるという効果があ
る。
第１図は本発明の一実施例の半導体記憶装置を示すブロ
ック図、第２図は第１図の実施例の動作を示すタイミン
グ図、第３図は第１図の実施例の転送制御回路11の第１
の具体例を示す論理回路図、第４図は半導体記憶装置の
従来例を示すブロック図、第５図は第４図の従来例のポ
インタ転送回路４とデータ転送回路６を示す論理回路
図、第６図は第４図の従来例の転送制御回路11Aの具体
例の回路図、第７図は第４図の従来例の動作を示すタイ
ミング図である。 １……セルマトリクス ２……アドレスバッファ回路 ３……アドレスデコード回路 ４……ポインタ転送回路 ５……ポインタカウント回路 ６……データ転送回路 ７……ラインバッファ回路 ８……データセレクト回路 ９……出力バッファ回路 10……制御回路 11,11A……転送制御回路 AIN……アドレス信号入力端子 AX……内部行アドレス信号 AY……内部列アドレス信号 Ｘ……行選択信号 Ｙ……列選択信号 AY1……転送列アドレス信号 Ｄ……読出しデータ D1……転送データ AP……内部アドレスポインタ信号 Ｓ……データレジスタ選択信号 ▲▼，▲▼，▲▼，▲▼……制御
信号入力端子 SC……ポインタ制御入力端子 SO……データ出力端子 φＧ……内部転送ゲート制御信号 φGA……ポインタ転送ゲート制御信号 φGD……データ転送ゲート制御信号
ック図、第２図は第１図の実施例の動作を示すタイミン
グ図、第３図は第１図の実施例の転送制御回路11の第１
の具体例を示す論理回路図、第４図は半導体記憶装置の
従来例を示すブロック図、第５図は第４図の従来例のポ
インタ転送回路４とデータ転送回路６を示す論理回路
図、第６図は第４図の従来例の転送制御回路11Aの具体
例の回路図、第７図は第４図の従来例の動作を示すタイ
ミング図である。 １……セルマトリクス ２……アドレスバッファ回路 ３……アドレスデコード回路 ４……ポインタ転送回路 ５……ポインタカウント回路 ６……データ転送回路 ７……ラインバッファ回路 ８……データセレクト回路 ９……出力バッファ回路 10……制御回路 11,11A……転送制御回路 AIN……アドレス信号入力端子 AX……内部行アドレス信号 AY……内部列アドレス信号 Ｘ……行選択信号 Ｙ……列選択信号 AY1……転送列アドレス信号 Ｄ……読出しデータ D1……転送データ AP……内部アドレスポインタ信号 Ｓ……データレジスタ選択信号 ▲▼，▲▼，▲▼，▲▼……制御
信号入力端子 SC……ポインタ制御入力端子 SO……データ出力端子 φＧ……内部転送ゲート制御信号 φGA……ポインタ転送ゲート制御信号 φGD……データ転送ゲート制御信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−52398（ＪＰ，Ａ) 特開 平４−195888（ＪＰ，Ａ) 日経エレクトロニクス（1986−３− 24）Ｐ．254 日経エレクトロニクス（1985−５− 20）Ｐ．209−211
Claims (1)
- 【請求項１】メモリセルの集合体であるセルマトリクス
と、 アドレス信号入力端子と、 ポインタ制御信号入力端子と、 データ出力端子と、 ▲▼，▲▼，▲▼，▲▼等の制御
信号入力端子と、 アドレス信号入力端子に入力された行アドレス信号と列
アドレス信号を増幅し、それぞれ内部行アドレス信号、
内部列アドレス信号として出力するアドレスバッファ回
路と、 アドレスバッファ回路から出力された内部行アドレス信
号、内部列アドレス信号をデコードし、それぞれ行選択
信号、列選択信号としてセルマトリクスに出力するアド
レスデコーダ回路と、 データ転送回路と、 ポインタ転送回路と、 内部列アドレス信号がポインタ転送回路を介して転送列
アドレス信号として転送され、該転送例アドレス信号を
ポインタ制御信号入力端子からのポインタ制御信号に同
期した内部アドレスポインタ信号に変換し、出力するポ
インタカウントと回路と、 内部アドレスポインタ信号をデコードしてデータレジス
タ選択信号に変換するデータセレクト回路と、 出力バッファ回路と、 列アドレス信号の持つ最大番地数だけのレジスタからな
り、各レジスタは列アドレス信号の示す番地に対応する
番地を有し、行選択信号で選択された一行分のメモリセ
ルからの読出しデータがデータ転送回路を介してレジス
タに転送され、前記内部アドレスポインタで示される番
地のレジスタを先頭レジスタとして選択することにより
ポインタ転送サイクルを実行し、該転送サイクルに続く
逐次読出しサイクルにおいてはポインタ転送サイクルで
選択された先頭レジスタのデータを出力バッファ回路を
介してポインタ制御信号に同期してデータ出力端子に出
力し、以後、次のポインタ転送サイクルが設定されるま
で、直前の逐次読出しサイクルで選択された次の番地の
レジスタのデータを出力バッファ回路を通し、ポインタ
制御信号に同期してデータ出力端子に出力する逐次読出
しサイクルを繰返すラインバッファ回路と、 ▲▼，▲▼，▲▼の制御信号がいずれも
活性化状態である場合データ転送ゲート制御信号のみを
出力し、データ転送回路を活性化し、▲▼，▲
▼の制御信号が共に活性化状態、▲▼の制御信号
が非活性化状態である場合はポインタ転送ゲート制御信
号とデータ転送ゲート制御信号を出力し、ポインタ転送
回路とデータ転送回路を活性化する転送制御回路と、 制御信号入力端子からの▲▼，▲▼，▲
▼および▲▼の制御信号に基づいて装置全体を制
御する制御回路とを有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327741A JP2710463B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327741A JP2710463B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195889A JPH04195889A (ja) | 1992-07-15 |
| JP2710463B2 true JP2710463B2 (ja) | 1998-02-10 |
Family
ID=18202461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327741A Expired - Fee Related JP2710463B2 (ja) | 1990-11-27 | 1990-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710463B2 (ja) |
-
1990
- 1990-11-27 JP JP2327741A patent/JP2710463B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 日経エレクトロニクス（１９８５−５−２０）Ｐ．２０９−２１１ |
| 日経エレクトロニクス（１９８６−３−２４）Ｐ．２５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04195889A (ja) | 1992-07-15 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |