KR100263539B1 - 디바이스간의입/출력접속장치및그방법 - Google Patents

Abstract

본 발명은 디바이스간 입/출력 접속 장치 및 방법에 관한 것이다.

본 발명은 유럽의 지상파 방송과 앞으로 이동멀티미디어를 위한 방식으로 부각되고 있는 직교 주파수 분할 다중(OFDM) 방식의 모뎀에 주로 사용되는 고속 푸리에 역변환(IFFT)/고속 푸리에 변환(FFT) 블록의 출력과 그 후단 디바이스 입력에서의 속도차를 해결하고자 한다.

현재 대부분의 고속 푸리에 역변환(IFFT)/고속 푸리에 변환(FFT)을 구현하기 위한 디바이스들의 데이터 출력은 그 후단 디바이스의 데이터 입력 속도와 순서가 같지 않다. 따라서, 본 발명은 고속 푸리에 역변환(IFFT)/고속 푸리에 변환(FFT)은 빠른 속도로 비순차적인 데이터를 순간적으로 출력하고, 그 후단 디바이스에서는 일정한 속도의 순차적 데이터를 받아서 처리하므로 후단 디바이스 입력 데이터의 속도와 순서 차를 해결할 수 있다.

Description

디바이스간의 입/출력 접속 장치 및 그 방법{Input output interface method of device}

본 발명은 디바이스간 입/출력 접속 장치 및 그 방법에 관한 것이다.

일반적으로, 차세대 무선통신은 멀티미디어화 되면서 고속의 데이터 전송을 필요로 한다. 이에 적합한 변조 방식으로는 현재 세계적으로 연구되고 있는 직교주파수 분할 다중(Orthogonal Frequency Division Multiplexing;이하, OFDM 이라 함)방식이 있다. 이러한 OFDM 또는 OFDM/코드분할다중접속(CDMA) 변조 방식에서 다수개의 변조된 캐리어를 만들기 위해서는 다수개의 주파수에 해당하는 변조기가 필요하다. 그러나, 이는 하드웨어의 복잡성으로 인하여 거의 실현 불가능하다. 이를 이루기 위해서 연구된 방식이 고속 푸리에 역변환(이하, IFFT 이라 함)/고속 푸리에 변환(이하, FFT 이라 함)을 수행함으로써 각 심벌은 다수개의 부반송파(subcarrier)로 변조가 가능하다. 그러나, IFFT/FFT을 하드웨어로 구현시 그 구조적 문제로 인하여 연속적인 데이터의 출력이 어렵다. 상용화된 상당수의 IFFT/FFT 디바이스의 출력은 N개의 묶음으로 데이터를 출력하게 된다. 또한, 이 출력 데이터의 순서는 비트 리버스(bit reverse)형태를 취하거나 그와 비슷한 비순차적(Scramble)으로 출력이 된다.

도 1은 종래 디바이스간 입/출력 접속 방법을 설명하기 위한 블록도로서, 전단 디바이스(2)와 후단 디바이스(3) 사이의 속도차이를 해결하기 위해 주로 한 개의 이중포트-램(Dual Port-RAM; 1)을 사용했다. 즉, 전단 디바이스(2)의 출력은 이중포트-램(1)에 저장이 됨과 동시에 후단 디바이스(3)에서는 데이터를 후단 디바이스의 속도에 맞게 읽어가는 방식을 취하고 있다. 즉, 전단 디바이스(2)의 출력인 신호 A의 타이밍 도는 도 2의 신호 A와 같고, 후단 디바이스(3)의 입력인 신호 B의 타이밍 도는 도 2의 신호 B와 같다.

그러나, 이러한 방식에서는 전단 디바이스(2)의 데이터 출력 순서와 후단 디바이스(3)의 입력 순서가 같은 경우에만 적용할 수 있는 기술이다. 또한, 이중포트-램(1)은 값이 비싼 단점을 지니고 있다.

따라서, 본 발명은 디지털 신호처리시 문제가 되는 디바이스간 속도 차와 출/입력의 데이터 순서를 바꾸기 위한 인터페이스를 간단히 램(RAM)을 이용하여 해결하는 디바이스간 입/출력 접속 장치 및 그 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 디바이스간 입/출력 접속 장치는 고속 푸리에 변환/역변환기에서 발생한 데이터를 버퍼링하는 제 1램 및 제 2 램과, 상기 고속 푸리에 변환/역변환기에서 발생된 라이트 이네이블 신호를 이용하여 상기 제 1 및 2 램을 스위칭 하는 제 1 및 제 2 스위치와, 후단 디바이스를 포함하여 구성된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명에 따른 디바이스간 입/출력 접속 방법은 고속 푸리에 변환/역변환기에서 유효한 데이터, 라이트 이네이블 신호 및 어드레스 신호를 출력하는 단계와, 상기 라이트 이네이블 신호를 이용하여 제 1 스위치가 제 1 램에 연결되어 상기 고속 푸리에 변환/역변환기의 출력신호가 제 1 램에 쓰기 과정을 수행하는 동안 제 2 스위치는 제 2 램에 연결되어 후단 디바이스에서 제 2 램의 데이터를 읽는 단계와, 고속 푸리에 변환/역변환기의 출력 데이터가 상기 제 1 램에 쓰기 과정을 수행하는 동안 상기 어드레스 신호에 의해 데이터 출력 순서가 결정되어 후단 디바이스에 입력되는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1은 종래 디바이스간 입/출력 접속방법을 설명하기 위한 블록도.

도 2는 본 발명에 따른 디바이스간 입/출력 접속 장치 및 그 방법을 설명하기 위한 블록도 및 입/출력 신호를 도시한 도면.

도 3은 본 발명에 따른 스피드 정합 디바이스의 블록도.

＜도면의 주요부분에 대한 부호의 설명＞

1 : 이중포트 램 2 : 전단 디바이스

3 : 후단 디바이스 4 : 스피드 정합 디바이스

14 : 램 A 15 : 램 B

16 : 스위치 1 17 : 스위치 2

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다. 본 발명에서는 IFFT/FFT 출력이 비순차적이고 묶음으로 출력되기 때문에 이 데이터를 후단 디바이스의 입력으로 사용하기 위해 연속적인 데이터로 출력될 수 있도록 스피드 정합 디바이스(Speed Matching Device: SMD)블록의 구조를 설계하였다.

도 2는 본 발명에 따른 디바이스간 입/출력 접속 방법을 설명하기 위한 블록도 및 입/출력 신호를 도시한 도면으로서, 전단 디바이스(2)인 N 포인트 IFFT/FFT의 출력과 후단 디바이스(3)의 속도차를 해결하기 위한 스피드 정합 디바이스 블록(4)으로 구성된다. IFFT/FFT의 출력은 도 2에 도시된 바와 같이 신호 A처럼 심벌 구간 T(IFFT/FFT을 한번 수행하는 시간) 동안 N 개의 IFFT/FFT 결과를 T₁*N 동안 출력하고, T - T₁*N 동안은 쓰레기 값을 출력한다.

도 2에서 예시를 위해 전단 디바이스(2)는 데이터 해상도 8비트를 가지는 4포인트 FFT 디바이스라고 가정한다. FFT 디바이스는 한 프레임 구간동안 4개의 데이터를 출력한다.

전단 디바이스의 출력 형태(도 2의 신호 A)는 다음과 같다.

1. T₁의 구간을 가지는 데이터를 4개 출력한다.

각 데이터 값은 8비트로 가정하고 표기는 16진수로 한다.

(0x12는 십진수 18을 의미한다)

데이터_0 값 : 0x1F

데이터_3 값 : 0x5C

데이터_2 값 : 0x12

데이터_1 값 : 0xFF

데이터 출력순서는 데이터 0,3,2,1 순서로 출력된다.

2. 4개의 데이터를 출력한 후 T-T₁*4 시간동안은 출력을 하지 않는다.

상기 "1"과 "2"를 반복하면서 프레임들을 출력한다.

또한, 후단 디바이스에서 필요한 입력 신호 타이밍(도 2의 신호 B)은 다음과 같다.

후단 디바이스의 입력은 한 프레임 시간 T 동안에 T/4의 구간을 가지는 4개의 데이터가 필요하다. 또한 입력 데이터의 순서는 데이터 0,1,2,3 순서로 입력되어야 한다.

데이터_0 값 : 0x1F

데이터_1 값 : 0xFF

데이터_2 값 : 0x12

데이터_3 값 : 0x5C

즉, 데이터 0,1,2,3 순서로 입력되어야 한다.

또한, 신호 A와 신호 B와의 차이점은 다음과 같다.

전단 디바이스의 출력신호 A는 프레임 시간 T동안 T₁의 데이터 구간을 가지는 데이터 4개를 비 순서적으로 출력된다.

그러나, 후단 디바이스 입력신호 B는 프레임 시간 T동안 T₂=T/4의 데이터 구간을 가지는 데이터 4개가 순서적으로 입력된다.

그러므로, 신호 A를 변환하여 신호 B의 타이밍 형태로 후단 디바이스에 입력될 수 있는 장치가 필요하며 본 발명에서는 이러한 장치를 제공한다.

도 3은 본 발명에 따른 스피드 정합 디바이스의 구조를 도시한 블록도이고, 도 4는 스피드 정합 디바이스의 신호 타이밍도 이다.

각 데이터를 8bits(1 byte)라고 가정하면 램(RAM)A, 램(RAM)B는 각각 N개의 데이터를 저장할 수 있도록 N 바이트(bytes)로 이루어진다.

IFFT/FFT는 유효한 데이터를 출력하는 동안 라이트 이네이블(WE; Write Enable) 신호가 출력된다. 또한, 데이터의 출력순서가 비순차적이기 때문에 데이터의 순서를 나타내기 위해 어드레스(address)신호가 데이터 출력에 맞추어 함께 출력된다. 도 2의 신호 A에서 처럼 N=4로 가정했을 경우 데이터는 0, 1, 2, 3의 순서가 아니라 비순차적인 0, 3, 2, 1의 순서로 출력된다.

라이트 이네이블(이하, WE 이라 함)신호는 스위치 1(16)을 각 심벌마다 램(RAM) A(14)와 램(RAM) B(15)를 스위칭 하는데 사용되며 스위치 2(17)는 역 WE(Inverted WE) 신호를 이용하여 스위치 1(16)과는 반대로 램 A/B(14 및 15)를 스위칭 하게 된다. 각 스위치는 다중화기(MUX)/역다중화기(DEMUX)를 이용하여 간단히 구현할 수 있다.

즉, 스위치 1(16)이 램 A(14)에 연결되어 IFFT/FFT의 출력이 램 A에 쓰기(Write)되는 동안 스위치 2(17)는 램 B(15)에 연결되어 후단 디바이스(13)에서 램 B(15)의 데이터를 읽는다(Read). IFFT/FFT의 출력 데이터가 스피드 정합 디바이스(4)의 램 A(14)에 쓰기(Write) 되는 동안 데이터 출력 순서는 어드레스에 의해 결정이 된다. 도 2에 도시된 바와 같이 어드레스가 0, 3, 2, 1처럼 출력이 되면 이에 해당하는 램 주소에 데이터가 저장된다. 이렇게 저장된 데이터 값을 스피드 정합 디바이스(4)의 후단 디바이스(13)에서 읽기(Read)할 때는 어드레스가 0, 1, 2, 3처럼 순차적인 주소를 발생시켜 순차적인 데이터 값을 램에서 읽어 갈 수 있다.

또한, IFFT/FFT에서는 1/T₁Hz의 클럭(clock)으로 데이터를 출력하지만 후단 디바이스(13)에서는 1/T₂Hz의 클럭으로 데이터를 스피드 정합 디바이스의 램으로 부터 읽게 된다.

상술한 구조를 사용할 경우 IFFT/FFT의 출력 데이터는 프레임 구간(Symbol Duration) T 만큼 지연이 되어 후단 디바이스(13)로 입력되지만 이는 전체 시스템 지연 시간에 비하면 거의 무시할 수 있을 정도이다.

실시 예를 위해 전단 디바이스는 데이터 해상도 8비트를 가지는 4 포인트 FFT 디바이스라고 가정한다.

FFT의 출력 4개를 한 프레임이라 칭한다. 한 프레임의 길이는 시간 T이다.

WE 신호는 프레임 구간 T마다 생성되며 스위치 1(16), 스위치 2(17)를 구동하여 램 A/B(14/15)를 선택하도록 한다. 이때, 스위치 1(16)과 스위치 2(17)는 서로 반대로 동작함으로 스위치 1(16)이 램 A(14)에 연결되었을 경우 스위치 2(17)는 램 B(15)에 연결된다.

시간적 순서에 의한 스피드 정합 디바이스의 동작 절차는 다음과 같다.

본 실시 예에서는 프레임 N에 대한 동작만을 설명하기로 한다.

1. 도 4의 시간 t0에서 스위치 1은 FFT 디바이스의 출력 데이터 버스와 어드레스 버스를 램 A에 연결한다.

2. 도 4의 시간 t0에서 FFT 디바이스는 데이터 버스에 값 0x1F, 0x5C, 0x12, 0xFF를 T1간격으로 출력하며, 어드레스 버스에 값 0,3,2,1을 T1간격으로 출력한다.

3. 버스에서 출력되는 데이터는

램 A의 어드레스 0번지에 0x1F 데이터를 저장하고,

램 A의 어드레스 3번지에 0x5C 데이터를 저장하고,

램 A의 어드레스 2번지에 0x12 데이터를 저장하고,

램 A의 어드레스 1번지에 0xFF 데이터를 저장한다.

4. FFT 디바이스는 한 프레임에 T1구간을 가지는 데이터 4개를 출력한 후 도 4의 t1시간까지는 데이터를 출력하지 않는다.

5. 도 4의 t1시간에서, 도 3의 램 A에는 0~3번지에 프레임 N의 데이터 4개가 저장된다.

6. 도 4의 t1시간에서, 도 3의 신호 WE의 에지 트리거(edge trigger)에 의해 스위치 1은 램 A에서 램 B로 스위칭 되고, 스위치 2는 램 B에서 램 A로 스위칭 된다.

7. 즉, 후단 디바이스의 데이터 버스와 어드레스 버스는 스위치 2에 의해 램 A에 연결한다.

8. 도 4의 t1시간부터 T2간격으로 후단 디바이스에서는 램 A의 어드레스 0~3번지의 데이터를 순차적으로 읽어들인다. 즉, 데이터 값 0x1F, 0xFF, 0x12, 0x5C를 램 A로부터 순차적으로 후단 디바이스로 읽어들인다.

즉, 상기 동작을 요약하면 시간 t0~t1시간에는 FFT 디바이스의 비순차적인 데이터 출력은 램 A에 저장되고, t1~t2시간에는 후단 디바이스에서 램 A에 저장된 데이터를 순차적으로 읽어들인다.

상술한 바와 같이 본 발명은 두 신호간의 인터페이스 부분에 자주 사용되는 버퍼링을 이중 포트(Dual-Port) 램을 사용하지 않고 일반 D-램만을 사용하여 보다 저렴하게 디바이스간 입/출력 접속과 속도차를 해결할 수 할 수 있다.

Claims (3)

1. 고속 푸리에 변환/역변환기에서 발생한 데이터를 버퍼링하는 제 1 램 및 제 2 램과,

   상기 고속 푸리에 변환/역변환기에서 발생된 라이트 이네이블 신호를 이용하여 상기 제 1 및 2 램을 스위칭 하는 제 1 및 제 2 스위치와,

   상기 제 1 및 제 2 스위치의 스위칭 동작에 따라 상기 제 1 및 2 램에 저장된 데이터를 입력으로 하는 후단 디바이스를 포함하여 구성된 것을 특징으로 하는 디바이스간 입/출력 접속 장치.
2. 고속 푸리에 변환/역변환기에서 유효한 데이터, 라이트 이네이블 신호 및 어드레스 신호를 출력하는 단계와,

   상기 라이트 이네이블 신호를 이용하여 제 1 스위치가 제 1 램에 연결되어 상기 고속 푸리에 변환/역변환기의 출력신호가 제 1 램에 쓰기 과정을 수행하는 동안 제 2 스위치는 제 2 램에 연결되어 후단 디바이스에서 제 2 램의 데이터를 읽는 단계와,

   고속 푸리에 변환/역변환기의 출력 데이터가 상기 제 1 램에 쓰기 과정을 수행하는 동안 상기 어드레스 신호에 의해 데이터 출력 순서가 결정되어 후단 디바이스에 입력되는 단계를 포함하여 이루어지는 것을 특징으로 하는 디바이스간 입/출력 접속방법
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 스위치는 다중화기 및 역다중화기를 이용하는 것을 특징으로 하는 디바이스간 입/출력 접속방법.

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