JPS59114936A - 復号器 - Google Patents
復号器Info
- Publication number
- JPS59114936A JPS59114936A JP22455182A JP22455182A JPS59114936A JP S59114936 A JPS59114936 A JP S59114936A JP 22455182 A JP22455182 A JP 22455182A JP 22455182 A JP22455182 A JP 22455182A JP S59114936 A JPS59114936 A JP S59114936A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- path
- node
- path memory
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）８発明の技術分野
本発明は復号器に係り、特に衛星通信システム等に於い
て使用されるビタビ復号器の改良に関するものである。
て使用されるビタビ復号器の改良に関するものである。
（ｂ）、従来技術と問題点
衛星通信システムに於いては、Ｓ／Ｎの改善が他の通信
システムに比較して困難であるので、通信システムの設
計に於いて誤り訂正方式が重視されている。
システムに比較して困難であるので、通信システムの設
計に於いて誤り訂正方式が重視されている。
此の誤り訂正符号の中でも特に注目されているのが、下
記の特徴を持つたたみ込み符号化−ビタビ復号器がある
。
記の特徴を持つたたみ込み符号化−ビタビ復号器がある
。
■最大復号法である上、軟判定を組み合わせることが出
来るので訂正能力が高い。
来るので訂正能力が高い。
■拘束長が短いので情報効率が高い。
一般に通信路は第１図のモデルで表すことが出来る。第
１図に於いて、１は符号化器、２は伝送路、３は復号器
である。
１図に於いて、１は符号化器、２は伝送路、３は復号器
である。
此の時情報シンボルを適当な符号系列に変換することに
より伝送路２中に挿入された雑音により生じた誤りを復
号の際に除去することが可能で、此の時使用される符号
を誤り訂正符号と云う。
より伝送路２中に挿入された雑音により生じた誤りを復
号の際に除去することが可能で、此の時使用される符号
を誤り訂正符号と云う。
此の誤り訂正符号は構成法によって、ブロック符号とた
たみ込み符号とに分かれる。ブロック符号は一定長のブ
ロックを単位として構成され、たたみ込み符号は過去の
符号系列が現在の符号系列に関する出力に影響を与える
性質を持つ。
たみ込み符号とに分かれる。ブロック符号は一定長のブ
ロックを単位として構成され、たたみ込み符号は過去の
符号系列が現在の符号系列に関する出力に影響を与える
性質を持つ。
たたみ込み符号はブロック符号に比べ、簡単な装置で誤
り訂正能力を高くすることが出来る。ビタビ復号法は拘
束長の短いたたみ込み符号化器とビタビ復号器を組み合
わせた誤り訂正方式であり、たたみ込み符号を使用する
誤り訂正方式の内で最も強力な訂正能力があると言われ
ている。
り訂正能力を高くすることが出来る。ビタビ復号法は拘
束長の短いたたみ込み符号化器とビタビ復号器を組み合
わせた誤り訂正方式であり、たたみ込み符号を使用する
誤り訂正方式の内で最も強力な訂正能力があると言われ
ている。
ビタビ復号器はたたみ込み符号に適用される最尤復号法
の一つで、最尤復号法とは、一定長の受信符号系列に対
し、存在し得る総ての送信符号系列の内張も良く一致し
ている系列を選択し、其に対応する情報シンボルを決定
することにより復号を行うものである。
の一つで、最尤復号法とは、一定長の受信符号系列に対
し、存在し得る総ての送信符号系列の内張も良く一致し
ている系列を選択し、其に対応する情報シンボルを決定
することにより復号を行うものである。
第２図はたたみ込み符号化器の一例を示し、第２図に於
いて、ＲＥＧＯｌＲＥＧＩ、ＲＥＧ２はレジスタで、シ
フト・レジスタを構成しており、＋印は排他的論理和を
取る演算器である。
いて、ＲＥＧＯｌＲＥＧＩ、ＲＥＧ２はレジスタで、シ
フト・レジスタを構成しており、＋印は排他的論理和を
取る演算器である。
第３図は第２図に示した符号化器の状態遷移図である。
第２図の例に於いては４相ＰＳＫ変調の変復調器に適用
することを考えているので、送信符号系列は、■チャン
ネルとＱチャンネルの２チヤンネルで伝送されるものと
し、−個の情報シンボル入力に対する一組の符号出力を
（１チヤンネル、Ｑチャンネル）の様に表す。符号化器
は３段のシフト・レジスタを持つが、レジスタ０は情報
シンボル入力用であるので、内部状態の数は、レジスタ
１、レジスタ２の取り得る状態の数、即ち４である。
することを考えているので、送信符号系列は、■チャン
ネルとＱチャンネルの２チヤンネルで伝送されるものと
し、−個の情報シンボル入力に対する一組の符号出力を
（１チヤンネル、Ｑチャンネル）の様に表す。符号化器
は３段のシフト・レジスタを持つが、レジスタ０は情報
シンボル入力用であるので、内部状態の数は、レジスタ
１、レジスタ２の取り得る状態の数、即ち４である。
此の符号化器の状態遷移図を第３図に示す。第３図に於
いて、実線は情報シンボル“１”の遷移を、点線は情報
シンボル“０”の遷移を夫々表す。
いて、実線は情報シンボル“１”の遷移を、点線は情報
シンボル“０”の遷移を夫々表す。
前記の様にレジスタ１、レジスタ２の取り得る状態は、
α（０，０）、β（０，１）、γ （１，０）、及びδ
（１，１）の４種類の状態があり、成る状態から他の状
態に遷移する時の条件をも表記しである。
α（０，０）、β（０，１）、γ （１，０）、及びδ
（１，１）の４種類の状態があり、成る状態から他の状
態に遷移する時の条件をも表記しである。
ビタビ復号器はたたみ込み符号化器の内部状態に対応し
たノードを持ち、各ノードは受信符号系列から、内部状
態の遷移を推定する（此れをパスと云う）。
たノードを持ち、各ノードは受信符号系列から、内部状
態の遷移を推定する（此れをパスと云う）。
各ノードが推定したパスの内、受信符号系列に最も近い
パスが正しいパスであると判断し、此れから復号出力を
得る。各ノードが推定したパスを記憶する為のメモリと
してパス・メモリがある。
パスが正しいパスであると判断し、此れから復号出力を
得る。各ノードが推定したパスを記憶する為のメモリと
してパス・メモリがある。
第４図はパス・メモリの動作原理を表す図であり、第５
図は従来の方式によるパス・メモリの構成図である。
図は従来の方式によるパス・メモリの構成図である。
第５図に於いて、１はパス・メモリ （１）、２はパス
・メモリ （Ｊ） 、３は其以外のパス・メモリで、１
つの四角形が１つのメモリ・セルを表す。
・メモリ （Ｊ） 、３は其以外のパス・メモリで、１
つの四角形が１つのメモリ・セルを表す。
４はノード（１）が選択した遷移状態に対応して切り換
えるセレクタ、５．６はノード（Ｊ）及び其の他のノー
ドのセレクタ、７はノード（Ｉ）が選択した遷移情報、
８．９はノード（Ｉ）及び他のノードが選択した遷移情
報、１０はパス・メモリへの書込みタイミング信号、１
１はパス・メモリ （Ｉ）のバッファー・メモリ、１２
はパス・メモリ （Ｊ）のバッファー・メモリ、１３は
バッファー・メモリへの書込みタイミング信号である。
えるセレクタ、５．６はノード（Ｊ）及び其の他のノー
ドのセレクタ、７はノード（Ｉ）が選択した遷移情報、
８．９はノード（Ｉ）及び他のノードが選択した遷移情
報、１０はパス・メモリへの書込みタイミング信号、１
１はパス・メモリ （Ｉ）のバッファー・メモリ、１２
はパス・メモリ （Ｊ）のバッファー・メモリ、１３は
バッファー・メモリへの書込みタイミング信号である。
パス・メモリの動作は次の様になる。今パス・メモリの
段数をｎ段とする。成るノード（１）及びパス・メモリ
（１）に着目する。単位ビ・ノド数の符号が受信され
ると（此のビット数は符号の構成法により定まる）、ノ
ード（Ｉ）は受信符号に最も近い符号を生成する状態遷
移を選択する。
段数をｎ段とする。成るノード（１）及びパス・メモリ
（１）に着目する。単位ビ・ノド数の符号が受信され
ると（此のビット数は符号の構成法により定まる）、ノ
ード（Ｉ）は受信符号に最も近い符号を生成する状態遷
移を選択する。
尚以下ノード（Ｘ）からノード（Ｙ）への状態遷移をｙ
−ｘと書くことにする。
−ｘと書くことにする。
今ノード（１）が、ノード（Ｊ）からの状態遷移Ｉ−Ｊ
を選択したとする。此の時、パス・メモリ（Ｉ）の１段
目にはＩ−Ｊが記憶される。更にパス・メモリ（Ｉ）の
２段目からｎ段目までに、パス・メモリ （Ｊ）の１段
目からｎ−１段目までの内容が伝送される（第４図参照
）。
を選択したとする。此の時、パス・メモリ（Ｉ）の１段
目にはＩ−Ｊが記憶される。更にパス・メモリ（Ｉ）の
２段目からｎ段目までに、パス・メモリ （Ｊ）の１段
目からｎ−１段目までの内容が伝送される（第４図参照
）。
例えば、パス・メモリ （Ｊ）にＪ−ＫＫ−ＬＬ−ＭＭ
ｌ−ＮＨ−４が記憶されていたとすれば、パス・メモリ
（１）はＩ−ＪＪ４−Ｋ ｘ−↓ Ｌ←ＭＭ−Ｎと
なる。
ｌ−ＮＨ−４が記憶されていたとすれば、パス・メモリ
（１）はＩ−ＪＪ４−Ｋ ｘ−↓ Ｌ←ＭＭ−Ｎと
なる。
即ち、ノード（１）は最も近いパスとして、Ｉ −Ｊ
−Ｋ −Ｌ −Ｍ −Ｎを選択したことになる。
−Ｋ −Ｌ −Ｍ −Ｎを選択したことになる。
単位ビット数の符号が受信される毎に、総てのノードと
パス・メモリが前記の動作を繰り返さなければならない
。即ちパス・メモリ （１）へパス・メモリ（Ｊ）の内
容を転送する時、同時にパス・メモリ （Ｊ）の内容も
書き換えられることになる。
パス・メモリが前記の動作を繰り返さなければならない
。即ちパス・メモリ （１）へパス・メモリ（Ｊ）の内
容を転送する時、同時にパス・メモリ （Ｊ）の内容も
書き換えられることになる。
此の為従来は、パス・メモリの内容が破壊されるのを防
ぐ為パス・メモリ間にバッファー・メモリを挿入してい
た。即ち第５図に示す様に、パス・メモリの内容を全部
バッファー・メモリへ転送しておいてからパス・メモリ
の書き換えを行っていた。
ぐ為パス・メモリ間にバッファー・メモリを挿入してい
た。即ち第５図に示す様に、パス・メモリの内容を全部
バッファー・メモリへ転送しておいてからパス・メモリ
の書き換えを行っていた。
此の様な方法では、必要とするメモリ容量が記憶すべき
遷移情報数の２倍となる為回路規模が大きくなり、更に
１回の記憶動作を行うのに２回のメモリ読みだしと書込
みを行なわなければならないので動作速度も遅くなると
云う欠点が有る。
遷移情報数の２倍となる為回路規模が大きくなり、更に
１回の記憶動作を行うのに２回のメモリ読みだしと書込
みを行なわなければならないので動作速度も遅くなると
云う欠点が有る。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
メモリ・セル数を記憶すべき遷移状態数と等しい数まで
減少させ、更に動作速度を２倍に向上させたパス・メモ
リ回路の構成法を提供することである。
メモリ・セル数を記憶すべき遷移状態数と等しい数まで
減少させ、更に動作速度を２倍に向上させたパス・メモ
リ回路の構成法を提供することである。
（ｄ）０発明の構成
上記の目的は本発明によれば、ビタビ復号器に於いて、
パス・メモリの股間にセレクタを挿入し前記セレクタを
制御することにより、前段の前記パス・メモリより、後
段の前記パス・メモリの中から任意に選択された後段の
前記パス・メモリに、状態遷移情報を転送することを特
徴とする復号器を提供することにより達成される。
パス・メモリの股間にセレクタを挿入し前記セレクタを
制御することにより、前段の前記パス・メモリより、後
段の前記パス・メモリの中から任意に選択された後段の
前記パス・メモリに、状態遷移情報を転送することを特
徴とする復号器を提供することにより達成される。
（ｅ）４発明の実施例
本発明はセレクタをパス・メモリの股間に挿入すること
により、バッファー・メモリを省略し・此の事によりメ
モリ・セル数を従来の半分にし、更に１回の記憶動作が
１回のメモリ読み出し、書込みで済む為、動作速度も早
くなる様にしたものである。
により、バッファー・メモリを省略し・此の事によりメ
モリ・セル数を従来の半分にし、更に１回の記憶動作が
１回のメモリ読み出し、書込みで済む為、動作速度も早
くなる様にしたものである。
第６図は本発明の一実施例を示すブロック図で図中の数
字は総て第５図の場合と全く同一である。
字は総て第５図の場合と全く同一である。
以下第６図に従って本発明の詳細な説明する。
令弟６図に於いて、ノード（Ｉ）がノード（Ｊ）からの
状態遷移１−Ｊを選択したとする。パス・メモリ （Ｊ
）の１段目の出力は書込みクロックによりパス・メモリ
（１）のｉ＋１段目に書き込まれる。
状態遷移１−Ｊを選択したとする。パス・メモリ （Ｊ
）の１段目の出力は書込みクロックによりパス・メモリ
（１）のｉ＋１段目に書き込まれる。
此の時同時にバスψメそり （Ｊ）の内容も書き換えら
れるが１既にパス・メモリ（Ｉ）への転送しよ完了して
いる。従って此の様にセレクタ４の採用により従来のバ
ッファー・メモリを取り除くことが可能となり、同時に
１回の記憶動作が１回のメモリ読み出し、書込みで済む
為、動作速度も早くなる。
れるが１既にパス・メモリ（Ｉ）への転送しよ完了して
いる。従って此の様にセレクタ４の採用により従来のバ
ッファー・メモリを取り除くことが可能となり、同時に
１回の記憶動作が１回のメモリ読み出し、書込みで済む
為、動作速度も早くなる。
（ｒ）５発明の効果
以上詳細に説明した様に本発明によれば、パス・メモリ
のバッファー・メモリを省略することが出来るので回路
構成が大変簡単となる上、動作速度が早くなると云う大
きい効果がある。
のバッファー・メモリを省略することが出来るので回路
構成が大変簡単となる上、動作速度が早くなると云う大
きい効果がある。
第１図は通信線路をシンボル化したもので、図中１は符
号化器、２は伝送路、３は復号器である。 第２図はたたみ込み符号化器の一例を示し、第２図に於
いて、ＲＥＧＯｌＲＥＧＩ、ＲＥＧ２はレジスタで、シ
フト・レジスタを構成しており、十印は排他的論理和を
取る演算器である。 第３図は符号化器の状態遷移図である。 第４図はパス・メモリの動作原理を表す図、第５図は従
来の方式によるパス・メモリの構成図、第６図は本発明
の一実施例を示すブロック図を示すものである。 第４図、第５図、第６図に於いて、１はパス・メモリ
（１）、２はパス・メモリ （Ｊ） 、３は上記以外の
パス・メモリで、１つの四角形が１つのメモリ・セルを
表す。４はノード（Ｉ）が選択した遷移状態に対応して
切り換えるセレクタ、５．６はノード（Ｊ）及び其の他
のノードのセレクタ、７はノード（１）が選択した遷移
情報、８．９はノード（＋）及び他のノードが選択した
遷移情報、１０はパス・メモリへの書込みタイミング信
号、１１はパス・メモリ （Ｉ）のバッファー・メモリ
、１２はパス・メモリ （Ｊ ）のバッファー・メモリ
、１３はバッファー・メモリへの書込みタイミング信号
第 １ 日 ’＋Ｎｏｔｓｅ ネ ２ 日 第 ３ ロ 第 ４ 図 某 ５ 図
号化器、２は伝送路、３は復号器である。 第２図はたたみ込み符号化器の一例を示し、第２図に於
いて、ＲＥＧＯｌＲＥＧＩ、ＲＥＧ２はレジスタで、シ
フト・レジスタを構成しており、十印は排他的論理和を
取る演算器である。 第３図は符号化器の状態遷移図である。 第４図はパス・メモリの動作原理を表す図、第５図は従
来の方式によるパス・メモリの構成図、第６図は本発明
の一実施例を示すブロック図を示すものである。 第４図、第５図、第６図に於いて、１はパス・メモリ
（１）、２はパス・メモリ （Ｊ） 、３は上記以外の
パス・メモリで、１つの四角形が１つのメモリ・セルを
表す。４はノード（Ｉ）が選択した遷移状態に対応して
切り換えるセレクタ、５．６はノード（Ｊ）及び其の他
のノードのセレクタ、７はノード（１）が選択した遷移
情報、８．９はノード（＋）及び他のノードが選択した
遷移情報、１０はパス・メモリへの書込みタイミング信
号、１１はパス・メモリ （Ｉ）のバッファー・メモリ
、１２はパス・メモリ （Ｊ ）のバッファー・メモリ
、１３はバッファー・メモリへの書込みタイミング信号
第 １ 日 ’＋Ｎｏｔｓｅ ネ ２ 日 第 ３ ロ 第 ４ 図 某 ５ 図
Claims (1)
- ビタビ復号器に於いて、パス・メモリの股間にセレクタ
を挿入し前記セレクタを制御することにより、前段の前
記パス・メモリより、後段の前記パス・メモリの中から
任意に選択された後段の前記パス・メモリに、状態遷移
情報を転送することを特徴とする復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455182A JPS59114936A (ja) | 1982-12-21 | 1982-12-21 | 復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455182A JPS59114936A (ja) | 1982-12-21 | 1982-12-21 | 復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114936A true JPS59114936A (ja) | 1984-07-03 |
Family
ID=16815555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22455182A Pending JPS59114936A (ja) | 1982-12-21 | 1982-12-21 | 復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275226A (ja) * | 1987-05-07 | 1988-11-11 | Fujitsu Ltd | ビタビ復号器用パスメモリ回路 |
| JPH0412168U (ja) * | 1990-05-23 | 1992-01-31 |
-
1982
- 1982-12-21 JP JP22455182A patent/JPS59114936A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275226A (ja) * | 1987-05-07 | 1988-11-11 | Fujitsu Ltd | ビタビ復号器用パスメモリ回路 |
| JPH0412168U (ja) * | 1990-05-23 | 1992-01-31 |
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