JP2575853B2 - ビタビ復号回路 - Google Patents
ビタビ復号回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル信号伝送システムに利用され、
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
特に畳み込み符号化された信号を誤り訂正するビタビ復
号回路に関する。
従来の畳み込み符号器、ビダビ復号のブロック図を第
５図に示す。畳み込み符号器ではＭ系列の信号を畳み込
み符号化し、Ｎ系列の符号化信号とする。ブランチメト
リック発生器（BMG）で各受信信号の尤度を演算し、ACS
回路で符号器の各ステートに対する最も確からしい状態
遷移を選択する。ここで符号器の各ステートとは符号器
内のｋ個（k;拘束長）のメモリの内容を意味し、拘束長
ｋの符号器を用いた場合は、2k種類のステートが存在す
る。状態遷移とはあるステートからある入力信号があっ
た場合に次のステートへの遷移をいう。
５図に示す。畳み込み符号器ではＭ系列の信号を畳み込
み符号化し、Ｎ系列の符号化信号とする。ブランチメト
リック発生器（BMG）で各受信信号の尤度を演算し、ACS
回路で符号器の各ステートに対する最も確からしい状態
遷移を選択する。ここで符号器の各ステートとは符号器
内のｋ個（k;拘束長）のメモリの内容を意味し、拘束長
ｋの符号器を用いた場合は、2k種類のステートが存在す
る。状態遷移とはあるステートからある入力信号があっ
た場合に次のステートへの遷移をいう。
第６図に拘束長３、符号化率1/2の畳込み符号器を、
第７図にその状態遷移図の例を示す。符号器は二つのシ
フトレジスタSRと一つの排他的理知回路からなる。この
図で横方向に時刻を示し、縦方向にステートを示す。各
時刻間にステートとステートを結ぶ線が状態遷移を示
す。
第７図にその状態遷移図の例を示す。符号器は二つのシ
フトレジスタSRと一つの排他的理知回路からなる。この
図で横方向に時刻を示し、縦方向にステートを示す。各
時刻間にステートとステートを結ぶ線が状態遷移を示
す。
ビタビ復号回路において、ACS回路から出力される信
号はパスメモリに入力される。第８図にパスメモリの構
成図を示し、第９図にパスメモリセルの構成を示す。図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
号はパスメモリに入力される。第８図にパスメモリの構
成図を示し、第９図にパスメモリセルの構成を示す。図
では簡単のためステート数４、トランケーション３のも
のを挙げている。ただし、一般にはトランケーションは
拘束長の５倍程度のものが使われる。
パスメモリでは入力されたシンボルをＴタイムスロッ
ト（T;トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい１つが選択される。従って、
1/2mセレクタ2kT個必要になる。
ト（T;トランケーション）に渡り記憶、選択する。符号
器入力がｍの場合、パスメモリ回路としてはm2kT個のメ
モリ領域が必要になる。またパスメモリ回路では各状態
について前段のメモリ内容のうち2m個が次の段に接続さ
れ、うち尤度の最も大きい１つが選択される。従って、
1/2mセレクタ2kT個必要になる。
しかし、上述のような従来の回路構成では拘束長ｋ及
び送信する符号器入力ビット数ｍが大きくなるとパスメ
モリ回路が飛躍的に大きくなる。パスメモリは記憶内容
をシフトレジスタに蓄え、遷移させるため、全レジスタ
をクロック毎に動作させる必要があり、消費電力が大き
くなること、および記憶されるビット数だけ遷移ネット
ワークが必要となるため配線量が大きくなるという欠点
がある。
び送信する符号器入力ビット数ｍが大きくなるとパスメ
モリ回路が飛躍的に大きくなる。パスメモリは記憶内容
をシフトレジスタに蓄え、遷移させるため、全レジスタ
をクロック毎に動作させる必要があり、消費電力が大き
くなること、および記憶されるビット数だけ遷移ネット
ワークが必要となるため配線量が大きくなるという欠点
がある。
次に符号化変調について説明する。従来の符号化変調
方式の符号器、復号器のブロッゥ図を第10図に示す。
（G,Ungerboeck“Channel coding with multi level/ph
ase signals"IEEE Trans.on Imformation Theory,vol.I
T 28,No.1.pp55〜67,Jan 1982）符号化変調では（Ｋ＋
Ｍ）系列の情報信号のうちＭ系列を畳み込み符号化し、
Ｎ系列の符号化信号とした後、これら（Ｋ＋Ｎ）系列信
号を入力とするマッピング回路（MAP）により送信シン
ボルを信号空間上に最小符号間距離が最大になるように
最適配置する。最適配置された信号は変調器（MOD）で
多値変調される。変調信号は送信され受信側において受
信されたのち復調器（DEM）で復調される。復号器側で
はデマッピング回路（DEMAP）でマッピング回路の逆の
演算を行なった後、ブランチメトリック発生器（BMG）
で各受信シンボルの尤度を演算し、ACS回路で符号器の
各状態に対する最も確からしいシンボルを選択する。従
来のパスメモリではACS回路の出力の状態遷移に相当す
るビットを入力し、記憶している。ここで畳み込み符号
器出力のうち冗長ビットは最終的な復号信号を得るため
には直接必要ないためパスメモリには記憶されない。し
かし、第10図に示すような符号化変調方式においては、
符号化ビットの他に非符号化ビットをもパスメモリ入力
として、記憶する必要がある。
方式の符号器、復号器のブロッゥ図を第10図に示す。
（G,Ungerboeck“Channel coding with multi level/ph
ase signals"IEEE Trans.on Imformation Theory,vol.I
T 28,No.1.pp55〜67,Jan 1982）符号化変調では（Ｋ＋
Ｍ）系列の情報信号のうちＭ系列を畳み込み符号化し、
Ｎ系列の符号化信号とした後、これら（Ｋ＋Ｎ）系列信
号を入力とするマッピング回路（MAP）により送信シン
ボルを信号空間上に最小符号間距離が最大になるように
最適配置する。最適配置された信号は変調器（MOD）で
多値変調される。変調信号は送信され受信側において受
信されたのち復調器（DEM）で復調される。復号器側で
はデマッピング回路（DEMAP）でマッピング回路の逆の
演算を行なった後、ブランチメトリック発生器（BMG）
で各受信シンボルの尤度を演算し、ACS回路で符号器の
各状態に対する最も確からしいシンボルを選択する。従
来のパスメモリではACS回路の出力の状態遷移に相当す
るビットを入力し、記憶している。ここで畳み込み符号
器出力のうち冗長ビットは最終的な復号信号を得るため
には直接必要ないためパスメモリには記憶されない。し
かし、第10図に示すような符号化変調方式においては、
符号化ビットの他に非符号化ビットをもパスメモリ入力
として、記憶する必要がある。
この発明の目的は低消費電力化および回路規模削減に
ある。
ある。
この発明によればパスメモリ回路は信号のとり得る状
態数と等しいパス表示回路およびパス選択回路の組合せ
群のｐ群からなり、ｐ群の各パス表示回路群は信号（デ
ータ）が入力されるごとに予め決められた循環順に従っ
て１つのパス表示回路群のみにその時のACS回路の出力
が記憶され、他のパス表示回路群はそれ以前の記憶内容
がそのまゝ保持され、パス選択回路はその組合せられた
パス表示回路の記憶内容中の生き残りパス選択データと
駆動パルスを入力して、上記順単順における１つ前の対
応するパス選択回路へ駆動パルスを送出する。
態数と等しいパス表示回路およびパス選択回路の組合せ
群のｐ群からなり、ｐ群の各パス表示回路群は信号（デ
ータ）が入力されるごとに予め決められた循環順に従っ
て１つのパス表示回路群のみにその時のACS回路の出力
が記憶され、他のパス表示回路群はそれ以前の記憶内容
がそのまゝ保持され、パス選択回路はその組合せられた
パス表示回路の記憶内容中の生き残りパス選択データと
駆動パルスを入力して、上記順単順における１つ前の対
応するパス選択回路へ駆動パルスを送出する。
第１図にこの発明の実施例のブロック図を示す。図に
おいて３はACS回路からの出力で、状態遷移に相当する
情報、１はパスメモリの開始段にACS回路の出力３をラ
ッチするための書き込みクロック、２はパスメモリの初
段から復号出力を読み出すための読み出しクロック、４
は復号出力、５はパス選択回路の段間を結線する状態遷
移ネットワーク、６は選択されたパスを示すパス選択信
号、７はパスメモリからのパス選択信号を示す。
おいて３はACS回路からの出力で、状態遷移に相当する
情報、１はパスメモリの開始段にACS回路の出力３をラ
ッチするための書き込みクロック、２はパスメモリの初
段から復号出力を読み出すための読み出しクロック、４
は復号出力、５はパス選択回路の段間を結線する状態遷
移ネットワーク、６は選択されたパスを示すパス選択信
号、７はパスメモリからのパス選択信号を示す。
第２図にパス表示回路の構成例を示す。1,2,3,4,6,7
は第１図の各信号に対応する。８は、ステート番号に固
有な冗長ビットを出力する回路であり、本構成例では、
冗長ビットが“1"になるステートのみに設ける。
は第１図の各信号に対応する。８は、ステート番号に固
有な冗長ビットを出力する回路であり、本構成例では、
冗長ビットが“1"になるステートのみに設ける。
第３図にパス選択回路の構成例を示す。1,5,6,7は第
１図の各信号に対応する。ただし、パス選択信号７はパ
ス表示回路中の２つのフリップフロップ中の一方（第２
図中の左のもの）の出力であって、前段より２つのパス
中の選択状態を示すものである。第４図に第１図の1,2
の信号のタイミング関係を示す。書き込みクロックは、
第１図の1,読み出しクロックは２に対応する。
１図の各信号に対応する。ただし、パス選択信号７はパ
ス表示回路中の２つのフリップフロップ中の一方（第２
図中の左のもの）の出力であって、前段より２つのパス
中の選択状態を示すものである。第４図に第１図の1,2
の信号のタイミング関係を示す。書き込みクロックは、
第１図の1,読み出しクロックは２に対応する。
１つのデータ（ビット）が入力されるごとに、初段と
なるパスメモリの段が循環的に順次１段ずつずれる。つ
まり最初のデータで第１図中の左端の段が初段の場合
は、次のデータが入力されると、第１図中の左から２番
目の段が初段とされる。従ってパス表示回路には順次循
環的にACS回路で選択された信号として、ACS回路の出力
のうち、状態遷移に相当するビットが入力される。この
入力信号は各ステートに対して最も尤度の高いパスに関
する１つ前のタイムスロットのステートを示すことにな
る。例えば第11図Ａの状態遷移図において、２段目の最
上位のステートP200に注目する。このステートP200への
遷移は初段のステートP100またはP110の何れか一方から
起きる。いまパスＢの尤度が高いとすると、ACS回路の
出力“10"がP200のパス表示回路の記憶される。この
時、その上位ビット、つまり第２図中の左側のフリップ
フロップの内容は“1"であって、パスＢを選択したこと
を示している。このようにして２段目の各ステートP200
〜P211に対して、ACS回路の出力が記憶される。その他
の各段のパス表示回路の記憶内容はそれ以前の内容がそ
のまゝ保持される。次にデータが入力されると、第11図
中の３段目が初期状態とされ、そのステートP300につい
ては、前段のステートP200またはP210の何れか一方から
遷移されることになるが、パスＡの尤度が高いとする
と、ACS回路の出力“00"がステートP300のパス表示回路
に記憶される。３段目の各ステートについて同様のこと
が行われ、この時も、他の段のパス表示回路の記憶内容
はそのまゝ保持される。同様にして次のデータでは４段
目のステートP400のパス表示回路に対してACS回路の出
力“00"が書き込まれる。
なるパスメモリの段が循環的に順次１段ずつずれる。つ
まり最初のデータで第１図中の左端の段が初段の場合
は、次のデータが入力されると、第１図中の左から２番
目の段が初段とされる。従ってパス表示回路には順次循
環的にACS回路で選択された信号として、ACS回路の出力
のうち、状態遷移に相当するビットが入力される。この
入力信号は各ステートに対して最も尤度の高いパスに関
する１つ前のタイムスロットのステートを示すことにな
る。例えば第11図Ａの状態遷移図において、２段目の最
上位のステートP200に注目する。このステートP200への
遷移は初段のステートP100またはP110の何れか一方から
起きる。いまパスＢの尤度が高いとすると、ACS回路の
出力“10"がP200のパス表示回路の記憶される。この
時、その上位ビット、つまり第２図中の左側のフリップ
フロップの内容は“1"であって、パスＢを選択したこと
を示している。このようにして２段目の各ステートP200
〜P211に対して、ACS回路の出力が記憶される。その他
の各段のパス表示回路の記憶内容はそれ以前の内容がそ
のまゝ保持される。次にデータが入力されると、第11図
中の３段目が初期状態とされ、そのステートP300につい
ては、前段のステートP200またはP210の何れか一方から
遷移されることになるが、パスＡの尤度が高いとする
と、ACS回路の出力“00"がステートP300のパス表示回路
に記憶される。３段目の各ステートについて同様のこと
が行われ、この時も、他の段のパス表示回路の記憶内容
はそのまゝ保持される。同様にして次のデータでは４段
目のステートP400のパス表示回路に対してACS回路の出
力“00"が書き込まれる。
この４段目が最終段であるとすると、この最終段にお
いてはパスが十分１本に絞られた状態となっており、そ
の１つのステートこの例ではP400のパス選択回路に書込
みパルス１が駆動パルスとして与えられ、これとパス表
示回路中の記憶データ（00）の中のパス選択を示すデー
タ（左の０）とにより第２図中の線５の上側から駆動パ
ルスが出力され、これが第３段目のステートP300のパス
選択回路に入力される。このステートP300においても、
パス選択を示すデータは０であるから同様にしてその線
５の上側から駆動パルスが出力され、これが第２段目の
ステートP200のパス選択回路へ入力される。ステートP2
00ではパス選択を示すデータは１であるかその線５の下
側から駆動パルスが出力され、これが初段のステートP1
10のパス選択回路へ入力される。ステートP110は初段で
あるから、読み出しパルス２によりそのパス表示回路の
記憶内容“10"が復号記号として出力される。
いてはパスが十分１本に絞られた状態となっており、そ
の１つのステートこの例ではP400のパス選択回路に書込
みパルス１が駆動パルスとして与えられ、これとパス表
示回路中の記憶データ（00）の中のパス選択を示すデー
タ（左の０）とにより第２図中の線５の上側から駆動パ
ルスが出力され、これが第３段目のステートP300のパス
選択回路に入力される。このステートP300においても、
パス選択を示すデータは０であるから同様にしてその線
５の上側から駆動パルスが出力され、これが第２段目の
ステートP200のパス選択回路へ入力される。ステートP2
00ではパス選択を示すデータは１であるかその線５の下
側から駆動パルスが出力され、これが初段のステートP1
10のパス選択回路へ入力される。ステートP110は初段で
あるから、読み出しパルス２によりそのパス表示回路の
記憶内容“10"が復号記号として出力される。
前述したようにデータが入力されるごとに初段となる
部分、つまりACS回路の出力が書き込まれる段は、第１
図において順次左へずれるが、最終段、第１図の右端が
初段になると、次のデータが入力された時は、第１図の
左端が初段になり、データが入力されるごとに循環的に
初段の位置がずれる。
部分、つまりACS回路の出力が書き込まれる段は、第１
図において順次左へずれるが、最終段、第１図の右端が
初段になると、次のデータが入力された時は、第１図の
左端が初段になり、データが入力されるごとに循環的に
初段の位置がずれる。
前記第11図Ａに示したパスメモリに対する記憶と同一
の例を、従来のパスメモリ対して行うと、第11図Ｂに示
すようになる。同様にステートP200に注目すると、初段
のステートP100またはP110の何れが一方から遷移し、パ
スＢの尤度が高いから、そのステート番号“10"がステ
ートP200のメモリにシフトして書き込まれる。次のデー
タが来ると、前述したようにパスＡが選択されるため、
ステートP200の記憶“10"がステートP300にシフトされ
ると共に、ステートP200に“00"が記憶される。さらに
次のデータが来ると、パスＡが選択されるため、ステー
トP300の内容“10"がステートP400に移され、ステートP
200の内容“00"がステートP300に移され、ステートP200
に“00"が記憶される。ステートP400は終段であるか
ら、パスは１つに絞られ、ステートP400の記憶内容“1
0"が復号データとして出力される。つまり、このデータ
“10"は第11図Ｂに示すようにデータが入力されるごと
に１段ずつシフトされる。従って従来においてはデータ
が入力されるごとにパスメモリの内容を全て１段ずつシ
フトするものであり、つまり全てのパスメモリセルに対
する書込みを行うため、その書込みに比較的大きな電力
消費がなされていた。
の例を、従来のパスメモリ対して行うと、第11図Ｂに示
すようになる。同様にステートP200に注目すると、初段
のステートP100またはP110の何れが一方から遷移し、パ
スＢの尤度が高いから、そのステート番号“10"がステ
ートP200のメモリにシフトして書き込まれる。次のデー
タが来ると、前述したようにパスＡが選択されるため、
ステートP200の記憶“10"がステートP300にシフトされ
ると共に、ステートP200に“00"が記憶される。さらに
次のデータが来ると、パスＡが選択されるため、ステー
トP300の内容“10"がステートP400に移され、ステートP
200の内容“00"がステートP300に移され、ステートP200
に“00"が記憶される。ステートP400は終段であるか
ら、パスは１つに絞られ、ステートP400の記憶内容“1
0"が復号データとして出力される。つまり、このデータ
“10"は第11図Ｂに示すようにデータが入力されるごと
に１段ずつシフトされる。従って従来においてはデータ
が入力されるごとにパスメモリの内容を全て１段ずつシ
フトするものであり、つまり全てのパスメモリセルに対
する書込みを行うため、その書込みに比較的大きな電力
消費がなされていた。
これに対し、この発明ではデータの入力ごとに、パス
メモリ中の１段に対してのみ書込みを行い、他の段に対
してはその記憶を保持したまゝであり、読み出しにおい
ても、パス選択回路を駆動パルスが、シフト動作をさせ
ることなく、順次初段側に送られるため、その電力消費
は無視でき、消費電力が従来よりもパスメモリの段数Ｐ
（通常30段程度）分の１に低減される。
メモリ中の１段に対してのみ書込みを行い、他の段に対
してはその記憶を保持したまゝであり、読み出しにおい
ても、パス選択回路を駆動パルスが、シフト動作をさせ
ることなく、順次初段側に送られるため、その電力消費
は無視でき、消費電力が従来よりもパスメモリの段数Ｐ
（通常30段程度）分の１に低減される。
さらに、初段のステートにより、畳み込み符号器の出
力のうちの冗長ビットがわかる。第５図の符号器からわ
かるように符号器から出力さえる冗長ビットは符号器内
のシフトレジスタの最終段の出力となる。またステート
とは符号器のシフトレジスタの内容に相当するため、ス
テートが決まれば冗長ビットも決定される。
力のうちの冗長ビットがわかる。第５図の符号器からわ
かるように符号器から出力さえる冗長ビットは符号器内
のシフトレジスタの最終段の出力となる。またステート
とは符号器のシフトレジスタの内容に相当するため、ス
テートが決まれば冗長ビットも決定される。
以上のことから、前記回路を用いて、初段のステート
とそのパス表示回路を求めることにより、選択されるべ
き符号化ビットを冗長ビットを記憶せず求めることがで
きる。
とそのパス表示回路を求めることにより、選択されるべ
き符号化ビットを冗長ビットを記憶せず求めることがで
きる。
この発明の特徴として、以下の点が挙げられる。
（１） パスメモリＰ段のうち、同時には他の段は保持
のまま１段しか動作せず消費電力が約1/Pに低減する。
のまま１段しか動作せず消費電力が約1/Pに低減する。
（２） ACS回路から入力されるビット数にかかわらず
遷移ネットワークは１ビットのみで済むためゲート数、
消費電力配線量の削減が図れる。従来型ではパス表示回
路の内容に相当するビット数を送るため複数ビット必要
である。
遷移ネットワークは１ビットのみで済むためゲート数、
消費電力配線量の削減が図れる。従来型ではパス表示回
路の内容に相当するビット数を送るため複数ビット必要
である。
（３） パスネットワーク内の信号変化も時間的に最近
の段のみで、後半部分は変化せず、低消費電力化につな
がる。
の段のみで、後半部分は変化せず、低消費電力化につな
がる。
（４） パスメモリセルはシフタ形式でないため、Ｄタ
イプフリップフロップでなくラッチタイプで実現できる
ため、少ないトランジスタ数で実現できる。
イプフリップフロップでなくラッチタイプで実現できる
ため、少ないトランジスタ数で実現できる。
第１図はこの発明の要部であるパスメモリセルの一例を
示す図、第２図は第１図中のパス表示回路を示す図、第
３図は第１図中のパス選択回路を示す図、第４図は第１
図中の書き込みクロックおよび読み出しクロックのタイ
ミング関係を示す図、第５図は畳み込み符号器およびビ
タビ復号器を示すブロック図、第６図は拘束長３、符号
化率1/2の畳み込み符号器を示す図、第７図はその状態
遷移図、第８図は従来のパスメモリを示す図、第９図は
従来のパスメモリセルを示す図、第10図は従来の符号化
変調方式の符号器および復号器を示すブロック図、第11
図Ａはこの発明の実施例におけるパスメモリ回路中の記
憶例を示す図、Ｂは従来のパスメモリ回路における復号
データのデータ入力ごとのシフト状態を示す図である。
示す図、第２図は第１図中のパス表示回路を示す図、第
３図は第１図中のパス選択回路を示す図、第４図は第１
図中の書き込みクロックおよび読み出しクロックのタイ
ミング関係を示す図、第５図は畳み込み符号器およびビ
タビ復号器を示すブロック図、第６図は拘束長３、符号
化率1/2の畳み込み符号器を示す図、第７図はその状態
遷移図、第８図は従来のパスメモリを示す図、第９図は
従来のパスメモリセルを示す図、第10図は従来の符号化
変調方式の符号器および復号器を示すブロック図、第11
図Ａはこの発明の実施例におけるパスメモリ回路中の記
憶例を示す図、Ｂは従来のパスメモリ回路における復号
データのデータ入力ごとのシフト状態を示す図である。
Claims (1)
- 【請求項１】送信側において畳み込み符号器によって符
号化された信号を入力とし、各受信信号の尤度を演算す
るブランチメトリック発生回路と、そのブランチメトリ
ック発生回路出力を入力とし各ステートに対し最も確か
らしい状態遷移を選択するACS回路と、そのACS回路の出
力を入力としＰタイムスロットにおけるパスを記憶する
パスメモリ回路からなるビタビ復号回路において、 上記パスメモリ回路は信号のとり得る状態数と等しいパ
ス表示回路及びパス選択回路の組分せ群のＰ群からな
り、 上記ｐ群の各パス表示回路群は信号が入力されるごとに
予め決められた循環順に従って１つのパス表示回路群の
みにその時の上記ACS回路の出力を入力として記憶し、
他のパス表示回路群はそれ以前の記憶内容をそのまま保
持し、 上記パス選択回路はその組合せられたパス表示回路の記
憶内容中の生き残りパス選択データと駆動パルスを入力
して、上記循環順における１つ前の対応するパス選択回
路へ駆動パルスを送出することを特徴とするビタビ復号
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326525A JP2575853B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326525A JP2575853B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170726A JPH02170726A (ja) | 1990-07-02 |
| JP2575853B2 true JP2575853B2 (ja) | 1997-01-29 |
Family
ID=18188805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326525A Expired - Fee Related JP2575853B2 (ja) | 1988-12-23 | 1988-12-23 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575853B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277856B2 (ja) | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
| JP4213286B2 (ja) | 1999-03-19 | 2009-01-21 | 富士通株式会社 | ビタビ復号器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815264B2 (ja) * | 1987-05-07 | 1996-02-14 | 富士通株式会社 | ビタビ復号器用パスメモリ回路 |
-
1988
- 1988-12-23 JP JP63326525A patent/JP2575853B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02170726A (ja) | 1990-07-02 |
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