JP2593662B2 - パンクチャド符号化回路 - Google Patents
パンクチャド符号化回路Info
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Description
【発明の詳細な説明】 〔概要〕 衛星通信など符号誤りが発生し易いデータ通信におけ
る信頼性向上のため用いられる誤り訂正技術、特に、ビ
タビ復号法と組合されて使用されるたたみ込み符号化デ
ータに対するパンクチャド符号化回路に関し、 該パンクチャド符号化回路の汎用性を向上することを
目的とし、 任意に設定する符号化率の情報ビットに対応するタイ
ミングパルスtcを発生する情報ビット数設定回路と、タ
イミングパルスtcからタイミングパルスCKを発生すると
共に符号化率の伝送ビット数に対応する変調器クロック
とタイミングパルスCKとによってタイミングパルスｔを
発生するタイミング発生回路を設け、Ｉチャネル,Qチャ
ネルデータより消去パターンでビット消去された並列デ
ータを記憶する一時記憶回路をタイミングパルスCKで制
御し、また一時記憶メモリよりの並列データがタイミン
グパルスｔで入力される並直列変換の出力回路を変調器
クロックCKmで直列に取り出す様にパンクチャド符号化
回路を構成する。
る信頼性向上のため用いられる誤り訂正技術、特に、ビ
タビ復号法と組合されて使用されるたたみ込み符号化デ
ータに対するパンクチャド符号化回路に関し、 該パンクチャド符号化回路の汎用性を向上することを
目的とし、 任意に設定する符号化率の情報ビットに対応するタイ
ミングパルスtcを発生する情報ビット数設定回路と、タ
イミングパルスtcからタイミングパルスCKを発生すると
共に符号化率の伝送ビット数に対応する変調器クロック
とタイミングパルスCKとによってタイミングパルスｔを
発生するタイミング発生回路を設け、Ｉチャネル,Qチャ
ネルデータより消去パターンでビット消去された並列デ
ータを記憶する一時記憶回路をタイミングパルスCKで制
御し、また一時記憶メモリよりの並列データがタイミン
グパルスｔで入力される並直列変換の出力回路を変調器
クロックCKmで直列に取り出す様にパンクチャド符号化
回路を構成する。
本発明は衛生通信などの伝送路上で符号誤りが発生し
易いデータ通信における信頼性向上のために用いられる
誤り訂正技術、特に、ビタビ復号法と組合されて使用さ
れるたたみ込み符号化データに対するパンクチャド符号
化回路の汎用化のための改良に関する。
易いデータ通信における信頼性向上のために用いられる
誤り訂正技術、特に、ビタビ復号法と組合されて使用さ
れるたたみ込み符号化データに対するパンクチャド符号
化回路の汎用化のための改良に関する。
誤り訂正技術の中で、たたみ込み符号化／ビタビ復号
法の組合せは、そのハードウェア規模に比して高い符号
化利得が得られる点で良く用いられる技術である。しか
しながら、復号部を複雑なハードウェアで実現し、なお
かつ高い符号化利得を得るという見地から、たたみ込み
符号化の符号化率Ｒは、Ｒ＝1/2のものに限られてい
た。
法の組合せは、そのハードウェア規模に比して高い符号
化利得が得られる点で良く用いられる技術である。しか
しながら、復号部を複雑なハードウェアで実現し、なお
かつ高い符号化利得を得るという見地から、たたみ込み
符号化の符号化率Ｒは、Ｒ＝1/2のものに限られてい
た。
符号化率は、伝送ビットに対する情報ビットの割合を
言うので、Ｒ＝1/2というのは、伝送効率としては相当
に低い。このため、符号化利得をさほど劣化させず、し
かも伝送効率が高い、誤り訂正技術が望まれている。一
方、たたみ込み符号化で符号化率Ｒを高くした場合は、
復号側において、その内部状態の遷移数が指数関数的に
増大するため、最適符号化率を理論的に求めることが困
難であること、及びハードウェア規模が増大するという
点で、単純な高符号化率化は実現性に乏しい。
言うので、Ｒ＝1/2というのは、伝送効率としては相当
に低い。このため、符号化利得をさほど劣化させず、し
かも伝送効率が高い、誤り訂正技術が望まれている。一
方、たたみ込み符号化で符号化率Ｒを高くした場合は、
復号側において、その内部状態の遷移数が指数関数的に
増大するため、最適符号化率を理論的に求めることが困
難であること、及びハードウェア規模が増大するという
点で、単純な高符号化率化は実現性に乏しい。
そこで登場したのがパンクチャド符号化方式であっ
て、これは、一旦、Ｒ＝1/2という低符号化率でたたみ
込み符号化したのち、適当長の符号ブロックの中の幾つ
かのビットを間引いて伝送することで近似的に符号化率
を上げる方式で、この方式によると、ビタビ復号部は、
Ｒ＝1/2のものと同じハードウェアで実行でき、しかも
実用に充分な符号化利得が得られる。
て、これは、一旦、Ｒ＝1/2という低符号化率でたたみ
込み符号化したのち、適当長の符号ブロックの中の幾つ
かのビットを間引いて伝送することで近似的に符号化率
を上げる方式で、この方式によると、ビタビ復号部は、
Ｒ＝1/2のものと同じハードウェアで実行でき、しかも
実用に充分な符号化利得が得られる。
パンクチャド符号化で冗長ビットを間引いたのちの符
号化率は、要求されるシステム諸元で決定されるものな
ので、適用するシステムに応じて簡単に変更できること
が望ましい。この観点からパンクチャド符号化回路とし
ては、１つの回路で数種類の符号化率に対応できる汎用
性が望まれている。
号化率は、要求されるシステム諸元で決定されるものな
ので、適用するシステムに応じて簡単に変更できること
が望ましい。この観点からパンクチャド符号化回路とし
ては、１つの回路で数種類の符号化率に対応できる汎用
性が望まれている。
従来のパンクチャド符号化回路の構成例を第６図に、
その動作タイムチャートを第７図に示す。第６図に示す
たたみ込み符号化器では３ビット及び４ビットの排他的
論理和をとり、１ビットを２ビットで表現する一般的な
符号化率1/2の符号化を行なう。
その動作タイムチャートを第７図に示す。第６図に示す
たたみ込み符号化器では３ビット及び４ビットの排他的
論理和をとり、１ビットを２ビットで表現する一般的な
符号化率1/2の符号化を行なう。
第６図では入力の送信データは例えば011010・・・・
とし、たたみ込み符号化器の４段のシフトレジスタ10
に、第７図のの符号化器クロックCKcによって１ビッ
トづつシフトされ排他的論理和回路12,13で加算され
る。
とし、たたみ込み符号化器の４段のシフトレジスタ10
に、第７図のの符号化器クロックCKcによって１ビッ
トづつシフトされ排他的論理和回路12,13で加算され
る。
一方３段のシフトレジスタ20,30及び２段のシフトレ
ジスタ40,50はビット消去回路を構成する。そして排他
的論理和回路12,13の出力はそれぞれ対応するシフトレ
ジスタ20,30に１ビットづつシフトされながら入力す
る。
ジスタ40,50はビット消去回路を構成する。そして排他
的論理和回路12,13の出力はそれぞれ対応するシフトレ
ジスタ20,30に１ビットづつシフトされながら入力す
る。
図ではシフトレジスタ10への入力011010・・・・のう
ち最初の0,1である（Ａ），（Ｂ）はレジスタ10からは
取り出されており、（Ｃ）の１以下の1010がレジスタ10
内にある場合を示している。
ち最初の0,1である（Ａ），（Ｂ）はレジスタ10からは
取り出されており、（Ｃ）の１以下の1010がレジスタ10
内にある場合を示している。
しかして（Ａ）が（Ｃ）の位置にあった時にはレジス
タ内には右側から0110となっているので排他的論理和回
路12からは１が、また13からは０が出力され、それぞれ
対応する３段シフトレジスタのF,F′の位置に入力され
る。
タ内には右側から0110となっているので排他的論理和回
路12からは１が、また13からは０が出力され、それぞれ
対応する３段シフトレジスタのF,F′の位置に入力され
る。
１ビットシフトされて（Ｃ）の位置に（Ｂ）の１があ
る時にはレジスタは右側より1101となっており、排他的
論理和回路12からは０が、また13からは１が出力され、
シフトレジスタ20ではＦが０に、また先の１はＥに移
り、一方シフトレジスタ30ではＦ′に１が、また先の０
はＥ′に移る。
る時にはレジスタは右側より1101となっており、排他的
論理和回路12からは０が、また13からは１が出力され、
シフトレジスタ20ではＦが０に、また先の１はＥに移
り、一方シフトレジスタ30ではＦ′に１が、また先の０
はＥ′に移る。
さらにシフトレジスタ10で入力がシフトされ、図示の
1010の状態になると、12からは０が出力され、13からは
０が出力され、レジスタ20と30ではD,E,F,D′,E′,F′
は図示の値となる。この状態は第７図での，で示さ
れている。
1010の状態になると、12からは０が出力され、13からは
０が出力され、レジスタ20と30ではD,E,F,D′,E′,F′
は図示の値となる。この状態は第７図での，で示さ
れている。
即ち第６図に示すパンクチャド符号化器のたたみ込み
符号器においては、３ビット及び４ビットの排他的論理
和をとり、１ビットを２ビットで表現する一般の符号化
率1/2の符号化を行なう。即ち送信データ（Ａ）はＤと
Ｄ′で、また（Ｂ）はE,E′で示されることになる。
符号器においては、３ビット及び４ビットの排他的論理
和をとり、１ビットを２ビットで表現する一般の符号化
率1/2の符号化を行なう。即ち送信データ（Ａ）はＤと
Ｄ′で、また（Ｂ）はE,E′で示されることになる。
一方シフトレジスタ40と50は、シフトレジスタ20,30
と図示の如く接続される。
と図示の如く接続される。
従ってシフトレジスタ20ではＤとＦがシフトレジスタ
40に入力され、一方シフトレジスタ30ではＤ′,E′がシ
フトレジスタ50に入力される。
40に入力され、一方シフトレジスタ30ではＤ′,E′がシ
フトレジスタ50に入力される。
一方このシフトレジスタ40と50は第７図の変調器クロ
ックCKmで制御されるためシフトレジスタ40からはＩチ
ャネルとしてＧの１が、続いてＨの０が順次出力され、
一方シフトレジスタ50からはＱチャネルとしてのＩの０
が、続いてＪの１が出力され、シフトレジスタ40と50か
らのＩチャネルの1,0、Ｑチャネルの0,1は例えば４相PS
Kで４ビットで送信される。
ックCKmで制御されるためシフトレジスタ40からはＩチ
ャネルとしてＧの１が、続いてＨの０が順次出力され、
一方シフトレジスタ50からはＱチャネルとしてのＩの０
が、続いてＪの１が出力され、シフトレジスタ40と50か
らのＩチャネルの1,0、Ｑチャネルの0,1は例えば４相PS
Kで４ビットで送信される。
従ってパンクチャド符号化回路としては情報ビットと
しての３ビットを最終的に４ビットで伝送するため、符
号化率3/4となり符号化率が上がったことになる。
しての３ビットを最終的に４ビットで伝送するため、符
号化率3/4となり符号化率が上がったことになる。
即ちパンクチャド符号化回路ではD,E,Fとしての1,0,0
とＤ′,E′,F′としての010を、ＥとＦ′を消去し、D,
F,D′,E′として送出し、復号側でE,F′の部分を誤り訂
正技術をもちいて全体を復号することになる。
とＤ′,E′,F′としての010を、ＥとＦ′を消去し、D,
F,D′,E′として送出し、復号側でE,F′の部分を誤り訂
正技術をもちいて全体を復号することになる。
この場合消去パルス、即ちシフトレジスタ20での第２
ビット目（Ｅ）、及びシフトレジスタ30での３ビット目
（Ｆ′）の消去を行なうことについての情報、および符
号化率については復号側にも伝えられ、この情報にもと
づいて復号が行なわれる。
ビット目（Ｅ）、及びシフトレジスタ30での３ビット目
（Ｆ′）の消去を行なうことについての情報、および符
号化率については復号側にも伝えられ、この情報にもと
づいて復号が行なわれる。
従来のパンクチャド符号化回路は、設定された符号化
率やビット消去パターンに対して固有の回路構成である
ため、符号化率を変更したり、ビット消去パターンを変
更したりする場合、改めて符号化の部分を全面的に変更
しなければならない。
率やビット消去パターンに対して固有の回路構成である
ため、符号化率を変更したり、ビット消去パターンを変
更したりする場合、改めて符号化の部分を全面的に変更
しなければならない。
特にパンクチャド符号化回路器を復号器と纏めてLSI
化する場合には、パンクチャド符号化器の符号化率を可
変として、汎用性を持たせる必要があるが、従来の回路
構成では、符号化率を可変にできないのでLSI化するこ
とが出来ないという問題がある。
化する場合には、パンクチャド符号化器の符号化率を可
変として、汎用性を持たせる必要があるが、従来の回路
構成では、符号化率を可変にできないのでLSI化するこ
とが出来ないという問題がある。
本発明の目的は、符号化率とビット消去パターンの任
意の変更に対し、簡単な二値データの外部設定のみで柔
軟に対応できるパンクチャド符号化回路を実現すること
にある。
意の変更に対し、簡単な二値データの外部設定のみで柔
軟に対応できるパンクチャド符号化回路を実現すること
にある。
上記目的は本発明により、第１図の原理図に示す如く
伝送ビットに対する情報ビットの割合を示す符号化率の
所望の情報ビット数が設定値として与えられ、情報ビッ
ト数に対応する符号化器クロックCKcの数の幅のタイミ
ングパルスtcを発生する情報ビット数設定手段、符号化
器クロックCKcとタイミングパルスtcとに同期したタイ
ミングパルスCKを発生し、かつ符号化率の伝送ビットに
対応して選択された変調器クロックCKmとタイミングパ
ルスCKとに同期するタイミングパルスｔを発生するタイ
ミング発生器のほか、たたみ込み符号器からの夫々直列
のＩチャネルデータ及びＱチャネルデータをそれぞれ並
列データに変換する直並列変換の入力回路、入力回路よ
りのI,Qチャネルの並列データのうち第１ビットは消去
せず、第２ビット以下の対応する各ビットのいずれかを
外部設定される消去パターンによってセレクトするビッ
ト消去回路、ビット消去回路よりの並列データをタイミ
ング発生器よりのタイミングパルスCK毎に出力する一時
記憶メモリ、タイミング発生器よりのタイミングパルス
ｔによって一時記憶回路の並列データを入力し、変調器
クロックにもとずいて符号化率に対応するパンクチャド
符号化された送信データを出力する並直列変換の出力回
路を備えることを特徴とするパンクチャド符号化回路に
よって達成される。
伝送ビットに対する情報ビットの割合を示す符号化率の
所望の情報ビット数が設定値として与えられ、情報ビッ
ト数に対応する符号化器クロックCKcの数の幅のタイミ
ングパルスtcを発生する情報ビット数設定手段、符号化
器クロックCKcとタイミングパルスtcとに同期したタイ
ミングパルスCKを発生し、かつ符号化率の伝送ビットに
対応して選択された変調器クロックCKmとタイミングパ
ルスCKとに同期するタイミングパルスｔを発生するタイ
ミング発生器のほか、たたみ込み符号器からの夫々直列
のＩチャネルデータ及びＱチャネルデータをそれぞれ並
列データに変換する直並列変換の入力回路、入力回路よ
りのI,Qチャネルの並列データのうち第１ビットは消去
せず、第２ビット以下の対応する各ビットのいずれかを
外部設定される消去パターンによってセレクトするビッ
ト消去回路、ビット消去回路よりの並列データをタイミ
ング発生器よりのタイミングパルスCK毎に出力する一時
記憶メモリ、タイミング発生器よりのタイミングパルス
ｔによって一時記憶回路の並列データを入力し、変調器
クロックにもとずいて符号化率に対応するパンクチャド
符号化された送信データを出力する並直列変換の出力回
路を備えることを特徴とするパンクチャド符号化回路に
よって達成される。
本発明の情報ビット数設定回路は所望の符号化率の情
報ビット数に対応する符号化器クロック数の幅のタイミ
ングパルスtcを発生し、タイミング発生器７は、符号化
器クロックCKcをタイミングパルスtcとに同期したタイ
ミングパルスCKと、変調器クロック及びタイミングパル
スCKとに同期するタイミングパルスｔを発生するが、変
調器クロックCKmは符号化率の伝送ビット数に対応して
発生される。そしてタイミングパルスCKで一時記憶メモ
リ３を動作させる。
報ビット数に対応する符号化器クロック数の幅のタイミ
ングパルスtcを発生し、タイミング発生器７は、符号化
器クロックCKcをタイミングパルスtcとに同期したタイ
ミングパルスCKと、変調器クロック及びタイミングパル
スCKとに同期するタイミングパルスｔを発生するが、変
調器クロックCKmは符号化率の伝送ビット数に対応して
発生される。そしてタイミングパルスCKで一時記憶メモ
リ３を動作させる。
一時記憶メモリ３には、ビット消去回路５により予め
外部設定された消去パターンに従って入力の送信データ
I,Qから一定ビットのデータを消去した並列データが入
力され、一時記憶メモリよりの並列データはタイミング
パルスｔによって並直列変換の出力回路に入力され、出
力回路よりは変調器クロックCKmにより直列データとし
て取り出される。
外部設定された消去パターンに従って入力の送信データ
I,Qから一定ビットのデータを消去した並列データが入
力され、一時記憶メモリよりの並列データはタイミング
パルスｔによって並直列変換の出力回路に入力され、出
力回路よりは変調器クロックCKmにより直列データとし
て取り出される。
この様に所望の符号化率の情報ビット数と外部設定の
消去パルスは二値で、また変調器クロックは伝送ビット
数に対応して決定されるので、固定の情報ビット数設定
回路、タイミング発生器、ビット消去回路、一時記憶回
路、入力回路、出力回路によって任意の符号化率と消去
パルスに対応するパンクチャド符号化回路が構成され
る。
消去パルスは二値で、また変調器クロックは伝送ビット
数に対応して決定されるので、固定の情報ビット数設定
回路、タイミング発生器、ビット消去回路、一時記憶回
路、入力回路、出力回路によって任意の符号化率と消去
パルスに対応するパンクチャド符号化回路が構成され
る。
第２図において、４は直並列変換の入力回路であっ
て、６ビットの実施例41と42よりなり、誤り訂正符号化
転送入力としてのＩ直列データ及びＱチャネルデータ
は、第６図のたたみ込み符号器における排他的論理和回
路12,13の出力に相当する。
て、６ビットの実施例41と42よりなり、誤り訂正符号化
転送入力としてのＩ直列データ及びＱチャネルデータ
は、第６図のたたみ込み符号器における排他的論理和回
路12,13の出力に相当する。
この入力の直列のＩチャネル信号とＱチャネル信号は
夫々最大６ビットの並列信号に変換されてI,Qチャネル
別にビット消去回路５に入力される。
夫々最大６ビットの並列信号に変換されてI,Qチャネル
別にビット消去回路５に入力される。
ビット消去回路５は、第４図のブロック図に示す如
く、後述の外部設定の最大ビット数６のビットE0〜E5の
消去パターンの入力端子50と６個の各２→１セレクタ51
〜56から構成される。
く、後述の外部設定の最大ビット数６のビットE0〜E5の
消去パターンの入力端子50と６個の各２→１セレクタ51
〜56から構成される。
また第２図において情報ビット数設定手段のカウンタ
１は４ビットのカウンタであって、設定しようとする符
号化率の情報ビット数の値を４ビット符号で入力する
が、このカウンタはカウント値が1111となった時に信号
を出力する。そしてこの例の場合、符号化率Ｒ＝5/6と
しているので、情報ビット数５についての４ビットの設
定値は1011として与えられる。
１は４ビットのカウンタであって、設定しようとする符
号化率の情報ビット数の値を４ビット符号で入力する
が、このカウンタはカウント値が1111となった時に信号
を出力する。そしてこの例の場合、符号化率Ｒ＝5/6と
しているので、情報ビット数５についての４ビットの設
定値は1011として与えられる。
従って第３図のタイムチャートのに示す符号化器ク
ロックCKcの１個によって1111から1011に移り、それよ
りCKcを４個カウントし、従ってCKcを５個カウントする
ことによって再び1111の状態となり、信号を出力する。
ロックCKcの１個によって1111から1011に移り、それよ
りCKcを４個カウントし、従ってCKcを５個カウントする
ことによって再び1111の状態となり、信号を出力する。
デコーダ２はカウンタ１の出力をデコードして第３図
のタイムチャートののデコード出力に示す如く情報ビ
ット数に対応する符号化器クロック数の幅、即ち５ビッ
ト周期のタイミングパルスtcを出力する。
のタイムチャートののデコード出力に示す如く情報ビ
ット数に対応する符号化器クロック数の幅、即ち５ビッ
ト周期のタイミングパルスtcを出力する。
符号化率Ｒ＝7/8とする場合には、情報ビット数７と
して４ビットの設定値を1001とすると７ビット毎にカウ
ンタ１から出力信号が出され、デコーダ２からは７ビッ
ト周期のタイミングパルスtcを出力することになる。
して４ビットの設定値を1001とすると７ビット毎にカウ
ンタ１から出力信号が出され、デコーダ２からは７ビッ
ト周期のタイミングパルスtcを出力することになる。
同様に符号化率が4/5の場合には、設定値を1100にす
ればよい。
ればよい。
タイミング発生器７は、ナンドゲート71,Dフリップフ
ロップ72,Dフリップフロップ73,ナンドゲート74から構
成され、ナンドゲート71は、デコーダ２の出力ののタ
イミングパルスtcでの符号化器クロックCKcをゲート
制御してのタイミングパルスCKを出力する。Ｄフリッ
プフロップ72は、該タイミングパルスCKをクロック入力
として、符号“1"を入力してのＤフリップフロップ72
の出力の如き１ビットパルスを出力してＤフリップフロ
ップ73へ入力する。Ｄフリップフロップ73は、のDFF7
2出力の１ビットパルスを入力しの変換器クロックCKm
をクロック入力としてのDFF73の出力の如く、タイミ
ングパルスｔを出力する。Ｄナンドゲート74は、タイミ
ングｔと変調器クロックCKmを入力してＤフリップフロ
ップ72のクリアパルスを発生する。
ロップ72,Dフリップフロップ73,ナンドゲート74から構
成され、ナンドゲート71は、デコーダ２の出力ののタ
イミングパルスtcでの符号化器クロックCKcをゲート
制御してのタイミングパルスCKを出力する。Ｄフリッ
プフロップ72は、該タイミングパルスCKをクロック入力
として、符号“1"を入力してのＤフリップフロップ72
の出力の如き１ビットパルスを出力してＤフリップフロ
ップ73へ入力する。Ｄフリップフロップ73は、のDFF7
2出力の１ビットパルスを入力しの変換器クロックCKm
をクロック入力としてのDFF73の出力の如く、タイミ
ングパルスｔを出力する。Ｄナンドゲート74は、タイミ
ングｔと変調器クロックCKmを入力してＤフリップフロ
ップ72のクリアパルスを発生する。
この場合変調器クロックCKmは符号化率の伝送ビット
数によって決定され、符号化器クロック５ビット幅内
で、一時記憶メモリ３より１列の直列送信データを取り
出す場合には６パルス、また実施例で説明する如くＩチ
ャネル,Qチャネルの直列送信の場合には36パルスとされ
る。
数によって決定され、符号化器クロック５ビット幅内
で、一時記憶メモリ３より１列の直列送信データを取り
出す場合には６パルス、また実施例で説明する如くＩチ
ャネル,Qチャネルの直列送信の場合には36パルスとされ
る。
タイミング発生器７のナンドゲート71の出力のタイミ
ングパルスCKは、また、一時記憶メモリ３である８ビッ
トＤ型フリップフロップに入力され、その１パルスの入
力された場合ビット消去回路５の並列８ビットを同時に
一時記憶メモリ３に入力する。
ングパルスCKは、また、一時記憶メモリ３である８ビッ
トＤ型フリップフロップに入力され、その１パルスの入
力された場合ビット消去回路５の並列８ビットを同時に
一時記憶メモリ３に入力する。
また一時記憶メモリ３である８ビットＤ型フリップフ
ロップの出力は送信データがＩチャネル,Qチャネルの並
列でそれぞれが直列データの場合には、６に示された並
直列変換の出力回路における４ビットシフトレジスタ61
と62に入力されるが、その相互間の接続関係の詳細は第
５図に示す。
ロップの出力は送信データがＩチャネル,Qチャネルの並
列でそれぞれが直列データの場合には、６に示された並
直列変換の出力回路における４ビットシフトレジスタ61
と62に入力されるが、その相互間の接続関係の詳細は第
５図に示す。
即ち一時記憶メモリ３の奇数項はシフトレジスタ61
に、また偶数項はシフトレジスタ62に入力される。それ
は３ビットの出力単位に入らないI5,Q6を４ビットシフ
トレジスタの最下位のビット位置に格納するためであ
る。
に、また偶数項はシフトレジスタ62に入力される。それ
は３ビットの出力単位に入らないI5,Q6を４ビットシフ
トレジスタの最下位のビット位置に格納するためであ
る。
なお符号化率Ｒ＝5/6の場合、連続入力のＩチャネル,
Qチャネルデータにパンクチャド符号化を施すべき５ビ
ットの、先頭の同時入力のＩチャネルの１ビットとＱチ
ャネルの１ビットは、そのまま出力ビットとして出力す
る方法が、従来からのパンクチャド符号化の一般的手法
である。
Qチャネルデータにパンクチャド符号化を施すべき５ビ
ットの、先頭の同時入力のＩチャネルの１ビットとＱチ
ャネルの１ビットは、そのまま出力ビットとして出力す
る方法が、従来からのパンクチャド符号化の一般的手法
である。
第２図に示すパンクチャド符号化回路の動作は次の如
くである。
くである。
即ち第３図のの送信データ入力のＩチャネル,Qチャ
ネルの直列データは直並列変換の入力回路４の各最大６
ビットのシフトレジスタ41,42に入力され、それぞれの
並列信号はビット消去回路に出力される。またビット消
去回路には図示の如く送信データの直通の出力の各１ビ
ットがシフトレジスタ41,42を通らず入力される。
ネルの直列データは直並列変換の入力回路４の各最大６
ビットのシフトレジスタ41,42に入力され、それぞれの
並列信号はビット消去回路に出力される。またビット消
去回路には図示の如く送信データの直通の出力の各１ビ
ットがシフトレジスタ41,42を通らず入力される。
入力回路と、ビット消去回路と、一時記憶メモリ３と
の接続関係の詳細を第４図に示す。
の接続関係の詳細を第４図に示す。
即ちビット消去回路５は、２→１セレクタ51〜56より
構成され、入力回路４のシフトレジスタ41の端子IA及び
42の端子QAは直接一時記憶メモリ３としての８ビットＤ
フリップフロップに入力され、一方レジスタ41のIB,IC,
ID,IE,IF,レジスタ42のQB,QC,QD,QE,QFはそれぞれ対と
なって図の如く２→１セレクタ51〜55に入力され、セレ
クタ56にはI6,Q6が直接入力される。
構成され、入力回路４のシフトレジスタ41の端子IA及び
42の端子QAは直接一時記憶メモリ３としての８ビットＤ
フリップフロップに入力され、一方レジスタ41のIB,IC,
ID,IE,IF,レジスタ42のQB,QC,QD,QE,QFはそれぞれ対と
なって図の如く２→１セレクタ51〜55に入力され、セレ
クタ56にはI6,Q6が直接入力される。
一方E0,E1〜E5よりなる入力端子には消去パターンが
入力され、この消去パターンは任意に例えばE0は０、E1
は０、E2は１、E3は１、E4は１、E5は０の如く外部設定
される。そしてセレクタに消去パターンの０が与えられ
ると、Ｑチャネルが、また１が与えられるとＩチャネル
が選択される。
入力され、この消去パターンは任意に例えばE0は０、E1
は０、E2は１、E3は１、E4は１、E5は０の如く外部設定
される。そしてセレクタに消去パターンの０が与えられ
ると、Ｑチャネルが、また１が与えられるとＩチャネル
が選択される。
この場合復号側ではこの選択された消去パターンと複
号化率とによって符号が行なわれるので、消去パターン
は任意に選択されうることになる。
号化率とによって符号が行なわれるので、消去パターン
は任意に選択されうることになる。
即ち直並列変換の入力回路４に第３図のに示す如き
ＩチャネルデータとＱチャネルデータが与えられると、
第４図の６ビットシフトレジスタ41では端子IAにI0が、
IBにI1が，・・・・,IFにI5が与えられ、６ビットシフ
トレジスタ42では端子QAにQ0が、QBにQ1が，・・・・,Q
FにQ5が与えられ、このうちIAのI0とQAのQ0は直接一時
記憶メモリ３である８ビットＤフリップフロップの1D,2
DにI0,Q0として与えられるように接続されている。一方
IB〜IFのI1〜I5及びQB〜QFのQ1〜Q5はそれぞれ対応する
セレクタ51〜55に与えられるほか、直接入力のI6,Q6は
セレクタ56に与えられる。
ＩチャネルデータとＱチャネルデータが与えられると、
第４図の６ビットシフトレジスタ41では端子IAにI0が、
IBにI1が，・・・・,IFにI5が与えられ、６ビットシフ
トレジスタ42では端子QAにQ0が、QBにQ1が，・・・・,Q
FにQ5が与えられ、このうちIAのI0とQAのQ0は直接一時
記憶メモリ３である８ビットＤフリップフロップの1D,2
DにI0,Q0として与えられるように接続されている。一方
IB〜IFのI1〜I5及びQB〜QFのQ1〜Q5はそれぞれ対応する
セレクタ51〜55に与えられるほか、直接入力のI6,Q6は
セレクタ56に与えられる。
そして第４図において既述の如く消去パターン入力00
1110が与えられ、各セレクタにおいて消去パターンが０
のときはＱチャネルが、１のときはＩチャネル与えられ
るようになっでいるので、セレクタ51ではQ1が,52でもQ
2が、53ではI3が、54ではI4が、55ではI5が、56ではQ6
が、タイミングパルスCKの１パルスの入力によって同時
に一時記憶メモリ３としての８ビットＤフリップフロッ
プの1D〜8Dに第３図のの如くラッチされる。この最大
８ビットはタイミングパルスｔで並列に並直列変換の出
力回路６に読出される。
1110が与えられ、各セレクタにおいて消去パターンが０
のときはＱチャネルが、１のときはＩチャネル与えられ
るようになっでいるので、セレクタ51ではQ1が,52でもQ
2が、53ではI3が、54ではI4が、55ではI5が、56ではQ6
が、タイミングパルスCKの１パルスの入力によって同時
に一時記憶メモリ３としての８ビットＤフリップフロッ
プの1D〜8Dに第３図のの如くラッチされる。この最大
８ビットはタイミングパルスｔで並列に並直列変換の出
力回路６に読出される。
これは第５図の如く奇数項であるI0,Q1,I3,I5は出力
回路６の４ビットシフトレジスタ61にラッチされ、偶数
項のQ0,Q2,I4,Q6は４ビットシフトレジスタ62にラッチ
される。
回路６の４ビットシフトレジスタ61にラッチされ、偶数
項のQ0,Q2,I4,Q6は４ビットシフトレジスタ62にラッチ
される。
しかして出力回路６のシフトレジスタ61と62は符号化
率の伝送ビット数により決定された変調器クロックCKm
で直列に取り出されるので、このレジスタ61,62からは
入力のＩチャネル,Qチャネルとは異なったＩ′チャネ
ル,I0,Q1,I3及びＱ′チャネル、Q0,Q2,Q4が出力され、
４相のPSKで出力される。
率の伝送ビット数により決定された変調器クロックCKm
で直列に取り出されるので、このレジスタ61,62からは
入力のＩチャネル,Qチャネルとは異なったＩ′チャネ
ル,I0,Q1,I3及びＱ′チャネル、Q0,Q2,Q4が出力され、
４相のPSKで出力される。
なお変調器クロックCKmは、既述の如く本実施例の如
くI,Qチャネルとして取り出す場合は符号化器クロック
５ビット幅内で３ビット、また１直列データとして取り
出す場合には６ビットとされる。
くI,Qチャネルとして取り出す場合は符号化器クロック
５ビット幅内で３ビット、また１直列データとして取り
出す場合には６ビットとされる。
以上の説明の如く、本実施例のパンクチャド符号化回
路は、ビット消去回路５において与えられた消去パター
ンに応じて、入力のＩチャネルとＱチャネルの誤り訂正
符号化された送信データ入力から一定ビットのデータを
消去し、符号化率の情報ビット数によって決定されたタ
イミングパルスCKで一時記憶メモリを制御し、並直列変
換の出力回路を、符号化率の伝送ビットに応じて決定さ
れた変調器クロックCKmと、このCKm及びタイミングパル
スCKより形成されたタイミングパルスｔとによって制御
することにより、符号化率が可変のパンクチャド符号化
回路を構成できるので、回路の汎用化が図れ、回路のLS
I化が可能となって問題は無い。
路は、ビット消去回路５において与えられた消去パター
ンに応じて、入力のＩチャネルとＱチャネルの誤り訂正
符号化された送信データ入力から一定ビットのデータを
消去し、符号化率の情報ビット数によって決定されたタ
イミングパルスCKで一時記憶メモリを制御し、並直列変
換の出力回路を、符号化率の伝送ビットに応じて決定さ
れた変調器クロックCKmと、このCKm及びタイミングパル
スCKより形成されたタイミングパルスｔとによって制御
することにより、符号化率が可変のパンクチャド符号化
回路を構成できるので、回路の汎用化が図れ、回路のLS
I化が可能となって問題は無い。
以上説明した如く、本発明によれば、外部から符号化
率の情報ビット数を与えることによってタイミングはCK
を生成し、伝送ビッオ数に対応する変調器クロック及び
外部設定の消去パターンとによって、所望の符号化率と
消去パターンの符号化回路を実現できるので、復号化回
路と組合わせて汎用性のあるパンクチャド符号化方式の
LSIとすることが出来て該符号化方式の適用を拡大する
効果がある。
率の情報ビット数を与えることによってタイミングはCK
を生成し、伝送ビッオ数に対応する変調器クロック及び
外部設定の消去パターンとによって、所望の符号化率と
消去パターンの符号化回路を実現できるので、復号化回
路と組合わせて汎用性のあるパンクチャド符号化方式の
LSIとすることが出来て該符号化方式の適用を拡大する
効果がある。
第１図は本発明のパンクチャド符号化回路の構成を示す
原理図、 第２図は本発明の実施例のパンクチャド符号化回路の構
成を示すブロック図、 第３図は本発明の実施例のパンクチャド符号化回路の動
作を説明するためのタイムチャート、 第４図は本発明の実施例のパンクチャド符号化回路のビ
ット消去回路の詳細ブロック図、 第５図は一時記憶メモリと並直列変換の出力回路との接
続関係図、 第６図は従来例のパンクチャド符号化回路のブロック
図、 第７図は従来例のパンクチャド符号化回路のタイムチャ
ートである。 第１図，第２図において、 １はカウンタ、 ２はデコーダ、 ３は一時記憶メモリ、 ４は直並列変換の入力回路、 ５はビット消去回路、 ６は並直列変換の出力回路である。
原理図、 第２図は本発明の実施例のパンクチャド符号化回路の構
成を示すブロック図、 第３図は本発明の実施例のパンクチャド符号化回路の動
作を説明するためのタイムチャート、 第４図は本発明の実施例のパンクチャド符号化回路のビ
ット消去回路の詳細ブロック図、 第５図は一時記憶メモリと並直列変換の出力回路との接
続関係図、 第６図は従来例のパンクチャド符号化回路のブロック
図、 第７図は従来例のパンクチャド符号化回路のタイムチャ
ートである。 第１図，第２図において、 １はカウンタ、 ２はデコーダ、 ３は一時記憶メモリ、 ４は直並列変換の入力回路、 ５はビット消去回路、 ６は並直列変換の出力回路である。
Claims (1)
- 【請求項１】伝送ビットに対する情報ビットの割合を示
す符号化率の所望の情報ビット数が設定値として与えら
れ、情報ビット数に対応する符号化器クロックCKcの数
の幅のタイミングパルスtcを発生する情報ビット数設定
手段、符号化器クロックCKcとタイミングパルスtcに同
期したタイミングパルスCKを発生し、かつ符号化率の伝
送ビットに対応して選択された変調器クロックCKmとタ
イミングパルスCKとに同期するタイミングパルスｔを発
生するタイミング発生器のほか、たたみ込み符号器から
夫々の直列のＩチャネルデータ及びＱチャネルデータを
それぞれ並列データに変換する直並列変換の入力回路、
入力回路よりのI,Qチャネルの並列データのうち第１ビ
ットは消去せず、第２ビット以下の対応する各ビットの
いづれかを外部設定される消去パターンによってセレク
トするビット消去回路、ビット消去回路よりの並列デー
タをタイミング発生器よりのタイミングパルスCK毎に出
力する一時記憶メモリ、タイミング発生器よりのタイミ
ングパルスｔによって一時記憶回路の並列データを入力
し、変調器クロックにもとずいて符号化率に対応するパ
ンクチャド符号化された送信データを出力する並直列変
換の出力回路を備えることを特徴とするパンクチャド符
号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17952187A JP2593662B2 (ja) | 1987-07-17 | 1987-07-17 | パンクチャド符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17952187A JP2593662B2 (ja) | 1987-07-17 | 1987-07-17 | パンクチャド符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6423625A JPS6423625A (en) | 1989-01-26 |
| JP2593662B2 true JP2593662B2 (ja) | 1997-03-26 |
Family
ID=16067226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17952187A Expired - Lifetime JP2593662B2 (ja) | 1987-07-17 | 1987-07-17 | パンクチャド符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593662B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592978B2 (ja) * | 1990-04-06 | 1997-03-19 | 日本電信電話株式会社 | 畳み込み符号器 |
| US5511082A (en) * | 1994-05-10 | 1996-04-23 | General Instrument Corporation Of Delaware | Punctured convolutional encoder |
| KR100233291B1 (ko) * | 1996-10-16 | 1999-12-01 | 김영환 | 부호화율에 따른 복원클럭 발생장치 및 그 방법 |
-
1987
- 1987-07-17 JP JP17952187A patent/JP2593662B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6423625A (en) | 1989-01-26 |
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