JP2002043951A - パラレルパンクチャド畳込みエンコーダ - Google Patents
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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Abstract
(57)【要約】
【課題】 高周波伝送のためパラレル方式でディジタル
・データのストリームの畳込みコーディングを行うパラ
レルパンクチャド畳込みエンコーダを提供する。 【解決手段】 パンクチャド畳込みエンコーダ４４は複
数のディジタル遅延デバイス４６−５６と複数のディジ
タル・ゲート７８−８４を含む。複数のディジタル遅延
デバイスの３つのディジタル遅延デバイスは、各クロッ
ク期間においてパラレル方式でストリームにおける３つ
の畳込みビットを受取り、複数のディジタル遅延デバイ
スは現ビットに関係する少なくとも６つのビットを与
え、複数のディジタル・ゲートの各々は一定の数のディ
ジタル・ビットを前記遅延デバイスから受取り、パラレ
ル方式においてビットを表示するビット・シンボルを出
力する。
・データのストリームの畳込みコーディングを行うパラ
レルパンクチャド畳込みエンコーダを提供する。 【解決手段】 パンクチャド畳込みエンコーダ４４は複
数のディジタル遅延デバイス４６−５６と複数のディジ
タル・ゲート７８−８４を含む。複数のディジタル遅延
デバイスの３つのディジタル遅延デバイスは、各クロッ
ク期間においてパラレル方式でストリームにおける３つ
の畳込みビットを受取り、複数のディジタル遅延デバイ
スは現ビットに関係する少なくとも６つのビットを与
え、複数のディジタル・ゲートの各々は一定の数のディ
ジタル・ビットを前記遅延デバイスから受取り、パラレ
ル方式においてビットを表示するビット・シンボルを出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、パンクチャド畳込
みエンコーダに関し、特に高周波におけるビット誤りの
補正のための畳込みエンコーダに関する。
みエンコーダに関し、特に高周波におけるビット誤りの
補正のための畳込みエンコーダに関する。
【０００２】
【従来の技術】衛星通信システム、セルラー電話通信シ
ステムなどのような種々の通信システムは、ディジタル
・データを無線データ・リンクのような通信チャネルへ
送信し、この場合ディジタル・データは搬送波に対し変
調される。典型的には、通信チャネル上のディジタル・
データの伝送は種々の程度にノイズにより破損され、こ
れがビット誤りを生じる。このため、伝送中にディジタ
ル・データを誤りから保護するためにビット誤り制御コ
ーディングがしばしば用いられる。あるコード化方式
は、冗長ビットまたはビット・シンボルを送り、ビット
誤り制御を行う。畳込みコーディングは、ビット誤り訂
正のための冗長性を提供する周知のビット誤り制御コー
ディング手法である。畳込みエンコーディングは、ビッ
トをブロックへ区切る必要もなくビットをコード化パタ
ーンへマッピングすることを含み、この場合ビットはデ
ィジタル・データからのメッセージ・ビットと組合わさ
れる。パンクチャド（punctured)畳込みコーディング
（ＰＣＣ）は公知の畳込みコーディング法であり、選択
されたビットまたはビット・シンボルが帯域幅要求を減
じるため送られるものではない。
ステムなどのような種々の通信システムは、ディジタル
・データを無線データ・リンクのような通信チャネルへ
送信し、この場合ディジタル・データは搬送波に対し変
調される。典型的には、通信チャネル上のディジタル・
データの伝送は種々の程度にノイズにより破損され、こ
れがビット誤りを生じる。このため、伝送中にディジタ
ル・データを誤りから保護するためにビット誤り制御コ
ーディングがしばしば用いられる。あるコード化方式
は、冗長ビットまたはビット・シンボルを送り、ビット
誤り制御を行う。畳込みコーディングは、ビット誤り訂
正のための冗長性を提供する周知のビット誤り制御コー
ディング手法である。畳込みエンコーディングは、ビッ
トをブロックへ区切る必要もなくビットをコード化パタ
ーンへマッピングすることを含み、この場合ビットはデ
ィジタル・データからのメッセージ・ビットと組合わさ
れる。パンクチャド（punctured)畳込みコーディング
（ＰＣＣ）は公知の畳込みコーディング法であり、選択
されたビットまたはビット・シンボルが帯域幅要求を減
じるため送られるものではない。
【０００３】図１は、先に述べた形式の畳込みコーディ
ングを行う周知の順次のパンクチャド畳込みエンコーダ
１０の概略図である。送信されるディジタル・データの
ビットｘ（ｎ）（ｎ＝０、１、２、、、）のストリーム
が、畳込み的にコード化されるためにエンコーダ１０へ
送られる。エンコーダ１０は、通信チャネルで送られた
ビット・パターンを表わす入力ビットから２つの多項式
ｙ1（ｎ）およびｙ2（ｎ）を生じ、これがビット・スト
リームを再生するため受信機におけるデコーダ（図示せ
ず）により復号される。多項式は、ビット・ストリーム
におけるコードワード間の最大距離に基いて数学的に選
定される。デコーダは典型的に、当技術において周知の
ように、多項式ｙ1（ｎ）およびｙ2（ｎ）を受取り、あ
り得る最良の可能な入力ビット・シーケンスｘ（ｎ）を
生じるビィテルビ（Ｖｉｔｅｒｂｉ）・デコーダであ
る。ｙ1（ｎ）およびｙ2（ｎ）の伝送は、入力ビット・
ストリームｘ（ｎ）を決めるビット・パターンの冗長性
を生じる。
ングを行う周知の順次のパンクチャド畳込みエンコーダ
１０の概略図である。送信されるディジタル・データの
ビットｘ（ｎ）（ｎ＝０、１、２、、、）のストリーム
が、畳込み的にコード化されるためにエンコーダ１０へ
送られる。エンコーダ１０は、通信チャネルで送られた
ビット・パターンを表わす入力ビットから２つの多項式
ｙ1（ｎ）およびｙ2（ｎ）を生じ、これがビット・スト
リームを再生するため受信機におけるデコーダ（図示せ
ず）により復号される。多項式は、ビット・ストリーム
におけるコードワード間の最大距離に基いて数学的に選
定される。デコーダは典型的に、当技術において周知の
ように、多項式ｙ1（ｎ）およびｙ2（ｎ）を受取り、あ
り得る最良の可能な入力ビット・シーケンスｘ（ｎ）を
生じるビィテルビ（Ｖｉｔｅｒｂｉ）・デコーダであ
る。ｙ1（ｎ）およびｙ2（ｎ）の伝送は、入力ビット・
ストリームｘ（ｎ）を決めるビット・パターンの冗長性
を生じる。
【０００４】エンコーダ１０は、一連の１ビット遅延デ
バイス１２−２２と、２つの排他的ＯＲ（ＸＯＲ）ロジ
ック・ゲート２４、２６とを含んでいる。遅延デバイス
１２−２２の各々は、特定のデータ・ビットｘ（ｎ）を
１クロックの周期だけ遅延させる。従って、各クロック
・サイクルごとに、現ビットｎがノード２８において与
えられ、ビット（ｎ−１）がノード３０において与えら
れ、ビット（ｎ−２）がノード３２において与えられ、
ビット（ｎ−３）がノード３４において与えられ、ビッ
ト（ｎ−５）がノード３６において与えられ、ビット
（ｎ−６）がノード３８において与えられる。ビット
ｎ、ｎ−１、ｎ−２、ｎ−３、およびｎ−６はＸＯＲゲ
ート２４へにおいて与えられ、ビットｎ、ｎ−２、ｎ−
３、ｎ−５およびｎ−６はＸＯＲゲート２６へにおいて
与えられる。多項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−
１）＋ｘ（ｎ−２）＋ｘ（ｎ−３）＋ｘ（ｎ−６）は、
ゲート２４の出力に生成され、多項式ｙ2（ｎ）＝ｘ
（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ（ｎ−３）＋
ｘ（ｎ−５）＋ｘ（ｎ−６）は、ゲート２６の出力に生
成される。スイッチ４０はゲート２４からの出力ｙ
1（ｎ）を通信チャネルへ接続し、スイッチ４２はゲー
ト２６からの出力ｙ2（ｎ）を通信チャネルへ接続し
て、スイッチ４０、４２の選択的な付勢がビット・パタ
ーンの伝送を所望の方法でパンクチャドされる。
バイス１２−２２と、２つの排他的ＯＲ（ＸＯＲ）ロジ
ック・ゲート２４、２６とを含んでいる。遅延デバイス
１２−２２の各々は、特定のデータ・ビットｘ（ｎ）を
１クロックの周期だけ遅延させる。従って、各クロック
・サイクルごとに、現ビットｎがノード２８において与
えられ、ビット（ｎ−１）がノード３０において与えら
れ、ビット（ｎ−２）がノード３２において与えられ、
ビット（ｎ−３）がノード３４において与えられ、ビッ
ト（ｎ−５）がノード３６において与えられ、ビット
（ｎ−６）がノード３８において与えられる。ビット
ｎ、ｎ−１、ｎ−２、ｎ−３、およびｎ−６はＸＯＲゲ
ート２４へにおいて与えられ、ビットｎ、ｎ−２、ｎ−
３、ｎ−５およびｎ−６はＸＯＲゲート２６へにおいて
与えられる。多項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−
１）＋ｘ（ｎ−２）＋ｘ（ｎ−３）＋ｘ（ｎ−６）は、
ゲート２４の出力に生成され、多項式ｙ2（ｎ）＝ｘ
（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ（ｎ−３）＋
ｘ（ｎ−５）＋ｘ（ｎ−６）は、ゲート２６の出力に生
成される。スイッチ４０はゲート２４からの出力ｙ
1（ｎ）を通信チャネルへ接続し、スイッチ４２はゲー
ト２６からの出力ｙ2（ｎ）を通信チャネルへ接続し
て、スイッチ４０、４２の選択的な付勢がビット・パタ
ーンの伝送を所望の方法でパンクチャドされる。
【０００５】このようなパンクチャド畳込みコーディン
グにおいては、レートが３／４であり、これはエンコー
ダ１０へ入力される３ビットごとに、４ビットのシンボ
ルがエンコーダ１０から出力されることを意味する。畳
込みレートは、所望の情報を表わすのに必要なコードワ
ードにおけるデジットのフラクションである。残りのフ
ラクション、ここの１／４は、誤りを検出し訂正するた
め用いることができる冗長度を表わす。更に、当例にお
いては、制約長さｋは７であり、これはエンコーダ１０
における遅延タップ数を表わす。また、使用される多項
式は、００１１１１００１である８進数の１７１に等し
いｇ1、および００１０１１０１１である８進数の１３
３に等しいｇ2である。スイッチ４０に対するパンクチ
ャ・パターンｕ1は１１０であり、スイッチ３０に対す
るパンクチャ・パターンｕ2は１０１であり、これらは
連続的に反復する。このようなパンクチャ・パターン
は、パンクチャ・パターンが反復するとき、多項式ｙ1
（ｎ）およびｙ1（ｎ＋１）が送られ、ｙ1（ｎ＋２）が
送られず、ｙ2（ｎ）が送られ、ｙ2（ｎ＋１）が送られ
ず、ｙ2（ｎ＋２）が送られる、、、、ことを確定す
る。このように、３つの入力ビットごとに、４つの出力
ビットまたはビット・シンボルが送られることが、３／
４レートを与える多項式により表わされる。レート３／
４コードは、工業規格デコーダである入手可能な１／２
デコーダによって復号化することができる。
グにおいては、レートが３／４であり、これはエンコー
ダ１０へ入力される３ビットごとに、４ビットのシンボ
ルがエンコーダ１０から出力されることを意味する。畳
込みレートは、所望の情報を表わすのに必要なコードワ
ードにおけるデジットのフラクションである。残りのフ
ラクション、ここの１／４は、誤りを検出し訂正するた
め用いることができる冗長度を表わす。更に、当例にお
いては、制約長さｋは７であり、これはエンコーダ１０
における遅延タップ数を表わす。また、使用される多項
式は、００１１１１００１である８進数の１７１に等し
いｇ1、および００１０１１０１１である８進数の１３
３に等しいｇ2である。スイッチ４０に対するパンクチ
ャ・パターンｕ1は１１０であり、スイッチ３０に対す
るパンクチャ・パターンｕ2は１０１であり、これらは
連続的に反復する。このようなパンクチャ・パターン
は、パンクチャ・パターンが反復するとき、多項式ｙ1
（ｎ）およびｙ1（ｎ＋１）が送られ、ｙ1（ｎ＋２）が
送られず、ｙ2（ｎ）が送られ、ｙ2（ｎ＋１）が送られ
ず、ｙ2（ｎ＋２）が送られる、、、、ことを確定す
る。このように、３つの入力ビットごとに、４つの出力
ビットまたはビット・シンボルが送られることが、３／
４レートを与える多項式により表わされる。レート３／
４コードは、工業規格デコーダである入手可能な１／２
デコーダによって復号化することができる。
【０００６】
【発明が解決しようとする課題】上記のシリアル・パン
クチャド畳込みコード方式は、周知であり、無線送信方
式において有効に働く。しかし、ビット誤り訂正のため
の公知の畳込みコーディングは、周波数において制限さ
れる。特に、ビット・レートの周波数が増すと、ビット
伝送がバーストを生じず、かつビットがパンクチャを含
まずに続くことが更に重要になる。従って、本発明の目
的は、先に述べた公知のシリアル・パンクチャド畳込み
コード方式をバーストがあるデータのないより高い周波
数通信に適用し得るパラレル構成へ変換することであ
る。
クチャド畳込みコード方式は、周知であり、無線送信方
式において有効に働く。しかし、ビット誤り訂正のため
の公知の畳込みコーディングは、周波数において制限さ
れる。特に、ビット・レートの周波数が増すと、ビット
伝送がバーストを生じず、かつビットがパンクチャを含
まずに続くことが更に重要になる。従って、本発明の目
的は、先に述べた公知のシリアル・パンクチャド畳込み
コード方式をバーストがあるデータのないより高い周波
数通信に適用し得るパラレル構成へ変換することであ
る。
【０００７】
【課題を解決するための手段】本発明の教示によれば、
高周波伝送のためのパラレル方式におけるディジタル・
データのストリームの畳込みコーディングを行うパラレ
ル・パンクチャド畳込みエンコーダが開示される。この
パラレル畳込みエンコーダは、複数の１ビット遅延デバ
イスと４つのＸＯＲゲートとを含んでいる。３つの連続
ビットが、各クロック・サイクルごとにパラレル方式で
畳込みエンコーダへ供給され、４つの多項式が各クロッ
ク・サイクルごとにパラレル方式でＸＯＲゲートから与
えられ、ここで多項式において一定の値が与えられ、か
つ一定の値は所望の畳込みレートの特定のパンクチャ技
術に一致するためには与えられない。
高周波伝送のためのパラレル方式におけるディジタル・
データのストリームの畳込みコーディングを行うパラレ
ル・パンクチャド畳込みエンコーダが開示される。この
パラレル畳込みエンコーダは、複数の１ビット遅延デバ
イスと４つのＸＯＲゲートとを含んでいる。３つの連続
ビットが、各クロック・サイクルごとにパラレル方式で
畳込みエンコーダへ供給され、４つの多項式が各クロッ
ク・サイクルごとにパラレル方式でＸＯＲゲートから与
えられ、ここで多項式において一定の値が与えられ、か
つ一定の値は所望の畳込みレートの特定のパンクチャ技
術に一致するためには与えられない。
【０００８】代替的な実施形態においては、一連のパラ
レル・データ・ビットを高周波クロック・レートで入力
し、かつある数のパラレル出力ビットを別の高周波クロ
ック・レートで出力する連接リード・ソロモンＴＣＭ
ＱＡＭエンコーダが提供される。入力ビット線と出力ビ
ット線とは、エンコーダ内部のトレリス・コード変調器
のレートに基いて選定される。当該実施の形態において
は、複数のレート・バッファが入力データを入力クロッ
クで連続的にバッファへ書込むことを許容し、出力クロ
ック・エッジ数がある入力期間にわたり入力クロック・
エッジ数に等しくなるようにゲートされる高周波出力ク
ロックで読出す。複数のリード・ソロモン・エンコーダ
が、７ビット入力シンボルのブロックを、一定数の７ビ
ット・パリティ・シンボルにより満たされたある入力ワ
ードからなる７ビット・シンボルの別のブロックへマッ
プする。４８の連続入力の任意の所与の期間にわたり、
４８の入力シンボルの各々が出力シンボルごとに１回だ
けマップされるように、コミュテータが７ビット入力シ
ンボルを周期的方法により７ビット出力シンボルへマッ
プする。トレリス・コード変調器が、３／４レートの畳
込みエンコーダを用いて７ビットの入力シンボルを２つ
の４ビットの出力シンボルへマップし、この場合４ビッ
トのシンボルが２つのコード化されないビットと２つの
コード化されたビットとからなる。
レル・データ・ビットを高周波クロック・レートで入力
し、かつある数のパラレル出力ビットを別の高周波クロ
ック・レートで出力する連接リード・ソロモンＴＣＭ
ＱＡＭエンコーダが提供される。入力ビット線と出力ビ
ット線とは、エンコーダ内部のトレリス・コード変調器
のレートに基いて選定される。当該実施の形態において
は、複数のレート・バッファが入力データを入力クロッ
クで連続的にバッファへ書込むことを許容し、出力クロ
ック・エッジ数がある入力期間にわたり入力クロック・
エッジ数に等しくなるようにゲートされる高周波出力ク
ロックで読出す。複数のリード・ソロモン・エンコーダ
が、７ビット入力シンボルのブロックを、一定数の７ビ
ット・パリティ・シンボルにより満たされたある入力ワ
ードからなる７ビット・シンボルの別のブロックへマッ
プする。４８の連続入力の任意の所与の期間にわたり、
４８の入力シンボルの各々が出力シンボルごとに１回だ
けマップされるように、コミュテータが７ビット入力シ
ンボルを周期的方法により７ビット出力シンボルへマッ
プする。トレリス・コード変調器が、３／４レートの畳
込みエンコーダを用いて７ビットの入力シンボルを２つ
の４ビットの出力シンボルへマップし、この場合４ビッ
トのシンボルが２つのコード化されないビットと２つの
コード化されたビットとからなる。
【０００９】
【発明の実施の形態】本発明の更なる目的、利点および
特徴については、添付図面に関して以降の記述と頭書の
特許請求の範囲を参照すれば明らかになるであろう。
特徴については、添付図面に関して以降の記述と頭書の
特許請求の範囲を参照すれば明らかになるであろう。
【００１０】パラレル・パンクチャド畳込みエンコーダ
とパラレルＴＣＭ ＱＡＭエンコーダに対する望ましい
実施形態の以下の論議は、単なる例示であり、いかなる
意味でも本発明あるいはその応用あるいは用途を限定す
る意図はない。
とパラレルＴＣＭ ＱＡＭエンコーダに対する望ましい
実施形態の以下の論議は、単なる例示であり、いかなる
意味でも本発明あるいはその応用あるいは用途を限定す
る意図はない。
【００１１】図２は、エンコーダ１０に数学的に相当す
る、エンコーダ１０と同じパンクチャド・コードビット
あるいはビット・シンボルを提供するもバーストを含む
データを生じるスイッチは含まないパラレル・パンクチ
ャド畳込みエンコーダ４４の概略図である。当該エンコ
ーダ４４は、典型的に、当業者にはよく理解されるよう
に種々の遠隔通信および衛星通信システムにおいて用い
られる形式のディジタル・データ送信機において用いら
れ、高周波通信システムに対する特定の用途を有する。
エンコーダ４４は、３つの連続的な入力ビットｘ
（ｎ）、ｘ（ｎ＋１）、ｘ（ｎ＋２）を各クロック・サ
イクルに対するパラレル方式で受取り、多項式ｙ
1（ｎ）、ｙ2（ｎ）、ｙ1（ｎ＋１）およびｙ2（ｎ＋
２）により表わされる４ビット・シンボルを出力して、
所望の３／４畳込みレートにおけるパンクチャドコード
を生じる。
る、エンコーダ１０と同じパンクチャド・コードビット
あるいはビット・シンボルを提供するもバーストを含む
データを生じるスイッチは含まないパラレル・パンクチ
ャド畳込みエンコーダ４４の概略図である。当該エンコ
ーダ４４は、典型的に、当業者にはよく理解されるよう
に種々の遠隔通信および衛星通信システムにおいて用い
られる形式のディジタル・データ送信機において用いら
れ、高周波通信システムに対する特定の用途を有する。
エンコーダ４４は、３つの連続的な入力ビットｘ
（ｎ）、ｘ（ｎ＋１）、ｘ（ｎ＋２）を各クロック・サ
イクルに対するパラレル方式で受取り、多項式ｙ
1（ｎ）、ｙ2（ｎ）、ｙ1（ｎ＋１）およびｙ2（ｎ＋
２）により表わされる４ビット・シンボルを出力して、
所望の３／４畳込みレートにおけるパンクチャドコード
を生じる。
【００１２】エンコーダ４４は、図示のように構成され
た、入力ビットを１クロック・サイクルだけ遅らせる一
連の６つの１ビット遅延デバイス４６−５６を含む。一
連の３つの連続ビットの各々をシリアル入力をとり、３
つのパラレル・ビット、ここでは各クロック・サイクル
ごとにｘ（ｎ）、ｘ（ｎ＋１）、ｘ（ｎ＋２）としてビ
ットを出力するシリアル／パラレル・コンバータ（図示
せず）が提供される。従って、各クロック・サイクルご
とに、現ビットｎがノード６０に与えられ、ビットｎ−
３がノード６２に与えられ、ビットｎ−６がノード６４
に与えられ、ビットｎ＋１がノード６６に与えられ、ビ
ットｎ−２がノード６８に与えられ、ビットｎ−５がノ
ード７０に与えられ、ビットｎ＋２がノード７２に与え
られ、ビットｎ−１がノード７４に与えられ、ビットｎ
−４がノード７６に与えられる。次のクロック・サイク
ルにおいて、ビットｘ（ｎ＋３）、ｘ（ｎ＋４）、ｘ
（ｎ＋５）が３つのパラレル入力ビットとしてエンコー
ダ４４へ与えられ、ノード６０−７６におけるビットが
然るべく３ビットだけ進む。
た、入力ビットを１クロック・サイクルだけ遅らせる一
連の６つの１ビット遅延デバイス４６−５６を含む。一
連の３つの連続ビットの各々をシリアル入力をとり、３
つのパラレル・ビット、ここでは各クロック・サイクル
ごとにｘ（ｎ）、ｘ（ｎ＋１）、ｘ（ｎ＋２）としてビ
ットを出力するシリアル／パラレル・コンバータ（図示
せず）が提供される。従って、各クロック・サイクルご
とに、現ビットｎがノード６０に与えられ、ビットｎ−
３がノード６２に与えられ、ビットｎ−６がノード６４
に与えられ、ビットｎ＋１がノード６６に与えられ、ビ
ットｎ−２がノード６８に与えられ、ビットｎ−５がノ
ード７０に与えられ、ビットｎ＋２がノード７２に与え
られ、ビットｎ−１がノード７４に与えられ、ビットｎ
−４がノード７６に与えられる。次のクロック・サイク
ルにおいて、ビットｘ（ｎ＋３）、ｘ（ｎ＋４）、ｘ
（ｎ＋５）が３つのパラレル入力ビットとしてエンコー
ダ４４へ与えられ、ノード６０−７６におけるビットが
然るべく３ビットだけ進む。
【００１３】ノード６０、７４、６８、６２、６４から
のビットは、ＸＯＲゲート７８へ供給され、このゲート
が多項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ
−３）＋ｘ（ｎ−６）を第１のビット・シンボルとして
出力する。ノード６４、６２、６８、６０、７０からの
ビットはＸＯＲゲート８０へ供給され、このゲートが多
項式ｙ2（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−
２）＋ｘ（ｎ−３）＋ｘ（ｎ−５）＋ｘ（ｎ−６）を第
２のビット・シンボルとして出力する。ノード６０、６
８、７４、６０、６６におけるビットはＸＯＲゲート８
２へ加誤りれ、このゲートが多項式ｙ1（ｎ＋１）＝ｘ
（ｎ＋１）＋ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋
ｘ（ｎ−５）を第３のビット・シンボルとして出力す
る。ノード７６、６２、７４、６０、６６からのビット
・シンボルはＸＯＲゲート８４へ供給され、このゲート
が多項式ｙ2（ｎ＋２）＝ｘ（ｎ＋２）＋ｘ（ｎ）＋ｘ
（ｎ−１）＋ｘ（ｎ−３）＋ｘ（ｎ−４）を第４のビッ
ト・シンボルとして出力する。次のクロック・サイクル
において、ｙ1（ｎ＋３）、ｙ2（ｎ＋３）、ｙ1（ｎ＋
４）、ｙ2（ｎ＋５）が生成される。このため、所与の
クロックにおいて、３／４レートを生じる３つの入力ビ
ットを表わす４つのビット・シンボルが存在する。ＸＯ
Ｒゲート７８−８４からビット・シンボルをとり、これ
らをシリアル・ストリームへ戻し変換するパラレル／シ
リアル・コンバータ（図示せず）が提供される。
のビットは、ＸＯＲゲート７８へ供給され、このゲート
が多項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ
−３）＋ｘ（ｎ−６）を第１のビット・シンボルとして
出力する。ノード６４、６２、６８、６０、７０からの
ビットはＸＯＲゲート８０へ供給され、このゲートが多
項式ｙ2（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−
２）＋ｘ（ｎ−３）＋ｘ（ｎ−５）＋ｘ（ｎ−６）を第
２のビット・シンボルとして出力する。ノード６０、６
８、７４、６０、６６におけるビットはＸＯＲゲート８
２へ加誤りれ、このゲートが多項式ｙ1（ｎ＋１）＝ｘ
（ｎ＋１）＋ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋
ｘ（ｎ−５）を第３のビット・シンボルとして出力す
る。ノード７６、６２、７４、６０、６６からのビット
・シンボルはＸＯＲゲート８４へ供給され、このゲート
が多項式ｙ2（ｎ＋２）＝ｘ（ｎ＋２）＋ｘ（ｎ）＋ｘ
（ｎ−１）＋ｘ（ｎ−３）＋ｘ（ｎ−４）を第４のビッ
ト・シンボルとして出力する。次のクロック・サイクル
において、ｙ1（ｎ＋３）、ｙ2（ｎ＋３）、ｙ1（ｎ＋
４）、ｙ2（ｎ＋５）が生成される。このため、所与の
クロックにおいて、３／４レートを生じる３つの入力ビ
ットを表わす４つのビット・シンボルが存在する。ＸＯ
Ｒゲート７８−８４からビット・シンボルをとり、これ
らをシリアル・ストリームへ戻し変換するパラレル／シ
リアル・コンバータ（図示せず）が提供される。
【００１４】ｕ1が１１０でありｕ2が１０１であるこの
ような形式のエンコーダに対して先に述べたパンクチャ
ドコードは、ｙ1（ｎ）がエンコーダ４４の出力として
与えられ、ｙ1（ｎ＋１）がエンコーダ４４の出力とし
て与えられ、ｙ1（ｎ＋２）がエンコーダ４４の出力と
して与えられ、ｙ1（ｎ＋３）がエンコーダ４４の出力
として与えられ、ｙ1（ｎ＋４）がエンコーダ４４の出
力として与えられ、ｙ1（ｎ＋５）がエンコーダ４４の
出力として与えられ、１１０が反復されると同様に繰り
返される。同様に、ｙ2（ｎ）がエンコーダ４４の出力
として与えられ、ｙ2（ｎ＋１）がエンコーダ４４の出
力として与えられ、ｙ2（ｎ＋３）がエンコーダ４４の
出力として与えられ、１０１が反復されると同様に繰り
返される。従って、エンコーダ４４は、バーストのある
データ無しに、高速のディジタル・データ処理に適する
パラレル構成におけるエンコーダ１０と同じパンクチャ
ド畳込みコードを３／４レートで提供する。エンコーダ
４４は、エンコーダ１０と同数の１ビット遅延を含む
が、更に２つのＸＯＲゲートを含む。生成されるが公知
のシリアル畳込みパンクチャド・エンコーディング方式
において３／４レートでは伝送されないビットまたはビ
ットシンボルは、エンコーダ４４により生成されないた
めに、パラレル・エンコーダ４４はバーストのあるデー
タを生じることがない。
ような形式のエンコーダに対して先に述べたパンクチャ
ドコードは、ｙ1（ｎ）がエンコーダ４４の出力として
与えられ、ｙ1（ｎ＋１）がエンコーダ４４の出力とし
て与えられ、ｙ1（ｎ＋２）がエンコーダ４４の出力と
して与えられ、ｙ1（ｎ＋３）がエンコーダ４４の出力
として与えられ、ｙ1（ｎ＋４）がエンコーダ４４の出
力として与えられ、ｙ1（ｎ＋５）がエンコーダ４４の
出力として与えられ、１１０が反復されると同様に繰り
返される。同様に、ｙ2（ｎ）がエンコーダ４４の出力
として与えられ、ｙ2（ｎ＋１）がエンコーダ４４の出
力として与えられ、ｙ2（ｎ＋３）がエンコーダ４４の
出力として与えられ、１０１が反復されると同様に繰り
返される。従って、エンコーダ４４は、バーストのある
データ無しに、高速のディジタル・データ処理に適する
パラレル構成におけるエンコーダ１０と同じパンクチャ
ド畳込みコードを３／４レートで提供する。エンコーダ
４４は、エンコーダ１０と同数の１ビット遅延を含む
が、更に２つのＸＯＲゲートを含む。生成されるが公知
のシリアル畳込みパンクチャド・エンコーディング方式
において３／４レートでは伝送されないビットまたはビ
ットシンボルは、エンコーダ４４により生成されないた
めに、パラレル・エンコーダ４４はバーストのあるデー
タを生じることがない。
【００１５】図３は、本発明の別の実施形態による、連
接リードソロモン（ＲＳ）・トレリス・コード変調（Ｔ
ＣＭ）、直角位相振幅変調（ＱＡＭ）エンコーダ９０に
対するパラレル・アーキテクチャを示す概略図である。
エンコーダ９０は、一連のパラレル入力ビット、ここで
は８ビットを受取り、各クロック・サイクルごとに４つ
のパラレル・ビット・シンボルを出力する。当業者には
明らかなように、適切なシリアル／パラレル・コンバー
タおよびパラレル／シリアル・コンバータが、ディジタ
ル・データ・ストリームをパラレル・データ・ストリー
ムへおよびその逆に変換するために用いられる。エンコ
ーダ９０は、入力ビットをコード化してビット誤り制御
を行う。
接リードソロモン（ＲＳ）・トレリス・コード変調（Ｔ
ＣＭ）、直角位相振幅変調（ＱＡＭ）エンコーダ９０に
対するパラレル・アーキテクチャを示す概略図である。
エンコーダ９０は、一連のパラレル入力ビット、ここで
は８ビットを受取り、各クロック・サイクルごとに４つ
のパラレル・ビット・シンボルを出力する。当業者には
明らかなように、適切なシリアル／パラレル・コンバー
タおよびパラレル／シリアル・コンバータが、ディジタ
ル・データ・ストリームをパラレル・データ・ストリー
ムへおよびその逆に変換するために用いられる。エンコ
ーダ９０は、入力ビットをコード化してビット誤り制御
を行う。
【００１６】以下に詳細に述べるように、この特定の実
施形態では、エンコーダ９０が、畳込みレートが７／８
であり、従って８つの出力ビット・シンボルが７つの入
力ビットごとに提供される畳込みコーディング方式を提
供する。入力ビットに対する出力ビットの比は、８／７
×１２７／１２１である。これらの値は、シリアルＱＡ
Ｍエンコーディングに対する現在の工業規格に基いてい
る。当例においては、入力ビットに対するクロック周期
は１．２ＧＨzであり、出力ビットに対するクロック周
期は２．８８ＧＨzであり、これにより先に述べた畳込
みレートを提供する。このようなコーディングは、４ビ
ットを表わす公知の１６の配列に対するものである。こ
の１６の配列とは、各コードワードに対する変調シンボ
ルが１６の点を持つことを意味する。これは、エンコー
ダ９０の出力が当該デザインにおいて４つのパラレル出
力ビットを持つ理由である。
施形態では、エンコーダ９０が、畳込みレートが７／８
であり、従って８つの出力ビット・シンボルが７つの入
力ビットごとに提供される畳込みコーディング方式を提
供する。入力ビットに対する出力ビットの比は、８／７
×１２７／１２１である。これらの値は、シリアルＱＡ
Ｍエンコーディングに対する現在の工業規格に基いてい
る。当例においては、入力ビットに対するクロック周期
は１．２ＧＨzであり、出力ビットに対するクロック周
期は２．８８ＧＨzであり、これにより先に述べた畳込
みレートを提供する。このようなコーディングは、４ビ
ットを表わす公知の１６の配列に対するものである。こ
の１６の配列とは、各コードワードに対する変調シンボ
ルが１６の点を持つことを意味する。これは、エンコー
ダ９０の出力が当該デザインにおいて４つのパラレル出
力ビットを持つ理由である。
【００１７】８つの入力ビットが８：３３６のデマルチ
プレクサ９２へ印加され、このデマルチプレクサが入力
ビットに対するよりも遅いクロック・レート、ここでは
２８．５７ＭＨzで３３６のパラレル・ビットの出力を
生じる。デマルチプレクサ９２からの３３６のパラレル
出力ビットが、７ビットのグループで一連の４８のレー
ト・バッファ９４へ印加される。図４は、他のレート・
バッファ９４が同じように動作するということを理解し
て、レート・バッファ９４の１つの概略図を示してい
る。各レート・バッファ９４は、特定の入力クロック・
サイクル（２８．５７ＭＨz）で入力ビットをとり、各
データ・ストリームにおいて確保されたビット・スロッ
トがあるようにより速い出力クロック・サイクル（３０
ＭＨz）でパラレル方式によりデータ・ビットを出力す
る。
プレクサ９２へ印加され、このデマルチプレクサが入力
ビットに対するよりも遅いクロック・レート、ここでは
２８．５７ＭＨzで３３６のパラレル・ビットの出力を
生じる。デマルチプレクサ９２からの３３６のパラレル
出力ビットが、７ビットのグループで一連の４８のレー
ト・バッファ９４へ印加される。図４は、他のレート・
バッファ９４が同じように動作するということを理解し
て、レート・バッファ９４の１つの概略図を示してい
る。各レート・バッファ９４は、特定の入力クロック・
サイクル（２８．５７ＭＨz）で入力ビットをとり、各
データ・ストリームにおいて確保されたビット・スロッ
トがあるようにより速い出力クロック・サイクル（３０
ＭＨz）でパラレル方式によりデータ・ビットを出力す
る。
【００１８】レート・バッファ９４は、７ビット幅の先
入れ先出し（ＦＩＦＯ）メモリ素子９６とＡＮＤゲート
９８とを含む。メモリ素子９６は、入力データが入力ク
ロックを用いて連続的に素子９６へ書込まれることを許
容する。出力データは、出力クロックのエッジ数が入力
に関して入力クロック・エッジ数に等しくなるようにゲ
ートされたより高い周波数出力クロックに対して素子９
６から読出される。出力クロックは、ＡＮＤゲート９８
の出力からの入力クロックの１２７／１２１により決定
される。このことが、別の時点におけるデータの挿入の
ため、データ・ストリームにおけるタイムスロットを実
質的に確保する。ＡＮＤゲート９８は、入力クロック数
が長期にわたり出力クロック数と等しくなるように、メ
モリ素子が１２１／１２７デューティ・サイクルでゲー
トされることを許容する。値１２７および１２１は、こ
のような形式のエンコーディングに対する工業規格値と
して選定される。この種のレート・バッファの動作につ
いては、当業者にはよく理解されよう。
入れ先出し（ＦＩＦＯ）メモリ素子９６とＡＮＤゲート
９８とを含む。メモリ素子９６は、入力データが入力ク
ロックを用いて連続的に素子９６へ書込まれることを許
容する。出力データは、出力クロックのエッジ数が入力
に関して入力クロック・エッジ数に等しくなるようにゲ
ートされたより高い周波数出力クロックに対して素子９
６から読出される。出力クロックは、ＡＮＤゲート９８
の出力からの入力クロックの１２７／１２１により決定
される。このことが、別の時点におけるデータの挿入の
ため、データ・ストリームにおけるタイムスロットを実
質的に確保する。ＡＮＤゲート９８は、入力クロック数
が長期にわたり出力クロック数と等しくなるように、メ
モリ素子が１２１／１２７デューティ・サイクルでゲー
トされることを許容する。値１２７および１２１は、こ
のような形式のエンコーディングに対する工業規格値と
して選定される。この種のレート・バッファの動作につ
いては、当業者にはよく理解されよう。
【００１９】エンコーダ４４は、外部および内部の両コ
ードに対するデータをコード化する。出力デューティ・
サイクルにおける各レート・バッファ９４からの７つの
パラレル出力ビット・ストリームが、リード・ソロモン
・エンコーダ１０２へ印加され、この場合でリード・ソ
ロモン・エンコーダ１０２が外部コードを提供する。各
エンコーダ１０２における各ラインは７ビット幅であ
る。リード・ソロモン・エンコーダ１０２は、１２１の
７ビット・シンボルをとり、これらを６つの７ビットパ
リティ・シンボルにより後続する１２１の入力ワードか
らなる１２７の７ビット・シンボルのブロックへコード
化する公知のエンコーダである。
ードに対するデータをコード化する。出力デューティ・
サイクルにおける各レート・バッファ９４からの７つの
パラレル出力ビット・ストリームが、リード・ソロモン
・エンコーダ１０２へ印加され、この場合でリード・ソ
ロモン・エンコーダ１０２が外部コードを提供する。各
エンコーダ１０２における各ラインは７ビット幅であ
る。リード・ソロモン・エンコーダ１０２は、１２１の
７ビット・シンボルをとり、これらを６つの７ビットパ
リティ・シンボルにより後続する１２１の入力ワードか
らなる１２７の７ビット・シンボルのブロックへコード
化する公知のエンコーダである。
【００２０】各エンコーダ１０２は、多項式ｇ（ｘ）＝
ｘ6＋ｇ5ｘ5＋ｇ4ｘ4＋ｇ3ｘ3＋ｇ2ｘ2＋ｇ1ｘ＋ｇ0を
生成するためビットに対し長い除算を行う複数の加算器
１０４、乗算器１０６および１ビット遅延デバイス１０
８を含むシフト・レジスタ１００を含んでいる。この多
項式は、レート・バッファ９４により生成される余分の
ビット・スロットを埋める１２７の７ビット・シンボル
の各ブロックにおける７ビットのパリティ・シンボルを
計算するために用いられる。このパリティ・ビットは、
デコーダで受取られた１２７のビット・シンボルが復号
化されることを許容するビットである。スイッチ１１０
および１１２は、スイッチング時間Ｓ1に基いて１２１
ビットに対して閉じられ、６つのパリティ・シンボルに
対して開かれる。このスイッチング時間Ｓ1は、ＡＮＤ
ゲート９８に対する入力の１つとして使用される同じ信
号であり、この場合１２１ビットに対しオンとなり、次
の６ビットに対してオフとなる。従って、最初の１２１
クロック・サイクルの間、入力が出力へ直接送られる。
ｘ6＋ｇ5ｘ5＋ｇ4ｘ4＋ｇ3ｘ3＋ｇ2ｘ2＋ｇ1ｘ＋ｇ0を
生成するためビットに対し長い除算を行う複数の加算器
１０４、乗算器１０６および１ビット遅延デバイス１０
８を含むシフト・レジスタ１００を含んでいる。この多
項式は、レート・バッファ９４により生成される余分の
ビット・スロットを埋める１２７の７ビット・シンボル
の各ブロックにおける７ビットのパリティ・シンボルを
計算するために用いられる。このパリティ・ビットは、
デコーダで受取られた１２７のビット・シンボルが復号
化されることを許容するビットである。スイッチ１１０
および１１２は、スイッチング時間Ｓ1に基いて１２１
ビットに対して閉じられ、６つのパリティ・シンボルに
対して開かれる。このスイッチング時間Ｓ1は、ＡＮＤ
ゲート９８に対する入力の１つとして使用される同じ信
号であり、この場合１２１ビットに対しオンとなり、次
の６ビットに対してオフとなる。従って、最初の１２１
クロック・サイクルの間、入力が出力へ直接送られる。
【００２１】エンコーダ１０２に対する入力がエンコー
ダ１０２の出力へ直接送られている間、シフト・レジス
タ１００がこれらのデータ・ビットで充填されるよう
に、スイッチ１１０は閉じられる。最初の１２１のクロ
ック・サイクル後にシフト・レジスタ１００に残るもの
は、次の６クロック・サイクルの間スイッチ１１６を介
してシフトされ、ｐ（ｘ）＝ｕ（ｘ）ｍｏｄｇ（ｘ）に
より表わされる。スイッチ１１６は、スイッチ１１０、
１１２が６パリティ・ビットに対して開かれるときスイ
ッチ１１６は閉じられることにおいてＳ1の逆に働く。
リード・ソロモン・エンコーダ１０２における３つまで
のビットは正しくないことがあり、エンコーダ１０２は
依然として正しいビット・パターンを生じることが可能
である。この種のリード・ソロモン・エンコーダの動作
は、当業者には周知である。
ダ１０２の出力へ直接送られている間、シフト・レジス
タ１００がこれらのデータ・ビットで充填されるよう
に、スイッチ１１０は閉じられる。最初の１２１のクロ
ック・サイクル後にシフト・レジスタ１００に残るもの
は、次の６クロック・サイクルの間スイッチ１１６を介
してシフトされ、ｐ（ｘ）＝ｕ（ｘ）ｍｏｄｇ（ｘ）に
より表わされる。スイッチ１１６は、スイッチ１１０、
１１２が６パリティ・ビットに対して開かれるときスイ
ッチ１１６は閉じられることにおいてＳ1の逆に働く。
リード・ソロモン・エンコーダ１０２における３つまで
のビットは正しくないことがあり、エンコーダ１０２は
依然として正しいビット・パターンを生じることが可能
である。この種のリード・ソロモン・エンコーダの動作
は、当業者には周知である。
【００２２】種々のデータ・ストリームが一緒に集合し
ようとする傾向を持ち復号化を困難にするので、これら
データ・ストリームに誤りを拡散することが望ましい。
このような機能を提供するため、各リード・ソロモン・
エンコーダ１０２からの７つの並列ラインの各々におけ
る１２７ビットが、図６に示されるコミュテータ１２０
へ送られる。コミュテータ１２０は、スイッチ・マトリ
ックス１２２と４８で除算するカウンタ１２４とを含
む。カウンタ１２４は、スイッチ・マトリックス１２２
におけるデータ・ストリームのビットを混合する計算方
法を提供する。コミュテータ１２０は、４８の連続的な
入力の所与の周期において４８入力シンボルの各々が４
８出力シンボルの各々へ１回だけマップされるように、
周期的に４８の７ビット出力シンボルへ４８の７ビット
入力シンボルをマップする。この目的のためスイッチ・
マトリックスとカウンタの組合わせの動作もまた、当業
者には周知である。
ようとする傾向を持ち復号化を困難にするので、これら
データ・ストリームに誤りを拡散することが望ましい。
このような機能を提供するため、各リード・ソロモン・
エンコーダ１０２からの７つの並列ラインの各々におけ
る１２７ビットが、図６に示されるコミュテータ１２０
へ送られる。コミュテータ１２０は、スイッチ・マトリ
ックス１２２と４８で除算するカウンタ１２４とを含
む。カウンタ１２４は、スイッチ・マトリックス１２２
におけるデータ・ストリームのビットを混合する計算方
法を提供する。コミュテータ１２０は、４８の連続的な
入力の所与の周期において４８入力シンボルの各々が４
８出力シンボルの各々へ１回だけマップされるように、
周期的に４８の７ビット出力シンボルへ４８の７ビット
入力シンボルをマップする。この目的のためスイッチ・
マトリックスとカウンタの組合わせの動作もまた、当業
者には周知である。
【００２３】コミュテートされたデータ・ビットは、４
８の一連のトレリス・コード変調器（ＴＣＭ）１２８へ
印加され、その１つが図７に示される。ＴＣＭ１２８
は、エンコーダ９０に対する内部コードを提供する７／
８エンコーダである。エンコーダ１２８は、３／４レー
トの畳込みエンコーダ１３０を用いて７ビット入力シン
ボルを２つの４ビット出力シンボルへマップし、この場
合４ビット・シンボルは２つのコード化されないビット
と２つのコード化ビットとからなる。これは、トレリス
・コード変調伝送方式における設定区切りのための４サ
ブセットへの１６ＱＡＭ、１６ＰＳＫまたは１６ＰＡＭ
のような１６の配列シンボルのマッピングを可能にす
る。この７つの入力ビットは、コード化されないビット
と畳込みコード化されるビットのグループへ分けられ
る。ＴＣＭ１２８により生成される各ビット・シンボル
は、４ビットを表わす１６のビット・パターンへマップ
されるビット・シンボルの１つである。最初の４つの入
力ビットはコード化されず、最後の３つの入力ビットは
３／４レート畳込みエンコーダ１３０へ印加される。こ
のような設計では、最上位ビット（ＭＳＢ）がエンコー
ダ１３０によりコード化されないビットであり、最下位
ビット（ＬＳＢ）はエンコーダ１３０によりコード化さ
れるビットである。畳込みエンコーダ１３０は、畳込み
コードを、これらビットを４つの出力ビットへ変換する
最後の３ビットへ提供する。エンコーダ１３０は、先に
述べたパラレル・エンコーダ４４でよく、あるいは本文
に述べた目的に適する別のパラレル畳込みエンコーダで
もよい。
８の一連のトレリス・コード変調器（ＴＣＭ）１２８へ
印加され、その１つが図７に示される。ＴＣＭ１２８
は、エンコーダ９０に対する内部コードを提供する７／
８エンコーダである。エンコーダ１２８は、３／４レー
トの畳込みエンコーダ１３０を用いて７ビット入力シン
ボルを２つの４ビット出力シンボルへマップし、この場
合４ビット・シンボルは２つのコード化されないビット
と２つのコード化ビットとからなる。これは、トレリス
・コード変調伝送方式における設定区切りのための４サ
ブセットへの１６ＱＡＭ、１６ＰＳＫまたは１６ＰＡＭ
のような１６の配列シンボルのマッピングを可能にす
る。この７つの入力ビットは、コード化されないビット
と畳込みコード化されるビットのグループへ分けられ
る。ＴＣＭ１２８により生成される各ビット・シンボル
は、４ビットを表わす１６のビット・パターンへマップ
されるビット・シンボルの１つである。最初の４つの入
力ビットはコード化されず、最後の３つの入力ビットは
３／４レート畳込みエンコーダ１３０へ印加される。こ
のような設計では、最上位ビット（ＭＳＢ）がエンコー
ダ１３０によりコード化されないビットであり、最下位
ビット（ＬＳＢ）はエンコーダ１３０によりコード化さ
れるビットである。畳込みエンコーダ１３０は、畳込み
コードを、これらビットを４つの出力ビットへ変換する
最後の３ビットへ提供する。エンコーダ１３０は、先に
述べたパラレル・エンコーダ４４でよく、あるいは本文
に述べた目的に適する別のパラレル畳込みエンコーダで
もよい。
【００２４】ＴＣＭ１２８からの出力ビットは、クロッ
ク・サイクルＸ１−Ｘ４およびＹ１−Ｙ４の各々に対す
る２つのビット・シンボルへ分けられる。入力ビット１
および２は、ビットＸ１およびＸ２へ変換され、入力ビ
ット３および４はビットＹ１およびＹ２へ変換される。
エンコーダ１３０からのビットの２つは、ビットＸ３、
Ｘ４として第１のビット・シンボルへマップされ、他の
２つのエンコーダ１３０からのビットはビットＹ３、Ｙ
４として第２のビット・シンボルへマップされる。従っ
て、このような設計においては、ＴＣＭ１２８からの出
力数は４の倍数である必要がある。Ｘ３、Ｘ４、Ｙ３、
Ｙ４はエンコーダ１３０によりコード化されるので、受
信機におけるデコーダは、無効ビット・シーケンスが受
取られると、適正なビット・シーケンスを決定すること
ができる。ＭＳＢをコード化するだけで、ビット誤り制
御を犠牲にすることなく、ハードウエアにおける実施を
実現することができる。
ク・サイクルＸ１−Ｘ４およびＹ１−Ｙ４の各々に対す
る２つのビット・シンボルへ分けられる。入力ビット１
および２は、ビットＸ１およびＸ２へ変換され、入力ビ
ット３および４はビットＹ１およびＹ２へ変換される。
エンコーダ１３０からのビットの２つは、ビットＸ３、
Ｘ４として第１のビット・シンボルへマップされ、他の
２つのエンコーダ１３０からのビットはビットＹ３、Ｙ
４として第２のビット・シンボルへマップされる。従っ
て、このような設計においては、ＴＣＭ１２８からの出
力数は４の倍数である必要がある。Ｘ３、Ｘ４、Ｙ３、
Ｙ４はエンコーダ１３０によりコード化されるので、受
信機におけるデコーダは、無効ビット・シーケンスが受
取られると、適正なビット・シーケンスを決定すること
ができる。ＭＳＢをコード化するだけで、ビット誤り制
御を犠牲にすることなく、ハードウエアにおける実施を
実現することができる。
【００２５】ＴＣＭ１２８からの８ビットは、８：４マ
ルチプレクサ１３４へ印加される。ＴＣＭ１２８からの
ビットのクロック・レートは当例では３０ＭＨzであ
り、マルチプレクサ１３４からの４つのパラレル・スト
リームにおけるビットのクロック・レートは６０ＭＨz
である。４８のマルチプレクサ１３４からの４つのパラ
レル・データ・ストリームは次に、２．８８ＧＨzのク
ロック・レートで４つのディジタル・データ・ストリー
ムを出力する１９２：４マルチプレクサ１３６へ印加さ
れる。従って、トレリス変調コーディングは、高いクロ
ック・レートと周波数に対するパラレル方式で行われ
る。
ルチプレクサ１３４へ印加される。ＴＣＭ１２８からの
ビットのクロック・レートは当例では３０ＭＨzであ
り、マルチプレクサ１３４からの４つのパラレル・スト
リームにおけるビットのクロック・レートは６０ＭＨz
である。４８のマルチプレクサ１３４からの４つのパラ
レル・データ・ストリームは次に、２．８８ＧＨzのク
ロック・レートで４つのディジタル・データ・ストリー
ムを出力する１９２：４マルチプレクサ１３６へ印加さ
れる。従って、トレリス変調コーディングは、高いクロ
ック・レートと周波数に対するパラレル方式で行われ
る。
【００２６】以上の論述は、本発明の単なる実施の形態
の事例を開示し記述している。当業者は、このような論
述および添付図面および特許請求の範囲から、本発明の
趣旨および範囲から逸脱することなく、種々の変更、修
正およびバリエーションが可能であることを容易に認識
されよう。
の事例を開示し記述している。当業者は、このような論
述および添付図面および特許請求の範囲から、本発明の
趣旨および範囲から逸脱することなく、種々の変更、修
正およびバリエーションが可能であることを容易に認識
されよう。
【図１】公知のシリアルパンクチャド畳込みエンコーダ
を示す概略図である。
を示す概略図である。
【図２】本発明の実施の一形態によるパラレルパンクチ
ャド畳込みエンコーダを示す概略図である。
ャド畳込みエンコーダを示す概略図である。
【図３】本発明の別の実施の形態による縦続ＴＣＭ Ｑ
ＡＭエンコーダに対するパラレル・アーキテクチャを示
す概略図である。
ＡＭエンコーダに対するパラレル・アーキテクチャを示
す概略図である。
【図４】図３に示されたエンコーダにおいて使用される
レート・バッファの１つを示す概略図である。
レート・バッファの１つを示す概略図である。
【図５】図３に示されたエンコーダにおいて使用される
リード・ソロモン・エンコーダの１つを示す概略図であ
る。
リード・ソロモン・エンコーダの１つを示す概略図であ
る。
【図６】図３に示されたエンコーダにおいて使用される
コミュテータを示す概略図である。
コミュテータを示す概略図である。
【図７】図３におけるエンコーダにおいて使用されるト
レリス・コード変調器の１つを示す概略図である。
レリス・コード変調器の１つを示す概略図である。
１０ パンクチャド畳込みエンコーダ ２４、２６ 排他的ＯＲ（ＸＯＲ）ロジック・ゲート ３０ スイッチ ４０ スイッチ ４２ スイッチ ４４ パラレルパンクチャド畳込みエンコーダ ４６−５６ １ビット遅延デバイス ９０ エンコーダ ９２ デマルチプレクサ １０２ リード・ソロモン・エンコーダ １０４ 加算器 １０６ 乗算器 １０８ １ビット遅延デバイス １２０ コミュテータ １２２ スイッチ・マトリックス １２４ ４８除算カウンタ １２８ トレリス・コード変調器（ＴＣＭ） １３０ ３／４レート畳込みエンコーダ １３４ ８：４マルチプレクサ
Claims (24)
- 【請求項１】 複数のディジタル遅延デバイスと複数の
ディジタル・ゲートを含み、 前記複数のディジタル遅延デバイスの３つのディジタル
遅延デバイスは、各クロック期間においてパラレル方式
で前記ストリームにおける３つの畳込みビットを受取
り、前記複数のディジタル遅延デバイスは現ビットに関
係する少なくとも６つのビットを与え、 前記複数のディジタル・ゲートの各々は一定の数のディ
ジタル・ビットを前記遅延デバイスから受取り、パラレ
ル方式においてビットを表示するビット・シンボルを出
力する、 ことを特徴とするディジタルデータビットのストリーム
をコード化するパンクチャド畳込みエンコーダ。 - 【請求項２】 前記ディジタル・ゲートが排他的ＯＲゲ
ートであり、各排他的ＯＲゲートは各クロック期間にお
いて５つのディジタル・ビットを受取る、請求項１記載
のエンコーダ。 - 【請求項３】 前記ビット・シンボルは多項式である、
請求項１記載のエンコーダ。 - 【請求項４】 使用される前記多項式は、ｇ1＝１７１
およびｇ2＝１３３であり、使用されるパンクチャドパ
ターンはｕ1＝１１０およびｕ2＝１０１を含む、請求項
３記載のエンコーダ。 - 【請求項５】 第１のディジタル・ゲートは多項式ｙ1
（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ
（ｎ−３）＋ｘ（ｎ−６）を出力し、第２のディジタル
・ゲートは多項式ｙ2（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−２）
＋ｘ（ｎ−３）＋ｘ（ｎ−５）＋ｘ（ｎ−６）を出力
し、第３のディジタル・ゲートは多項式ｙ 1（ｎ）＝ｘ
（ｎ）＋ｘ（ｎ＋１）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋
ｘ（ｎ−５）を出力し、第４のディジタル・ゲートは多
項式ｙ2（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−
２）＋ｘ（ｎ−３）＋ｘ（ｎ−６）を出力する、請求項
３記載のエンコーダ。 - 【請求項６】 ｎは現ビットを表わし、第１のゲートは
ビットｎ、ｎ−１、ｎ−２、ｎ−３、ｎ−６を受取り、
第２のゲートはビットｎ、ｎ−２、ｎ−３、ｎ−５、ｎ
−６を受取り、第３のゲートはビットｎ＋１、ｎ、ｎ−
１、ｎ−２、ｎ−５を受取り、第４のゲートはビットｎ
＋２、ｎ、ｎ−１、ｎ−３、ｎ−４を受取る、請求項１
記載のエンコーダ。 - 【請求項７】 ６つのディジタル遅延デバイスと４つの
ディジタル・ゲートを備え、 前記６つのディジタル遅延デバイスのうち３つは、各ク
ロック期間においてパラレル方式で前記ストリームにお
ける３つの畳込みビットを受取り、複数の遅延デバイス
は現ビットに関係する６つの遅延ビットを与え、 前記４つのディジタル・ゲートの各々は遅延デバイスか
ら５つのディジタル・ビットを受取り、各ゲートは、各
々がビット・シンボルである多項式をパラレル方式で出
力し、第１のディジタル・ゲートは多項式ｙ1（ｎ）＝
ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ（ｎ−３）
＋ｘ（ｎ−６）を出力し、第２のディジタル・ゲートは
多項式ｙ2（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−２）＋ｘ（ｎ−
３）＋ｘ（ｎ−５）＋ｘ（ｎ−６）を出力し、第３のデ
ィジタル・ゲートは多項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ
（ｎ＋１）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ（ｎ−
５）を出力し、第４のディジタル・ゲートは多項式ｙ2
（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ
（ｎ−３）＋ｘ（ｎ−６）を出力する（ｎは現ビットで
ある）、ことを特徴とするディジタル・データ・ビット
のストリームをコード化するパンクチャド畳込みエンコ
ーダ。 - 【請求項８】 使用される前記多項式は、ｇ1＝１７１
およびｇ2＝１３３であり、使用されるパンクチャドパ
ターンはｕ1＝１１０およびｕ2＝１０１を含み、前記エ
ンコーダは３／４畳込みレートを有する、請求項７記載
のエンコーダ。 - 【請求項９】 前記ディジタル・ゲートは排他的ＯＲゲ
ートであり、各排他的ＯＲゲートは５つのディジタル・
ビットを受取る、請求項７記載のエンコーダ。 - 【請求項１０】 各クロック期間に対してパラレル方式
で３つの畳込みビットを与えるステップと、 ２つの連続的なステップにおいてパラレル・ビットを遅
延させるステップと、 複数のディジタル論理ゲートへ遅延ビットを与えるステ
ップと、 ディジタル・データのストリームを表わすビット・シン
ボルを生成するステップと、を含む、ディジタル・デー
タを含むディジタル・データ・ストリームを畳込みエン
コーディングする方法。 - 【請求項１１】 前記ビット・シンボルを生成するステ
ップは多項式を生成するステップを含む、請求項１０記
載の方法。 - 【請求項１２】 前記多項式を生成するステップは、多
項式ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−
２）＋ｘ（ｎ−３）＋ｘ（ｎ−６）と、ｙ2（ｎ）＝ｘ
（ｎ）＋ｘ（ｎ−２）＋ｘ（ｎ−３）＋ｘ（ｎ−５）＋
ｘ（ｎ−６）と、ｙ1（ｎ）＝ｘ（ｎ）＋ｘ（ｎ＋１）
＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ（ｎ−５）と、ｙ2
（ｎ）＝ｘ（ｎ）＋ｘ（ｎ−１）＋ｘ（ｎ−２）＋ｘ
（ｎ−３）＋ｘ（ｎ−６）を生成するステップを含む
（ｎは現ビットである）、請求項１１記載の方法。 - 【請求項１３】 遅延ビットを複数のディジタル論理ゲ
ートへ与えるステップは、遅延ビットを複数のＸＯＲゲ
ートへ与えるステップ含み、各ＸＯＲゲートは５つの遅
延ビットを受取る、請求項１０記載の方法。 - 【請求項１４】 第１のクロック・レートにおけるディ
ジタル・データの複数のパラレル入力ラインに応答し、
データの入力パラレル・ラインを更に多くのディジタル
・データのパラレル・ラインへ第１のクロック・レート
より遅い第２のクロック・レートで多重化解除するデマ
ルチプレクサと、 各々が前記デマルチプレクサからディジタル・データの
所定数のパラレル・ラインを受取り、複数のディジタル
・データのパラレル・ラインを生成する複数の外部コー
ド・デバイスと、 前記外部コード・デバイスからディジタル・データの複
数のパラレル・ラインを受取り、内部コード比に基いて
複数のビット・シンボルを生成する複数の内部コード・
デバイスと、 前記内部コード・デバイスからのディジタル・データの
複数のパラレル・ラインに応答し、ディジタル・データ
のラインを第３のクロック・レートでディジタル・デー
タのパラレル・ライン数へ多重化するマルチプレクサ
と、を備え、 前記パリティ・ビットの数は外部コード比により決定さ
れ、前記第３のクロック・レートは前記第１のクロック
・レートと前記内部コードおよび外部コードの比とによ
り決定される、ディジタル・データ・ビットのストリー
ムをコード化するエンコーダ。 - 【請求項１５】 各々が前記デマルチプレクサからディ
ジタル・データのパラレル・ラインを受取り且つ前記外
部コード比により決定される第４のクロック・レートで
ディジタル・データのパラレル・ラインを生成する、複
数のレート・バッファを更に備え、前記第４のクロック
・レートは前記第２のクロック・レートより速くかつ前
記第１のクロック・レートより遅く、前記レート・バッ
ファからのディジタル・データのパラレル・ラインは確
保されたビット・スロットを含み、前記外部コード・デ
バイスはパリティ・ビットを前記確保されたビット・ス
ロットへ入れる、請求項１４記載のエンコーダ。 - 【請求項１６】 前記複数の外部コード・デバイスはリ
ード・ソロモン・エンコーダである、請求項１４記載の
エンコーダ。 - 【請求項１７】 前記複数の内部コード・デバイスはト
レリス・コード変調エンコーダである、請求項１４記載
のエンコーダ。 - 【請求項１８】 各内部コード・デバイスは、３／４畳
込みレートを用いて７ビットの入力シンボルを２つの４
ビットの出力シンボルへマップし、該４ビット・シンボ
ルが２つのコード化されないビットと２つのコード化さ
れたビットとからなる、請求項１４記載のエンコーダ。 - 【請求項１９】 各内部コード・デバイスは、各４ビッ
ト・シンボルにコード化ビットを生成するパラレル畳込
みコード変調器を含む、請求項１８記載のエンコーダ。 - 【請求項２０】 入力ビット・シンボルを外部シンボル
へ周期的にマップするコミュテータを更に備え、該コミ
ュテータは、外部コード・デバイスから入力ビット・シ
ンボルを受取り、コミュテートされたビット・シンボル
を前記内部コード・デバイスへ出力する、請求項１４記
載のエンコーダ。 - 【請求項２１】 前記エンコーダは、連接リードソロモ
ン・トレリス・コード変調器の直角位相振幅変調器エン
コーダである、請求項１４記載のエンコーダ。 - 【請求項２２】 第１のクロック・レートにおけるディ
ジタル・データの複数のパラレル・ラインに応答し、デ
ータの入力パラレル・ラインをディジタル・データの更
に多くのパラレル・ラインへ前記第１のクロック・レー
トより遅い第２のクロック・レートで多重化解除するデ
マルチプレクサと、 各々が前記デマルチプレクサからディジタル・データの
パラレル・ラインを受取り、ディジタル・データのパラ
レル・ラインを第３のクロック・レートで生成する複数
のレート・バッファと、 各々がレート・バッファからディジタル・データの所定
数のパラレル・ラインを受取り、ディジタル・データの
複数のパラレル・ラインを生成し、各々が確保されたビ
ット・スロットにおけるパリティ・ビットをデータの各
ラインへ入れる複数のリード・ソロモン・デバイスと、 リード・ソロモン・デバイスからのディジタル・データ
の前記パラレル・ラインに応答して、ビット誤りを分け
るためデジタル・データのビットおよびラインを再配置
し且つデジタルデータのパラレルラインを出力するコミ
ュテータと、 前記コミュテータからのディジタル・データの複数のパ
ラレル・ラインを受取り、内部コード比に基いて複数の
ビット・シンボルを生成し、畳込みレートでビット・シ
ンボルを生成するパラレル畳込みコード変調器をそれぞ
れが含む、複数のトレリス・コード変調器と、 前記トレリス・コード変調器からのディジタル・データ
の複数のパラレル・ラインに応答し、ディジタル・デー
タのラインをディジタル・データのより少数のパラレル
・ラインへ第４のクロック・レートで多重化するマルチ
プレクサと、を備え、 前記第３のクロック・レートは前記第２のクロック・レ
ートより速くかつ前記第１のクロック・レートより遅
く、前記レート・バッファは、外部コード比に基いて確
保されたビット・スロットを含むディジタル・データの
パラレル・ラインを生成し、前記第４のクロック・レー
トは、第１のクロック・レートと前記内部および外部の
コードの比とにより決定される、ディジタル・データ・
ビットのストリームをコード化するエンコーダ。 - 【請求項２３】 各トレリス・コード変調器は、７ビッ
トの入力シンボルを２つの４ビットの出力シンボルへマ
ップし、該４ビットのシンボルは２つのコード化されな
いビットと２つのコード化されたビットとからなる、請
求項２２記載のエンコーダ。 - 【請求項２４】 前記エンコーダは、１６の配列システ
ムのための連接リード・ソロモン、トレリス・コード変
調器の直角位相振幅変調器エンコーダである、請求項２
２記載のエンコーダ。
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|---|---|---|---|
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001195835A Pending JP2002043951A (ja) | 2000-06-28 | 2001-06-28 | パラレルパンクチャド畳込みエンコーダ |
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|---|---|
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| EP (2) | EP1383245A1 (ja) |
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