JPS61227431A - 符号変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号の伝送及び記録に適用するラン
レングスリミテッド（Ｒｕｎ　Ｌｅｎｇｔｈ　Ｌｉ膳１
ｔａｄ）符号を得るための符号変換装置に関する。

従来の技術 磁気テープやディスクなどに、ディジタルデータを高密
度記録する場合１通常ランレングスリミテッド　号（以
後ＲＬＬ符号と記す）を用いている。

ＲＬＬ符号とは、同一２進値の連続ビット数を最小値ｄ
、最大値ｋに制限する符号を言い、このような性質を有
するＲＬＬ符号は１ｍビットのデータ語をｎビットの符
号語に変換することにより得られる。

このように、ｍ／ｎ変換して得られるＲＬＬ符号におけ
る１ビットの長さく以後検出窓幅と呼び、Ｔωと記す）
は、データ語の１ビット長Ｔを用いて表わすと、Ｔω＝
ｌＩ／ｎ−Ｔとなり、ＲＬＬ符号における２進値の最小
反転間隔Ｔ■ｉｎはＴｍ１ｎ＝ｄ・Ｔωとなる。

一般に、記録・再生系では高周波数成分が遮断されるた
め、波形がなまり、波形干渉が生じてビット誤りの大き
な原因となる。この波形干渉を抑えるためにＴ　ｗｉｎ
は大であることが望ましい、又、波形干渉によるピーク
シフトや、ジッタなどの時間軸変動による影響を抑える
ために、検出窓幅Ｔωは大である方が良く、加えて、セ
ルフクロック機能を得るために、最大連続ビット数には
小であることか望ましい。

従来、上記観点から種々のＲＬＬ符号が開発されており
、（２，７）　ＲＬ　Ｌ　Ｃ（Ｐ　、　Ａ　、　Ｆｒａ
ｎａｓｚｅｋｐ特。

公明５３−２１２５７号）もその−例である。　（２，
７）ＲＬＬＣは、前記定義に従えばｄ＝３．に＝８．Ｔ
ω＝０．５Ｔ、したがって、Ｔｍ１ｎ＝ｄ、５ＴなるＲ
ＬＬ符号であり、３種類の符号語長を有する可変長符号
である。

（２，７）　ＲＬ　Ｌ　Ｃは２ビットのデータ語を４ビ
ットの符号語に変換し、３ビットのデータ語を６ビット
の符号語に変換し、４ビットのデータ語を８ビットの符
号語に変換している。つまり、ｍ、＝２、ｍ、＝３．ｍ
ａ＝４．ｎユニ　４　、　ｎ　２＝　６　、　ｎ　３＝
８であり、したがって、ｍｔ／ｎλ＝０−５（ｉ＝１ｔ
Ｌ３）であるからＴω＝０．５Ｔとなる。

（２，７）　ＲＬ　Ｌ　Ｃは、前述のように、ｍＡｎビ
ットデータ語をｎｎビットの符号語（ん＝１〜３）に符
号変換することによりｄ＝３．に＝８．Ｔω＝０．５Ｔ
を満たしている。

一方、受信したｎｎビットの符号語をｍ＾ｎビットデー
タ語に復号する符号逆変換においては、受信した符号語
が何ビットの符号語であるかを識別し、それに対応した
データ語を復号しなければならない。

このためには、符号変換により生成されるビット列から
、正しく符号語の境界（以降、語境界と記す）を判別で
きることが必要不可欠であり、さもないと復号誤りを生
じる。

発明が解決しようとする問題点 （２，７）　ＲＬ　Ｌ　Ｃは複雑な可変長符号であるが
故に、この語境界を判別するのが容易ではなく、したが
って、復号、つまり符号逆変換に要する回路規模が大き
くなっている。

通常、符号変換及び符号逆変換装置においては、使用す
る符号語のビット数、可変長符号においては更に使用す
る符号語長数が多くなる程、その回路規模は指数関数的
に増大し、回路構成は複雑になる０例えば、（２，７）
　ＲＬ　Ｌ　Ｃでは最大符号語長ｎ　ｍａＸ　＝　８　
＃符号語長数１ＬＩＩａ！＝３であり、したがって、そ
の符号変換及び符号逆変換回路は大きく複雑になるとい
う問題点を有している。

本発明はかかる問題点を解決するもので、極めて簡単か
つ小規模な回路で符号変換を行なうことを目的とするも
のである。

問題点を解決するための手段 本発明は、最大符号語長ｎ　ｗａｘ　＝　６　ｗ符号語
長数ん１ｌａＸ＝２でｄ　＝　３　、　ｋ　＝　８　、
　Ｔ　ω＝０．５ＴなるＲＬＬ符号を実現したものであ
る。つまり１ｍ１＝２ビットのデータ語をｎ１＝４ビッ
トの符号語に変換し、ｍ２＝３ビットのデータ語をｎ２
＝６ビットに変換するだけで、上記ＲＬＬ符号を生成で
きるものである。

第１表に１本発明で使用する符号語とその符号語に関す
るパラメータを示す、第１表においては、“１”で始ま
る符号語を表パターン、その表パターンの“１”を“０
”に、“０”を“１”にすべて置き換えた符号語を裏パ
ターンと呼び１表パターンと裏パターンを一組にして、
−語のデータ語に対応させる。

（以下余白） 第１表 なお、第１表におけるＬは、各符号語の左端における同
一２進値の連続ビット散見が３以上か否かを表わす値で
あり、第１表におけるＲは、各符号語の右端における同
一２進値の連続ビット数にが３以上か否かを表わす値で
ある。たとえば、第１表におけるＮｏ、５の符号語では
、ｕ＝５．ｒ＝１である。したがって、立く３ならばＬ
＝“Ｏ”、ｌ≧３ならばＬ＝“１”、ｒく３ならばＲ＝
“０”、ｒ≧３ならばＲ＝“１”と定めると、Ｎｏ、５
の符号語に関しては、Ｌ；“１”、Ｒ＝“Ｏ”となる、
第１表における各り、Ｒは、Ｎｏ、５の符号語と同じ基
準で選んであり、これらり、Ｒは後述する符号語の接続
に関して必要な値である。

更に、第１表における値見は符号語長を表わす値であり
、え＝“Ｏ”は４ビット、Ｌ　＝ｇａ　１”は６ビット
の符号語であることを意味している。

又、第１表のデータ語は、各符号語に対応するデータ語
の一例を示し、ｒｘＪ印は無関係な値であることを表わ
す。

次に、第１表に示す符号語どうしを接続しても。

ｄ＝３．に＝８なる（ｄ、ｋ）　＝　（３，８）制限を
満たすための、符号語どうしの接続胴を説明する。

符号語どうしの接続は、第５図に示すように、第１符号
語（Ｗｌと記す）と、第２符号語（ＷＺと記す）の直列
接続で、第１表における符号語の左端のビットが先頭ビ
ット、右端のビットが最終ビットＬＢであり、Ｗｌの最
終ビットＩ、Ｈの次に、　ＷＺの先頭ビットが来るよう
に接続する。

ここで言う接続胴とは、確定したＷｌに対して、（３，
８）制限を満たすために、ＷＺを表パターンにするか裏
パターンにするかを決定する規則を指す。

たとえば、Ｗｌとして、第１表のＮｏ、１の符号語の表
パターンを仮定する０次に、送られて来るデータ語が“
０１０”とすると、ＷＺの候補としては第１表のＮｏ、
４の符号語（表パターン）又はその裏パターンの符号１
％ＮＯスの２種類がある。第６図により明らかなように
、Ｗ２＝Ｎｏ、４とすると、ｄ＝３を満たさないので、
Ｗ２＝Ｎｏ、４でなければならない。

逆に、Ｗｌとして、第１表のＮｏ、１の符号語の裏パタ
ーンを仮定すると、”ｏｉｏ”なるデータ語に対しては
、Ｗ２＝Ｎｏ、４が適する。

このようにして、第１表に示す符号語どうしの接続にお
いて、　（３，８）制限を満足する符号語どうしの接続
胴を求めることができる。その結果を第２表に示す。第
２表より明らかなように、いずれの場合も、符号語どう
しの接続において（３，８）制限を満たしており、第１
表に示す５種類（裏パターンを含めると１０種類）の符
号語でｄ＝３．に＝８、Ｔω＝０．５Ｔを達成できる。

なお、第２表におけるＷｌ、ＷＺは第５図の関係を満た
し、第２表におけるＬＢ、ＲはＷｌに関し、Ｌ、ＹはＷ
Ｚに関し、ＹはＷＺを裏パターンにす゛る場合はＹ＝“
１″、表パターンにする場合はＹ＝“０”とする値であ
る。

この値ＹはＷｌのＬＢ、Ｒと、ＷＺのＬにより定まる値
であり、第２表より、ＬＢ、Ｒ，Ｌ及びＹの関係をまと
めると第３表のようになる。第３表よりＹを与える論理
式を導出すると式（１）となる。

Ｙ＝ＬＢΦ（Ｒ−Ｌ）　　　　　　　　　　（１）ただ
し、式（１）において“ｅ”は排他的論理和、′・”は
論理積、及び“−”は否定を表わす。

第２表に示した。−見複雑なような符号語どうしの接続
側も、式（１）に示す極めて簡単な論理式で実現できる
。

以上示したように、第１表に示す符号語と、それらに関
する、ＬＢ、Ｒ，Ｌの各値と１式（１）に示す論理式に
よる表パターンと裏パターンのいずれを選ぶかを決定す
る値Ｙとにより、ｄ＝３．に＝８．Ｔω＝０．５Ｔなる
ＲＬＬ符号を最大符号語長ｎｍａ工＝６．符号語長数ん
ｗｓａｘ＝２で実現できる。

次に、符号逆変換について説明する。符号逆変換は、先
述したように、受信した（ｄ、ｋ）制限されたビット列
から符号語の語境界を正しく判別し。

その結果得られるｎムビットの符号語に対応するｍ人ビ
ットのデータ語を復号する操作を意味する。

（ｄ、ｋ）制限されたビット列の語境界を正しく判別す
るためには、まずそのビット列の始まりを検出しなけれ
ばならないが、これは、同期のための特殊なビットパタ
ーンを用いる等の公知技術により、容易に検出すること
ができるので何ら問題はない、したがって、ビット列の
先頭から順次語境界を判別して復号してゆけばよい。

本発明で使用する第１表に示す符号語は容易に語境界を
判別できる。何故ならば、第１表における符号語どうし
の接続によって生じるビット列は、自分自身を除く他の
符号語には決して一致しないからである。すなわち、第
２表に示す符号語どうしのすべての接続により生じるビ
ット列の前から６ビットは、第１表における６ビットの
符号語とは異なる。

第５図において、第１符号語Ｗ１として４ビットの符号
語を仮定した場合、これと第２符号語Ｗ２として４ビッ
ト及び６ビットの符号語とを接続することによって生じ
るビット列の、先頭から６ビットは第４表に示す４通り
ある。

第４表 これら４種類のビットパターンは、第１表における２種
類の６ビットの符号語とは明らかに異なる。したがって
、受信したビット列が６ビットの符号語に一致すればそ
れらに対応する３ビットのデータ語を復号すればよい、
一方、６ビットの符号語に一致しなければ、そのうちの
前４ビットに対応するデータ語を復号すればよい。

結局、復号の対象となる６ビットのビット列は第５表に
示す６通りであり、これらを識別して、対応するデータ
語を復号すると同時に、これが何ビットの符号語である
かを示す値んを生成する。

第５表では、見＝“０”は４ビット、先＝“１”は６ビ
ットの符号語であることを示す。

そして、復号が終了したら、この値んを基にビット列を
シフトすると、再び第５表に示すビット列のいずれかが
、復号の対象となって現われ、正しい復号が繰り返され
る。

（以下余白） 第５表 以上示したように、ｄ＝３．に＝８．Ｔω＝０．５Ｔな
るＲＬＬ符号に関する符号変換及び符号逆変換を、取り
扱う最大ビット長６、符号語長数２で実現できる。

作用 本発明は、第１表に示す４ビットと６ビットの符号語だ
けを用い、これらの符号語を表パターンにするか裏パタ
ーンにするかの制御を１式（１）の単純な論理式で可能
にした結果、ｄ＝３．に＝８゜Ｔω＝０．５ＴなるＲＬ
Ｌ符号の符号変換に要する操作を単純明快にできた。

一方、符号逆変換においても、使用する符号語の最大ビ
ット長が６ビットであり、しかも、復号の対象とするビ
ット列の長さも６ビット（この６ビットの前後の情報を
一切参照する必要はない）で済むものであり、したがっ
て、符号逆変換も符号変換同様簡単に実現できる。

この結果、従来の（２，７）　ＲＬ　Ｌ　Ｃよりも簡単
な構成でｄ＝３．に＝８．Ｔω＝０．５ＴなるＲＬＬ符
号を構成できる。

実施例 以下、本発明の一実施例を図面に基づいて説明する。第
１図は第１の実施例における符号変換回路のブロック図
を示す、以下に、その動作説明を行う、まず、シリアル
データビット列を、シリアル−パラレル変換器（１０１
）で３ビットのパラレル値に変換する０次に、この３ビ
ットのパラレル値をＤフリップフロップ（１０２）に取
り込む、Ｄフリップフロップ（１０２）に取り込んだ３
ビットのデータ語（最上位ビットＤ２．最下位ビットＤ
ｏ）をＲＯＭ　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）
　（１０３）に送る。ＲＯＭ（１０３）では、入力の３
ビットのデータ語に対応する符号語の表パターンと、そ
の符号語に関するり。

Ｒ及び先の値を送出する。このうち、表パターンの符号
語はパラレル−シリアル変換器（１０４）でシリアルの
符号語ビット列に変換する。

一方、　ＲＯＭ（１０３）からの値りを、Ｄ７リツプフ
ロツプ（１０５）に取り込み、同じく、値ＲをＤフリッ
プフロップ（１０６）に取り込む。このとき、１つ前に
送出した符号語に関するＲの値Ｒ′はＤフリップフロッ
プ（１０６）から（１０７）に移動させる。同時に、１
つ前に送出した符号語の最終ビットＬＢをＤフリップフ
ロップ（１０８）に取り込む。

この結果、ＡＮＤゲート（１０９）には、１つ前に送出
した符号語のＲの値Ｒ′と、これから送出する符号語の
Ｌの値が入力として加わり、この２人力に対する論理積
と、１つ前に送出した符号語の最終ビットＬＢ（Ｄフリ
ップフロップ（１０Ｂ）の出力）との排他的論理和の否
定を行なうＥ　Ｘ　Ｎ　ＯＲ（ＥｘＣｌｕｓｉｖｅ　Ｎ
　ＯＲ）ゲート（１１０）の出力には１表パターンと裏
パターンの切り換えのための制御信号である値Ｙが現わ
れる。つまり、ＡＮＤゲート（１０９）とＥＸＮＯＲゲ
ート（１１０）は式（１）を具体化したものである。

ＥＸＮＯＲゲート（１１０）の出力Ｙを排他的論理和を
行なうＥ　Ｘ　ＯＲ（１’ｘｃｌｕｓｉｖｅ　ＯＲ）ゲ
ート（１１１）に送ると、その出力にはパラレル−シリ
アル変換器（１０４）から送られて来るシリアルの符号
語ビット列を表パターン又は裏パターンに変換した結果
が現われる。

なお、　ＲＯＭ　（１０３）からの出力んはカウンタ（
１１２）を制御するために用いられ、Ｌｘ“Ｏ”のとき
はカウンタ（１１２）は２進カウンタとして、ん＝“１
”のときは３進カウンタとして働き（いずれもデータレ
ートでの値、送出レートでは４進及び６進カウンタとな
る）、データ語及び符号語の両方に関する語境界を示す
ワード同期信号を生成する。

以上示したように１本実施例の符号変換回路は極めて簡
単な構成で実現できる。

次に、符号逆変換回路について説明する。第２図に第１
の実施例における符号逆変換回路のブロツク図を示す、
以下に、その符号逆変換回路の動作について説明する。

まず１通信路を通して送られて来る（ｄ、ｋ）　＝　（
３，８）制限されたシリアルの符号語ビット列を、５ビ
ットのシリアル−パラレル変換器（２０１）でパラレル
に変換する０次いで、符号ビット列の第２ビットから第
６ビットまでが、このシリアル−パラレル変換器（２０
１）に存在する間に、これら５ビットをＤフリップフロ
ップ（２０２）に取り込む。６ビット全部取り込まなく
ても良いのは、第５表より明らかなように、６ビットの
ビットパターンのうち、先頭ビットと第２ビットは常に
同一２進値であるから、先頭ビットの情報は無視しても
何ら問題はないからである。

Ｄフリップフロップ（２０２）に取り込んだ５ビットの
内、最上位ビット、つまり第５表における第２ビットを
４個の２人力排他的論理和を行なう２人力ＥＸＯＲゲー
ト（２０３）の一方の入力端子に送り、他方の入力端子
には、Ｄフリップフロップ（２０２）に取り込んだ５ビ
ットの内下位４ビットのそれぞれを送る。この結果、４
個の２人力ＥＸＯＲゲート（２０３）の出力には、第５
表における裏パターンの内下位４ビットが現われる。

第５表より明らかなように、６つの裏パターンを互いに
区別するのに、下位４ビットだけで十分である。したが
って、第２図においても下位４ビットのみを用いている
。この４ビットを順にＣ３゜Ｃ２，Ｃ１及びＣＯと記す
、ただし、ＣＯは最下位ビット（第５表における最終ビ
ット）を表わす。

次いで、４個の２人力ＥＸＯＲゲート（２０３）　（７
）出力４ビットをＲＯＭ　（２０４）に送ると同時に、
４個の２人力ＥＸＯＲゲート（２０３）の８カのうち。

下位２ビットを排他的論理和を行なうＥＸＯＲゲート（
２０５）に送る。これは、第５表より明らかなように、
６ビットの符号語の下位２ビットは互いに異なる２進値
よりなり、４ビットの符号語を先頭に有する６ビットの
ビットパターンの下位２ビットは同一２進値である。こ
のことより、ＥＸＯＲゲート（２０５）の出力には、λ
＝“Ｏ”ならば４ビット、尤＝“１”ならば６ビットの
符号語であることを示す植えが現われる。

このようにして得た４個の２人力ＥＸＯＲゲート（２０
３）ノ出力４ビットをＲＯＭ　（２０４）を用い、かつ
第５表に従って復号する。はぼ同時に、ＥＸＯＲゲート
（ＺＯＳ）の出力に現われる値えをカウンタ（２０６）
に送る。

この結果、１つ前のデータ語を送出し終わった直後、パ
ラレル−シリアル変換器（２０７）はＲＯＭ（２０４）
の出力、すなわち、復号値を取り込み順次送出してゆく
。同時に、カウンタ（２０６）は値んを基にこれから送
出するデータ語のビット数だけカウントし、送出し終わ
ったら１次の復号のためのワード同期（語境界を示す）
信号を生成する。

このように、本実施例における符号逆変換回路も極めて
簡単な回路構成で実現できる。

以上示したように、本実施例の符号変換、符号逆変換回
路は共に、非常に小さく簡単な構成で実現できるので、
実用的効果は極めて大きい。

第３図及び第４図は第２の実施例を示し、第３図は第１
図におけるＲ　ＯＭ　（１０３）を、第４図は第２図に
おけるＲ　ＯＭ　（２０４）を共に論理回路で置き換え
たものであり、その他の符号変換回路及び符号逆変換回
路の回路構成はほとんど同じである。

したがって、第２の実施例では置き換えた論理回路の動
作のみを説明する。

以下、第２の実施例の符号変換回路について説明する。

第１図のＲＯＭ　（１０３）の働きは、その入力に与え
る３ビット（Ｄ２．Ｄｉ、Ｄｏ）に対応する表パターン
の符号語と、その符号語に関するＲ９Ｌ及びんの各値を
第１表に従って生成することである。この働きは、論理
回路を用いても容易に実現でき、符号語の各ビット（Ｃ
５，Ｃ４，Ｃ３゜Ｃ２，Ｃ１，Ｃｏ）及びＲ，Ｌ、Ｌの
各値は次式（２）によって得られる。

Ｒ＝Ｄ２・ＤＩ Ｌ＝Ｄ２＋Ｄ１・ＤＯ ん＝Ｄ２・ＤＩ Ｃ５＝Ｃ４＝“１” Ｃ３＝Ｄ２十ん・Ｄ　Ｏ（２） Ｃ２＝Ｄ２・Ｄ１＋元・ＤＯ Ｃ１＝ＤＯ ＣＯ＝ＤＯ ただし、″・”は論理積、′＋”は論理和、′−”は否
定を表わす。

なお、第１表における表パターンの符号語の先頭ビット
から順にＣ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１゜ＣＯと呼び、
４ビットの符号語に関しては、Ｃ１及びＣＯは無関係な
値である。たとえば、第１表におけるＮｏ、２の表パタ
ーンの符号語に対しては、データ語＝“１０ｘ”、表パ
ターンの符号語＝“１１１０”であるから、Ｄ２＝“１
”、Ｄ１＝“０”、ＤＯ＝“ｘ〃。

Ｃ５＝“１”、Ｃ４＝“１”、Ｃ３＝“１”、Ｃ２＝“
０〃。

Ｃ１＝ＧＯ＝“Ｘ”となる、′ｘ”は無関係な値を表わ
す。

式（２）を論理回路を用いて表わしたのが第３図であり
、次に、第３図の説明を行う、第３図において、′１”
は常に論理レベルのＨｉｇｈにあることを示し、Ｃ５及
びＣ４は常に“１”にセットしておくように構成されて
いる。第３図におけるＡＮＤゲート（３０１）によりＤ
２とＤｌとの論理積Ｄ２・Ｄｌを求め、その結果がＲと
なる。同じく、ＡＮＤゲート（３０２）によるＤｌとＤ
ｏの論理積Ｄ１・ＤＯの結果と、Ｄ２との論理和Ｄ２＋
Ｄ１・Ｄ。

を求めるためのＯＲゲート（３０３）の出力はＬとなる
。また、ＮＯＴゲート（３０４）の出力に現われるＤ２
の否定５丁とＤｌの論理積Ｄ２・Ｄｌとを求めるための
ＡＮＤゲート（３０５）の出力は元となる。

一方、先とＤＯの論理積え・ＤＯを求めるＡＮＤゲート
（３０６）の出力とＤ２との論理和Ｄ２＋ん・ＤＯを求
めるためのＯＲゲート（３０７）の出力はＣ３となり、
ＡＮＤゲート（３０６）の出力とＡＮＤゲート（３０１
）ノ出力トノ論理和Ｄ２−Ｄｌ＋Ｊ、−Ｄ。

を求めるためのＯＲゲート（３０８）の出力はＣ２とな
る。Ｃ１はＤｏそのままの値であり、ＣＯはＮＯＴゲー
ト（３０９）により得られるＤｏである。

以上示したように、第３図は式（２）を正確に実現して
おり、従って、第１図のＲＯＭ　（ｔｏ３）に置き換え
られることがわかる。第３図より明らかなように、２人
力のＡＮＤゲート４個、２人力のＯＲゲート３個、ＮＯ
Ｔゲート２個、計９個の論理ゲートで第１表の各値を生
成できる。

次に、第２の実施例の符号逆変換回路について説明する
。第２図のＲＯＭ　（２０４）の働きは、第５表におけ
る裏パターンの下位４ビットのビットパターンに対応す
るデータ語を生成することである。

このＲＯＭ　（２０４）の働きは論理回路を用いても容
易に実現でき、データ語の各ビット（Ｄ２．Ｄｌ、Ｄｏ
）は次式（３）により得られる。

先＝Ｃ１ｅＣＯ ＤＯ＝ＣＯ ただし、′Φ″は排他的論理和、′＋”は論理和。

“−″は否定を表わす。

なお、第５表における裏パターンの第３ビットから順）
：Ｃ３，Ｃ２，Ｃ：ｌ、Ｃｏと呼び、データ語の先頭ビ
ットから順にＤ２．Ｄｉ、Ｄｏと呼び、４ビットの符号
語に対してはＤＯは、無関係な値となる。たとえば、第
５表におけるＮ　ｏ　、　２の裏パターンに対しては、
下位４ビットは“０１１１”、対応するデータ語は“Ｉ
Ｏ！”であるから、Ｃ３＝“０”。

Ｃ２＝“１”、Ｃ１＝“１”、ＣＯ＝“１”、Ｄ２＝“
１”。

Ｄ１＝“０”、ＤＯ＝“ｘ”となる。

式（３）を論理回路を用いて表わしたのが第４図であり
１次に、第４図について説明する。第４＠におけるＥＸ
ＯＲゲート（４０５）は、その人力Ｃ１゜ＣＯにより値
んを生成する。これは第２図におけるＥＸＯＲゲート（
２０５）と同じもノテある。Ｃ３とＥＸＯＲゲート（４
０５）の出力えとの論理和の否定Ｃ３＋λを求めるため
のＮＯＲゲート（４０１）の出力はＤ２となる。一方、
Ｃ２の否定３丁を求めるためのＮＯＴゲート（４０２）
ノ出力と、ＥＸＯＲゲート（４０５）の出力えとの論理
和τ丁＋先を求めるためのＯＲゲート（４０３）の出力
はＤｉとなる。

第４図より明らかなように、わずか４個の論理演算素子
でデータ語を復号できる。

以上示したように、本実施例では極めて少数の論理演算
素子により第１表に従った表パターンの符号語及びその
符号語に関するり、Ｒ，、Ｌの各値を生成できるととも
に、第５表に従った符号語からデータ語への符号逆変換
を実現した。その結果、従来よりはるかに小規模な回路
構成で、高密度記録に適したｄ＝３．に＝８．Ｔω＝０
．５ＴなるＲＬＬ符号が得られ、その実用上の効果は極
め−て大きい。

発明の効果 本発明は、使用する符号語の最大ビット長ｎ□８＝６．
符号語長数λｍａ）Ｃ＝２にしたこと、及び符号語の表
パターンと裏パターンの切り換えを、式（１）に示す簡
単な論理で実現できるように、符号語に関する情報を抽
出したことにより、極めて簡単かつ小規模な回路で符号
変換を行うことを可能にした。

同じく、符号逆変換においても　ｎ　ｍ＆Ｘ　＝　６　
ｗ　元１１１１Ｋ”２にしたことで、復号の対象となる
ビット列を６ビットに限定でき、識別する６ビットのビ
ット列数は６個になった結果、符号逆変換に要する回路
の規模を極めて小さくできた。

以上のように、ｄ＝３．に＝８．Ｔω＝Ｑ、５Ｔなる高
密度記録に適するＲＬＬ符号を、極めて小規模かつ簡単
な回路で実現する本発明は、実用に関して非常に有用で
ある。

なお１本明細書ではＮＲＺ記録に関して説明したが、当
然、ＮＲＺＩ記録にも適用できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるＲＯＭを用いた符
号変換回路のブロック図、第２図は本発明の第１の実施
例であるＲＯＭを用いた符号逆変換回路のブロック図、
第３図は第２の実施例である符号変換のための回路図、
第４図は第２の実施例である符号逆変換のための回路図
、第５図は符号語どうしの接続を示す接続図、第６図は
符号語の選択を説明する図である。 （１０１）・・・シリアル−パラレル変換器、（１０２
）・・・Ｄフリップフロップ、（１０３）　−ＲＯＭ　
（Ｒｅａｄ　０ｎｌｙ　Ｍｅ■ｏｒｙ）、　（１０４）
・・・パラレル−シリアル変換器、（１０５）（１０６
）　（１０７）　（１０８）・・・Ｄフリップフロップ
、（１１０）・・・ＥＸＮＯＲ回路、　（１１１）　・
Ｅ　Ｘ　ＯＲ回路、　（２０１）・・・シリアル−パラ
レル変換器、（２０２）・・・Ｄフリップフロップ、　
（２０３）−２人力ＥＸＯＲ回路、（２０５）・・・Ｅ
ＸＯＲ回路、（２０６）・・・カウンタ、　（２０７）
・・・パラレル−シリアル変換器 代理人　　　森　　本　　義　　弘 ６　　　マ　　　つ　　　〜　　　−〇ｕ　　　　ｕ　
　　　ｕ　　　　ＩＪ　　　　ＬＪ　　　　ｕ　　　　
ｃｔ　　　Ｊ　　　　・−リ　リリリ

Claims (1)

【特許請求の範囲】
1. １．１以上ｉ＿ｍ＿ａ＿ｘ以下のｉに対し、ｍ＿ｉビッ
   トのデータ語をｎ＿ｉビットの符号語に変換し、かつｍ
   ＿ｉ／ｎ＿ｉ＝一定なる関係を満たしつつ、変換後のｎ
   ＿ｉビットの符号語の直列接続によって生じるビット列
   における、同一２進値の連続ビット数の最小値をｄ、最
   大値をｋに制限する符号変換手段と、ｄ、ｋ制限したビ
   ット列からデータ語を復号する符号逆変換手段とを備え
   る符号変換装置において、ｉ＿ｍ＿ａ＿ｘ＝２、ｍ＿１
   ＝２、ｎ＿１＝４、ｍ＿２＝３、ｎ＿２＝６、ｄ＝３及
   びｋ＝８であることを特徴とする符号変換装置。 ２、符号変換手段によって生成する符号語の、全ビット
   の変形を除く、特定ビットの変形を行なわないことを特
   徴とする特許請求の範囲第１項記載の符号変換装置。 ３、符号変換手段が、データビット列から順次３ビット
   づつ取り込んで保持する保持手段と、この保持手段によ
   り保持される３ビットのデータ語に対応する符号語を生
   成する符号語生成手段と、符号語の構成に関する情報を
   生成する符号語情報生成手段と、この符号語情報生成手
   段により得られた情報を用いてこれから送出する符号語
   を変形するか否かを制御する信号を生成する変形信号生
   成手段と、変形信号生成手段からの制御信号に従ってこ
   れから送出する符号語を変形又は不変形して送出する符
   号語送出手段と、符号語情報生成手段により得られた値
   を基に次の符号変換開始のための制御信号を生成する符
   号変換開始信号生成手段とを備え、 符号逆変換手段が、符号変換手段によって 生成したビット列から順次符号逆変換に必要なビット数
   だけ取り込み保持するビット列保持手段と、ビット列保
   持手段に保持したビット列に対応するデータ語を復号す
   る復号手段と、復号したデータ語のビット長を区別する
   値を生成するデータ語情報生成手段と、データ語情報生
   成手段からのデータ語長情報を基に次の符号逆変換開始
   のための制御信号を生成する符号逆変換開始信号生成手
   段とを備えたことを特徴とする特許請求の範囲第２項記
   載の符号変換装置。 ４、符号語情報生成手段が、符号語の左端における同一
   ２進値の連続ビット数ｌが３以上か否かを表わす２進値
   Ｌを生成するＬ生成手段と、符号語の右端における同一
   ２進値の連続ビット数にが３以上か否かを表わす２進値
   Ｒを生成するＲ生成手段と、符号語送出手段により送出
   する符号語の最終ビットＬＢを保持する最終ビット保持
   手段と、符号語のビット長が６であるか否かを表わす値
   ｉを生成するｉ生成手段とを備えることを特徴とする特
   許請求の範囲第３項記載の符号変換装置。 ５、Ｌ生成手段が、ｌが３以上ならばＬ＝“１”、ｌが
   ３より小のときはＬ＝“０”とする値Ｌを生成し、Ｒ生
   成手段が、ｒが３以上ならばＲ＝“１”、３より小なら
   ばＲ＝“０”とする値Ｒを生成することを特徴とする特
   許請求の範囲第４項記載の符号変換装置。 ６、符号語生成手段により生成する符号語が次のもので
   あることを特徴とする特許請求の範囲第５項記載の符号
   変換装置。 １、１１００　　　　６、００１１ ２、１１１０　　　　７、０００１ ３、１１１１　又は　８、００００ ４、１１０００１　　９、００１１１０ ５、１１１１１０　１０、０００００１ ７、符号語１〜１０のうち、先頭ビットが同一２進値Ｂ
   である符号語のみを用いる場合において、変形信号生成
   手段が、１つ前に送出した符号語に関するＲの値Ｒ′と
   これから送出しようとする符号語に関するＬとの論理積
   と、ＬＢとの排他的論理和の否定の値Ｙを求め、このＹ
   をその出力とすることを特徴とする特許請求の範囲第６
   項記載の符号変換装置。 ８、符号語送出手段が、符号語生成手段からの符号語を
   、変形信号生成手段からの値Ｙが “０”ならばそのまま送出し、Ｙ＝“１”ならば符号語
   の“１”を“０”に、“０”を“１”にすべて置き換え
   た裏パターンの符号語として送出することを特徴とする
   特許請求の範囲第７項記載の符号変換装置。 ９、符号語生成手段と符号語情報生成手段を同一のリー
   ドオンリーメモリを用いて実現することを特徴とする特
   許請求の範囲第８項記載の符号変換装置。 １０、符号語生成手段が、２個の論理積演算素子と、２
   個の論理和演算素子と、１個の否定素子を備え、符号語
   情報生成手段が、２個の論理積演算素子と、１個の論理
   和演算素子と、１個の否定素子を備えたことを特徴とす
   る特許請求の範囲第８項記載の符号変換装置。 １１、ビット列保持手段が、５ビットを保持する手段を
   備え、データ語情報生成手段が、復号手段により復号し
   たデータ語が３ビットであるか否かを表わす値を生成す
   る手段を備えたことを特徴とする特許請求の範囲第３項
   記載の符号変換装置。 １２、復号手段が、リードオンリーメモリを備えたこと
   を特徴とする特許請求の範囲第１１項記載の符号変換装
   置。 １３、復号手段が、１個の論理和の否定演算素子と、１
   個の論理和演算素子と、１個の否定素子とを備え、デー
   タ語情報生成手段が、１個の排他的論理和演算素子を備
   えたことを特徴とする特許請求の範囲第１１項記載の符
   号変換装置。