JP3416115B2 - ランレングス制限コード化シーケンスへの２進シーケンスの可逆的マッピング方法及び装置 - Google Patents

ランレングス制限コード化シーケンスへの２進シーケンスの可逆的マッピング方法及び装置

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JP3416115B2 JP2000559564A JP2000559564A JP3416115B2 JP 3416115 B2 JP3416115 B2 JP 3416115B2 JP 2000559564 A JP2000559564 A JP 2000559564A JP 2000559564 A JP2000559564 A JP 2000559564A JP 3416115 B2 JP3416115 B2 JP 3416115B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気記憶記録チャ
ネルまたは光通信サブシステムなどにおいて誤り、消
去、または障害が高デューティ・サイクル・パターンま
たは選択されたパターン繰返しを示す２進サブシーケン
スを含んだ形で検出されるような２進値のシーケンスの
異常復号に関する。より詳細には、本発明は、パターン
の不定の繰返しを防止するか、またはパターンを除外す
るための方法および手段に関する。
【０００２】
【従来の技術】１００００１１０１１などの２進値シー
ケンスが、そのようなシーケンス中に存在する意図しな
いパターンまたは属性のために復号装置によって不都合
に解釈されることがあることはよく知られている。例え
ば、１０１０１０１０１０．．．などのシーケンスは非
常に高いデューティ・サイクルを示す。電子的には、高
いデューティ・サイクルは繰り返してストレスが印加さ
れる電気的または機械的要素と同義である。これにより
構成要素環境に付随する熱および雑音の増大が頻繁に生
じ、その結果、誤り率、故障率が高くなり、構成要素の
寿命が短くなる。
【０００３】本明細書で使用する「デューティ・サイク
ル」という用語は、パターンまたは繰返しサブシーケン
ス間隔で生じる２進１の数を意味する。１０１０１０の
例では、「１」が２ビット間隔ごとに生じるので、デュ
ーティ・サイクルは５０パーセントである。繰返しパタ
ーンが１００１１０００など２つの２進４ビット・ワー
ドの形であれば、デューティ・サイクルは３／８＝３
７．５パーセントとなる。
【０００４】磁気記録チャネルおよび光通信では、パル
スのスミアリング（smearing）または広がり（broadeni
ng）の現象が生じる。例えば、２つの２進４ビット・ワ
ードが「スミアリング」の結果として、デコーダの入力
において０００１１０１０のように見えることがある。
この場合、第１のワードの４番目のビット位置にある２
進１は電気的または光学的に「引き伸ば」されて、連続
する２つの２進１のように見える。そのようなスタディ
またはスミアリングはパルス位置変調（ＰＰＭ）通信シ
ステムなどにおいて特に顕著である。これはＰＰＭシス
テムが周知のように帯域幅効率が悪いことに起因する。
【０００５】Adler他の１９８３年１１月１日出願の米
国特許第４４１３２５１号「Methodand Apparatus for
Generating a Noiseless Sliding Block Code for a
(1, 7)Channel with Rate 2/3」から、有限状態機械
（ＦＳＭ）が制約なし２進値シーケンスを可逆的な形で
制約付き２進値シーケンスに変換することができること
が知られている。さらに、Adlerは有限ルックアヘッド
状態独立機械が復号を実行することができることを教示
している。ルックアヘッド能力により、デコーダは所定
の数の後続ＲＬＬコードワードを考慮することによって
現在のＲＬＬコードワードのｎ＜ｍビットを制約なしシ
ーケンスのｍビットに分解することができる。とは言
え、このデコーダ・ルックアヘッド機能はＲＬＬコード
ワードにおける誤りまたは消去の悪影響を増大させる。
【０００６】Adler他によれば、制約なし２進シーケン
スのｍビットを制約付きシーケンスのｎビットにマッピ
ングする所与のコード・レートＲ＝ｍ／ｎに対して、新
しいＦＳＭを得るためにＦＳＭ状態の一部を分割し併合
することによって（ｄ、ｋ）制約を明示する状態当たり
２m個のブランチをもつＦＳＭエンコーダを得ることに
より、要件は部分的に満足される。（ｄ、ｋ）制約は、
少なくともｄ個の「０」とｋ個以下の「０」を連続する
２進「１」の任意の対の間に挿入すべきことを意味す
る。ｄ＜ｋの場合、ｄの値は遷移の頻度およびそこから
シンボル間干渉（ＩＳＩ）を決定する。ｋの値はクロッ
ク再同期に使用される。
【０００７】
【発明が解決しようとする課題】本発明は２進値の制約
なしシーケンスを固定レート２／３（ｄ、ｋ）ＲＬＬコ
ードの集合の１つから選択される制約付きシーケンスに
変換するためのＦＳＭを提供する。固定レート２／３
（ｄ、ｋ）ＲＬＬコードは、所定のＲＬＬコード化シー
ケンスに対して、（１、９）および（１、１０）ＲＬＬ
コードの場合には不定の再発を抑止し、あるいは（１、
１３）ＲＬＬコードの場合には、出現を排除する。さら
に、ルックアヘッド非状態依存デコーダは、ＲＬＬコー
ド化シーケンスが記憶サブシステムまたは光通信経路な
どから読み取られるときに必要な可逆性を備えている。
【０００８】
【課題を解決するための手段】より詳細には、上記の目
的は、２進シーケンスを、最大遷移密度制約をもつレー
ト２／３（１、ｋ）ランレングス制限コード化（ＲＬ
Ｌ）シーケンスに可逆的にマッピングするためのプロセ
ッサ実施可能方法またはハードワイヤード組合せ論理等
価物によって満足されると考えられる。この方法は２つ
のステップ、すなわち、エンコーダとして動作可能な有
限状態機械を定義し格納するステップと、次いで２進シ
ーケンスに対してマッピングを実行するステップとを含
んでいる。
【０００９】第１のステップは、次の状態（ｎ1ｎ
2ｎ3）と現在のＲＬＬコード化トリビット・シンボル
（ｃ1ｃ2ｃ3）とを含む指定された対の状態遷移表を定
義し、プロセッサ中に格納することを含んでいる。前記
表中の各指定された対は、その現在の状態に従う第１の
表寸法で索引付けされ、２進シーケンスからの現在のビ
ット対（ｂ1ｂ2）および所定の数のルックアヘッド（ｂ
3ｂ4）ビット対のベクトル（ｂ1ｂ2ｂ3ｂ4）に従う第２
の表寸法で索引付けされる。各現在のビット対は認識可
能な２進値（００、０１、１０、１１）である。また、
所定の数のルックアヘッド・ビット対の各々は認識可能
な２進値と「ドント・ケア」（ｘｘ）値とからなる集合
から選択される。重要なことに、状態間遷移は、ＲＬＬ
コード化トリビットのどんな相対ロングラン・シーケン
スも５０パーセント未満のデューティ・サイクルを明示
するように制約される。第２のステップは、ビット対の
ベクトルの連続に応答してプロセッサに表にアクセスさ
せ、かつそこからＲＬＬコード化トリビットの連続を取
り出すことを含んでいる。２進ＲＬＬコードワード・マ
ッピングおよびその逆を定義する論理関係については図
および好ましい実施形態の説明で詳述する。
【００１０】（１、ｋ）レート２／３ＲＬＬ符号化を使
用して２進値のストリームのデューティ・サイクルを短
縮するためには、選択された制約なし２進コード化パタ
ーンを標準の（１、７）または（１、９）レート２／３
ＲＬＬエンコーダに加えたときに得られるであろう効果
を評価する必要があった。実際、これらの選択されたパ
ターンは非常に高いデューティ・サイクルをもつ制約付
き２進コード化パターンを生成した。これらを以下の表
１に示す。
【表１】
【００１１】しかしながら、Adlerの４１３特許に開示
されているタイプの（１、９）および（１、１３）レー
ト２／３ＲＬＬエンコーダは、（ａ）これらの所定の制
限なしパターンの不定の高デューティ・サイクルＲＬＬ
符号化繰返しを抑止するか、または（ｂ）以下の表２に
示すようにそれらを効果的に抑止するように発見的に変
更することもできることがさらに分かった。
【表２】
【００１２】
【発明の実施の形態】次に図１を参照すると、記録また
は伝送チャネル５と情報記憶または転送媒体７の前に配
置された制約付きチャネル・エンコーダ３が示されてい
る。相対デコーダ１１がリードバックまたは受容チャネ
ル９と制約なし２進シーケンス・シンク１３との間に配
置されている。２進ソース１は、均一なガウス分布また
は他の統計的分布を有し、かつ高いデューティ・サイク
ルを有する繰返しパターンを時々示す１と０の乱数発生
器と考えることができる。これらのサイクルは１０１０
１０１０．．．などの形での最高５０パーセントから、
５０パーセントよりもかなり低いより許容できるデュー
ティ・サイクルをもつシーケンスまで及ぶ。一般的な解
決策は制約なし２進シーケンスを（１、ｋ）レート２／
３ＲＬＬエンコーダに加えることであるが、エンコーダ
自体はデューティ・サイクルの最小値を与える。
【００１３】エンコーダ３からの制約付き２進出力スト
リングは記録または伝送チャネル５に加えられ、そこで
適切に変調され、記憶または転送媒体７に書き出され
る。後の時刻に、制約付きの変調されたストリングはリ
ードバックまたは受容チャネル９に加えられ、１と０の
制約付き２進ストリングに変換される。この変換された
２進ストリングは次いでルックアヘッド状態独立デコー
ダ１１に加えられる。デコーダ１１は所定の数の後続文
字（ルックアヘッド）を利用して制約を除去し、それに
より元の制約なし２進シーケンスをシンク１３に与え
る。
【００１４】次に図２を参照すると、エンコーダ３とし
て使用する有限状態機械（ＦＳＭ）が示されている。パ
ラメータの特定の集合が（ｄ、ｋ）＝（１、９）または
（１、１３）の場合、所定の数の現在の入力ビット（ｂ
1ｂ2）および将来の入力ビット（ｂ3ｂ4）がパス２２を
介して入力レジスタ２１からＦＳＭ２３に加えられる
（ｂ1ｂ2ｂ3ｂ4）。ＦＳＭ２３はレジスタ２５への出力
を与える。２進ビットＣ＝（ｃ1ｃ2ｃ3）の出力集合が
入力ビット（ｂ1ｂ2ｂ3ｂ4）および現在の機械状態Ｓ＝
（ｓ1ｓ2ｓ3）の関数ｆとして導出される。同時に、次
の機械状態Ｎは、入力ビット（ｂ1ｂ2ｂ3ｂ4）および現
在の機械状態Ｓの関数ｇとして決定される。したがっ
て、次のサイクルでは、次の機械状態Ｎが現在状態レジ
スタ２９に書き込まれ、新しい現在の機械状態Ｓにな
る。この点について、ＦＳＭ機械状態Ｓを表すノードを
有し、かつ所与の入力ベクトルの状態間遷移を定義しか
つ相手出力ベクトルを発生する有向リンクを有する形式
の有向グラフ（directed graph）として、ＦＳＭを概念
化することもできる。表形式の有向グラフを「状態遷移
表」と呼ぶ。
【００１５】次に図３を参照すると、高デューティ・サ
イクル出力を生成する制約なし２進入力に応答する
（１、７）レート２／３ＲＬＬエンコーダの部分状態図
または有向グラフが示されている。ノード０００、００
１、０１０、０１１、および１００は（１、７）エンコ
ーダの内部状態を表す。これはレート２／３エンコーダ
であるので、入力パターンが００１１００の２ビットの
場合、エンコーダ出力パターンは０１０１０１０１０の
３ビットになる。同様に、入力パターンが００１１０１
の場合、出力パターンは０１０１０１００１となる。図
示のように追加の状態１１１を状態図に追加し、状態０
００と状態１００の間に接続した場合、エンコーダは
（ｄ、ｋ）＝（１、９）レート２／３エンコーダに変換
される。追加の状態は、いくつかの入力シンボルに対し
てルックアヘッドを行うのに十分な計算資源を与え、よ
り低いデューティ・サイクルの出力シーケンス、すなわ
ち入力００１１００に対して０１０００００００を、入
力００１１０１に対して００１００００００を発生す
る。
【００１６】次に図４〜図６を参照すると、本発明によ
って変更された（１、９）レート２／３ＲＬＬエンコー
ダの状態遷移表、制約なし２進入力を高度制約付き２進
出力に関連付けるブール式、およびエンコーダの高レベ
ル論理ゲート実施形態がそれぞれ示されている。図４で
は、エンコーダは６つの内部状態Ｓを有するＦＳＭであ
る。エンコーダはレート２／３であるが、現在の入力ビ
ット対＋１つのルックアヘッド入力ビット対ｂ＝（ｂ1
ｂ2ｂ3ｂ4）に応答するように設計されている。各行は
６つの内部状態Ｓのうちの１つによって索引付けされ、
各列は２つのビット対組合せの７つの入力のうちの１つ
によって索引付けされる。所与の（Ｓ、ｂ）表索引につ
いて、項目は（次の状態Ｎ／出力Ｃ＝（ｃ1ｃ2ｃ3））
という形式である。７つの入力２ビット対入力組合せの
うち、それらの３つ、すなわち００ｘｘ、０１ｘｘ、お
よび１０ｘｘは２つの「ドント・ケア」ビット値位置を
有する。説明的には、入力の状態が１００で入力ビット
対が００ｘｘである（１、９）エンコーダは、状態１０
０から状態０００への転送が行われることになり、出力
Ｃ＝０００が生成されることになる。
【００１７】次に図５を参照すると、次の状態ブール関
数Ｎ＝（ｎ1ｎ2ｎ3）＝ｇ（Ｓ、ｂ）および出力ブール
関数Ｃ＝（ｃ1ｃ2ｃ3）＝ｆ（Ｓ、ｂ）を定義するブー
ル式が示されている。これらの式は図４の状態遷移表か
ら導出される分析式である。これらのブール式では、ブ
ール変数Ｃの否定は「’Ｃ」で示される。したがって、
１１１の否定は’（１１１）で示されることになる。図
５のブール式は組合せＡＮＤ／ＯＲ論理（図６の４１
５）を完全に指定することに留意されたい。
【００１８】関連して、低デューティ・サイクル（１、
９）レート２／３ＲＬＬエンコーダの論理が図６に示さ
れている。論理実施形態では、現在の入力ビット対（ｂ
1ｂ2）がラッチ４０７および４０３を介して組合せ論理
４１５に加えられる。同様に、ルックアヘッド入力ビッ
ト対（ｂ3ｂ4）がラッチ４０５および４０１を介して論
理４１５に加えられる。符号化された出力Ｃは論理４１
５によってラッチ４１７、４１９および４２１に与えら
れる。次の内部状態Ｎは論理４１５によってフィードバ
ック・パスＩ、ＩＩ、およびＩＩＩを介して入力ラッチ
４０９、４１１、および４１３に与えられる。
【００１９】次に図７〜図９を参照すると、本発明によ
って変更された（１、９）レート２／３ＲＬＬデコーダ
の復号表、制約付き入力を再び制約なし出力に関連付け
るブール式、およびデコーダの高レベル論理ゲート実施
形態がそれぞれ示されている。図７では、いくつかのＲ
ＬＬシンボルに対するルックアヘッドを可能にする復号
表は状態と無関係である。すなわち、それはエンコーダ
という意味ではＦＳＭを構成しない。ＲＬＬ２進コード
化シンボルは左から右へ最初の３つの列を指定する。こ
れらは現在のシンボル（ｒ1ｒ2ｒ3）および２つのルッ
クアヘッド・シンボル（ｒ4ｒ5ｒ6）および（ｒ7ｒ
8ｒ9）を含んでいる。第４の列は「復号された出力」に
指定される。復号の目的で、ＲＬＬシンボル・ストリン
グは、図８に示されるブール式に従って現在のシンボル
を２つのルックアヘッド・シンボルと論理的に組み合わ
せた結果として現在のシンボルの復号が行われる３ビッ
ト・シンボルのスライディング・ブロックを含んでい
る。
【００２０】次に図９を参照すると、各ＲＬＬコード化
シンボルは３ビット・バイトを含んでおり、このビット
はそれぞれラッチ５０１、５０３、および５０７に加え
られる。このビットは処理されて、ＯＲゲート５１３お
よびラッチ５１９および５２１を介して３つの中間内部
変数ｚ1、ｚ2、およびｚ3を形成する。これらは組合せ
論理５２５に入力として同時に加えられる。さらに、現
在のＲＬＬコード化シンボルの第１および第３のビット
値ｒ1およびｒ3はそれぞれのラッチ５０９、５１７、５
１５、および５２３を介して論理５２５へ同時入力とし
て送られる。
【００２１】論理５２５は図８に示される復号された出
力の論理式によって完全に定義される。論理式は６コー
ド化ビット出力（ｕ1ｕ2ｕ3ｕ4ｕ5ｕ6）を規定したが、
出力変数ｕ5は０に等しく設定される。図示の実施形態
では、復号された出力Ｕを元の制約なし２進シーケンス
の２ビット・バイトに変換する追加の論理が与えられ
る。したがって、２ビット・バイトの第１の２ビット・
バイトは、ｕ4とラッチ５２７に見られるｕ6のバージョ
ンとを能動的に組み合わせるＯＲゲート５２９、および
ラッチ５３１に見られるＯＲゲート５２９出力と論理５
２５からのｕ2出力とを能動的に組み合わせるＯＲゲー
ト５３９によって計算される。２ビット・バイトの第２
の２ビット・バイトは、ｕ1とラッチ５３３に見られる
ｕ3のバージョンとを能動的に組み合わせるＯＲゲート
５３５によって計算される。２つのビットの第１のビッ
トはラッチ５４１を介して与えられ、２つのビットの第
２のビットはラッチ５３７を介して与えられる。
【００２２】次に図１０〜図１２を参照すると、本発明
によって変更された（１、１３）レート２／３ＲＬＬエ
ンコーダの状態遷移表、制約なし入力を制約付き出力に
関連付けるブール式、およびエンコーダの高レベル論理
ゲート実施形態がそれぞれ示されている。図１１に注目
すると、現在の内部状態Ｓおよび複合入力（ｂ1ｂ2ｂ3
ｂ4ｂ5ｂ6）によって索引付けされる内部状態およびコ
ード化出力の指定された対のアレイの形をした状態遷移
図が示されている。（１、１３）エンコーダの場合の複
合入力は現在のコード化２進入力ビット対およびルック
アヘッド・コード化２進入力ビット対のうちの２つであ
る。エンコーダが００ｘｘｘｘの連続的入力を受けた場
合、エンコーダは結局状態０００に遷移し、その状態内
で循環して、１／３のデューティ・サイクルに対して０
１００１００１００１０．．．出力を生成する。これは
まだ出力０１０１０１．．．に関連する１／２よりもか
なり小さい。
【００２３】図１０に示される（１、１３）エンコーダ
のブール式は図５に示される（１、９）エンコーダにつ
いて示した式と全体構造が非常に類似している。すなわ
ち、それらは状態遷移図から導出され、低デューティ・
サイクル出力を生成するように制約される。この式はま
た、ブール変数の上に水平バーを使用することによって
否定の代替表現を明確に表す。
【００２４】次に図１２を参照すると、図６に示される
（１、９）エンコーダの論理実施形態のそれと等価な
（１、１３）エンコーダの論理実施形態が示されてい
る。ただし（１、１３）エンコーダは分離接触形態で示
されている。分離接触形態は元々、例えば電話工業にお
いて使用されるリレー回路ネットワークを表すために考
案されたものである。３つの入力ビット対ｄ1ｄ2がラッ
チＬに加えられ、（１、９）エンコーダに関して説明し
たものとほぼ同様の形で、入力ビットｂ1．．．ｂ6が内
部状態とともに組合せ論理に加えられる。
【００２５】次に図１３〜図１５を参照すると、本発明
による（１、１３）レート２／３ＲＬＬデコーダの復号
表、制約付き入力を制約なし出力に関連付けるブール
式、およびデコーダの高レベル論理実施形態がそれぞれ
示されている。図１３には、現在のＲＬＬシンボルの制
約なし２進ビット対シーケンスへのマッピングを実施す
るために現在のＲＬＬシンボルおよび３つのルックアヘ
ッドＲＬＬシンボルを含んでいる状態独立複合表が示さ
れている。関連して、デコーダを定義するブール論理式
が図１４に示されており、分離接触論理実施形態が図１
５に示されており、図６に示した実施形態に関して前に
説明したような形で動作する。
【発明の効果】本発明により２進シーケンスを最大遷移
密度制約をもつレート（２／３）（１、ｋ）ランレング
ス制限コード化シーケンスに可逆的にマッピングするた
めの方法及び装置を提供することができた。 ［図面の簡単な説明］
【図１】本発明による情報記憶または転送媒体に対して
配置された制約付きチャネル・エンコーダおよびデコー
ダを示す図である。
【図２】現在の内部状態の関数としての出力および入力
の集合と、現在の内部状態の別の関数としての次の内部
状態および入力の集合とを示すエンコーダとして使用す
る有限状態機械（ＦＳＭ）を示す図である。
【図３】状態変更によりエンコーダが低デューティ・サ
イクル出力を生成する（１、９）レート２／３ＲＬＬエ
ンコーダに変換される、高デューティ・サイクル出力を
生成する制限なし２進入力に応答する状態図（１、７）
レート２／３ＲＬＬエンコーダを示す図である。
【図４】本発明によって変更された（１、９）レート２
／３ＲＬＬエンコーダの状態遷移表を示す図である。
【図５】制約なし入力を制約付き出力に関連付けるブー
ル式を示す図である。
【図６】エンコーダの高レベル論理ゲート実施形態を示
す図である。
【図７】本発明によって変更された（１、９）レート２
／３ＲＬＬエンコーダの復号表を示す図である。
【図８】制約付き入力を制約なし出力に関連付けるブー
ル式を示す図である。
【図９】エンコーダの高レベル論理ゲート実施形態を示
す図である。
【図１０】本発明によって変更された（１、１３）レー
ト２／３ＲＬＬエンコーダの制約なし入力を制約付き出
力に関連付けるブール式を示す図である。
【図１１】状態遷移表を示す図である。
【図１２】エンコーダの高レベル論理ゲート実施形態を
示す図である。
【図１３】本発明によって変更された（１、１３）レー
ト２／３ＲＬＬデコーダの復号表を示す図である。
【図１４】制約付き入力を制約なし出力に関連付けるブ
ール式を示す図である。
【図１５】デコーダの高レベル論理ゲート実施形態を示
す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘイズ、ナイルス アメリカ合衆国95123 カリフォルニア 州サン・ホセ ウッドハースト・レーン 5538 (72)発明者 ハート、ウォルター スイス シーエイチ−8907 ウェッツウ ィル ヒンダーウェイドストラッセ 29 (72)発明者 トラガー、バリー、マーシャル アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ バーウェイ・ド ライブ 348 (56)参考文献 特開 平１−286626（ＪＰ，Ａ) 特開 平３−172047（ＪＰ，Ａ) 特開 平９−153789（ＪＰ，Ａ) 米国特許5731768（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14 G11B 20/14 341

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】２進シーケンスを、最大遷移密度制約をも
    つレート２／３（１、ｋ）ランレングス制限コード化
    （ＲＬＬ）シーケンスに可逆的にマッピングするための
    方法であって、 （ａ）次の状態（ｎ1ｎ2ｎ3）と現在のＲＬＬコード化
    トリビット・シンボル（ｃ1ｃ2ｃ3）とを含む指定され
    た対の状態遷移表を定義し、プロセッサ中に格納するス
    テップであって、前記表中の各指定された対は、その現
    在の状態に従う第１の表寸法で索引付けされ、かつ前記
    ２進シーケンスからの現在のビット対（ｂ1ｂ2）および
    所定の数のルックアヘッド（ｂ3ｂ4）ビット対のベクト
    ル（ｂ1ｂ2ｂ3ｂ4）に従う第２の表寸法で索引付けさ
    れ、各現在のビット対は認識可能な２進値（００、０
    １、１０、１１）であり、前記所定の数のルックアヘッ
    ド・ビット対の各々は認識可能な２進値とドント・ケア
    （ｘｘ）値とからなる集合から選択され、状態間遷移
    は、ＲＬＬコード化トリビットのどんな相対ロングラン
    ・シーケンスも５０パーセント未満のデューティ・サイ
    クルを明示するように制約されるステップと、 （ｂ）ビット対のベクトルの連続に応答して前記プロセ
    ッサに前記表にアクセスさせ、かつそこからＲＬＬコー
    ド化トリビットの連続を取り出すステップとを含んでい
    る方法。
  2. 【請求項２】前記デューティ・サイクルがほぼ１／３に
    近似し、さらに、前記（１、ｋ）ＲＬＬコード制約が
    （１、９）、（１、１０）および（１、１３）からなる
    集合から選択される制約である請求項１に記載の方法。
  3. 【請求項３】（ｃ）現在のＲＬＬコード化トリビットと
    所定の数のルックアヘッドＲＬＬコード化トリビットと
    から形成されるベクトルによって索引付けされた２進シ
    ーケンス・ビット対のリストを含んでいる状態独立復号
    表を定義し、前記プロセッサ中に格納するステップと、 （ｄ）ＲＬＬコード化トリビット・ベクトルの連続に応
    答して前記プロセッサに前記復号表にアクセスさせ、か
    つそこから２進シーケンス・ビット対の連続を取り出す
    ステップとを含んでいる請求項１に記載の方法。
  4. 【請求項４】前記（１、ｋ）ＲＬＬコード制約が（１、
    ９）および（１、１３）からなる集合から選択される制
    約である請求項３に記載の方法。
  5. 【請求項５】２進シーケンスを、最大遷移密度制約をも
    つレート２／３（１、９）ランレングス制限コード化
    （ＲＬＬ）シーケンスに可逆的にマッピングするための
    装置であって、 複数のＦＳＭ内部状態（ｓ1ｓ2ｓ3）の現在の内部状態
    および前記２進シーケンスからの現在のビット対（ｂ1
    ｂ2）および所定の数のルックアヘッド（ｂ3ｂ4）ビッ
    ト対のベクトル（ｂ1ｂ2ｂ3ｂ4）の第１の関数としてＲ
    ＬＬコード化トリビット・シンボル（ｃ1ｃ2ｃ3）を生
    成し、かつ前記現在のＦＳＭ状態および前記２進シーケ
    ンス・ベクトルの第２の関数として次の後継内部機械状
    態（ｎ1ｎ2ｎ3）を生成するための有限状態機械（ＦＳ
    Ｍ）を含んでおり、各現在のビット対は認識可能な２進
    値（００、０１、１０、１１）であり、前記所定の数の
    ルックアヘッド・ビット対の各々は認識可能な２進値と
    ドント・ケア（ｘｘ）値とからなる集合から選択され、
    前記第１および第２の関数は、 ｎ1＝ｂ1Ｓ3＋ｂ1ｂ2’ｂ3’ｓ1’ｓ2＋ｓ1ｓ23 ｎ2＝ｂ1’ｓ3 ｎ3＝ｂ2’ｓ3＋’ｓ1’ｂ1ｂ2 ｃ1＝’ｓ1−’ｓ2 ｃ2＝’ｓ1’ｓ2’ｃ3 ｃ3＝’ｓ1ｓ3（’ｂ1’＋ｂ2）＋’ｓ1’ｓ2’ｓ3ｂ1
    ｂ2’ｂ3ｂ4 となるような複数のブール値関係に従って定義される装
    置。
  6. 【請求項６】さらに、ＲＬＬコード化トリビット・ベク
    トルの連続に応答して、そこから２進シーケンス・ビッ
    ト対の連続を取り出すための論理回路を含んでおり、各
    ＲＬＬコード化トリビット・ベクトルは現在のＲＬＬコ
    ード化トリビット（ｒ1ｒ2ｒ3）および所定の数のルッ
    クアヘッドＲＬＬコード化トリビット（ｒ4．．．ｒ9）
    から形成され、前記論理回路は、第１のブール変数（ｚ
    1、ｚ2、ｚ3）を形成するための第１の回路、第２のブ
    ール変数（Ｕ1、Ｕ2．．．Ｕ6）を形成するための第２
    の回路、および第２のブール変数の関数として２進シー
    ケンス・ビット対を導出するための第３の回路を含み、 前記第１の回路は、ｚ1＝’（ｒ1＋ｒ2＋ｒ3）、ｚ
    2＝’（ｒ4＋ｒ5＋ｒ6）、ｚ3＝’（ｒ7＋ｒ8＋ｒ9）と
    なるような複数のブール値関係に従って定義され、 前記第２の回路は、 Ｕ1＝ｒ1 Ｕ2＝（’ｚ1−’ｚ2）ｒ3＋’ｚ1ｚ2’ｚ3 Ｕ3＝’ｚ1ｚ2 Ｕ4＝ｚ2ｚ3＋’ｚ1ｚ2’ｒ3 Ｕ5＝０ Ｕ6＝ｚ2ｚ3ｒ3 となるような複数のブール値関係に従って定義される請
    求項５に記載の装置。
  7. 【請求項７】２進シーケンスを、最大遷移密度制約をも
    つレート２／３（１、１３）ランレングス制限コード化
    （ＲＬＬ）シーケンスに可逆的にマッピングするための
    装置であって、 複数のＦＳＭ内部状態（ｓ1ｓ2ｓ3）の現在の内部状態
    および前記２進シーケンスからの現在のビット対（ｂ1
    ｂ2）および所定の数のルックアヘッド（ｂ3ｂ4ｂ
    5ｂ6）ビット対のベクトル（ｂ1ｂ2ｂ3ｂ4ｂ5ｂ6）の第
    １の関数としてＲＬＬコード化トリビット・シンボル
    （ｃ1ｃ2ｃ3）を生成し、かつ前記現在のＦＳＭ状態お
    よび前記２進シーケンス・ベクトルの第２の関数として
    次の後継内部機械状態（ｎ1ｎ2ｎ3）を生成するための
    有限状態機械（ＦＳＭ）を含んでおり、各現在のビット
    対は認識可能な２進値（００、０１、１０、１１）であ
    り、前記所定の数のルックアヘッド・ビット対の各々は
    認識可能な２進値とドント・ケア（ｘｘ）値とからなる
    集合から選択され、前記第１および第２の関数は、 ｎ1＝（ｓ1ｓ2）＋（ｓ3ｂ1）＋（’ｓ1ｂ1ｂ2’ｂ3）
    ＋（’ｓ1ｂ1ｂ2’ｂ4ｂ5ｂ6） ｎ2＝（’ｓ2ｂ1）＋（ｓ1ｓ2ｂ1’ｂ2） ｎ3＝（’ｓ3ｂ2）＋（’ｓ1’ｂ1’ｂ2）＋（ｓ1ｓ2ｂ
    1’ｂ2） ｃ1＝（’ｓ1ｓ2） ｃ2＝（’ｓ1’ｓ2’ｃ3） ｃ3＝（’ｓ1ｓ3）（’ｂ1’ｂ2）＋（’ｓ1’ｓ3’ｂ1
    ｂ2’ｂ3ｂ4） となるような複数のブール値関係に従って定義される装
    置。
  8. 【請求項８】２進シーケンスを、最大遷移密度制約をも
    つレート２／３（１、ｋ）ランレングス制限コード化
    （ＲＬＬ）シーケンスに可逆的にマッピングするように
    構成されたコンピュータ・プログラム・コード手段を含
    んでいるコンピュータ・プログラムであって、 （ａ）次の状態（ｎ1ｎ2ｎ3）と現在のＲＬＬコード化
    トリビット・シンボル（ｃ1ｃ2ｃ3）とを含む指定され
    た対の状態遷移表を定義し、プロセッサ中に格納するス
    テップであって、前記表中の各指定された対は、その次
    の状態に従う第１の表寸法で索引付けされ、かつ前記２
    進シーケンスからの現在のビット対（ｂ1ｂ2）および所
    定の数のルックアヘッド（ｂ3ｂ4）ビット対のベクトル
    （ｂ1ｂ2ｂ3ｂ4）に従う第２の表寸法で索引付けされ、
    各現在のビット対は認識可能な２進値（００、０１、１
    ０、１１）であり、前記所定の数のルックアヘッド・ビ
    ット対の各々は認識可能な２進値とドント・ケア（ｘ
    ｘ）値とからなる集合から選択され、状態間遷移は、Ｒ
    ＬＬコード化トリビットのどんな相対ロングラン・シー
    ケンスも５０パーセント未満のデューティ・サイクルを
    明示するように制約されるステップと、 （ｂ）ビット対のベクトルの連続に応答して前記プロセ
    ッサに前記表にアクセスさせ、かつそこからＲＬＬコー
    ド化トリビットの連続を取り出すステップとを含んでい
    るコンピュータ・プログラム。
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