JP3416115B2 - ランレングス制限コード化シーケンスへの2進シーケンスの可逆的マッピング方法及び装置 - Google Patents
ランレングス制限コード化シーケンスへの2進シーケンスの可逆的マッピング方法及び装置Info
- Publication number
- JP3416115B2 JP3416115B2 JP2000559564A JP2000559564A JP3416115B2 JP 3416115 B2 JP3416115 B2 JP 3416115B2 JP 2000559564 A JP2000559564 A JP 2000559564A JP 2000559564 A JP2000559564 A JP 2000559564A JP 3416115 B2 JP3416115 B2 JP 3416115B2
- Authority
- JP
- Japan
- Prior art keywords
- sequence
- rll
- state
- binary
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/46—Conversion to or from run-length codes, i.e. by representing the number of consecutive digits, or groups of digits, of the same kind by a code word and a digit indicative of that kind
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Error Detection And Correction (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Description
ネルまたは光通信サブシステムなどにおいて誤り、消
去、または障害が高デューティ・サイクル・パターンま
たは選択されたパターン繰返しを示す2進サブシーケン
スを含んだ形で検出されるような2進値のシーケンスの
異常復号に関する。より詳細には、本発明は、パターン
の不定の繰返しを防止するか、またはパターンを除外す
るための方法および手段に関する。
ケンスが、そのようなシーケンス中に存在する意図しな
いパターンまたは属性のために復号装置によって不都合
に解釈されることがあることはよく知られている。例え
ば、1010101010...などのシーケンスは非
常に高いデューティ・サイクルを示す。電子的には、高
いデューティ・サイクルは繰り返してストレスが印加さ
れる電気的または機械的要素と同義である。これにより
構成要素環境に付随する熱および雑音の増大が頻繁に生
じ、その結果、誤り率、故障率が高くなり、構成要素の
寿命が短くなる。
ル」という用語は、パターンまたは繰返しサブシーケン
ス間隔で生じる2進1の数を意味する。101010の
例では、「1」が2ビット間隔ごとに生じるので、デュ
ーティ・サイクルは50パーセントである。繰返しパタ
ーンが10011000など2つの2進4ビット・ワー
ドの形であれば、デューティ・サイクルは3/8=3
7.5パーセントとなる。
スのスミアリング(smearing)または広がり(broadeni
ng)の現象が生じる。例えば、2つの2進4ビット・ワ
ードが「スミアリング」の結果として、デコーダの入力
において00011010のように見えることがある。
この場合、第1のワードの4番目のビット位置にある2
進1は電気的または光学的に「引き伸ば」されて、連続
する2つの2進1のように見える。そのようなスタディ
またはスミアリングはパルス位置変調(PPM)通信シ
ステムなどにおいて特に顕著である。これはPPMシス
テムが周知のように帯域幅効率が悪いことに起因する。
国特許第4413251号「Methodand Apparatus for
Generating a Noiseless Sliding Block Code for a
(1, 7)Channel with Rate 2/3」から、有限状態機械
(FSM)が制約なし2進値シーケンスを可逆的な形で
制約付き2進値シーケンスに変換することができること
が知られている。さらに、Adlerは有限ルックアヘッド
状態独立機械が復号を実行することができることを教示
している。ルックアヘッド能力により、デコーダは所定
の数の後続RLLコードワードを考慮することによって
現在のRLLコードワードのn<mビットを制約なしシ
ーケンスのmビットに分解することができる。とは言
え、このデコーダ・ルックアヘッド機能はRLLコード
ワードにおける誤りまたは消去の悪影響を増大させる。
スのmビットを制約付きシーケンスのnビットにマッピ
ングする所与のコード・レートR=m/nに対して、新
しいFSMを得るためにFSM状態の一部を分割し併合
することによって(d、k)制約を明示する状態当たり
2m個のブランチをもつFSMエンコーダを得ることに
より、要件は部分的に満足される。(d、k)制約は、
少なくともd個の「0」とk個以下の「0」を連続する
2進「1」の任意の対の間に挿入すべきことを意味す
る。d<kの場合、dの値は遷移の頻度およびそこから
シンボル間干渉(ISI)を決定する。kの値はクロッ
ク再同期に使用される。
なしシーケンスを固定レート2/3(d、k)RLLコ
ードの集合の1つから選択される制約付きシーケンスに
変換するためのFSMを提供する。固定レート2/3
(d、k)RLLコードは、所定のRLLコード化シー
ケンスに対して、(1、9)および(1、10)RLL
コードの場合には不定の再発を抑止し、あるいは(1、
13)RLLコードの場合には、出現を排除する。さら
に、ルックアヘッド非状態依存デコーダは、RLLコー
ド化シーケンスが記憶サブシステムまたは光通信経路な
どから読み取られるときに必要な可逆性を備えている。
的は、2進シーケンスを、最大遷移密度制約をもつレー
ト2/3(1、k)ランレングス制限コード化(RL
L)シーケンスに可逆的にマッピングするためのプロセ
ッサ実施可能方法またはハードワイヤード組合せ論理等
価物によって満足されると考えられる。この方法は2つ
のステップ、すなわち、エンコーダとして動作可能な有
限状態機械を定義し格納するステップと、次いで2進シ
ーケンスに対してマッピングを実行するステップとを含
んでいる。
2n3)と現在のRLLコード化トリビット・シンボル
(c1c2c3)とを含む指定された対の状態遷移表を定
義し、プロセッサ中に格納することを含んでいる。前記
表中の各指定された対は、その現在の状態に従う第1の
表寸法で索引付けされ、2進シーケンスからの現在のビ
ット対(b1b2)および所定の数のルックアヘッド(b
3b4)ビット対のベクトル(b1b2b3b4)に従う第2
の表寸法で索引付けされる。各現在のビット対は認識可
能な2進値(00、01、10、11)である。また、
所定の数のルックアヘッド・ビット対の各々は認識可能
な2進値と「ドント・ケア」(xx)値とからなる集合
から選択される。重要なことに、状態間遷移は、RLL
コード化トリビットのどんな相対ロングラン・シーケン
スも50パーセント未満のデューティ・サイクルを明示
するように制約される。第2のステップは、ビット対の
ベクトルの連続に応答してプロセッサに表にアクセスさ
せ、かつそこからRLLコード化トリビットの連続を取
り出すことを含んでいる。2進RLLコードワード・マ
ッピングおよびその逆を定義する論理関係については図
および好ましい実施形態の説明で詳述する。
用して2進値のストリームのデューティ・サイクルを短
縮するためには、選択された制約なし2進コード化パタ
ーンを標準の(1、7)または(1、9)レート2/3
RLLエンコーダに加えたときに得られるであろう効果
を評価する必要があった。実際、これらの選択されたパ
ターンは非常に高いデューティ・サイクルをもつ制約付
き2進コード化パターンを生成した。これらを以下の表
1に示す。
されているタイプの(1、9)および(1、13)レー
ト2/3RLLエンコーダは、(a)これらの所定の制
限なしパターンの不定の高デューティ・サイクルRLL
符号化繰返しを抑止するか、または(b)以下の表2に
示すようにそれらを効果的に抑止するように発見的に変
更することもできることがさらに分かった。
は伝送チャネル5と情報記憶または転送媒体7の前に配
置された制約付きチャネル・エンコーダ3が示されてい
る。相対デコーダ11がリードバックまたは受容チャネ
ル9と制約なし2進シーケンス・シンク13との間に配
置されている。2進ソース1は、均一なガウス分布また
は他の統計的分布を有し、かつ高いデューティ・サイク
ルを有する繰返しパターンを時々示す1と0の乱数発生
器と考えることができる。これらのサイクルは1010
1010...などの形での最高50パーセントから、
50パーセントよりもかなり低いより許容できるデュー
ティ・サイクルをもつシーケンスまで及ぶ。一般的な解
決策は制約なし2進シーケンスを(1、k)レート2/
3RLLエンコーダに加えることであるが、エンコーダ
自体はデューティ・サイクルの最小値を与える。
リングは記録または伝送チャネル5に加えられ、そこで
適切に変調され、記憶または転送媒体7に書き出され
る。後の時刻に、制約付きの変調されたストリングはリ
ードバックまたは受容チャネル9に加えられ、1と0の
制約付き2進ストリングに変換される。この変換された
2進ストリングは次いでルックアヘッド状態独立デコー
ダ11に加えられる。デコーダ11は所定の数の後続文
字(ルックアヘッド)を利用して制約を除去し、それに
より元の制約なし2進シーケンスをシンク13に与え
る。
て使用する有限状態機械(FSM)が示されている。パ
ラメータの特定の集合が(d、k)=(1、9)または
(1、13)の場合、所定の数の現在の入力ビット(b
1b2)および将来の入力ビット(b3b4)がパス22を
介して入力レジスタ21からFSM23に加えられる
(b1b2b3b4)。FSM23はレジスタ25への出力
を与える。2進ビットC=(c1c2c3)の出力集合が
入力ビット(b1b2b3b4)および現在の機械状態S=
(s1s2s3)の関数fとして導出される。同時に、次
の機械状態Nは、入力ビット(b1b2b3b4)および現
在の機械状態Sの関数gとして決定される。したがっ
て、次のサイクルでは、次の機械状態Nが現在状態レジ
スタ29に書き込まれ、新しい現在の機械状態Sにな
る。この点について、FSM機械状態Sを表すノードを
有し、かつ所与の入力ベクトルの状態間遷移を定義しか
つ相手出力ベクトルを発生する有向リンクを有する形式
の有向グラフ(directed graph)として、FSMを概念
化することもできる。表形式の有向グラフを「状態遷移
表」と呼ぶ。
イクル出力を生成する制約なし2進入力に応答する
(1、7)レート2/3RLLエンコーダの部分状態図
または有向グラフが示されている。ノード000、00
1、010、011、および100は(1、7)エンコ
ーダの内部状態を表す。これはレート2/3エンコーダ
であるので、入力パターンが001100の2ビットの
場合、エンコーダ出力パターンは010101010の
3ビットになる。同様に、入力パターンが001101
の場合、出力パターンは010101001となる。図
示のように追加の状態111を状態図に追加し、状態0
00と状態100の間に接続した場合、エンコーダは
(d、k)=(1、9)レート2/3エンコーダに変換
される。追加の状態は、いくつかの入力シンボルに対し
てルックアヘッドを行うのに十分な計算資源を与え、よ
り低いデューティ・サイクルの出力シーケンス、すなわ
ち入力001100に対して010000000を、入
力001101に対して001000000を発生す
る。
って変更された(1、9)レート2/3RLLエンコー
ダの状態遷移表、制約なし2進入力を高度制約付き2進
出力に関連付けるブール式、およびエンコーダの高レベ
ル論理ゲート実施形態がそれぞれ示されている。図4で
は、エンコーダは6つの内部状態Sを有するFSMであ
る。エンコーダはレート2/3であるが、現在の入力ビ
ット対+1つのルックアヘッド入力ビット対b=(b1
b2b3b4)に応答するように設計されている。各行は
6つの内部状態Sのうちの1つによって索引付けされ、
各列は2つのビット対組合せの7つの入力のうちの1つ
によって索引付けされる。所与の(S、b)表索引につ
いて、項目は(次の状態N/出力C=(c1c2c3))
という形式である。7つの入力2ビット対入力組合せの
うち、それらの3つ、すなわち00xx、01xx、お
よび10xxは2つの「ドント・ケア」ビット値位置を
有する。説明的には、入力の状態が100で入力ビット
対が00xxである(1、9)エンコーダは、状態10
0から状態000への転送が行われることになり、出力
C=000が生成されることになる。
数N=(n1n2n3)=g(S、b)および出力ブール
関数C=(c1c2c3)=f(S、b)を定義するブー
ル式が示されている。これらの式は図4の状態遷移表か
ら導出される分析式である。これらのブール式では、ブ
ール変数Cの否定は「’C」で示される。したがって、
111の否定は’(111)で示されることになる。図
5のブール式は組合せAND/OR論理(図6の41
5)を完全に指定することに留意されたい。
9)レート2/3RLLエンコーダの論理が図6に示さ
れている。論理実施形態では、現在の入力ビット対(b
1b2)がラッチ407および403を介して組合せ論理
415に加えられる。同様に、ルックアヘッド入力ビッ
ト対(b3b4)がラッチ405および401を介して論
理415に加えられる。符号化された出力Cは論理41
5によってラッチ417、419および421に与えら
れる。次の内部状態Nは論理415によってフィードバ
ック・パスI、II、およびIIIを介して入力ラッチ
409、411、および413に与えられる。
って変更された(1、9)レート2/3RLLデコーダ
の復号表、制約付き入力を再び制約なし出力に関連付け
るブール式、およびデコーダの高レベル論理ゲート実施
形態がそれぞれ示されている。図7では、いくつかのR
LLシンボルに対するルックアヘッドを可能にする復号
表は状態と無関係である。すなわち、それはエンコーダ
という意味ではFSMを構成しない。RLL2進コード
化シンボルは左から右へ最初の3つの列を指定する。こ
れらは現在のシンボル(r1r2r3)および2つのルッ
クアヘッド・シンボル(r4r5r6)および(r7r
8r9)を含んでいる。第4の列は「復号された出力」に
指定される。復号の目的で、RLLシンボル・ストリン
グは、図8に示されるブール式に従って現在のシンボル
を2つのルックアヘッド・シンボルと論理的に組み合わ
せた結果として現在のシンボルの復号が行われる3ビッ
ト・シンボルのスライディング・ブロックを含んでい
る。
シンボルは3ビット・バイトを含んでおり、このビット
はそれぞれラッチ501、503、および507に加え
られる。このビットは処理されて、ORゲート513お
よびラッチ519および521を介して3つの中間内部
変数z1、z2、およびz3を形成する。これらは組合せ
論理525に入力として同時に加えられる。さらに、現
在のRLLコード化シンボルの第1および第3のビット
値r1およびr3はそれぞれのラッチ509、517、5
15、および523を介して論理525へ同時入力とし
て送られる。
力の論理式によって完全に定義される。論理式は6コー
ド化ビット出力(u1u2u3u4u5u6)を規定したが、
出力変数u5は0に等しく設定される。図示の実施形態
では、復号された出力Uを元の制約なし2進シーケンス
の2ビット・バイトに変換する追加の論理が与えられ
る。したがって、2ビット・バイトの第1の2ビット・
バイトは、u4とラッチ527に見られるu6のバージョ
ンとを能動的に組み合わせるORゲート529、および
ラッチ531に見られるORゲート529出力と論理5
25からのu2出力とを能動的に組み合わせるORゲー
ト539によって計算される。2ビット・バイトの第2
の2ビット・バイトは、u1とラッチ533に見られる
u3のバージョンとを能動的に組み合わせるORゲート
535によって計算される。2つのビットの第1のビッ
トはラッチ541を介して与えられ、2つのビットの第
2のビットはラッチ537を介して与えられる。
によって変更された(1、13)レート2/3RLLエ
ンコーダの状態遷移表、制約なし入力を制約付き出力に
関連付けるブール式、およびエンコーダの高レベル論理
ゲート実施形態がそれぞれ示されている。図11に注目
すると、現在の内部状態Sおよび複合入力(b1b2b3
b4b5b6)によって索引付けされる内部状態およびコ
ード化出力の指定された対のアレイの形をした状態遷移
図が示されている。(1、13)エンコーダの場合の複
合入力は現在のコード化2進入力ビット対およびルック
アヘッド・コード化2進入力ビット対のうちの2つであ
る。エンコーダが00xxxxの連続的入力を受けた場
合、エンコーダは結局状態000に遷移し、その状態内
で循環して、1/3のデューティ・サイクルに対して0
10010010010...出力を生成する。これは
まだ出力010101...に関連する1/2よりもか
なり小さい。
のブール式は図5に示される(1、9)エンコーダにつ
いて示した式と全体構造が非常に類似している。すなわ
ち、それらは状態遷移図から導出され、低デューティ・
サイクル出力を生成するように制約される。この式はま
た、ブール変数の上に水平バーを使用することによって
否定の代替表現を明確に表す。
(1、9)エンコーダの論理実施形態のそれと等価な
(1、13)エンコーダの論理実施形態が示されてい
る。ただし(1、13)エンコーダは分離接触形態で示
されている。分離接触形態は元々、例えば電話工業にお
いて使用されるリレー回路ネットワークを表すために考
案されたものである。3つの入力ビット対d1d2がラッ
チLに加えられ、(1、9)エンコーダに関して説明し
たものとほぼ同様の形で、入力ビットb1...b6が内
部状態とともに組合せ論理に加えられる。
による(1、13)レート2/3RLLデコーダの復号
表、制約付き入力を制約なし出力に関連付けるブール
式、およびデコーダの高レベル論理実施形態がそれぞれ
示されている。図13には、現在のRLLシンボルの制
約なし2進ビット対シーケンスへのマッピングを実施す
るために現在のRLLシンボルおよび3つのルックアヘ
ッドRLLシンボルを含んでいる状態独立複合表が示さ
れている。関連して、デコーダを定義するブール論理式
が図14に示されており、分離接触論理実施形態が図1
5に示されており、図6に示した実施形態に関して前に
説明したような形で動作する。
密度制約をもつレート(2/3)(1、k)ランレング
ス制限コード化シーケンスに可逆的にマッピングするた
めの方法及び装置を提供することができた。 [図面の簡単な説明]
配置された制約付きチャネル・エンコーダおよびデコー
ダを示す図である。
の集合と、現在の内部状態の別の関数としての次の内部
状態および入力の集合とを示すエンコーダとして使用す
る有限状態機械(FSM)を示す図である。
イクル出力を生成する(1、9)レート2/3RLLエ
ンコーダに変換される、高デューティ・サイクル出力を
生成する制限なし2進入力に応答する状態図(1、7)
レート2/3RLLエンコーダを示す図である。
/3RLLエンコーダの状態遷移表を示す図である。
ル式を示す図である。
す図である。
/3RLLエンコーダの復号表を示す図である。
ル式を示す図である。
す図である。
ト2/3RLLエンコーダの制約なし入力を制約付き出
力に関連付けるブール式を示す図である。
示す図である。
ト2/3RLLデコーダの復号表を示す図である。
ール式を示す図である。
す図である。
Claims (8)
- 【請求項1】2進シーケンスを、最大遷移密度制約をも
つレート2/3(1、k)ランレングス制限コード化
(RLL)シーケンスに可逆的にマッピングするための
方法であって、 (a)次の状態(n1n2n3)と現在のRLLコード化
トリビット・シンボル(c1c2c3)とを含む指定され
た対の状態遷移表を定義し、プロセッサ中に格納するス
テップであって、前記表中の各指定された対は、その現
在の状態に従う第1の表寸法で索引付けされ、かつ前記
2進シーケンスからの現在のビット対(b1b2)および
所定の数のルックアヘッド(b3b4)ビット対のベクト
ル(b1b2b3b4)に従う第2の表寸法で索引付けさ
れ、各現在のビット対は認識可能な2進値(00、0
1、10、11)であり、前記所定の数のルックアヘッ
ド・ビット対の各々は認識可能な2進値とドント・ケア
(xx)値とからなる集合から選択され、状態間遷移
は、RLLコード化トリビットのどんな相対ロングラン
・シーケンスも50パーセント未満のデューティ・サイ
クルを明示するように制約されるステップと、 (b)ビット対のベクトルの連続に応答して前記プロセ
ッサに前記表にアクセスさせ、かつそこからRLLコー
ド化トリビットの連続を取り出すステップとを含んでい
る方法。 - 【請求項2】前記デューティ・サイクルがほぼ1/3に
近似し、さらに、前記(1、k)RLLコード制約が
(1、9)、(1、10)および(1、13)からなる
集合から選択される制約である請求項1に記載の方法。 - 【請求項3】(c)現在のRLLコード化トリビットと
所定の数のルックアヘッドRLLコード化トリビットと
から形成されるベクトルによって索引付けされた2進シ
ーケンス・ビット対のリストを含んでいる状態独立復号
表を定義し、前記プロセッサ中に格納するステップと、 (d)RLLコード化トリビット・ベクトルの連続に応
答して前記プロセッサに前記復号表にアクセスさせ、か
つそこから2進シーケンス・ビット対の連続を取り出す
ステップとを含んでいる請求項1に記載の方法。 - 【請求項4】前記(1、k)RLLコード制約が(1、
9)および(1、13)からなる集合から選択される制
約である請求項3に記載の方法。 - 【請求項5】2進シーケンスを、最大遷移密度制約をも
つレート2/3(1、9)ランレングス制限コード化
(RLL)シーケンスに可逆的にマッピングするための
装置であって、 複数のFSM内部状態(s1s2s3)の現在の内部状態
および前記2進シーケンスからの現在のビット対(b1
b2)および所定の数のルックアヘッド(b3b4)ビッ
ト対のベクトル(b1b2b3b4)の第1の関数としてR
LLコード化トリビット・シンボル(c1c2c3)を生
成し、かつ前記現在のFSM状態および前記2進シーケ
ンス・ベクトルの第2の関数として次の後継内部機械状
態(n1n2n3)を生成するための有限状態機械(FS
M)を含んでおり、各現在のビット対は認識可能な2進
値(00、01、10、11)であり、前記所定の数の
ルックアヘッド・ビット対の各々は認識可能な2進値と
ドント・ケア(xx)値とからなる集合から選択され、
前記第1および第2の関数は、 n1=b1S3+b1b2’b3’s1’s2+s1s23 n2=b1’s3 n3=b2’s3+’s1’b1b2 c1=’s1−’s2 c2=’s1’s2’c3 c3=’s1s3(’b1’+b2)+’s1’s2’s3b1
b2’b3b4 となるような複数のブール値関係に従って定義される装
置。 - 【請求項6】さらに、RLLコード化トリビット・ベク
トルの連続に応答して、そこから2進シーケンス・ビッ
ト対の連続を取り出すための論理回路を含んでおり、各
RLLコード化トリビット・ベクトルは現在のRLLコ
ード化トリビット(r1r2r3)および所定の数のルッ
クアヘッドRLLコード化トリビット(r4...r9)
から形成され、前記論理回路は、第1のブール変数(z
1、z2、z3)を形成するための第1の回路、第2のブ
ール変数(U1、U2...U6)を形成するための第2
の回路、および第2のブール変数の関数として2進シー
ケンス・ビット対を導出するための第3の回路を含み、 前記第1の回路は、z1=’(r1+r2+r3)、z
2=’(r4+r5+r6)、z3=’(r7+r8+r9)と
なるような複数のブール値関係に従って定義され、 前記第2の回路は、 U1=r1 U2=(’z1−’z2)r3+’z1z2’z3 U3=’z1z2 U4=z2z3+’z1z2’r3 U5=0 U6=z2z3r3 となるような複数のブール値関係に従って定義される請
求項5に記載の装置。 - 【請求項7】2進シーケンスを、最大遷移密度制約をも
つレート2/3(1、13)ランレングス制限コード化
(RLL)シーケンスに可逆的にマッピングするための
装置であって、 複数のFSM内部状態(s1s2s3)の現在の内部状態
および前記2進シーケンスからの現在のビット対(b1
b2)および所定の数のルックアヘッド(b3b4b
5b6)ビット対のベクトル(b1b2b3b4b5b6)の第
1の関数としてRLLコード化トリビット・シンボル
(c1c2c3)を生成し、かつ前記現在のFSM状態お
よび前記2進シーケンス・ベクトルの第2の関数として
次の後継内部機械状態(n1n2n3)を生成するための
有限状態機械(FSM)を含んでおり、各現在のビット
対は認識可能な2進値(00、01、10、11)であ
り、前記所定の数のルックアヘッド・ビット対の各々は
認識可能な2進値とドント・ケア(xx)値とからなる
集合から選択され、前記第1および第2の関数は、 n1=(s1s2)+(s3b1)+(’s1b1b2’b3)
+(’s1b1b2’b4b5b6) n2=(’s2b1)+(s1s2b1’b2) n3=(’s3b2)+(’s1’b1’b2)+(s1s2b
1’b2) c1=(’s1s2) c2=(’s1’s2’c3) c3=(’s1s3)(’b1’b2)+(’s1’s3’b1
b2’b3b4) となるような複数のブール値関係に従って定義される装
置。 - 【請求項8】2進シーケンスを、最大遷移密度制約をも
つレート2/3(1、k)ランレングス制限コード化
(RLL)シーケンスに可逆的にマッピングするように
構成されたコンピュータ・プログラム・コード手段を含
んでいるコンピュータ・プログラムであって、 (a)次の状態(n1n2n3)と現在のRLLコード化
トリビット・シンボル(c1c2c3)とを含む指定され
た対の状態遷移表を定義し、プロセッサ中に格納するス
テップであって、前記表中の各指定された対は、その次
の状態に従う第1の表寸法で索引付けされ、かつ前記2
進シーケンスからの現在のビット対(b1b2)および所
定の数のルックアヘッド(b3b4)ビット対のベクトル
(b1b2b3b4)に従う第2の表寸法で索引付けされ、
各現在のビット対は認識可能な2進値(00、01、1
0、11)であり、前記所定の数のルックアヘッド・ビ
ット対の各々は認識可能な2進値とドント・ケア(x
x)値とからなる集合から選択され、状態間遷移は、R
LLコード化トリビットのどんな相対ロングラン・シー
ケンスも50パーセント未満のデューティ・サイクルを
明示するように制約されるステップと、 (b)ビット対のベクトルの連続に応答して前記プロセ
ッサに前記表にアクセスさせ、かつそこからRLLコー
ド化トリビットの連続を取り出すステップとを含んでい
るコンピュータ・プログラム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/115,530 US6195025B1 (en) | 1998-07-13 | 1998-07-13 | Method and means for invertibly mapping binary sequences into rate 2/3 (1,K) run-length-limited coded sequences with maximum transition density constraints |
US09/115,530 | 1998-07-13 | ||
PCT/GB1999/002078 WO2000003392A1 (en) | 1998-07-13 | 1999-07-01 | Invertibly mapping binary sequences into rate 2/3 (1,k) run-length-limited coded sequences with maximum transition density constraints |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002520934A JP2002520934A (ja) | 2002-07-09 |
JP3416115B2 true JP3416115B2 (ja) | 2003-06-16 |
Family
ID=22361980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000559564A Expired - Lifetime JP3416115B2 (ja) | 1998-07-13 | 1999-07-01 | ランレングス制限コード化シーケンスへの2進シーケンスの可逆的マッピング方法及び装置 |
Country Status (14)
Country | Link |
---|---|
US (1) | US6195025B1 (ja) |
EP (1) | EP1097451B1 (ja) |
JP (1) | JP3416115B2 (ja) |
KR (1) | KR100361871B1 (ja) |
CN (1) | CN1323402C (ja) |
AT (1) | ATE230891T1 (ja) |
DE (1) | DE69904827T2 (ja) |
HU (1) | HU224766B1 (ja) |
ID (1) | ID27940A (ja) |
MY (1) | MY126421A (ja) |
PL (1) | PL195698B1 (ja) |
RU (1) | RU2216794C2 (ja) |
TW (1) | TW477121B (ja) |
WO (1) | WO2000003392A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967597B1 (en) * | 2000-11-08 | 2005-11-22 | Lg Electronics, Inc. | Method and apparatus for coding information, method and apparatus for decoding information, method of fabricating a recording medium, the recording medium and modulated signal |
US6812867B2 (en) * | 2002-06-07 | 2004-11-02 | International Business Machines Corp. | Data coding for data storage systems |
US6933864B1 (en) * | 2002-11-07 | 2005-08-23 | Maxtor Corporation | Encoding method using code constraint violation pointers |
JP3967691B2 (ja) * | 2003-03-31 | 2007-08-29 | 株式会社東芝 | 情報記憶媒体と情報再生装置と情報記録再生装置 |
US7715135B1 (en) * | 2005-09-20 | 2010-05-11 | Marvell International Ltd. | Methods, circuits, apparatus, and systems for read channel synchronization and/or fly height measurement |
EP1988636A1 (en) | 2007-05-03 | 2008-11-05 | Deutsche Thomson OHG | Method and apparatus for channel coding and decoding |
EP2169833A1 (en) | 2008-09-30 | 2010-03-31 | Thomson Licensing | Finite-state machine RLL coding with limited repeated minimum transition runlengths |
US8798479B2 (en) * | 2009-12-03 | 2014-08-05 | Samsung Electronics Co., Ltd. | Controlling brightness of light sources used for data transmission |
US8077063B2 (en) * | 2010-01-18 | 2011-12-13 | Freescale Semiconductor, Inc. | Method and system for determining bit stream zone statistics |
CN102682810B (zh) * | 2011-03-17 | 2014-11-26 | 清华大学 | 游程长度比率调制数据记录方法及其系统 |
US8935309B1 (en) * | 2011-04-22 | 2015-01-13 | Sk Hynix Memory Solutions Inc. | Generation of constrained pseudo-random binary sequences (PRBS) |
KR101930835B1 (ko) * | 2016-11-29 | 2018-12-19 | 가천대학교 산학협력단 | 유전자 발현에 기반한 조합 논리 네트워크를 생성하는 방법 및 시스템 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4413251A (en) | 1981-07-16 | 1983-11-01 | International Business Machines Corporation | Method and apparatus for generating a noiseless sliding block code for a (1,7) channel with rate 2/3 |
US4675650A (en) * | 1985-04-22 | 1987-06-23 | Ibm Corporation | Run-length limited code without DC level |
JPH01286626A (ja) | 1988-01-18 | 1989-11-17 | Hitachi Ltd | データ符号化方式 |
JP3243140B2 (ja) * | 1995-02-20 | 2002-01-07 | パイオニア株式会社 | データ変換方式 |
JP3457093B2 (ja) * | 1995-04-14 | 2003-10-14 | 松下電器産業株式会社 | 記録媒体並びにデジタル変復調方法およびその装置 |
US5604497A (en) * | 1995-10-10 | 1997-02-18 | Lucent Technologies Inc. | Apparatus and method for increasing density of run length limited block codes without increasing error propagation |
US5731768A (en) * | 1996-01-31 | 1998-03-24 | Seagate Technology, Inc. | Method and apparatus for implementing codes with maximum transition run length |
US5859601A (en) * | 1996-04-05 | 1999-01-12 | Regents Of The University Of Minnesota | Method and apparatus for implementing maximum transition run codes |
US5995543A (en) * | 1997-06-30 | 1999-11-30 | Stmicroelectronics N.V. | Constrained fixed delay tree search receiver for a MTR=2 encoded communication channel |
-
1998
- 1998-07-13 US US09/115,530 patent/US6195025B1/en not_active Expired - Lifetime
-
1999
- 1999-07-01 WO PCT/GB1999/002078 patent/WO2000003392A1/en not_active Application Discontinuation
- 1999-07-01 KR KR1020017000111A patent/KR100361871B1/ko not_active IP Right Cessation
- 1999-07-01 ID IDW20002555A patent/ID27940A/id unknown
- 1999-07-01 AT AT99928152T patent/ATE230891T1/de not_active IP Right Cessation
- 1999-07-01 DE DE69904827T patent/DE69904827T2/de not_active Expired - Lifetime
- 1999-07-01 RU RU2000132183/28A patent/RU2216794C2/ru not_active IP Right Cessation
- 1999-07-01 JP JP2000559564A patent/JP3416115B2/ja not_active Expired - Lifetime
- 1999-07-01 EP EP99928152A patent/EP1097451B1/en not_active Expired - Lifetime
- 1999-07-01 PL PL99345465A patent/PL195698B1/pl not_active IP Right Cessation
- 1999-07-01 HU HU0102778A patent/HU224766B1/hu not_active IP Right Cessation
- 1999-07-01 CN CNB998079081A patent/CN1323402C/zh not_active Expired - Lifetime
- 1999-07-09 MY MYPI99002893A patent/MY126421A/en unknown
- 1999-07-22 TW TW088111858A patent/TW477121B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
PL345465A1 (en) | 2001-12-17 |
KR20010071740A (ko) | 2001-07-31 |
MY126421A (en) | 2006-09-29 |
EP1097451A1 (en) | 2001-05-09 |
WO2000003392A1 (en) | 2000-01-20 |
TW477121B (en) | 2002-02-21 |
EP1097451B1 (en) | 2003-01-08 |
ID27940A (id) | 2001-05-03 |
ATE230891T1 (de) | 2003-01-15 |
CN1307721A (zh) | 2001-08-08 |
HUP0102778A3 (en) | 2002-02-28 |
JP2002520934A (ja) | 2002-07-09 |
PL195698B1 (pl) | 2007-10-31 |
DE69904827D1 (de) | 2003-02-13 |
RU2216794C2 (ru) | 2003-11-20 |
DE69904827T2 (de) | 2003-09-25 |
HUP0102778A2 (hu) | 2001-12-28 |
HU224766B1 (en) | 2006-02-28 |
KR100361871B1 (ko) | 2002-11-22 |
CN1323402C (zh) | 2007-06-27 |
US6195025B1 (en) | 2001-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4488142A (en) | Apparatus for encoding unconstrained data onto a (1,7) format with rate 2/3 | |
US5859601A (en) | Method and apparatus for implementing maximum transition run codes | |
US6597742B1 (en) | Implementing reduced-state viterbi detectors | |
US6241778B1 (en) | Methods and apparatus for implementing run-length limited and maximum transition run codes | |
JP3590209B2 (ja) | 変調符号化方法 | |
EP0083407A1 (en) | Method and apparatus for generating a noiseless sliding block code for a (2,7) channel with rate 1/2 | |
JP3416115B2 (ja) | ランレングス制限コード化シーケンスへの2進シーケンスの可逆的マッピング方法及び装置 | |
JPS637051B2 (ja) | ||
JPS6318821A (ja) | 符号化方法 | |
US7339500B2 (en) | Encoding method and decoding method | |
Howell | Statistical properties of selected recording codes | |
Cai et al. | On the design of spectrum shaping codes for high-density data storage | |
BG106294A (bg) | Метод за преобразуване на поток от битове данни на двоичен информационен сигнал в поток от битове данни на ограничен двоичен канален сигнал, съдържащпоток от битове данни на ограничен двоичен каналенсигнал, носител на запис, метод за декодиране, устройство за декодиране | |
Lindholm | Power spectra of channel codes for digital magnetic recording | |
KR19980031982A (ko) | 데이타 저장기기의 prml 코드 생성방법 | |
JPH08256182A (ja) | 部分応答チャンネルのためのマッチングしたスペクトルゼロコード | |
JPH01286626A (ja) | データ符号化方式 | |
KR20040033022A (ko) | 변조 코드 시스템 및 다수의 적분에 의해 신호를 인코딩및 디코딩하는 방법 | |
JP2000048492A (ja) | パンクチャ―ド最大遷移コ―ドを供給する装置および方法 | |
JPH02265329A (ja) | 符号逆変換装置 | |
Heymann | Low Disparity Channel Coding Schemes for DC Free Transmission | |
Thayananthan et al. | Trellis coding based on RLLPUM codes for RFID reader-to-tag channel | |
JPS6320920A (ja) | 符号変換装置 | |
Kumar et al. | Design of close-to-capacity constrained codes for multi-level optical recording | |
JPS61227431A (ja) | 符号変換装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
R150 | Certificate of patent or registration of utility model |
Ref document number: 3416115 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100404 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140404 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |