JPS63257333A - Ｃｍｉ符号化信号用符号解読装置 - Google Patents
Ｃｍｉ符号化信号用符号解読装置Info
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- JPS63257333A JPS63257333A JP63068325A JP6832588A JPS63257333A JP S63257333 A JPS63257333 A JP S63257333A JP 63068325 A JP63068325 A JP 63068325A JP 6832588 A JP6832588 A JP 6832588A JP S63257333 A JPS63257333 A JP S63257333A
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- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
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- 238000011069 regeneration method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、
第１のゲート回路の第１入力に時間遅延段を介して接続
されるとともに、この第１のゲート回路の第２入力に接
続される入力と、 前記第１のゲート回路の出力に接続される出力と を有するＣＭＩ符号化信号用符号解読装置に関するもの
である。
されるとともに、この第１のゲート回路の第２入力に接
続される入力と、 前記第１のゲート回路の出力に接続される出力と を有するＣＭＩ符号化信号用符号解読装置に関するもの
である。
例えばオランダ国特許出願第８２０３１１０号に開示さ
れたタイプのディジタル・マルチプレックス送信システ
ムにおいて、ディジタル信号は送信機端においてＣＭＩ
符号化装置に供給される。このＣＭｌ符号化装置におい
て、ディジタル信号はビットレイトに対して好ましいも
のにするＣＭＩ符号フォーマット（符号化マーク転換）
に変換される。
れたタイプのディジタル・マルチプレックス送信システ
ムにおいて、ディジタル信号は送信機端においてＣＭＩ
符号化装置に供給される。このＣＭｌ符号化装置におい
て、ディジタル信号はビットレイトに対して好ましいも
のにするＣＭＩ符号フォーマット（符号化マーク転換）
に変換される。
このＣＭＩ符号は２レベル符号であり、この２レベル符
号において、論理゛°０°゛のビットは２つのレベルの
夫々がビット時間の半分の間において、最初に一方のレ
ベル、次に他方のレベルが存するように符号化される。
号において、論理゛°０°゛のビットは２つのレベルの
夫々がビット時間の半分の間において、最初に一方のレ
ベル、次に他方のレベルが存するように符号化される。
論理“Ｉ°′のビットは全ビットＭ 間の間において２
つのレベルのうちの１つによって符号化され、より詳細
にはレベルが連続する論理“１”′のビットに対して互
い違いになるように符号化される。ＣＭＩインターフェ
イスの受信機において、ディジタルチャネルはＣＭ Ｉ
符号解読装置を有している。このＣＭＩ符号解読装置
において、再生されたシステムクロックによる等化およ
び正のフィードバック（ｒｅｇｅｎｅｒａ ｔｉｏｎ）
後において、受は取られたＣＭＩ−符号化信号が通常の
バイナリ符号に変換される。この場合に、通常のビット
レイトを有する元の複合ディジタル信号および元のシス
テムクロックはＣＭＩ符号解読装置の出力で得られる。
つのレベルのうちの１つによって符号化され、より詳細
にはレベルが連続する論理“１”′のビットに対して互
い違いになるように符号化される。ＣＭＩインターフェ
イスの受信機において、ディジタルチャネルはＣＭ Ｉ
符号解読装置を有している。このＣＭＩ符号解読装置
において、再生されたシステムクロックによる等化およ
び正のフィードバック（ｒｅｇｅｎｅｒａ ｔｉｏｎ）
後において、受は取られたＣＭＩ−符号化信号が通常の
バイナリ符号に変換される。この場合に、通常のビット
レイトを有する元の複合ディジタル信号および元のシス
テムクロックはＣＭＩ符号解読装置の出力で得られる。
例えば、ヨーロッパ特許出願第２０８．５５８号に開示
されたような前述のように明示されたタイプの現在の符
号解読装置において、時間遅延段は１ビット期間の半分
の遅延を形成する双安定要素によって構成される。ゲー
ト回路は排他的ＯＲゲートによって構成される。ＣＭＩ
符号化入力信号およびそれの遅延形態は、夫々排他的Ｎ
ＯＲゲートの入力に供給される。この排他的ＮＯＲゲー
トの出力信号は各ビ・ント期間の後の半分の間において
バイナリデータに関して適切な情報を含む。この場合に
、各ビット期間の始めの半分において、生しるデータは
明示されなく、論理値０または論理値１のうちの１つを
でたらめに推定する。
されたような前述のように明示されたタイプの現在の符
号解読装置において、時間遅延段は１ビット期間の半分
の遅延を形成する双安定要素によって構成される。ゲー
ト回路は排他的ＯＲゲートによって構成される。ＣＭＩ
符号化入力信号およびそれの遅延形態は、夫々排他的Ｎ
ＯＲゲートの入力に供給される。この排他的ＮＯＲゲー
トの出力信号は各ビ・ント期間の後の半分の間において
バイナリデータに関して適切な情報を含む。この場合に
、各ビット期間の始めの半分において、生しるデータは
明示されなく、論理値０または論理値１のうちの１つを
でたらめに推定する。
しばしば、バンド巾制限の見地から、排他的ＮＯＲゲー
トの出力信号はＤ型フリップフロップのＤ入力に供給さ
れる。このＤ型フリップフロップのクロック入力に対し
て読取りクロツタ信号が供給される。各ビット期間の始
めの半分において、この場合に生じるデータは明示され
ないために、読取りクロック信号がＣＭＩ符号化入力信
号における２ビツトワードでワード同期にあることが必
要である。これは、付加的同期回路がそれを実現するに
必要とされる欠点がある。
トの出力信号はＤ型フリップフロップのＤ入力に供給さ
れる。このＤ型フリップフロップのクロック入力に対し
て読取りクロツタ信号が供給される。各ビット期間の始
めの半分において、この場合に生じるデータは明示され
ないために、読取りクロック信号がＣＭＩ符号化入力信
号における２ビツトワードでワード同期にあることが必
要である。これは、付加的同期回路がそれを実現するに
必要とされる欠点がある。
本発明は、前述された問題に解決を与えることを目的と
し、前述されたものにおいて、前記時間遅延段は、直列
に配列された第１、第２および第３の遅延要素を具える
とともに、前記第１のゲート回路の第１入力は第２のゲ
ート回路の出力に接続され、この第２のゲート回路の入
力は前記第３の遅延要素の出力に接続され、また第２の
ゲート回路の他の入力は前記第２の遅延要素の出力に接
続され、 前記第１のゲート回路の第３入力は前記第１の遅延要素
の出力に接続される ことを特徴とするものである。
し、前述されたものにおいて、前記時間遅延段は、直列
に配列された第１、第２および第３の遅延要素を具える
とともに、前記第１のゲート回路の第１入力は第２のゲ
ート回路の出力に接続され、この第２のゲート回路の入
力は前記第３の遅延要素の出力に接続され、また第２の
ゲート回路の他の入力は前記第２の遅延要素の出力に接
続され、 前記第１のゲート回路の第３入力は前記第１の遅延要素
の出力に接続される ことを特徴とするものである。
次に、本発明によるＣＭＩ符号化信号用符号解読装置の
具体的一実施例につき、図面を参照しつつ説明する。
具体的一実施例につき、図面を参照しつつ説明する。
第１図の実施例において、符号解読装置の入力Ｉは時間
遅延段■の入力に接続されている。この時間遅延段■は
、直列配置された第１の遅延要素ｌ、第２の遅延要素２
および第３の遅延要素３より構成されている。時間遅延
手段■の出力Ｃは第２のゲート回路４の入力に接続され
ているとともに、この第２のゲート回路４の他の入力は
第２の遅延要素２の出力Ｂに接続されている。第２のゲ
ート回路４の出力りは第１のゲート回路５の第１入力１
４に接続されている。符号解読装置の入力Ｉは第１のゲ
ート回路５の反転した第２入力１５に接続されている。
遅延段■の入力に接続されている。この時間遅延段■は
、直列配置された第１の遅延要素ｌ、第２の遅延要素２
および第３の遅延要素３より構成されている。時間遅延
手段■の出力Ｃは第２のゲート回路４の入力に接続され
ているとともに、この第２のゲート回路４の他の入力は
第２の遅延要素２の出力Ｂに接続されている。第２のゲ
ート回路４の出力りは第１のゲート回路５の第１入力１
４に接続されている。符号解読装置の入力Ｉは第１のゲ
ート回路５の反転した第２入力１５に接続されている。
第１のゲート回路５の第３入力１３は第１の遅延要素１
の出力Ａに接続されている。
の出力Ａに接続されている。
第１乃至第３の遅延要素１〜３はＤ型フリップフロップ
によって構成されているとともに、このＤ型フリップフ
ロップのクロック（信号）入力Ｃｌは符号解読装置のク
ロック信号入力１１に共通して接続されている。第１の
ゲート回路５および第２のゲート回路４はＮＯＲゲート
によって構成されている。第１のゲート回路（ＮＯＲゲ
ート）５の出力Ｅは直列配列されたパルス伸張器（ｓ
ｔｒｅ ｔｃｈｅｒ）■および双安定要素９を介して符
号解読装置の出力Ｈに接続されている。このパルス伸張
器■は直列配列された双安定要素６およびＮＯＲゲート
７を有している。この双安定要素６の信号入力ｄおよび
ＮＯＲゲート７の入力は第１のゲート回路（ＮＯＲゲー
ト）５の出力已に接続されている。
によって構成されているとともに、このＤ型フリップフ
ロップのクロック（信号）入力Ｃｌは符号解読装置のク
ロック信号入力１１に共通して接続されている。第１の
ゲート回路５および第２のゲート回路４はＮＯＲゲート
によって構成されている。第１のゲート回路（ＮＯＲゲ
ート）５の出力Ｅは直列配列されたパルス伸張器（ｓ
ｔｒｅ ｔｃｈｅｒ）■および双安定要素９を介して符
号解読装置の出力Ｈに接続されている。このパルス伸張
器■は直列配列された双安定要素６およびＮＯＲゲート
７を有している。この双安定要素６の信号入力ｄおよび
ＮＯＲゲート７の入力は第１のゲート回路（ＮＯＲゲー
ト）５の出力已に接続されている。
双安定要素６の出力ＦはＮＯＲゲート７の別の入力に接
続されている。この双安定要素６は好ましくはＤ型フリ
ップフロップである。ＮＯＲゲート７の出力ＧはＤ型フ
リップフロップ９の入力ｄに接続されている。このＤ型
フリップフロップ９の出力ｑは符号解読装置の出力Ｈに
接続されている。
続されている。この双安定要素６は好ましくはＤ型フリ
ップフロップである。ＮＯＲゲート７の出力ＧはＤ型フ
リップフロップ９の入力ｄに接続されている。このＤ型
フリップフロップ９の出力ｑは符号解読装置の出力Ｈに
接続されている。
また、Ｄ型フリップフロップ９のクロシフ入力Ｃ２はイ
ンバータｌＯと１／２分周器として設けられたＤ型フリ
ップフロップ８との直列配列を介して符号解読装置のク
ロック信号入力１１に接続されている。
ンバータｌＯと１／２分周器として設けられたＤ型フリ
ップフロップ８との直列配列を介して符号解読装置のク
ロック信号入力１１に接続されている。
第２図のａにおいては、論理“ｌ°゛のビットおよび論
理”°Ｏ”のビットを有するバイナリ信号のＣＭＩ符号
化信号への変換がいかに実行されるかが示されている。
理”°Ｏ”のビットを有するバイナリ信号のＣＭＩ符号
化信号への変換がいかに実行されるかが示されている。
ＣＭＩ符号は２レベル符号であって、２つのレベルＥ、
、Ｅ、の夫々がビット期間Ｔの半分の間に、最初にレベ
ルＥＩ、次にレベルＥ２が存在するように論理°“０゛
のビットが符号化される。論理“１′”のビットは全ビ
ット期間Ｔの間において２つのレベルＥ電、巳２のうち
の一方により符号化され、より詳細には連続する論理ｕ
Ｉ １１のビットに対してレベルが互い違いになるよ
うに符号化される。第２図のその他の時間シーケンス図
においては、レベルＥ、はＯに等しく選択されている。
、Ｅ、の夫々がビット期間Ｔの半分の間に、最初にレベ
ルＥＩ、次にレベルＥ２が存在するように論理°“０゛
のビットが符号化される。論理“１′”のビットは全ビ
ット期間Ｔの間において２つのレベルＥ電、巳２のうち
の一方により符号化され、より詳細には連続する論理ｕ
Ｉ １１のビットに対してレベルが互い違いになるよ
うに符号化される。第２図のその他の時間シーケンス図
においては、レベルＥ、はＯに等しく選択されている。
第２図のａのさらに注意深い検討から、バイナリ“０″
“はＯ／ ｌ （Ｅ＋ ／ Ｅｘ ）変化として符号化
されることは明らかである。別の０／Ｉ変化は２つの符
号化された“Ｉ １１のインターフェイスで生じるのみ
ができる。この場合において、第１番目の“１“°がＯ
１０信号として符号化される。この場合に、この０／０
信号は符号化された“０“（０／１）または符号化され
た“１”（１／１）のいずれかによって先行される。い
ま、１ビ・ント期間だけＯ／１変化に先行する１１０変
化があるかどうかを見るチェックが行なわれる場合に、
１つの符号化゛０°′および一連の符号化°′１°゛は
区別され得る。
“はＯ／ ｌ （Ｅ＋ ／ Ｅｘ ）変化として符号化
されることは明らかである。別の０／Ｉ変化は２つの符
号化された“Ｉ １１のインターフェイスで生じるのみ
ができる。この場合において、第１番目の“１“°がＯ
１０信号として符号化される。この場合に、この０／０
信号は符号化された“０“（０／１）または符号化され
た“１”（１／１）のいずれかによって先行される。い
ま、１ビ・ント期間だけＯ／１変化に先行する１１０変
化があるかどうかを見るチェックが行なわれる場合に、
１つの符号化゛０°′および一連の符号化°′１°゛は
区別され得る。
ＣＭＩ符号化入力信号は、第２図のｂに示されるように
読取りクロツタ信号によってクロックされる第１乃至第
３の遅延要素（３個のＤ型フリップフコツブ）１〜３に
より３ビット期間だけ遅延される。１ビット期間τだけ
遅延された情報は符号解読装置の点Ａにおいて得られる
（第２図のＣを参照）。２ビット期間２τだけ遅延され
た情報は符号解読装置の点Ｂにおいて得られる（第２図
のｄを参照）。３ビット期間３τだけ遅延された信号は
符号解読装置の点Ｃに存在する（第２図のｅを参照）。
読取りクロツタ信号によってクロックされる第１乃至第
３の遅延要素（３個のＤ型フリップフコツブ）１〜３に
より３ビット期間だけ遅延される。１ビット期間τだけ
遅延された情報は符号解読装置の点Ａにおいて得られる
（第２図のＣを参照）。２ビット期間２τだけ遅延され
た情報は符号解読装置の点Ｂにおいて得られる（第２図
のｄを参照）。３ビット期間３τだけ遅延された信号は
符号解読装置の点Ｃに存在する（第２図のｅを参照）。
第２図のｄの通りの情報および第２図のｅの通りの反転
された情報（破線参照）は第２のゲート回路（ＮＯＲゲ
ート）４の入力に供給される。この第２のゲート回路（
ＮＯＲゲート）４の出力りはその第２のゲート回路（Ｎ
ＯＲゲート）４の入力信号が“Ｏ１１に等しい場合だけ
°“Ｈ”状態になる。これは、第２図のｒで示される時
点における場合である。また、第２のゲート回路４の出
力りが“Ｈｏ“状態にある場合には、これは１１０変化
の前に供給されたＣＭＩ符号化入力信号に２ビット期間
２τが存在したことを意味する。
された情報（破線参照）は第２のゲート回路（ＮＯＲゲ
ート）４の入力に供給される。この第２のゲート回路（
ＮＯＲゲート）４の出力りはその第２のゲート回路（Ｎ
ＯＲゲート）４の入力信号が“Ｏ１１に等しい場合だけ
°“Ｈ”状態になる。これは、第２図のｒで示される時
点における場合である。また、第２のゲート回路４の出
力りが“Ｈｏ“状態にある場合には、これは１１０変化
の前に供給されたＣＭＩ符号化入力信号に２ビット期間
２τが存在したことを意味する。
これは第２図のｆにおいて２つのＩ１０変化に対して説
明されている。
明されている。
第２図のｆの情報は第２図のｅの情報および第２図のａ
の反転ＣＭＩ符号化入力信号とともに、第１のゲート回
路（ＮＯＲゲート）５の入力に供給されている。この第
１のゲート回路（ＮＯＲゲート）５の出力は、この第１
のゲート回路（Ｎ。
の反転ＣＭＩ符号化入力信号とともに、第１のゲート回
路（ＮＯＲゲート）５の入力に供給されている。この第
１のゲート回路（ＮＯＲゲート）５の出力は、この第１
のゲート回路（Ｎ。
Ｒゲート）５の全ての入力信号が０゛°に等しい場合の
みに“°Ｈ°“にある。これは、第２図のｇにおいて示
される時点における場合である。第１のゲート回路（Ｎ
ＯＲゲート）５の出力Ｅが“Ｈ”状態にある場合には、
これは先に２ビット期間１１０変化によって先行されな
かった０／１変化が生じたことを意味する。例えば、第
２図の８に示された信号が“Ｈｏ“状態にあることとの
組み合わせで第２図のａの信号における２つの最後の０
／１変化を参照せよ。符号解読装置の点Ｅに存する信号
は双安定要素（フリップフロップ）６によって１ビット
期間だけ遅延される（第２図のｇを参照）。点Ｅに存す
る信号および双安定要素（フリップフロップ）６の出力
ｑにおける遅延された信号はＮＯＲゲート７によって組
み合わされる（第２図のｉを参照）。完全に符号化され
たバイナリ信号がこのＮＯＲゲート７の出力Ｇにいまや
存在する。
みに“°Ｈ°“にある。これは、第２図のｇにおいて示
される時点における場合である。第１のゲート回路（Ｎ
ＯＲゲート）５の出力Ｅが“Ｈ”状態にある場合には、
これは先に２ビット期間１１０変化によって先行されな
かった０／１変化が生じたことを意味する。例えば、第
２図の８に示された信号が“Ｈｏ“状態にあることとの
組み合わせで第２図のａの信号における２つの最後の０
／１変化を参照せよ。符号解読装置の点Ｅに存する信号
は双安定要素（フリップフロップ）６によって１ビット
期間だけ遅延される（第２図のｇを参照）。点Ｅに存す
る信号および双安定要素（フリップフロップ）６の出力
ｑにおける遅延された信号はＮＯＲゲート７によって組
み合わされる（第２図のｉを参照）。完全に符号化され
たバイナリ信号がこのＮＯＲゲート７の出力Ｇにいまや
存在する。
符号解読装置の点Ｇに存在するバイナリ信号（第２図の
ｉ参照）は適切なりロック信号でＤ型フリップフロップ
９にもう一度入れられる。したがって、一定の関係が出
て行くバイナリ信号と読取りクロツタ信号との間に形成
される。読取りクロツタ信号（第２図のｊおよびに参照
）は、第２図のｂの反転読取りクロツタ信号でクロック
されるＤ型フリップフロップ（２分周器）８によって発
生するために、読取りクロツタ信号の能動的エッヂは第
２図のｉの信号の安定期間内に常に含まれる。第２図の
ｉのバイナリ信号における信号変化は能動的エッヂが生
じる前に既に生じている（第２図のｊおよびｋにおける
矢印参照）。第２図のｊに示されているような読取りク
ロツタ信号が用いられる場合には、第２図のｍに示され
ているバイナリ出力信号は符号解読装置の出力Ｈに形成
される。第２図のｋに示されているような読取りクロツ
タ信号が用いられる場合には、第２図のｌの通りのバイ
ナリ出力信号が符号解読装置の出力Ｈに形成される。
ｉ参照）は適切なりロック信号でＤ型フリップフロップ
９にもう一度入れられる。したがって、一定の関係が出
て行くバイナリ信号と読取りクロツタ信号との間に形成
される。読取りクロツタ信号（第２図のｊおよびに参照
）は、第２図のｂの反転読取りクロツタ信号でクロック
されるＤ型フリップフロップ（２分周器）８によって発
生するために、読取りクロツタ信号の能動的エッヂは第
２図のｉの信号の安定期間内に常に含まれる。第２図の
ｉのバイナリ信号における信号変化は能動的エッヂが生
じる前に既に生じている（第２図のｊおよびｋにおける
矢印参照）。第２図のｊに示されているような読取りク
ロツタ信号が用いられる場合には、第２図のｍに示され
ているバイナリ出力信号は符号解読装置の出力Ｈに形成
される。第２図のｋに示されているような読取りクロツ
タ信号が用いられる場合には、第２図のｌの通りのバイ
ナリ出力信号が符号解読装置の出力Ｈに形成される。
フリップフロップの代わりに、選択的に例えば電気的に
導通する導体、ケーブルまたはスリップ（マククロ）伝
送線路のような、符号解読装置が作用する周波数範囲に
依存する他のタイプの遅延要素を用いることは可能であ
る。この符号解読装置は集積回路ＩＣにおけるインテグ
レーションに対して全く好適である。
導通する導体、ケーブルまたはスリップ（マククロ）伝
送線路のような、符号解読装置が作用する周波数範囲に
依存する他のタイプの遅延要素を用いることは可能であ
る。この符号解読装置は集積回路ＩＣにおけるインテグ
レーションに対して全く好適である。
第１図および第２図は本発明によるＣＭ！符号化信号用
符号解読装置の具体的一実施例を説明するための図面で
あって、 第１図は本発明によるＣＭＩ符号化信号用符号解読装置
の実行可能な実施例を示すブロック回路図、 第２図は第１図のＣＭＩ符号化信号用符号解読装置の動
作を説明するための時間シーケンス図である。 １〜３・・・遅延要素 ４，５・・・ゲート回路６
・・・双安定要素 ７・・・ＮＯＲゲート８．９
・・・Ｄ型フリップフロップ １０・・・インバータ １１・・・クロック信号
入力１３・・・５の第３入力 １４・・・５の第１
入力１５・・・５の第２入力 特許出願人 アーチ−・エン・チー・アンド・フィリ
ップス・テレコミュニ力シオンズ・ベー・ヴ工一
符号解読装置の具体的一実施例を説明するための図面で
あって、 第１図は本発明によるＣＭＩ符号化信号用符号解読装置
の実行可能な実施例を示すブロック回路図、 第２図は第１図のＣＭＩ符号化信号用符号解読装置の動
作を説明するための時間シーケンス図である。 １〜３・・・遅延要素 ４，５・・・ゲート回路６
・・・双安定要素 ７・・・ＮＯＲゲート８．９
・・・Ｄ型フリップフロップ １０・・・インバータ １１・・・クロック信号
入力１３・・・５の第３入力 １４・・・５の第１
入力１５・・・５の第２入力 特許出願人 アーチ−・エン・チー・アンド・フィリ
ップス・テレコミュニ力シオンズ・ベー・ヴ工一
Claims (1)
- 【特許請求の範囲】 １、第１のゲート回路の第１入力に時間遅延段を介して
接続されるとともに、この第１のゲート回路の第２入力
に接続される入力と、 前記第１のゲート回路の出力に接続される 出力と を有するＣＭＩ符号化信号用符号解読装置において、 前記時間遅延段は、直列に配列された第１、第２および
第３の遅延要素を具えるとともに、前記第１のゲート回
路の第１入力は第２の ゲート回路の出力に接続され、この第２のゲート回路の
入力は前記第３の遅延要素の出力に接続され、また第２
のゲート回路の他の入力は前記第２の遅延要素の出力に
接続され、前記第１のゲート回路の第３入力は前記第 １の遅延要素の出力に接続される ことを特徴とするＣＭＩ符号化信号用符号 解読装置。 ２、前記遅延要素は双安定回路によって構成されるとと
もに、前記第１および第２のゲート回路はＮＯＲゲート
によって構成されることを特徴とする請求項１に記載の
ＣＭＩ符号化信号用符号解読装置。 ３、前記第１のゲート回路の出力はパルス伸張器によっ
て前記出力に接続されることを特徴とする請求項１また
は２に記載のＣＭＩ符号化信号用符号解読装置。 ４、前記パルス伸張器の出力は双安定要素を介して前記
出力に接続されるとともに、この双安定要素のクロック
入力は直列配列されたインバータと１／２分周器とを介
してクロック信号入力に接続されることを特徴とする請
求項１、２または３に記載のＣＭＩ符号化信号用符号解
読装置。 ５、前記パルス伸張器は直列配列された双安定要素とＮ
ＯＲゲートとを有するとともに、この双安定要素の信号
入力および前記ＮＯＲゲートの入力は前記第１のゲート
回路の出力に接続され、また前記双安定要素の出力は前
記ＮＯＲゲートの他の入力に接続されることを特徴とす
る請求項３または４に記載のＣＭＩ符号化信号用符号解
読装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8700720 | 1987-03-27 | ||
| NL8700720 | 1987-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63257333A true JPS63257333A (ja) | 1988-10-25 |
Family
ID=19849772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068325A Pending JPS63257333A (ja) | 1987-03-27 | 1988-03-24 | Ｃｍｉ符号化信号用符号解読装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4873524A (ja) |
| EP (1) | EP0284164B1 (ja) |
| JP (1) | JPS63257333A (ja) |
| DE (1) | DE3889958T2 (ja) |
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|---|---|---|---|---|
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| US5153761A (en) * | 1990-03-20 | 1992-10-06 | Everex Systems, Inc. | High performance light valve having double layer photoconductor |
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| US5195110A (en) * | 1991-04-01 | 1993-03-16 | Nec America, Inc. | Clock recovery and decoder circuit for a CMI-encoded signal |
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| JPH0831848B2 (ja) * | 1993-02-24 | 1996-03-27 | 日本電気株式会社 | Ｃｍｉ信号のタイミング抽出回路 |
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| DE3332265A1 (de) * | 1983-09-07 | 1985-03-21 | Siemens AG, 1000 Berlin und 8000 München | Decodierer fuer den zweipegel-hdb3-code |
| DE3335517C2 (de) * | 1983-09-30 | 1986-11-27 | ANT Nachrichtentechnik GmbH, 7150 Backnang | CMI-Codierer |
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-
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- 1988-03-24 JP JP63068325A patent/JPS63257333A/ja active Pending
Also Published As
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