JPH10336594A - マルチキャリア伝送インターリーブ装置及び方法 - Google Patents
マルチキャリア伝送インターリーブ装置及び方法Info
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- JPH10336594A JPH10336594A JP9142590A JP14259097A JPH10336594A JP H10336594 A JPH10336594 A JP H10336594A JP 9142590 A JP9142590 A JP 9142590A JP 14259097 A JP14259097 A JP 14259097A JP H10336594 A JPH10336594 A JP H10336594A
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- H04L27/2626—Arrangements specific to the transmitter only
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
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- Multimedia (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 任意の深さのインターリーブブロックの構成
が容易で、しかも回路規模を縮小可能とする。 【解決手段】 書き込みアドレス発生部１１にて入力デ
ータに同期したクロックに基づいて行方向及び列方向の
書き込みアドレスを発生し、読み出しアドレス発生部１
２にて上記クロックに基づいて行方向及び列方向の読み
出しアドレスを発生し、これらの書き込みアドレス及び
読み出しアドレスをセレクタ１３により選択してＲＡＭ
１４の書き込み、読み出しを制御する。この際、ＲＡＭ
１４のメモリ空間の中で、ある特定の値でサブブロック
を構成し、行方向をその整数倍として畳み込みインター
リーブを行い、行方向のアドレスに周波数方向のインタ
ーリーブを用い、列方向のアドレスに時間方向のインタ
ーリーブを用いる。
が容易で、しかも回路規模を縮小可能とする。 【解決手段】 書き込みアドレス発生部１１にて入力デ
ータに同期したクロックに基づいて行方向及び列方向の
書き込みアドレスを発生し、読み出しアドレス発生部１
２にて上記クロックに基づいて行方向及び列方向の読み
出しアドレスを発生し、これらの書き込みアドレス及び
読み出しアドレスをセレクタ１３により選択してＲＡＭ
１４の書き込み、読み出しを制御する。この際、ＲＡＭ
１４のメモリ空間の中で、ある特定の値でサブブロック
を構成し、行方向をその整数倍として畳み込みインター
リーブを行い、行方向のアドレスに周波数方向のインタ
ーリーブを用い、列方向のアドレスに時間方向のインタ
ーリーブを用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばマルチキャ
リア伝送によるデジタル放送に用いるインターリーブ装
置及び方法に関する。
リア伝送によるデジタル放送に用いるインターリーブ装
置及び方法に関する。
【０００２】
【従来の技術】近年、デジタル方式による衛星テレビジ
ョン放送システムが実現化し、普及しつつあるが、地上
放送も同様の傾向にある。地上放送では、衛星などには
ない、反射によるマルチパス障害（ゴースト）や移動に
よるレイリーフェージング障害などが発生するため、複
数の直交するキャリアを用い、シンボル長の長い、ＯＦ
ＤＭ（直交周波数分割多重）といわれる方式が有力視さ
れている。
ョン放送システムが実現化し、普及しつつあるが、地上
放送も同様の傾向にある。地上放送では、衛星などには
ない、反射によるマルチパス障害（ゴースト）や移動に
よるレイリーフェージング障害などが発生するため、複
数の直交するキャリアを用い、シンボル長の長い、ＯＦ
ＤＭ（直交周波数分割多重）といわれる方式が有力視さ
れている。
【０００３】ところで、デジタル伝送にあっては、伝送
路の変化や伝送特性の向上といった観点から誤り訂正が
必須であるが、バースト誤りのように連続した誤りが発
生すると訂正能力を超えてしまい、訂正が不可能とな
る。そのため、バースト誤りを前後のブロックに拡散
し、訂正能力を超えないようにするインターリーブと呼
ばれるデータの並べ替え作業が行われる。
路の変化や伝送特性の向上といった観点から誤り訂正が
必須であるが、バースト誤りのように連続した誤りが発
生すると訂正能力を超えてしまい、訂正が不可能とな
る。そのため、バースト誤りを前後のブロックに拡散
し、訂正能力を超えないようにするインターリーブと呼
ばれるデータの並べ替え作業が行われる。
【０００４】インターリーブは、データの並べ替えの方
法によりいくつか分類される。その中でも、ブロックイ
ンターリーブが簡単でもあるため、以前から多く使用さ
れている。他には、コンボリューショナル・インターリ
ーブ（文献“Burst-Correcting Codes for the Classic
Bursty Channel ”，G, D, Forney, Jr. ）がある。
法によりいくつか分類される。その中でも、ブロックイ
ンターリーブが簡単でもあるため、以前から多く使用さ
れている。他には、コンボリューショナル・インターリ
ーブ（文献“Burst-Correcting Codes for the Classic
Bursty Channel ”，G, D, Forney, Jr. ）がある。
【０００５】コンボリューショナル・インターリーブは
レーダー干渉などで生じる周期的バースト誤りに対して
有効であるといわれ、（NASA, “S. N. users guide，A
ppendix J and K”，STDN No, 101.2, Revison 6, 199
1. ）、様々なところで使用されるようになってきてい
る。
レーダー干渉などで生じる周期的バースト誤りに対して
有効であるといわれ、（NASA, “S. N. users guide，A
ppendix J and K”，STDN No, 101.2, Revison 6, 199
1. ）、様々なところで使用されるようになってきてい
る。
【０００６】マルチパスによる弊害は、位相の関係で、
図９に示すように特定周波数で急激な落ち込みが発生す
る。この期間のデータが失われるため、バースト状の誤
りが発生する。特に、レーリー、ライスフェージングで
は、図１０に示すように時間方向に大きく信号が減衰
し、非常に長いバースト状の誤りが発生しやすい。
図９に示すように特定周波数で急激な落ち込みが発生す
る。この期間のデータが失われるため、バースト状の誤
りが発生する。特に、レーリー、ライスフェージングで
は、図１０に示すように時間方向に大きく信号が減衰
し、非常に長いバースト状の誤りが発生しやすい。
【０００７】以上のことから、従来のマルチキャリア伝
送におけるインターリーブでは、任意の深さのインター
リーブブロックを構成することは困難であり、しかも回
路規模が極めて膨大なものとなっしまう。
送におけるインターリーブでは、任意の深さのインター
リーブブロックを構成することは困難であり、しかも回
路規模が極めて膨大なものとなっしまう。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来のマルチキャリア伝送におけるインターリーブでは、
任意の深さのインターリーブブロックを構成することは
困難であり、しかも回路規模が極めて膨大なものとなっ
しまうという問題があった。
来のマルチキャリア伝送におけるインターリーブでは、
任意の深さのインターリーブブロックを構成することは
困難であり、しかも回路規模が極めて膨大なものとなっ
しまうという問題があった。
【０００９】本発明は、上記の問題を解決し、任意の深
さのインターリーブブロックの構成が容易で、しかも回
路規模を縮小することのできるマルチキャリア伝送イン
ターリーブ装置及び方法を提供することを目的とする。
さのインターリーブブロックの構成が容易で、しかも回
路規模を縮小することのできるマルチキャリア伝送イン
ターリーブ装置及び方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、複数のキャリアを用いてデータを伝送
するマルチキャリア伝送インターリーブ装置及び方法に
おいて、データに同期したクロックに基づいて、行方向
及び列方向の書き込みアドレス、読み出しアドレスを発
生し、これらの書き込みアドレス及び読み出しアドレス
をその出力タイミングを制御しつつメモリ回路に送る。
このとき、メモリ回路のメモリ空間の中で、ある特定の
値でサブブロックを構成し、行方向をその整数倍として
畳み込みインターリーブを行う。行方向のアドレスには
周波数方向のインターリーブを用い、列方向のアドレス
に時間方向のインターリーブを用いる。
めに、本発明は、複数のキャリアを用いてデータを伝送
するマルチキャリア伝送インターリーブ装置及び方法に
おいて、データに同期したクロックに基づいて、行方向
及び列方向の書き込みアドレス、読み出しアドレスを発
生し、これらの書き込みアドレス及び読み出しアドレス
をその出力タイミングを制御しつつメモリ回路に送る。
このとき、メモリ回路のメモリ空間の中で、ある特定の
値でサブブロックを構成し、行方向をその整数倍として
畳み込みインターリーブを行う。行方向のアドレスには
周波数方向のインターリーブを用い、列方向のアドレス
に時間方向のインターリーブを用いる。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１２】図１は本発明に係るマルチキャリア伝送イ
ンターリーブ装置の構成を示すもので、書き込みアドレ
ス発生部（Ｗ−ａｄｄｒ）１１、読み出しアドレス発生
部（Ｒ−ａｄｄｒ）１２はそれぞれ同一のクロックＣＫ
に応じて書き込みアドレス、読み出しアドレスを発生す
る。これらのアドレス発生部１１，１２で生成されたア
ドレスは、いずれもセレクタ１３により、１クロックで
読み出しサイクル、書き込みサイクルを切り替えてＲＡ
Ｍ１４に送られる。尚、ＲＡＭ１４が読み出し、書き込
みそれぞれ別のアドレスラインを持っている場合には、
もちろんそれを利用してもかまわない。ＲＡＭ１４は、
書き込みサイクル中に入力データＩＮの書き込みを行
い、読み出しサイクル中に保存されたデータを読み出し
て出力データＯＵＴを得る。
ンターリーブ装置の構成を示すもので、書き込みアドレ
ス発生部（Ｗ−ａｄｄｒ）１１、読み出しアドレス発生
部（Ｒ−ａｄｄｒ）１２はそれぞれ同一のクロックＣＫ
に応じて書き込みアドレス、読み出しアドレスを発生す
る。これらのアドレス発生部１１，１２で生成されたア
ドレスは、いずれもセレクタ１３により、１クロックで
読み出しサイクル、書き込みサイクルを切り替えてＲＡ
Ｍ１４に送られる。尚、ＲＡＭ１４が読み出し、書き込
みそれぞれ別のアドレスラインを持っている場合には、
もちろんそれを利用してもかまわない。ＲＡＭ１４は、
書き込みサイクル中に入力データＩＮの書き込みを行
い、読み出しサイクル中に保存されたデータを読み出し
て出力データＯＵＴを得る。
【００１３】上記構成によるインターリーブ装置におい
て、以下にその動作を説明する。
て、以下にその動作を説明する。
【００１４】前述のように、図９に見られるシンボル内
でデータが失われるマルチパスと、図１０に見られるシ
ンボル単位でデータが失われるレーリーフェージングで
は、誤りの性質が異なる。本発明はこのことに着目し、
各ユニットをマルチパス用、レーリーフェージング用で
分けることでより効果的なインターリーブを実現する。
でデータが失われるマルチパスと、図１０に見られるシ
ンボル単位でデータが失われるレーリーフェージングで
は、誤りの性質が異なる。本発明はこのことに着目し、
各ユニットをマルチパス用、レーリーフェージング用で
分けることでより効果的なインターリーブを実現する。
【００１５】そのためには、キャリア（周波数）方向
ｆ、テンポラル（時間）方向ｔのインターリーブが効果
的であるが、従来では別々に行っているため、アドレス
発生の周辺回路や複数のＲＡＭによるオーバーヘッドが
問題となっている。そこで、本発明では、それぞれの最
適化について以下のように設定する。
ｆ、テンポラル（時間）方向ｔのインターリーブが効果
的であるが、従来では別々に行っているため、アドレス
発生の周辺回路や複数のＲＡＭによるオーバーヘッドが
問題となっている。そこで、本発明では、それぞれの最
適化について以下のように設定する。
【００１６】まず、時間方向（列）ｔのインターリーブ
について説明する。
について説明する。
【００１７】多重化伝送などを想定すると、時間方向に
コンボリューショナル・インターリーブを利用すること
で、フレーム同期を不要とすることができるが、キャリ
ア方向のデータ数が大きい時は、時間方向のインターリ
ーブ深さが深くなり過ぎ、インターリーブ遅延の増大、
バッファの大容量化が問題となる。そこで、キャリア方
向の値をある適当な値Ｂｚの整数倍とすることでサブブ
ロックを構成し、サブブロック単位でインターリーブ深
さを繰り返す。この処理の概要を図２に示す。
コンボリューショナル・インターリーブを利用すること
で、フレーム同期を不要とすることができるが、キャリ
ア方向のデータ数が大きい時は、時間方向のインターリ
ーブ深さが深くなり過ぎ、インターリーブ遅延の増大、
バッファの大容量化が問題となる。そこで、キャリア方
向の値をある適当な値Ｂｚの整数倍とすることでサブブ
ロックを構成し、サブブロック単位でインターリーブ深
さを繰り返す。この処理の概要を図２に示す。
【００１８】図２は上記ＲＡＭ１４によるデータの並べ
替えの様子を概念的に示すもので、縦軸がキャリア方向
ｆ、横軸が時間方向ｔを表しており、サブブロックの繰
り返しキャリア数Ｂｚを４、インターリーブの深さを４
とした場合を示している。この回路をキャリア数が異な
るＯＦＤＭに適用した場合、異なるキャリア数におい
て、どの場合でも、ある値Ｂｚの整数倍となるようにす
ることで、全く同様の回路をキャリア方向に伸ばしただ
けの構成で実現できる。
替えの様子を概念的に示すもので、縦軸がキャリア方向
ｆ、横軸が時間方向ｔを表しており、サブブロックの繰
り返しキャリア数Ｂｚを４、インターリーブの深さを４
とした場合を示している。この回路をキャリア数が異な
るＯＦＤＭに適用した場合、異なるキャリア数におい
て、どの場合でも、ある値Ｂｚの整数倍となるようにす
ることで、全く同様の回路をキャリア方向に伸ばしただ
けの構成で実現できる。
【００１９】次に、キャリア方向（行）ｆのインターリ
ーブについて説明する。
ーブについて説明する。
【００２０】マルチパスでは、図９に示したように、１
シンボル内でデータが失われるため、隣接する生き残っ
たデータから復元する。その際、図２に示すように、書
き込み行アドレスは１づつ増加する通常のカウンタとし
て動作させる。また、読み出し行アドレスは、等間隔、
あるいは２次関数、あるいはＭ系列（Ｍ系列とは最大長
周期系列（maximum length sift register）の略称。ｎ
段の帰還型シフトレジスタにより構成され、周期が２n
−１ビット、また１周期のうち「１」が２n-1個、
「０」が２n-1 −１個含まれるランダムな信号が得られ
るという特徴を有する。）、あるいは特定の関数、ＲＯ
Ｍテーブルなどの参照により、隣あったサンプルが適切
に離れるような値に選定する。これにより、図９に示し
たように急激に落ち込んだキャリア部分のデータ誤りを
全体に分散することが可能となり、訂正能力を超えない
ように抑えることができる。もちろん書き込みアドレス
で同様の操作を行っていてもかまわない。
シンボル内でデータが失われるため、隣接する生き残っ
たデータから復元する。その際、図２に示すように、書
き込み行アドレスは１づつ増加する通常のカウンタとし
て動作させる。また、読み出し行アドレスは、等間隔、
あるいは２次関数、あるいはＭ系列（Ｍ系列とは最大長
周期系列（maximum length sift register）の略称。ｎ
段の帰還型シフトレジスタにより構成され、周期が２n
−１ビット、また１周期のうち「１」が２n-1個、
「０」が２n-1 −１個含まれるランダムな信号が得られ
るという特徴を有する。）、あるいは特定の関数、ＲＯ
Ｍテーブルなどの参照により、隣あったサンプルが適切
に離れるような値に選定する。これにより、図９に示し
たように急激に落ち込んだキャリア部分のデータ誤りを
全体に分散することが可能となり、訂正能力を超えない
ように抑えることができる。もちろん書き込みアドレス
で同様の操作を行っていてもかまわない。
【００２１】また、マルチパスのみで移動受信などを考
慮しない場合には、大容量のメモリ領域を必要とする時
間インターリーブを使用しなくてもよいため、キャリア
方向のインターリーブをブロックインターリーブとし、
それぞれを独立に動作させることも可能である。どちら
の場合も簡単に構成が実現できる。
慮しない場合には、大容量のメモリ領域を必要とする時
間インターリーブを使用しなくてもよいため、キャリア
方向のインターリーブをブロックインターリーブとし、
それぞれを独立に動作させることも可能である。どちら
の場合も簡単に構成が実現できる。
【００２２】さらに、回路の共通化について説明する。
【００２３】比較のため、従来考えられていたコンボリ
ューショナル・インターリーブの概念的な回路構成を図
３に示す。従来の構成では、例えばインターリーブの深
さを１２とする場合、１本をスルーとし、以下、１セル
ずつ拡大された１１個のＦＩＦＯシフトレジスタ２１〜
３１を並列に用意して、スイッチ３２で入力データＩＮ
をスルー経路及び１１個のシフト経路に順に導き、各経
路の出力をスイッチ３３で順に取り出すようにしてい
る。
ューショナル・インターリーブの概念的な回路構成を図
３に示す。従来の構成では、例えばインターリーブの深
さを１２とする場合、１本をスルーとし、以下、１セル
ずつ拡大された１１個のＦＩＦＯシフトレジスタ２１〜
３１を並列に用意して、スイッチ３２で入力データＩＮ
をスルー経路及び１１個のシフト経路に順に導き、各経
路の出力をスイッチ３３で順に取り出すようにしてい
る。
【００２４】しかしながら、上記のような従来の構成で
は、スルーパス（遅延なしの一番上のパス）があるた
め、レジスタの前後のパスを全くの任意に選択すること
ができない。これに対し、上記実施形態の構成によれ
ば、図２に示すようにスルーパスをなくし、レジスタの
前後でセレクト順序を変化させることができるので、周
波数方向ｆのインターリーブを時間方向ｔのインターリ
ーブ回路に組み込むことが可能となる。
は、スルーパス（遅延なしの一番上のパス）があるた
め、レジスタの前後のパスを全くの任意に選択すること
ができない。これに対し、上記実施形態の構成によれ
ば、図２に示すようにスルーパスをなくし、レジスタの
前後でセレクト順序を変化させることができるので、周
波数方向ｆのインターリーブを時間方向ｔのインターリ
ーブ回路に組み込むことが可能となる。
【００２５】また、図４に示すように、このままの構成
で時間方向の深さを１としても、全く同様な回路のまま
ＲＡＭアドレスを減少させるようにすれば、周波数方向
ｆだけのインターリーブを実現することができる。
で時間方向の深さを１としても、全く同様な回路のまま
ＲＡＭアドレスを減少させるようにすれば、周波数方向
ｆだけのインターリーブを実現することができる。
【００２６】一般的にはＲＡＭの個数（点数）が増加す
ることで、ＲＡＭセルにアクセスするためのアドレスデ
コーダや、配線領域などのオーバーヘッドが大きくなる
ため、同じ容量でも個数が少ない方が回路規模の削減が
可能である。
ることで、ＲＡＭセルにアクセスするためのアドレスデ
コーダや、配線領域などのオーバーヘッドが大きくなる
ため、同じ容量でも個数が少ない方が回路規模の削減が
可能である。
【００２７】ＯＦＤＭのキャリア数は１ｋ，２ｋ，４
ｋ，８ｋといった値が用いられるが、例えばこの中で最
大の８ｋで動作可能はインターリーブ／デインターリー
ブを構成した場合、１ｋでの伝送ではキャリア方向が短
くなるため、ＲＡＭの使用率が１／８となる。
ｋ，８ｋといった値が用いられるが、例えばこの中で最
大の８ｋで動作可能はインターリーブ／デインターリー
ブを構成した場合、１ｋでの伝送ではキャリア方向が短
くなるため、ＲＡＭの使用率が１／８となる。
【００２８】しかし、インターリーブ深さは、一般的に
長いほど、より悪いフェージングに対しての特性を上げ
ることが可能である。そのため、キャリア数が異なる場
合には、例えばこの実施形態の例では１ｋの時のインタ
ーリーブの深さを８倍とすることで、ＲＡＭ４の行アド
レスを一部列アドレスに変更するだけで実現が可能であ
る。図５にインターリーブの深さを深くし、キャリア方
向を短くした場合の概念図を示す。
長いほど、より悪いフェージングに対しての特性を上げ
ることが可能である。そのため、キャリア数が異なる場
合には、例えばこの実施形態の例では１ｋの時のインタ
ーリーブの深さを８倍とすることで、ＲＡＭ４の行アド
レスを一部列アドレスに変更するだけで実現が可能であ
る。図５にインターリーブの深さを深くし、キャリア方
向を短くした場合の概念図を示す。
【００２９】したがって、上記構成によるマルチキャリ
ア伝送インターリーブ装置は、任意の深さのインターリ
ーブブロックを容易に構成することができ、しかもＲＡ
Ｍ１４の書き込み・読み出し制御で実現しているため、
従来に比して回路規模を縮小することができる。
ア伝送インターリーブ装置は、任意の深さのインターリ
ーブブロックを容易に構成することができ、しかもＲＡ
Ｍ１４の書き込み・読み出し制御で実現しているため、
従来に比して回路規模を縮小することができる。
【００３０】図６は本発明に係るインターリーブ装置の
応用例をしめすもので、４１は入力データをビット単位
で分解するデマルチプレクサ（ＤＥ−ＭＰＸ）であり、
このデマルチプレクサ４１で分解された各ビット出力は
それぞれブロックインターリーブ処理部（ブロック長Ｂ
ｚ）４２でブロック単位でインターリーブ処理された
後、マルチプレクサ（ＭＰＸ）４３で合成される。さら
に、第１の実施形態に示したサブブロック単位のコンボ
リューショナル・インターリーブ回路４４に入力され、
キャリア数Ｂｚ毎にサブブロックが繰り返されるインタ
ーリーブが施されて出力される。
応用例をしめすもので、４１は入力データをビット単位
で分解するデマルチプレクサ（ＤＥ−ＭＰＸ）であり、
このデマルチプレクサ４１で分解された各ビット出力は
それぞれブロックインターリーブ処理部（ブロック長Ｂ
ｚ）４２でブロック単位でインターリーブ処理された
後、マルチプレクサ（ＭＰＸ）４３で合成される。さら
に、第１の実施形態に示したサブブロック単位のコンボ
リューショナル・インターリーブ回路４４に入力され、
キャリア数Ｂｚ毎にサブブロックが繰り返されるインタ
ーリーブが施されて出力される。
【００３１】すなわち、上記のように第１の実施形態に
よるコンボリューショナル・インターリーブをビットイ
ンターリーブと組み合わせると、ビットインターリーブ
ブロックサイズをブロックインターリーブの値の整数倍
（もちろん等しくてもかまわない）とすることで、ビッ
トインターリーブがシンボル内で収まることになり、整
合性を高めることが可能である。
よるコンボリューショナル・インターリーブをビットイ
ンターリーブと組み合わせると、ビットインターリーブ
ブロックサイズをブロックインターリーブの値の整数倍
（もちろん等しくてもかまわない）とすることで、ビッ
トインターリーブがシンボル内で収まることになり、整
合性を高めることが可能である。
【００３２】尚、上記実施形態の説明ではインターリー
ブの場合について述べたが、このことは当然のことであ
るが、デインターリーブにも適用可能である。図７及び
図８にそれぞれ図２及び図５に示したインターリーブの
概念構成に対応するデインターリーブの概念構成を示
す。
ブの場合について述べたが、このことは当然のことであ
るが、デインターリーブにも適用可能である。図７及び
図８にそれぞれ図２及び図５に示したインターリーブの
概念構成に対応するデインターリーブの概念構成を示
す。
【００３３】以上述べた実施形態の構成によれば、コン
ボリューショナルタイプのインターリーブにより、同期
検出を不要とし、小さなブロックの組み合わせによるフ
レーム構造としているので、任意の深さのインターリー
ブブロックの構成が容易になる。また、周波数ー時間の
インターリーブを共有化することで、回路規模を削減す
ることができる。
ボリューショナルタイプのインターリーブにより、同期
検出を不要とし、小さなブロックの組み合わせによるフ
レーム構造としているので、任意の深さのインターリー
ブブロックの構成が容易になる。また、周波数ー時間の
インターリーブを共有化することで、回路規模を削減す
ることができる。
【００３４】
【発明の効果】以上のように本発明によれば、任意の深
さのインターリーブブロックの構成が容易で、しかも回
路規模を縮小することのできるマルチキャリア伝送イン
ターリーブ装置及び方法を提供することができる。
さのインターリーブブロックの構成が容易で、しかも回
路規模を縮小することのできるマルチキャリア伝送イン
ターリーブ装置及び方法を提供することができる。
【図１】 本発明に係るマルチキャリア伝送インターリ
ーブ装置の一実施形態の構成を示すブロック図である。
ーブ装置の一実施形態の構成を示すブロック図である。
【図２】 同実施形態の動作を説明するための概念的な
構成を示す図である。
構成を示す図である。
【図３】 同実施形態と比較するための従来のコンボリ
ューショナルインターリーブの回路構成を示すブロック
図である。
ューショナルインターリーブの回路構成を示すブロック
図である。
【図４】 同実施形態の変形例を示すブロック図であ
る。
る。
【図５】 同実施形態の変形例を示すブロック図であ
る。
る。
【図６】 同実施形態の応用例を示すブロック図であ
る。
る。
【図７】 図２の構成に対応するデインターリーブ装置
の概念的な構成を示すブロック図である。
の概念的な構成を示すブロック図である。
【図８】 図５の構成に対応するデインターリーブ装置
の概念的な構成を示すブロック図である。
の概念的な構成を示すブロック図である。
【図９】 伝送路の特性を示す動作図である。
【図１０】 伝送路の特性を示す動作図である。
１１…書き込みアドレス発生部 １２…読み出しアドレス発生部 １３…セレクタ １４…ＲＡＭ ２１〜３１…ＦＩＦＯシフトレジスタ ３２，３３…スイッチ ４１…デマルチプレクサ ４２…ブロックインターリーブ処理部 ４３…マルチプレクサ ４４…コンボリューショナル・インターリーブ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 啓介 東京都港区赤坂５丁目２番８号 株式会社 次世代デジタルテレビジョン放送システム 研究所内 (72)発明者 坪井 秀典 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝マルチメディア技術研究所内
Claims (9)
- 【請求項１】複数のキャリアを用いてデータを伝送する
マルチキャリア伝送インターリーブ装置において、 前記データに同期したクロックに基づいて行方向及び列
方向の書き込みアドレスを発生する書き込みアドレス発
生手段と、 前記クロックに基づいて行方向及び列方向の読み出しア
ドレスを発生する読み出しアドレス発生手段と、 前記書き込みアドレス及び読み出しアドレスの出力タイ
ミングを選択するタイミング制御手段とこのタイミング
制御手段によりタイミング制御された書き込みアドレ
ス、読み出しアドレスに基づいてデータを書き込み読み
出し出力するメモリ回路とを具備し、 前記メモリ回路のメモリ空間の中で、ある特定の値でサ
ブブロックを構成し、行方向をその整数倍として畳み込
みインターリーブを行い、 前記行方向のアドレスに周波数方向のインターリーブを
用い、前記列方向のアドレスに時間方向のインターリー
ブを用いるようにしたことを特徴としたマルチキャリア
伝送インターリーブ装置。 - 【請求項２】前記書き込みアドレス発生手段及び読み出
しアドレス発生手段は、前記行方向の読み出し／書き込
みアドレス発生に関数を用いることを特徴とした請求項
１記載のマルチキャリア伝送インターリーブ装置。 - 【請求項３】前記書き込みアドレス発生手段及び読み出
しアドレス発生手段は、整数値を加算していき、有効デ
ータキャリア数で剰余を求めることで行方向の読み出し
／書き込みアドレスを発生することを特徴とする請求項
１記載のマルチキャリア伝送インターリーブ装置。 - 【請求項４】前記書き込みアドレス発生手段及び読み出
しアドレス発生手段は、前記行方向の読み出し／書き込
みアドレスにＭ系列を用いることを特徴とする請求項１
記載のマルチキャリア伝送インターリーブ装置。 - 【請求項５】前記タイミング制御手段は、列方向のアド
レスについて、読み出しアドレスと書き込みアドレスを
交互に入れ替えて周波数方向のみのインターリーブを行
うようにしたことを特徴とする請求項１記載のマルチキ
ャリア伝送インターリーブ装置。 - 【請求項６】前記書き込みアドレス発生手段及び読み出
しアドレス発生手段は、前記行方向のインターリーブに
ブロックインターリーブを用いることを特徴とする請求
項１記載のマルチキャリア伝送インターリーブ装置。 - 【請求項７】前段でビットインターリーブが行われると
き、前記サブブロックの大きさを前段のビットインター
リーブのブロック長の整数倍とすることを特徴とする請
求項１記載のマルチキャリア伝送インターリーブ装置。 - 【請求項８】キャリア数が選択可能なマルチキャリア伝
送方式によるデータ信号を入力したとき、 キャリア数が少なくなるに従って列方向のインターリー
ブの深さを深くすることを特徴とする請求項１記載のマ
ルチキャリア伝送インターリーブ装置。 - 【請求項９】複数のキャリアを用いてデータを伝送する
マルチキャリア伝送インターリーブ方法において、 前記データに同期したクロックに基づいて行方向及び列
方向の書き込みアドレス及び読み出しアドレスを各々発
生し、 前記書き込みアドレス及び読み出しアドレスの出力をイ
ンターリーブに合わせて選択し、 ここで選択された書き込みアドレス、読み出しアドレス
に基づいてメモリ回路にデータを書き込み読み出し出力
させるものとし、 前記メモリ回路のメモリ空間の中で、ある特定の値でサ
ブブロックを構成し、行方向をその整数倍として畳み込
みインターリーブを行い、 前記行方向のアドレスに周波数方向のインターリーブを
用い、前記列方向のアドレスに時間方向のインターリー
ブを用いるようにしたことを特徴としたマルチキャリア
伝送インターリーブ方法。
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|---|---|---|---|
| JP14259097A JP3239084B2 (ja) | 1997-05-30 | 1997-05-30 | マルチキャリア伝送インターリーブ装置及び方法 |
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| CN98102305A CN1112781C (zh) | 1997-05-30 | 1998-05-29 | 多载波传输交错装置及其方法 |
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