KR100771405B1 - 채널 인터리브를 위한 디멀티플렉서 - Google Patents

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Abstract

다중 캐리어 및/또는 송신기 다이버시티를 사용하는 통신 시스템에서 채널 인터리브를 위한 디멀티플렉서 (402) 는, 연속해 있는 데이터 비트를 연속적인 전송기 안테나에 분배시키는 분배 모듈 (700) 및 분배 모듈에 결합되어 있는 스위칭 모듈을 포함한다. 분배 모듈 (700) 은 하나의 데이터 비트를 각 안테나에 라우팅시켜서, 어떤 데이터 비트도 이전 데이터 비트와 동일한 안테나에 라우팅되지 않도록 한다. 스위칭 모듈은 분배 모듈 (700) 을 제어하여, 소정의 수의 데이터 비트가 라우팅될 때마다 한 번 라우팅 과정에 있는 안테나를 스킵하도록 한다. 대안으로, 스위칭 모듈은 분배 모듈 (700) 을 제어하여, 소정의 수의 데이터 비트가 라우팅될 때마다 한 번 라우팅 과정에 있는 안테나를 반복하도록 한다. 전송기 안테나는, 대안으로, 상이한 캐리어 주파수 대역일 수 있다.
채널 인터리브, 디멀티플렉서, 분배 모듈, 스위칭 모듈, 다이버시티

Description

채널 인터리브를 위한 디멀티플렉서 {DEMULTIPLEXER FOR CHANNEL INTERLEAVING}
본 발명은 통신 시스템에 관한 것으로, 특히 다중 캐리어 및/또는 송신기 다이버시티를 구비한 통신 시스템에서 채널 인터리브를 위한 디멀티플렉싱에 관한 것이다.
통신 시스템은 종종 채널 인코딩을 사용하며, 그와 관련하여 채널 인터리버를 사용한다. 채널 인터리버는 페이딩 채널 상의 통신에 대해 특히 중요하다. 인터리버는 데이터 요소 또는 비트를 저장하기 위한 비트 위치의 행과 열의 매트릭스로 구성된다. 비트들은 행별로 인터리버에 기록되고, 열별로 인터리버로부터 판독된다. 인터리버는 인코딩 과정 동안에 발생된 비트들의 순서를 혼합시킨다. 특히 유용한 형태의 인터리버는 역비트 인터리버이며, 이는 열을 인터리빙 과정의 부분으로서 재배열함으로써, 이웃하여 기록된 비트들 사이의 시간분리를 최대화한다.
채널 인터리버의 주 목적은 페이딩 채널상에서 얻을 수 있는 다이버시티 이득을 최대화하는 것이다. 단일채널 통신 시스템에서, 즉 단일 캐리어 (즉, 단일 주파수 대역) 와 단일 안테나를 구비한 통신 시스템에서, 다이버시티는 인터리 빙을 통하여 인접하는 송신된 비트들을 시간-분리함으로써 얻을 수 있고, 이로 인하여 송신된 비트들 사이의 상관 관계 (correlation) 가 감소될 수 있다. 콘벌루셔널 코더, 또는 대안으로, 컴포넌트 코드로서 콘벌루션 코드를 사용하는 다중 컴포넌트 코더 (즉, 터보 코더) 가 채널 인코딩을 위하여 사용되었을 때, 서로 가까이 있는 비트들은 다중오류 이벤트에 기여하기 쉽다. 그러므로, 역비트 인터리빙 후에 임의의 두 비트 사이의 거리는 대략 인터리빙 전의 거리에 역비례하므로 역비트 인터리버는 특히 효과적이다.
예를 들어, 6 열과 64 행의 행렬로 구성된 384 비트 인터리버를 고려해 보자. 데이터 요소들 또는 비트들은 인터리버 행렬에 열별로 쓰여진다. 송신하기 전에 비트들은 행지수의 역비트 순서로 행별로 읽혀진다. 전형적인 인터리버 행렬은 다음과 같이 적절한 부분으로 나타난다.
Figure 112001013741911-pct00001
송신에서, 0 번째 행이 먼저 송신되고, 그 다음 32 번째 행, 그 다음에 16 번째 행 등이 잇따라 송신된다. 1 번째 행, 즉 요소들 (1, 65, 129, 193, 267, 및 321) 을 가지는 행이 32 번째 행으로서 송신된다. 따라서, 0 비트와 1 비트 는 191 개의 다른 비트에 의하여 분리된다. 0 비트에서 6 비트까지는 다음 위치 (비트 0 에 대해서 0, 비트 1 에 대해서 192, 비트 2 에 대해서 96, 비트 3 에 대해서 288, 비트 4 에 대해서 48, 비트 5 에 대해서 240, 및 비트 6 에 대해서 144 ) 로 송신된다. 당업자는 인터리빙 후에 임의의 두 인접한 비트들이 적어도 96 개의 다른 비트들에 의하여 분리되고, 하나의 비트에 의하여 분리된 임의의 두 비트들은 그들 자신이 적어도 48 개의 다른 비트들에 의하여 분리된다는 것을 쉽게 알 수 있다. 결과적으로, 역비트 인터리버는 예를 들면, 통신이 페이딩 채널상에서 일어나는 무선통신 시스템에서 널리 이용된다.
그러나, 종래의 역비트 인터리빙 기술은, 그러한 시스템내에서 안테나 다이버시티 또는 다중 캐리어 (즉, 주파수 대역) 가 사용될 때, 다이버시티 이득을 얻는데 덜 효과적이다. 예를 들면, 안테나 다이버시티가 사용될 때, 송신된 비트들은 두 안테나로부터 분리하여 송신된 두개의 비트 스트림으로 나누어진다. 제 1 안테나 (안테나 1) 로 짝수 비트를 보내고, 제 2 안테나 (안테나 2) 로 홀수 비트를 보내는 것은 분리를 위한 당연한 선택이다. 그러나, 상기 예에서 알 수 있듯이, 처음 7 개의 비트는 모두 짝수 비트이고, 따라서 안테나 1에 의하여 송신되며, 이 구조가 수신기의 성능을 떨어뜨리게 한다. 즉, 수신단의 디코딩 과정에서, 이들 비트들은 비트들이 상이한 안테나에 의하여 송신되었을 때보다 다중오류 이벤트에 더 영향을 미칠 수 있다. 따라서, 안테나 다이버시티의 장점은 충분히 이용되지 못하였다.
유사한 분석이 다중 캐리어를 사용하는 무선통신 시스템에 대하여 수행될 수 있다. 그러한 시스템에서, 비트들은 두 개의 상이한 안테나에 라우팅되지 않고 두 개 또는 그 이상의 상이한 주파수 변조기에 라우팅될 수 있다. 따라서, 채널 인터리버의 능력을 증가시키는 장치가 송신기 다이버시티 및/또는 다중 캐리어를 사용하는 통신 시스템에서 다이버시티 이득을 제공하게 할 필요가 있다.
본 발명은 송신기 다이버시티 및/또는 다중 캐리어를 사용하는 통신 시스템에서 다이버시티 이득을 제공하도록 채널 인터리버의 능력을 증가시키는 장치에 관한 것이다. 따라서, 본 발명의 일 태양에 의하면, 채널 인터리브를 위한 디멀티플렉서는, 유리하게는, 복수의 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성되고, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되는 분배 모듈, 및 분배 모듈에 결합되어 있고 소정의 수의 데이터 요소가 분배된 후에 분배 모듈이 하나의 위치를 한번 바이패스 (bypass) 하게 제어하도록 구성되어 있는 스위칭 모듈을 포함한다.
본 발명의 다른 태양에 의하면, 디멀티플렉서는, 유리하게는, 복수의 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성되어 있으며, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되며, 디멀티플렉서는 소정의 수의 데이터 요소가 분배된 후에 하나의 위치를 한번 바이패스하도록 더 구성되어 있다.
본 발명의 또 다른 태양에 의하면, 디지털 무선통신 시스템의 송신부는, 유리하게는, 채널 인코더, 채널 인코더에 결합된 채널 인터리버, 및 채널 인터리버에 결합된 디멀티플렉서를 포함하고, 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성되어 있으며, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되며, 디멀티플렉서는 소정의 수의 데이터 비트들이 분배된 후에 하나의 위치를 한번 바이패스하도록 더 구성되어 있다.
본 발명의 또 다른 태양에 의하면, 데이터 요소들을 디멀티플렉싱하는 방법은, 유리하게는, 데이터 요소들을 연속해 있는 복수의 위치에 연속하여 라우팅시키는 단계를 포함하는데, 각 데이터 요소는 이전 데이터 요소가 라우팅되었던 위치와는 상이한 하나의 위치에 라우팅되도록 하며, 소정의 수의 데이터 요소가 라우팅될 때마다 하나의 위치를 한번씩 바이패스하게 된다.
본 발명의 또 다른 태양에 의하면, 디멀티플렉서는, 유리하게는, 데이터 요소들을 연속해 있는 복수의 위치에 연속하여 라우팅시키는 수단을 포함하는데, 각 데이터 요소는 이전 데이터 요소가 라우팅되었던 위치와는 상이한 하나의 위치에 라우팅되도록 하며, 소정의 수의 데이터 요소가 라우팅될 때마다 하나의 위치를 한번씩 바이패스하게 된다.
본 발명의 또 다른 태양에 의하면, 채널 인터리브를 위한 디멀티플렉서는, 유리하게는, 복수의 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성된 분배 모듈을 포함하며, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되며, 소정의 수의 데이터 요소가 분배된 후에 분배 모듈이 하나의 위치를 한번씩 반복하게 제어하도록 구성되어 분배 모듈에 결합되어 있는 스위칭 모듈을 포함한다.
본 발명의 또 다른 태양에 의하면, 디멀티플렉서는, 유리하게는, 복수의 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성되어 있으며, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되며, 디멀티플렉서는 소정의 수의 데이터 요소가 분배된 후에 분배 모듈이 하나의 위치를 한번씩 반복하도록 더 구성되어 있다.
본 발명의 또 다른 태양에 의하면, 디지털 무선통신 시스템의 송신부는, 유리하게는, 채널 인코더, 채널 인코더에 결합된 채널 인터리버, 및 채널 인터리버에 결합된 디멀티플렉서를 포함하고, 데이터 요소들을 복수의 위치에 연속하여 분배시키도록 구성되어 있으며, 각 데이터 요소는 이전 데이터 요소가 분배되었던 위치와는 상이한 하나의 위치에 분배하게 되며, 디멀티플렉서는 소정의 수의 데이터 요소들이 분배된 후에 하나의 위치를 한번씩 반복하도록 더 구성되어 있다.
본 발명의 또 다른 태양에 의하면, 데이터 요소들을 디멀티플렉싱하는 방법은, 유리하게는, 데이터 요소들을 연속해 있는 복수의 위치에 연속하여 라우팅시키는 단계를 포함하는데, 각 데이터 요소는 이전 데이터 요소가 라우팅되었던 위치와는 상이한 하나의 위치에 라우팅되도록 하며, 소정의 수의 데이터 요소가 라우팅될 때마다 하나의 위치를 한번씩 반복하게 된다.
본 발명의 또 다른 태양에 의하면, 디멀티플렉서는, 유리하게는, 각 데이터 요소가 이전 데이터 요소가 라우팅되었던 위치와는 상이한 하나의 위치에 라우팅되도록 데이터 요소들을 연속해 있는 복수의 위치에 연속하여 라우팅시키는 수단, 및 소정의 수의 데이터 요소가 라우팅될 때마다 하나의 위치를 한번씩 반복하게 하는 수단을 포함한다.
도 1 은 통신 시스템의 송신부의 블럭도이다.
도 2 는 단일 안테나, 단일 캐리어 통신 시스템에서, 채널 인터리버와 관련하여 사용하기 위한 종래의 디멀티플렉서의 블럭도이다.
도 3 은 송신기 안테나 다이버시티를 사용하는 통신 시스템에서 사용하기 위한 종래의 디멀티플렉서의 블럭도이다.
도 4 는 다중 캐리어를 사용하는 통신 시스템에서 사용하기 위한 종래의 디멀티플렉서의 블럭도이다.
도 5 는 송신기 안테나 다이버시티를 사용하는 통신 시스템에서 사용하기 위한 디멀티플렉서의 블럭도이다.
도 6 은 다중 캐리어를 사용하는 통신 시스템에서 사용하기 위한 디멀티플렉서의 블럭도이다.
도 7a 는 송신기 안테나 다이버시티를 사용하는 통신 시스템에서 사용하기 위한 디멀티플렉서의 개요도이다. 도 7b 는 도 7a 의 디멀티플렉서와 관련된 타이밍도이다.
도 8a 는 다중 캐리어를 사용하는 통신 시스템에서 사용하기 위한 디멀티플렉서의 개요도이다. 도 8b 는 도 8a 의 디멀티플렉서와 관련된 타이밍도이다.
도 9 는 복소 I 및 Q 신호를 발생시키기 위한 슈도-랜덤 노이즈 스프레더 (pseudo-random noise spreader) 의 블럭도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 송신부 12 : 채널 인코더
14 : 채널 인터리버 16 : 스프레딩 모듈
18 : 디멀티플렉서 20, 22, 800 : 복소 I 및 Q 스프레더
24, 26 : 업컨버터 28, 30 : 송신 안테나
200, 202, 204, 206, 300, 302, 304, 400, 402, 500, 502, 600, 700
: 디멀티플렉서
208, 210, 212, 214, 404, 406, 408, 410 : 심볼 반복기
602 : 스위칭 모듈 606 : 플립플롭
608, 612, 614, 616, 620, 622, 634, 636, 640, 642, 646, 648, 710, 712,
714, 716, 718, 722, 724, 728, 730, 746, 746, 748, 750, 752, 754, 758,
760, 764, 766 : AND 게이트
610, 618, 624, 638, 644, 650, 720, 726, 732, 756, 762, 768 : 인버터
626, 628, 630, 632, 652, 654, 656, 658, 734, 736, 738, 740, 742, 744,
770, 772, 774, 776, 778, 780 : 버퍼
702 : 스위칭 모듈 706 : 모듈로-3 카운터
708 : 디코더 로직
802 : 복소 승산기 804, 806 : 베이스 밴드 필터
808, 810, 814, 816, 818, 820 : 승산기
812, 822, 824 : 가산기
일 실시예에 따르면, 도 1에 도시된 바와 같이, 통신 시스템 (도시 안됨) 의 송신부 (10) 는 채널 인코더 (12), 채널 인터리버 (14), 스프레딩 모듈 (16), 디멀티플렉서 (18), 제 1 과 제 2 의 복소 I 및 Q 스프레더 (20, 22), 제 1 과 제 2 의 업컨버 (24,26), 및 제 1 과 제 2 의 송신 안테나 (28, 30) 를 포함한다. 데이터 비트들은 채널 인코더 (12)에 연속적인 프레임으로 입력되며, 채널 인코더는 콘벌루션 코딩 또는 터보 코딩 등 종래의 코딩기술에 따라 데이터 비트를 인코드한다.
채널 인코더 (12) 는 채널 인터리버 (14) 에 결합되고, 채널 인터리버 (14) 에 데이터 심볼을 제공한다. 채널 인터리버 (14) 는 행과 열의 행렬로 구성된 블럭 인터리버 (14) 일 수 있다. 데이터 심볼은 채널 인터리버 (14) 에 행별로 쓰여지며, 채널 인터리버 (14) 로부터 열별로 읽혀진다. 채널 인터리버 (14) 는, 유리하게는, 역비트 구조를 사용하도록 구성되어 있어서, 각각의 행 어드레스가 채널 인터리버 (14) 내에서 재배열되거나 뒤섞이게 된다. 역비트 기술은 채널 인터리버 (14) 가 이웃한 입력 심볼을 인터리브하여 최대한으로 시간-분리된 출력 심볼을 발생시킬 수 있도록 해 준다.
채널 인터리버 (14) 는 스프레딩 모듈 (16) 에 결합되어, 스프레딩 모듈 (16) 에 인터리브된 데이터 심볼을 제공한다. 스프레딩 모듈 (16) 은 또한 스프레딩 코드를 수신하도록 구성된다. 스프레딩 모듈 (16) 은, 유리하게는, 직교 스프레딩 코드를 수신하는 직교 스프레딩 모듈 (16) 일 수 있다. 이 경우에 통신 시스템은, 유리하게는, 후술하는 바와 같이 코드분할 다중접속 공중 인터페이스 (over-the-air interface) 에 따라서 구성된 디지털 무선통신 시스템일 수 있다. 스프레딩 모듈 (16) 은 수신된 스프레딩 코드를 갖고 있는 데이터 심볼을 분배시키며 데이터 칩의 그룹을 발생시키는데, 데이터 칩의 각 그룹은 데이터 심볼을 나타낸다. 유리하게는, M = 2m 일 때 M 번째 직교 스프레딩이 수행될 수 있는데, 예를 들어 M 이 16, 32, 64, 또는 128 과 같을 수 있다.
스프레딩 모듈 (16) 은 디멀티플렉서 (18) 에 결합되어, 디멀티플렉서 (18) 에 데이터 칩을 제공한다. 디멀티플렉서 (18) 은 칩을 디멀티플렉싱하고, 칩의 스트림을 각각 제 1 과 제 2 의 복소 I 및 Q 스프레더 (20, 22) 에 분배시키거나 라우팅하기 위하여 제 1 과 제 2 의 칩 스트림으로 분할하거나 분석한다. 데이터 심볼을 나타내는 각 데이터 칩의 그룹은, 유리하게는, 후술한 바와 같이 교호 (交互) 하는 복소 I 및 Q 스프레더 (20, 22) 에 라우팅된다. 게다가, 아래에 더 자세히 설명된 바와 같이, 디멀티플렉서 (18) 내의 스위칭 로직 (도시 안됨) 은, 주어진 프레임의 소정의 수의 데이터 심볼이 분배될 때마다 한 번 복소 I 및 Q 스프레더 (20, 22) 중 하나를 스킵 (skip) 하거나 바이패스시키는 역할을 한다. 대안으로, 또한 아래에 더 자세히 설명된 바와 같이, 스위칭 로직은, 주어진 프레임의 소정의 수의 데이터 심볼이 분배될 때마다 한 번 복소 I 및 Q 스프레더 (20, 22) 중 하나를 반복하는 역할을 할 수 있다. 도 1에 묘사된 실시예에서, 한 프레임의 심볼들 중 2 분의 1 이 디멀티플렉서 (18) 에 의하여 라우팅된 후에, 스위칭 로직은 디멀티플렉서 (18) 가 복소 I 및 Q 스프레더 (20, 22) 중 하나를 바이패스하도록 제어한다. 결국, 심볼분배가 효과적으로 역으로 되는데 (reversed), 즉, 프레임 중앙지점에서, 하나의 복소 I 및 Q 스프레더 (20) 는 두 그룹의 데이터 칩 (각 그룹은 데이터 심볼을 나타냄) 을 연속적으로 수신하고, 다른 복소 I 및 Q 스프레더 (22) 는 데이터 심볼을 나타내는 한 그룹의 데이터 칩을 위하여 바이패스되거나 반복된다. 프레임 중앙지점의 다음에는 상술한 대안의 방식으로 분배가 계속된다.
대안의 실시예에서, 디멀티플렉서 (18) 은 3 개의 데이터 경로를 따라 데이터 칩의 그룹을 라우팅하도록 구성되어 있고, 스위칭 로직은 프레임의 심볼의 3 분의 1 이 라우팅될 때마다 한 번 하나의 데이터 경로를 바이패스 (또는, 대안으로, 반복) 하도록 구성되어 있다. 다른 대안의 실시예에서, 디멀티플렉서 (18) 은 3 개의 데이터 경로를 따라 데이터 칩의 그룹을 라우팅하도록 구성되어 있고, 스위칭 로직은 프레임의 심볼의 4 분의 1 이 라우팅될 때마다 한 번 하나의 데이터 경로를 바이패스 (또는, 대안으로, 반복) 하도록 구성되어 있다. 따라서, 심볼의 마지막 4 분의 1 은 심볼의 첫번째 4 분의 1 이 라우팅되는 것과 같은 식으로 라우팅된다. 당업자는, 디멀티플렉서 (18) 로부터의 데이터 경로의 수 또는 "스킵" 또는 "반복 (repeats)" 의 수가 물리적 시간적 설계제한 외에는 제한을 받지 않는다는 것을 쉽게 이해할 수 있을 것이다. 더욱이, 당업자는 특별한 데이터 경로 (즉, 특별한 안테나 또는 캐리어 주파수 대역) 로의 제어된 바이패스나 라우팅의 반복이, 소정의 수의 데이터 요소가 디멀티플렉서 (18) 에 의해 처리된 후에 일어나며, "데이터 요소" 라는 용어는 데이터 심볼 (즉, 물리적으로 하나의 비트, 그 러나 복수의 데이터 비트를 나타냄.) 또는 한 그룹의 데이터 칩 (즉, 물리적으로 복수의 비트, 그러나 하나의 데이터 심볼을 나타냄.) 을 의미한다는 것을 이해할 것이다.
당업자는, 대안으로, 디멀티플렉서 (18) 는 직접 채널 인터리버 (14) 에 결합될 수 있다는 것을 이해할 것이다. 그 다음에, 제 1 및 제 2 의 분배 모듈은 디멀티플렉서 (18) 의 출력 데이터 경로에 결합될 것이다.
도 1 에 도시된 실시예에서, 제 1 의 복소 I 및 Q 스프레더 (20) 는 슈도-랜덤 노이즈 스프레딩 코드 (pseudo-random noise spreading code) 를 수신하도록 구성된다. 슈도-랜덤 노이즈 스프레딩 코드를 가지고, 제 1 의 복소 I 및 Q 스프레더 (20) 는 수신된 데이터 칩으로부터 복소 I 및 Q 신호를 발생시킨다. 같은 식으로, 제 2 의 복소 I 및 Q 스프레더 (22) 는 슈도-랜덤 노이즈 스프레딩 코드를 수신하도록 구성된다. 슈도-랜덤 스프레딩 코드를 가지고, 제 2 의 복소 I 및 Q 스프레더 (22) 는 수신된 데이터 칩으로부터 복소 I 및 Q 신호를 발생시킨다.
제 1 과 제 2 의 복소 I 및 Q 스프레더 (20, 22) 는 각각 제 1 과 제 2 의 업컨버터 (24, 26) 에 결합된다. 제 1 과 제 2 의 복소 I 및 Q 스프레더 (20, 22) 는 각각의 제 1 과 제 2 의 업컨버터 (24, 26) 에 복소 I 및 Q 신호를 제공한다. 제 1 및 제 2 의 업컨버터 (24, 26) 는 각각 제 1 및 제 2 의 안테나 (28, 30) 에 결합된다. 업컨버터 (24, 26) 는 신호를 적당한 캐리어 주파수 (예를 들어, 셀룰러 시스템을 위해 800 MHz, PCS 시스템을 위해 1900 MHz 등) 로 업컨버팅시키고 공기 중에서 RF 송신을 위해 신호를 아날로그 형태로 바꾸어 준다.
두 개의 안테나 (28, 30) 는, 유리하게는, 안테나 다이버시티를 제공하는데 사용될 수 있다. 대안으로, 안테나 (28, 30) 는 각각의 신호를 상이한 캐리어 주파수 대역으로 업컨버팅시키도록 구성된 업컨버터에 결합될 수 있다. 일 실시예에서, 3 개의 캐리어 주파수를 제공하기 위하여 3 개의 안테나가 사용된다. 다른 실시예에서는 복수의 안테나를 사용하여 다이버시티와 다중 캐리어의 장점을 모두 제공하고 있다.
통신산업협회 (Telecommunications Industry Association) 는 공중 인터페이스 표준인 TIA/EIA Interim Standard 95 (IS-95) 및 IS-95B 등의 파생 표준들 (이하, IS-95 라 통칭함) 을 공표하였는데, 이것은 코드분할 다중접속 (CDMA) 디지털 무선통신 시스템을 정의하고 있다. IS-95 표준에 따라서, 실질적으로 무선 주파수 (RF) 신호를 처리하는 시스템 및 방법은 미국특허번호 5,103,459 에 기술되어 있는데, 이것은 본 발명의 양수인에게 양도되었으며 여기서 그 전부가 참고로 인용되어 있다. 도 1 의 실시예에서, 통신시스템은, 유리하게는, IS-95 에 근거한 표준에 따라서 구성된 셀룰러 또는 PCS 전화 시스템 등의 디지털 무선통신 시스템이다.
도 2 에서, 종래의 디멀티플렉서 (100) 는 단일의 송신 안테나와 단일의 캐리어를 사용하는 통신시스템 (도시 안됨) 에서 사용하기 위해 구성되어 있다. 디멀티플렉서 (18) 는 하나의 X 입력을 수신하고 두개의 Y 출력, 특히 YI 출력과 YQ 출력을 발생시킨다.
도 3 에서, 두 개의 안테나, 스프레드 스펙트럼, 디지털 무선통신 시스템에 서 사용하기 위하여 구성된 종래의 디멀티플렉서 (200) 는 제 1 디멀티플렉서 (202), 제 2 와 제 3 디멀티플렉서 (204, 206), 및 4 개의 심볼 반복기 (symbol repeaters) (208, 210, 212, 214) 를 포함한다. 제 1 디멀티플렉서 (202) 는 X 입력에서 데이터 심볼을 수신한다. 제 1 디멀티플렉서 (202) 는 데이터 심볼을 디멀티플렉싱하며, YI 출력을 통하여 제 2 디멀티플렉서 (204) 에 짝수번호의 심볼을 제공하고, YQ 출력을 통하여 제 3 디멀티플렉서 (206) 에 홀수번호의 심볼을 제공한다. 제 2 및 제 3 디멀티플렉서 (204, 206) 는 심볼들을 수신하고 디멀티플렉싱한다. 제 2 디멀티플렉서 (204) 는 제 1 심볼 스트림을 심볼 반복기 (208) 에 제공하고, 제 2 심볼 스트림을 심볼 반복기 (210) 에 제공한다. 제 3 디멀티플렉서 (206) 는 제 1 심볼 스트림을 심볼 반복기 (212) 에 제공하고, 제 2 심볼 스트림을 심볼 반복기 (214) 에 제공한다. 제 1 및 제 3 심볼 반복기 (208, 212) 는 각각 수신된 각 입력심볼에 대한 2 개의 동일한 출력심볼을 발생시킨다. 제 2 및 제 4 심볼 반복기 (210, 214) 는 각각 수신된 각 심볼들에 대한 출력심볼와 그 보수를 발생시킨다. 심볼 반복기 (208) 는 YI1 출력을, 심볼 반복기 (210) 는 YI2 출력을, 심볼 반복기 (212) 는 YQ1 출력을, 그리고 심볼 반복기 (214) 는 YQ2 출력을 발생시킨다. 따라서, X 입력에서 순차적으로 수신된 4 개의 심볼에 대하여, 제 1 심볼은 안테나 번호 (1)에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고, 제 2 심볼은 안테나 번호 (2)에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고, 제 3 심볼은 안테나 번호 (1)에 의한 송신을 위하여 심볼 (Q) 로서 라우팅 되고, 제 4 심볼은 안테나 번호 (2)에 의한 송신을 위하여 심볼 (Q) 로서 라우팅된다. 상술한 바와 같이, 역비트 채널 인터리버와 함께 사용되었을 때는, 2-안테나 시스템에서 디멀티플렉서 (200) 는 직교 송신 다이버시티를 최대화할 수 없게 된다.
도 4 에서, 3 개의 캐리어, 스프레드 스펙트럼, 디지털 무선통신 시스템에서 사용하기 위하여 구성된 종래의 디멀티플렉서 (300) 는 제 1 디멀티플렉서 (302), 제 2 디멀티플렉서 (304) 를 포함한다. 제 1 디멀티플렉서 (302) 는 X 입력에서 데이터 심볼을 수신한다.
제 1 디멀티플렉서 (302) 는 수신된 심볼을 디멀티플렉싱하며, YI 출력을 통하여 제 2 디멀티플렉서 (304) 에 짝수번호의 심볼을 제공하고, YQ 출력을 통하여 제 2 디멀티플렉서 (304) 에 홀수번호의 심볼을 제공한다. 제 2 디멀티플렉서 (302) 는 2 개의 입력 심볼 스트림을 수신하여 디멀티플렉싱하고, 그로부터 6 개의 출력 심볼 스트림을 출력 (YI1, YQ1, YI2, YQ2, YI3, YQ3) 에 발생시킨다. 따라서, X 입력에서 순차적으로 수신된 6 개의 심볼에 대하여, 제 1 심볼은 캐리어 주파수 번호 (1)에서 송신을 위하여 심볼 (I) 로서 라우팅되고, 제 2 심볼은 캐리어 주파수 번호 (1)에서 송신을 위하여 심볼 (Q) 로서 라우팅되고, 제 3 심볼은 캐리어 주파수 번호 (2)에서 송신을 위하여 심볼 (I) 로서 라우팅되고, 제 4 심볼은 안테나 번호 (2)에 의한 송신을 위하여 심볼 (Q) 로서 라우팅되고, 제 5 심볼은 캐리어 주파수 번호 (3)에서 송신을 위하여 심볼 (I) 로서 라우팅되고, 제 6 심볼은 캐리어 주파 수 번호 (3)에서 송신을 위하여 심볼 (Q) 로서 라우팅된다. 상술한 바와 같이, 역비트 채널 인터리버와 함께 사용되었을 때는, 디멀티플렉서 (300) 는 3-캐리어 시스템에서 다이버시티 이득을 최대화할 수 없게 된다.
본 발명의 일 실시예에 따르면, 두 개의 안테나, 스프레드 스펙트럼, 디지털 무선통신 시스템에서 사용하기 위하여 구성된 디멀티플렉서 (400) 는 도 5 에 도시된 바와 같이, 스위칭 로직 (도시 안됨) 에 의해 수정된 디멀티플렉서 (402) 및 4 개의 심볼 반복기 (404, 406, 408, 410) 를 포함한다. 디멀티플렉서 (402) 는 4 개의 심볼 반복기 (404, 406, 408, 410) 에 결합되어 있다. 디멀티플렉서 (402) 는 X 입력에서 데이터 심볼을 수신하고, 수신된 심볼을 4 가지 방식으로 디멀티플렉싱하며, 4 개의 출력심볼 스트림을 발생시킨다. 제 1 출력 심볼 스트림은 X 입력에서 수신된 각 4 개의 심볼의 첫 번째를 구성하며, 제 1 심볼 반복기 (404) 에 제공된다. 제 2 출력 심볼 스트림은 X 입력에서 수신된 각 4 개의 심볼의 두 번째를 구성하며, 제 2 심볼 반복기 (406) 에 제공된다. 제 3 출력 심볼 스트림은 X 입력에서 수신된 각 4 개의 심볼의 세 번째를 구성하며, 제 3 심볼 반복기 (408) 에 제공된다. 제 4 출력 심볼 스트림은 X 입력에서 수신된 각 4 개의 심볼의 네 번째를 구성하며, 제 4 심볼 반복기 (410) 에 제공된다. 제 1 및 제 2 심볼 반복기 (404, 406) 는 수신된 각 입력 심볼에 대해 두 개의 동일한 출력 심볼을 발생시킨다. 제 3 및 제 4 심볼 반복기 (408, 410) 는 각각 수신된 각 심볼에 대한 출력 심볼과 그 보수를 발생시킨다.
X 입력에서 수신된 심볼들은 프레임으로 수신되는데, 프레임당 소정의 수의 심볼이 존재하게 된다. 각 프레임에 대하여, 심볼의 첫번째 2 분의 1 이 디멀티플렉서 (400) 에 의해 처리되는 동안, 제 1 심볼 반복기 (406) 의 출력이 안테나 번호 (1) 에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 으로 표시됨), 제 2 심볼 반복기 (406) 의 출력이 안테나 번호 (1) 에 의한 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ1 으로 표시됨), 제 3 심볼 반복기 (408) 의 출력이 안테나 번호 (2) 에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 로 표시됨), 제 4 심볼 반복기 (410) 의 출력이 안테나 번호 (2) 에 의한 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ2 으로 표시됨). 후술하는 바와 같이, 프레임의 두번째 2 분의 1 에 있는 제 1 심볼을 처리하자마자, 디멀티플렉서 (400) 로부터의 출력 심볼의 라우팅이 스위칭 로직에 의하여 스위칭된다. 따라서, 프레임의 지속기간 (duration) 동안, 제 1 심볼 반복기 (406) 의 출력은, 대신에, 안테나 번호 (2) 에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 로 표시됨), 제 2 심볼 반복기 (406) 의 출력은, 대신에, 안테나 번호 (2) 에 의한 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ2 로 표시됨), 제 3 심볼 반복기 (408) 의 출력은, 대신에, 안테나 번호 (1) 에 의한 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 으로 표시됨), 제 4 심볼 반복기 (410) 의 출력은, 안테나 번호 (1) 에 의한 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ1 로 표시됨). 상술한 바와 같이, 역비트 채널 인터리버와 함께 사용되었을 때는, 2-안테나 시스템에서 디멀티플렉서 (400) 는 직교 송신 다이버시티를 최대화한다.
본 발명의 일 실시예에 따르면, 도 6 에 도시된 바와 같이, 3 개의 캐리어, 스프레드 스펙트럼, 디지털 무선통신 시스템에서 사용하기 위하여 구성된 디멀티플렉서 (500) 는 스위칭 로직 (도시 안됨) 에 의해 수정된 디멀티플렉서 (502) 를 포함한다. 디멀티플렉서 (502) 는 X 입력에서 데이터 심볼을 수신한다. 디멀티플렉서 (502) 는 수신된 심볼을 6 가지 방식으로 디멀티플렉싱하며, 6 개의 출력 심볼 스트림을 발생시킨다. 제 1 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 첫 번째를 구성한다. 제 2 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 두 번째를 구성한다. 제 3 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 세 번째를 구성한다. 제 4 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 네 번째를 구성한다. 제 5 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 다섯 번째를 구성한다. 제 6 출력 심볼 스트림은 X 입력에서 수신된 각 6 개의 심볼의 여섯 번째를 구성한다.
X 입력에서 수신된 심볼들은 프레임으로 수신되는데, 프레임당 소정의 수의 심볼이 존재하게 된다. 각 프레임에 대하여, 심볼의 첫번째 4 분의 1 이 디멀티플렉서 (500) 에 의해 처리되는 동안, 디멀티플렉서 (502) 의 제 1 출력이 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 으로 표시됨), 디멀티플렉서 (502) 의 제 2 출력이 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ1 으로 표시됨), 디멀티플렉서 (502) 의 제 3 의 출력이 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 로 표시됨), 디멀티플렉서 (502) 의 제 4 출력이 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ2 으로 표시됨), 디멀티플렉서 (502) 의 제 5 의 출력이 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI3 로 표시됨), 디멀티플렉서 (502) 의 제 6 출력이 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ3 으로 표시됨).
후술하는 바와 같이, 프레임의 두번째 4 분의 1 에 있는 제 1 심볼을 처리하자마자, 디멀티플렉서 (500) 로부터의 출력 심볼의 라우팅이 스위칭 로직에 의하여 스위칭된다. 따라서, 프레임의 두번째 4 분의 1 의 지속기간 동안, 디멀티플렉서 (502) 의 제 1 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI3 로 표시됨), 디멀티플렉서 (502) 의 제 2 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ3 로 표시됨), 디멀티플렉서 (502) 의 제 3 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 으로 표시됨), 디멀티플렉서 (502) 의 제 4 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ1 으 로 표시됨), 디멀티플렉서 (502) 의 제 5 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 로 표시됨), 디멀티플렉서 (502) 의 제 6 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ2 로 표시됨).
프레임의 세번째 4 분의 1 에 있는 제 1 심볼을 처리하자마자, 디멀티플렉서 (500) 로부터의 출력 심볼의 라우팅이 스위칭 로직에 의하여 다시 스위칭된다. 따라서, 프레임의 세번째 4 분의 1 의 지속기간 동안, 디멀티플렉서 (502) 의 제 1 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 로 표시됨), 디멀티플렉서 (502) 의 제 2 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ2 로 표시됨), 디멀티플렉서 (502) 의 제 3 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI3 으로 표시됨), 디멀티플렉서 (502) 의 제 4 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ3 으로 표시됨), 디멀티플렉서 (502) 의 제 5 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 로 표시됨), 디멀티플렉서 (502) 의 제 6 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ1 로 표시됨).
프레임의 네번째 4 분의 1 에 있는 제 1 심볼을 처리하자마자, 디멀티플렉서 (500) 로부터의 출력 심볼의 라우팅이 스위칭 로직에 의하여 다시 스위칭된다. 이 때, 스위칭 로직은 라우팅 구조를 프레임의 초기 4 분의 1 에 대한 상태로 되돌려 놓는다. 따라서, 프레임의 지속기간 동안, 디멀티플렉서 (502) 의 제 1 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI1 로 표시됨), 디멀티플렉서 (502) 의 제 2 출력은, 대신에, 캐리어 주파수 번호 (1) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ1 로 표시됨), 디멀티플렉서 (502) 의 제 3 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI2 으로 표시됨), 디멀티플렉서 (502) 의 제 4 출력은, 대신에, 캐리어 주파수 번호 (2) 에서 송신을 위하여 심볼 (Q) 로서 라우팅되고 (즉, 출력이 YQ2 으로 표시됨), 디멀티플렉서 (502) 의 제 5 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (I) 로서 라우팅되고 (즉, 출력이 YI3 으로 표시됨), 디멀티플렉서 (502) 의 제 6 출력은, 대신에, 캐리어 주파수 번호 (3) 에서 송신을 위하여 심볼 (Q) 로서 라우팅된다 (즉, 출력이 YQ3 으로 표시됨).
상술한 바와 같이, 역비트 채널 인터리버와 함께 사용되었을 때는, 3-캐리어 시스템에서 디멀티플렉서 (500) 는 다이버시티 이득을 최대화한다. 당업자는, 3-캐리어 시스템에서 사용되는 디멀티플렉서 (500) 가 프레임당 네 번 심볼 라 우팅을 스위칭하는 스위칭 로직을 포함하는 것이 단순히 구현을 용이하게 하기 위함이라는 것을 이해할 것이다. 대안의 실시예에서, 디멀티플렉서 는 프레임당 세 번 심볼 라우팅을 스위칭하게 수정할 수 있으며, 3-캐리어 시스템에서 사용할 수 있다.
일 실시예에 따르면, 도 7a 에 도시된 바와 같이, 디멀티플렉서 (600) 는 심볼 (즉, 비트 또는 데이터 요소) 분배 모듈 및 스위칭 모듈 (602) 을 포함한다. 스위칭 모듈 (602) 은 점선으로 표시되어 있으며, 분배 모듈은 스위칭 모듈 (602) 내에 있지 않은 모든 요소를 포함한다. 디멀티플렉서 (600) 에 속하는 여러 신호들이 도 7b 의 타이밍도에 도시되어 있다. 디멀티플렉서 (600) 은, 송신 다이버시티를 제공하기 위하여 사용되는 2 개의 안테나를 구비한 통신 시스템에서 최대의 다이버시티 이득을 제공하도록 구성되어 있다. 디멀티플렉서 (600) 은, 유리하게는, 도시된 바와 같이 개별 게이트 로직 (discrete gate logic) 을 가지고 하드웨어로 구현될 수 있다. 대안의 실시예에서, 디멀티플렉서는 종래의 저장 매체 (storage medium) 내에 존재하는 소프트웨어 모듈로 (또는, 대안으로, 펌웨어 인스트럭션 (firmware instructions) 으로) 구현될 수 있고, 종래의 마이크로프로세서에 의해 실행될 수 있다.
디멀티플렉서 (600) 에서, 스위칭 모듈 (602) 은 CLOCK_INHIBIT_PULSE 신호와 PULSE 파형을 수신하도록 구성된 AND 게이트를 포함한다. 스위칭 모듈 (602) 의 출력은 플립플롭 (FF) (606) 에 제공된다. 플립플롭 (FF) (606) 의 출력은, 도 7b 에 도시된 바와 같이, 펄스-금지 SQUARE 파형 (pulse-inhibited SQUARE waveform) 이다. 펄스-금지 SQUARE 파형은 AND 게이트 (608) 와 인버터 (610) 에 제어입력으로서 제공된다. 인버터 (610) 의 출력은 AND 게이트 (612) 에 제공된다. AND 게이트 (608, 612) 는 또한 디멀티플렉서 (600) 에 대한 데이터 심볼 스트림 입력을 수신한다.
AND 게이트 (608) 의 출력은 AND 게이트 (614) 와 AND 게이트 (616) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (614) 와 인버터 (618) 에 제어입력으로서 제공된다. 인버터 (618) 의 출력은 AND 게이트 (616) 에 제공된다. AND 게이트 (612) 의 출력은 AND 게이트 (620) 와 AND 게이트 (622) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (620) 와 인버터 (624) 에 제어입력으로서 제공된다. 인버터 (624) 의 출력은 AND 게이트 (622) 에 제공된다.
AND 게이트 (614) 의 출력은 버퍼(626) 에 제공된다. AND 게이트 (616) 의 출력은 버퍼(628) 에 제공된다. AND 게이트 (620) 의 출력은 버퍼(630) 에 제공된다. AND 게이트 (622) 의 출력은 버퍼(632) 에 제공된다.
2xPULSE 파형은 AND 게이트 (634, 636) 에 데이터 입력으로서 제공된다. FF (606) (펄스-금지 SQUARE 파형) 의 출력은 AND 게이트 (634) 와 인버터 (638) 에 제어입력으로서 결합된다. 인버터 (638) 의 출력은 AND 게이트 (636) 에 제공된다. AND 게이트 (634) 의 출력은 AND 게이트 (640, 642) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (640) 와 인버터 (644) 에 제어입력으로서 제공된다. 인버터 (644) 의 출력은 AND 게이트 (642) 에 제공된다. AND 게이트 (636) 의 출력은 AND 게이트 (646, 648) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (646) 와 인버터 (650) 에 제어입력으로서 제공된다. 인버터 (650) 의 출력은 AND 게이트 (648) 에 제공된다.
AND 게이트 (640) 의 출력, 즉, I1_LOAD 파형은 도 7b 에 도시된 바와 같이, 버퍼(626) 에 제공된다. AND 게이트 (642) 의 출력, 즉, Q1_LOAD 파형은 도 7b 에 도시된 바와 같이, 버퍼(628) 에 제공된다. AND 게이트 (646) 의 출력, 즉, I2_LOAD 파형은 도 7b 에 도시된 바와 같이, 버퍼(630) 에 제공된다. AND 게이트 (648) 의 출력, 즉, Q2_LOAD 파형은 도 7b 에 도시된 바와 같이, 버퍼(632) 에 제공된다.
버퍼 (626) 의 출력, 즉, I1 신호는 도 7b 에 도시된 바와 같이, 버퍼(652) 에 제공된다. 버퍼 (628) 의 출력, 즉, Q1 신호는 도 7b 에 도시된 바와 같이, 버퍼(654) 에 제공된다. 버퍼 (630) 의 출력, 즉, I2 신호는 도 7b 에 도시된 바와 같이, 버퍼(656) 에 제공된다. 버퍼 (632) 의 출력, 즉, Q2 신호는 도 7b 에 도시된 바와 같이, 버퍼(658) 에 제공된다. 버퍼들 (652, 654, 656, 658) 은 각각 LOAD_PULSE 파형을 입력으로서 수신한다. 도 7b 에 도시된 바와 같이, 버퍼들 (652, 654, 656, 658) 로부터의 출력 심볼 스트림들 (각각, I1_OUT, Q1_OUT, I2_OUT, Q2_OUT) 은, 각각의 버퍼 (652, 654, 656, 658) 에 기인하여 시간 동기화되어 있다.
일 실시예에 따르면, 도 8a 에 도시된 바와 같이, 디멀티플렉서 (700) 는 심볼 (즉, 비트 또는 데이터 요소) 분배 모듈 및 스위칭 모듈 (702) 을 포함한다. 스위칭 모듈 (702) 은 점선으로 표시되어 있으며, 분배 모듈은 스위칭 모듈 (702) 내에 있지 않은 모든 요소를 포함한다. 디멀티플렉서 (700) 에 속하는 여러 신호들이 도 8b 의 타이밍도에 도시되어 있다. 디멀티플렉서 (700) 은, 3 개의 주파수 대역을 구비한 통신 시스템에서 최대의 다이버시티 이득을 제공하도록 구성되어 있다. 디멀티플렉서 (700) 은, 유리하게는, 도시된 바와 같이 개별 게이트 로직을 가지고 하드웨어로 구현될 수 있다. 대안의 실시예에서, 디멀티플렉서 는 종래의 저장 매체 내에 존재하는 소프트웨어 모듈로 (또는, 대안으로, 펌웨어 인스트럭션으로) 구현될 수 있고, 종래의 마이크로프로세서에 의해 실행될 수 있다.
디멀티플렉서 (700) 에서, 스위칭 모듈 (702) 은 CLOCK_INHIBIT_PULSE 신호와 PULSE 파형을 수신하도록 구성된 AND 게이트를 포함한다. CLOCK_INHIBIT_PULSE 신호는 각 4 분의 1 프레임이 처리된 후에 인가되어, 원하는 라우트 스위칭을 수행한다. 하지만, 네번째 4 분의 1 프레임이 처리된 후에 (즉, 연속적인 프레임 사이에서), CLOCK_INHIBIT_PULSE 신호는 인가되지 않는다. 스위칭 모듈 (702) 의 출력은 모듈로-3 카운터 (706) 에 제공된다. 모듈로-3 카운터 (706) 의 듀얼 출력은 디코더 로직 (708) 에 제공된다. 디코더 로직 (708) 은, 유리하게는, 콤비네이션 로직과 FF 로 구현될 수 있다. 디코더 로직 (708) 의 제 1 출력, 즉 C0 파형은 AND 게이트 (710) 에 제공된다. 디코더 로직 (708) 의 제 2 출력, 즉 C1 파형은 AND 게이트 (712) 에 제공된다. 디코더 로직 (708) 의 제 3 출력, 즉 C2 파형은 AND 게이트 (714) 에 제공된다. AND 게이트 (710, 712, 714) 는 또한 디멀티플렉서 (700) 에 대한 데이터 심볼 스트림 입력을 수신한다.
AND 게이트 (710) 의 출력은 AND 게이트 (716) 와 AND 게이트 (718) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (716) 와 인버터 (720) 에 제어입력으로서 제공된다. 인버터 (720) 의 출력은 AND 게이트 (718) 에 제공된다. AND 게이트 (712) 의 출력은 AND 게이트 (722) 와 AND 게이트 (724) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (722) 와 인버터 (726) 에 제어입력으로서 제공된다. 인버터 (726) 의 출력은 AND 게이트 (724) 에 제공된다. AND 게이트 (714) 의 출력은 AND 게이트 (728) 와 AND 게이트 (730) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (728) 와 인버터 (732) 에 제어입력으로서 제공된다. 인버터 (732) 의 출력은 AND 게이트 (730) 에 제공된다.
AND 게이트 (716) 의 출력은 버퍼(734) 에 제공된다. AND 게이트 (718) 의 출력은 버퍼(736) 에 제공된다. AND 게이트 (722) 의 출력은 버퍼(738) 에 제공된다. AND 게이트 (724) 의 출력은 버퍼(740) 에 제공된다. AND 게이트 (728) 의 출력은 버퍼(742) 에 제공된다. AND 게이트 (730) 의 출력은 버퍼(744) 에 제공된다.
2xPULSE 파형은 AND 게이트 (746, 748, 750) 에 데이터 입력으로서 제공된다. AND 게이트 (746) 는 C0 파형을 입력으로서 수신한다. AND 게이트 (748) 는 또한 C1 파형을 입력으로서 수신한다. AND 게이트 (750) 는 C2 파형을 입력으로서 수신한다. AND 게이트 (746) 의 출력은 AND 게이트 (752, 754) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (754) 와 인버터 (756) 에 제어입력 으로서 제공된다. 인버터 (756) 의 출력은 AND 게이트 (752) 에 제공된다. AND 게이트 (748) 의 출력은 AND 게이트 (758, 760) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (760) 와 인버터 (762) 에 제어입력으로서 제공된다. 인버터 (762) 의 출력은 AND 게이트 (758) 에 제공된다. AND 게이트 (750) 의 출력은 AND 게이트 (764, 766) 에 제공된다. 2xSQUARE 파형은 AND 게이트 (766) 와 인버터 (768) 에 제어입력으로서 제공된다. 인버터 (768) 의 출력은 AND 게이트 (764) 에 제공된다.
AND 게이트 (752) 의 출력, 즉, I1_LOAD 파형은, 도 8b 에 도시된 바와 같이, 버퍼(734) 에 제공된다. AND 게이트 (754) 의 출력, 즉, Q1_LOAD 파형은 도 8b 에 도시된 바와 같이, 버퍼(736) 에 제공된다. AND 게이트 (758) 의 출력, 즉, I2_LOAD 파형은, 도 8b 에 도시된 바와 같이, 버퍼(738) 에 제공된다. AND 게이트 (760) 의 출력, 즉, Q2_LOAD 파형은, 도 8b 에 도시된 바와 같이, 버퍼(740) 에 제공된다. AND 게이트 (764) 의 출력, 즉, I3_LOAD 파형은 도 8b 에 도시된 바와 같이, 버퍼(742) 에 제공된다. AND 게이트 (766) 의 출력, 즉, Q3_LOAD 파형은, 도 8b 에 도시된 바와 같이, 버퍼(744) 에 제공된다.
버퍼 (734) 의 출력, 즉, I1 신호는, 도 8b 에 도시된 바와 같이, 버퍼(770) 에 제공된다. 버퍼 (736) 의 출력, 즉, Q1 신호는, 도 8b 에 도시된 바와 같이, 버퍼(772) 에 제공된다. 버퍼 (738) 의 출력, 즉, I2 신호는, 도 8b 에 도시된 바와 같이, 버퍼(774) 에 제공된다. 버퍼 (740) 의 출력, 즉, Q2 신호는, 도 8b 에 도시된 바와 같이, 버퍼(776) 에 제공된다. 버퍼 (742) 의 출력, 즉, I3 신호는 도 8b 에 도시된 바와 같이, 버퍼(778) 에 제공된다. 버퍼 (744) 의 출력, 즉, Q3 신호는, 도 8b 에 도시된 바와 같이, 버퍼(780) 에 제공된다. 버퍼들 (770, 772, 774, 776, 778, 780) 은 각각 LOAD_PULSE 파형을 입력으로서 수신한다. 도 8b 에 도시된 바와 같이, 버퍼들 (770, 772, 774, 776, 778, 780) 로부터의 출력 심볼 스트림들 (각각, I1_OUT, Q1_OUT, I2_OUT, Q2_OUT, I3_OUT, Q3_OUT) 은, 각각의 버퍼 (770, 772, 774, 776, 778, 780) 에 기인하여 시간 동기화되어 있다.
도 9 에서, 일 실시예에 따르면, 도 1 의 송신부 (10) 에서 사용할 수 있는 복소 I 및 Q 스프레더 (800) 는 복소 승산기 (802) (점선으로 기능적으로 도시됨), 제 1 과 제 2 베이스 밴드 필터 (804, 806), 제 1 과 제 2 승산기 (808, 810), 및 가산기 (812) 를 포함한다. 복소 승산기 (802) 는 4 개의 승산기 (814, 816, 818, 820) 와 2 개의 가산기 (822, 824) 를 포함한다. 복소 승산기 (802), 승산기 (808, 810), 및 가산기 (812) 는, 유리하게는, 이 기술분야에서 알려져 있는 종래의 장치이다.
지적하건데, 후술하는 내용에서 입력과 출력에 대한 표시에 아래첨자 1 을 포함시킨 것은, 복소 I 및 Q 스프레더 (800) 는 송신 안테나 번호 1 과 관련하여 사용되고 있다는 사실을 나타낸다. 복소 I 및 Q 스프레더 (800) 는, 송신 안테나 번호 2 와 관련하여 동등하게 잘 사용될 수 있고, 또는 다중캐리어 시스템 등의 2 이상의 안테나를 사용하는 통신시스템에서 임의의 전송기 안테나와 관련하여 사용할 수도 있다.
주목할 것은, 복소 I 및 Q 스프레더 (800) 는, 후술한 바와 같이, 업컨버전 회로를 포함하고 있다는 것이다. 따라서, 복소 I 및 Q 스프레더 (800) 가 도 1 의 송신부 (10) 에 있는 복소 I 및 Q 스프레더 (20) 를 대체하면, 도 1 의 송신부 (10) 에 있는 업컨버터 (24) 는 필요하지 않다.
복소 I 및 Q 스프레더 (800) 으로부터의 복소 I 및 Q 출력 신호 (s1(t))의 I 성분에 포함될 데이터 칩들은, YI1 입력에서 복소 I 및 Q 스프레더 (800) 에 의해 수신된다. YI1 입력은 승산기 (814, 816) 에 결합되어 있다. 출력 신호 (s1(t))의 Q 성분에 포함될 데이터 칩들은, YQ1 입력에서 복소 I 및 Q 스프레더 (800) 에 의해 수신된다. YQ1 입력은 승산기 (818, 820) 에 결합되어 있다. I 성분에 대한 슈도-랜덤 노이즈 (PN) 코드는, PNI 입력을 통하여 4 개의 승산기 (814, 816, 818, 820) 각각에 결합되어 있다. Q 성분에 대한 PN 코드는, PNQ 입력을 통하여 4 개의 승산기 (814, 816, 818, 820) 각각에 결합되어 있다. 승산기 (814) 의 출력곱은 가산기 (822) 에 제공된다. 승산기 (816) 의 출력곱은 가산기 (824) 에 제공된다. 승산기 (818) 의 출력곱은 가산기 (822) 에 제공된다. 승산기 (820) 의 출력곱은 가산기 (824) 에 제공된다.
가산기 (824) 는 2 개의 수신된 입력을 가산하고, 제 2 베이스 밴드 필터 (806) 에 Q 칩 출력 스트림을 제공하도록 구성되어 있다. 가산기 (822) 는 승산기 (818) 로부터 수신된 입력에서 승산기 (814) 로부터 수신된 입력을 감산하고, 제 1 베이스 밴드 필터 (804) 에 I 칩 출력 스트림을 제공하도록 구성되어 있다. 가산기 (802, 804) 는, 유리하게는, 필요에 따라 가산하거나 감산하도록 프로그램적으로 구성할 수 있다.
제 1 베이스 밴드 필터 (804) 는, 유리하게는 종래의 디지털 필터 (804) 인데, 수신된 I 칩 스트림을 필터링하여, 베이스 밴드 주파수에서 I 칩 스트림을 승산기 (808) 에 제공한다. 제 2 베이스 밴드 필터 (806) 는, 같은식으로 유리하게는, 종래의 디지털 필터 (806) 인데, 수신된 Q 칩 스트림을 필터링하여, 베이스 밴드 주파수에서 Q 칩 스트림을 승산기 (810) 에 제공한다.
승산기 (808) 은 제 2 입력에서 cos(2πfct) 신호를 수신하도록 구성되어 있으며, 여기서 fc 는 캐리어 주파수인데, 예를 들면, 셀룰러 시스템에서 800 MHz, 또는 PCS 시스템에서 1900 MHz 일 수 있으며, t 는 시간을 나타낸다. 승산기 (808) 은 두 개의 수신된 신호를 곱하여, I 칩들을 캐리어 주파수로 업컨버팅시키고, 곱출력 신호를 가산기 (812) 에 제공한다. 승산기 (810) 은 제 2 입력에서 sin(2πfct) 신호를 수신하도록 구성되어 있다. 승산기 (810) 은 두 개의 수신된 신호를 곱하여, Q 칩들을 캐리어 주파수로 업컨버팅시키고, 곱출력 신호를 가산기 (812) 에 제공한다. 가산기 (812) 는 두 개의 수신된 신호를 합하여 복소 I 및 Q 출력 신호 (s1(t)) 를 발생시키는데, 이어서 이 신호는 아날로그 RF 형태로 변환되어 송신된다.
상기의 실시예에서는, 역비트 채널 인터리버와 관련하여, 개선된 안테나 다 이버시티를 얻기 위한 구성이 설명되어 있다. 따라서, 전형적인 실시예에서, 6 행과 64 열의 행렬로 구성된 384 비트 인터리버가, 상술한 바와 같이, 안테나 다이버시티를 최적화하도록 구성된 디멀티플렉서에 결합되었을 때 (직접 또는 간접적으로), 각 프레임의 첫번째 2 분의 1 의 전송 동안에 안테나 지정은 바뀌지 않는다. 그러나, 프레임의 두번째 2 분의 1 의 데이터 비트가 송신되었을 때 (즉, 383 번째 비트를 통과하여 192 번째 비트 (0 번째 비트를 가정함)), 짝수 비트는 안테나 2 에 라우팅되고 홀수 비트는 안테나 1 에 라우팅된다. 즉, 192 번째 비트가 송신되기 전에 데이터 경로가 스위칭되며, 그 결과 안테나 1 이 "스킵" 되거나 바이패스되며, 192 번째 비트가 송신되었을 때 안테나 2 가 대신에 선택된다. 대안으로, 안테나 2 는 "반복" 되며, 그로 인하여 192 번째 비트가 송신될 때 대신에 선택된다. 따라서, 역비트 채널 인터리버에서 임의의 두 인접한 비트는 상이한 안테나로부터 송신될 것이다.
다른 전형적인 실시예에서, 채널 인터리버는 2-안테나-다이버시티 실시예인 상기의 디멀티플렉서로부터 최소한으로 수정된 디멀티플렉서에 결합된다 (직접 또는 간접적으로). 디멀티플렉서는 3x 다중캐리어 송신을 최적화하도록, 또는 대안으로, 3 중 안테나 다이버시티를 최적화하도록 구성되어있다. 3 개의 주파수 밴드 또는 캐리어 (대안으로, 3 개의 안테나) 는 각각 1, 2, 및 3 으로 표시되고, 데이터의 각 블럭 또는 프레임은 3 개의 실질적으로 동일한 블럭으로 나누어진다고 가정해 보자. 데이터의 첫번째 블럭에 대하여, 비트들은 1, 2, 3, 1, 2, 3 등의 순서로 송신된다. 블럭의 끝에서, 하나의 캐리어 (또는, 대안으로, 하나의 안테나) 가 스킵되거나 바이패스되고, 다음 캐리어 (또는, 안테나) 로부터 송신이 시작된다. 예컨데, 데이터 블럭의 끝에서 밴드 (또는 안테나) (1, 2, 3, 1, 2, 3) 를 통하여 송신이 발생하고, 밴드 (3) 에서 끝난다면, 다음 데이터 블럭의 첫번째 비트는 밴드 (또는 안테나) (1) 이 아닌 밴드 (또는 안테나) (2) 를 통하여 송신된다. 그리고 나서, 데이터 블럭의 송신은 3, 1, 2, 3, 1, 2, 3 등의 순서로 계속된다. 대안으로, 하나의 캐리어 (또는 안테나) 가 반복되고, 그 캐리어 (또는 안테나) 로부터 송신이 개시된다. 예컨데, 데이터 블럭의 끝에서 밴드 (또는 안테나) (1, 2, 3, 1, 2, 3) 를 통하여 송신이 발생하고, 밴드 (3) 에서 끝난다면, 다음 데이터 블럭의 첫번째 비트는 다시 밴드 (또는 안테나) (3) 을 통해서 송신된다. 그리고 나서, 데이터 블럭의 송신은 1, 2, 3, 1, 2, 3 등의 순서로 계속된다.
당업자는, 상술한 실시예에 의해, 단일 채널 인터리버 설계가 여러 상이한 송신 시스템에 최적의 다이버시티 이득을 가지고 적용할 수 있다는 것을 이해할 수 있을 것이다. 디멀티플렉서 스위칭 구조를 간단히 수정하면, 역비트 채널 인터리버는 임의의 수의 안테나 또는 캐리어를 가지고 최적의 다이버시티 이득을 얻는데 사용될 수 있다.
일 실시예에 따르는 인터리버는 일반적으로 다음과 같이 기술할 수 있다. 인터리버 입력 심볼들이 어드레스 NIN 에서 0 으로부터 블럭길이 (block length) (N-1) 까지 순차적으로 기록되면, 심볼들이 어드레스
NOUT = (2m)(NIN mod N) + Bit_Revm([NIN/N]) 에서 인터리버로부터 판독되는데, 여기서 [NIN/N] 은 NIN/N 이하의 수 중에서 가장 큰 정수를 나타내며, Bit_Revm([NIN/N]) 은 [NIN/N] 의 역비트된 m-bit 값을 나타낸다.
따라서, 복수의 캐리어 및/또는 송신기 다이버시티를 갖는 통신 시스템에서 채널 인터리빙을 위한 디멀티플렉서가 기술되었다. 당업자는, 여기에 개시된 실시예가 IS95 에 근거한 디지털 무선 셀룰러 전화 시스템과 관련하여 기술되었지만, 이 발명의 특징은 위성통신 시스템 등의 어떠한 형태의 통신 시스템에도 동등하게 잘 적용할 수 있다는 것을 이해할 것이다. 또한 당업자는, 여기에 개시된 실시예가 데이터 또는 음성 통신을 채널 인코드하는데 사용될 수 있다는 것을 이해할 것이다. 또한 당업자는, 상기의 설명을 통하여 참조할 수 있는 데이터, 인스트럭션, 커맨드, 인포메이션, 신호, 비트, 심볼, 및 칩은 유리하게는, 전압, 전류, 전자기파, 자기장 또는 자기입자, 광학필드 또는 광학입자, 또는 이들의 어떤 조합으로도 표현할 수 있다는 것을 이해할 것이다.
또한 당업자는, 여기에 개시된 실시예와 관련하여 기술된 다양한 도식적인 로직 블럭과 알고리즘 단계는, DSP, ASIC, 개별 게이트 또는 트랜지스터 로직, 레지스터와 FIFO 등의 개별 하드웨어 부품, 한 세트의 펌웨어 인스트럭션을 수행하는 프로세서, 또는 임의의 종래의 프로그램가능 소프트웨어 모듈과 프로세서로도 구현 하거나 수행할 수 있다는 것을 이해할 것이다. 프로세서는, 유리하게는, 마이크로프로세서일 수 있으나, 대안으로, 임의의 종래의 프로세서, 콘트롤러, 마이크로콘트롤러, 또는 상태기일 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래쉬 메모리, 레지스터, 또는 이 기술분야에서 알려진 임의의 다른 형태의 기록 가능한 저장 매체일 수 있다.
이제까지 본 발명의 바람직한 실시예를 보여주고 기술하였다. 하지만, 여기에 개시된 실시예는, 발명의 사상과 범위를 벗어나지 않는 범위내에서 수많은 변형이 가능하다는 것은 당업자에게는 명백한 사실이다. 그러므로, 본 발명은 하기의 청구범위에 의해서만 제한될 수 있다.

Claims (46)

  1. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하도록 구성되고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 분배 모듈; 및
    상기 분배 모듈에 결합되고, 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 바이패스하도록 상기 분배 모듈을 제어함으로써, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는 스위칭 모듈을 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  2. 제 1 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  3. 제 1 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  4. 제 1 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  5. 디멀티 플렉서에 있어서,
    상기 디멀티 플렉서는,
    제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되도록 구성되고,
    또한 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 바이패스하여, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하도록 구성되는 것을 특징으로 하는 디멀티플렉서.
  6. 채널 인코더;
    상기 채널 인코더에 결합된 채널 인터리버; 및
    상기 채널 인터리버에 결합되고, 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되도록 구성되고,
    또한 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 바이패스하여, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하도록 구성되는 디멀티플렉서를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  7. 제 6 항에 있어서,
    상기 복수의 출력은 복수의 안테나를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  8. 제 6 항에 있어서,
    상기 복수의 출력은 복수의 캐리어를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  9. 제 6 항에 있어서,
    상기 채널 인터리버는 역비트 채널 인터리버를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  10. 제 6 항에 있어서,
    상기 디멀티플렉서에 결합되어 있는 확산 모듈을 더 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  11. 제 10 항에 있어서,
    상기 확산 모듈은 직교 확산 모듈을 포함하며, 상기 디지털 무선통신 시스템은 코드분할 다중접속 공중 인터페이스에 따라 구성되어 있는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  12. 제 11 항에 있어서,
    상기 디멀티플렉서에 결합되어 있고 제 1 및 제 2 의 의사랜덤 노이즈 코드를 갖는 데이터 요소를 확산하도록 구성되어 있으며, 복소 I 및 Q 신호를 발생시키는 복소 확산기를 더 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  13. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하는 단계;
    상기 복수의 입력 데이터 요소를 연속하여 제 1 출력 및 다른 출력을 포함하는 복수의 출력으로 라우팅하는 단계로서, 상기 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 라우팅 단계; 및
    상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 바이패스하는 단계로서, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는, 바이패스 단계를 포함하는 것을 특징으로 하는 데이터 요소 디멀티플렉싱 방법.
  14. 제 13 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  15. 제 13 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  16. 제 13 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  17. 제 13 항에 있어서,
    역비트 인터리브된 데이터 요소를 수신하는 제 1 단계를 더 포함하는 것을 특징으로 하는 데이터 요소 디멀티플렉싱 방법.
  18. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하는 수단;
    상기 복수의 입력 데이터 요소를 연속하여 제 1 출력 및 다른 출력을 포함하는 복수의 출력으로 라우팅하는 수단으로서, 상기 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 라우팅 수단; 및
    상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 바이패스하는 스위칭 수단으로서, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는, 스위칭 수단을 포함하는 것을 특징으로 하는 디멀티플렉서.
  19. 제 18 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  20. 제 18 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  21. 제 18 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  22. 제 18 항에 있어서,
    상기 라우팅 수단은 스위치를 포함하는 것을 특징으로 하는 디멀티플렉서.
  23. 제 18 항에 있어서,
    역비트 인터리브된 데이터 요소를 수신하는 수단을 더 포함하는 것을 특징으로 하는 디멀티플렉서.
  24. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하도록 구성되고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 분배 모듈; 및
    상기 분배 모듈에 결합되고, 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 반복하도록 상기 분배 모듈을 제어함으로써, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는 스위칭 모듈을 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  25. 제 24 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  26. 제 24 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  27. 제 24 항에 있어서,
    상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 것을 특징으로 하는 채널 인터리브를 위한 디멀티플렉서.
  28. 디멀티 플렉서에 있어서,
    상기 디멀티 플렉서는,
    제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되도록 구성되고,
    또한 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 반복하여, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하도록 구성되는 것을 특징으로 하는 디멀티플렉서.
  29. 채널 인코더;
    상기 채널 인코더에 결합된 채널 인터리버; 및
    상기 채널 인터리버에 결합되고, 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하고, 제 1 출력 및 다른 출력을 포함하는 복수의 출력을 생성하고, 상기 복수의 입력 데이터 요소를 연속하여 복수의 출력으로 라우팅하고, 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되도록 구성되고,
    또한 상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 반복하여, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하도록 구성되는 디멀티플렉서를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  30. 제 29 항에 있어서,
    상기 복수의 출력은 복수의 안테나를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  31. 제 29 항에 있어서,
    상기 복수의 출력은 복수의 캐리어를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  32. 제 29 항에 있어서,
    상기 채널 인터리버는 역비트 채널 인터리버를 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  33. 제 29 항에 있어서,
    상기 디멀티플렉서에 결합되어 있는 확산 모듈을 더 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  34. 제 33 항에 있어서,
    상기 확산 모듈은 직교 확산 모듈을 포함하며, 상기 디지털 무선통신 시스템은 코드분할 다중접속 공중 인터페이스에 따라 구성되어 있는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  35. 제 34 항에 있어서,
    상기 디멀티플렉서에 결합되어 있고 제 1 및 제 2 의 의사랜덤 노이즈 코드를 갖는 데이터 요소를 확산하도록 구성되어 있으며, 복소 I 및 Q 신호를 발생시키는 복소 확산기를 더 포함하는 것을 특징으로 하는 디지털 무선통신 시스템의 송신부.
  36. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하는 단계;
    상기 복수의 입력 데이터 요소를 연속하여 제 1 출력 및 다른 출력을 포함하는 복수의 출력으로 라우팅하는 단계로서, 상기 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 라우팅 단계; 및
    상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 반복하는 단계로서, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는, 반복 단계를 포함하는 것을 특징으로 하는 데이터 요소 디멀티플렉싱 방법.
  37. 제 36 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  38. 제 36 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  39. 제 36 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 데이터 요소 디멀티플렉싱 방법.
  40. 제 36 항에 있어서,
    역비트 인터리브된 데이터 요소를 수신하는 제 1 단계를 더 포함하는 것을 특징으로 하는 데이터 요소 디멀티플렉싱 방법.
  41. 제 1 입력 데이터 요소 및 후속하는 입력 데이터 요소를 포함하는 복수의 입력 데이터 요소를 수신하는 수단;
    상기 복수의 입력 데이터 요소를 연속하여 제 1 출력 및 다른 출력을 포함하는 복수의 출력으로 라우팅하는 수단으로서, 상기 상기 제 1 입력 데이터 요소는 상기 제 1 출력으로 라우팅되는, 라우팅 수단; 및
    상기 제 1 입력 데이터 요소가 상기 제 1 출력으로 분배된 후에 상기 후속하는 입력 데이터 요소의 상기 제 1 출력으로의 라우팅을 한번 반복하는 스위칭 수단으로서, 상기 후속하는 입력 데이터 요소가 상기 제 1 입력 데이터 요소가 라우팅된 상기 제 1 출력과는 상이한 상기 다른 출력 중 적어도 하나로 라우팅되게 하는, 스위칭 수단을 포함하는 것을 특징으로 하는 디멀티플렉서.
  42. 제 41 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 2 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  43. 제 41 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 3 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  44. 제 41 항에 있어서,
    상기 입력 데이터 요소들은 상기 라우팅 단계를 수행하기 전에 프레임으로 분할되며, 각 프레임은 복수의 입력 데이터 요소를 포함하고, 상기 제 1 입력 데이터 요소는 상기 복수의 입력 데이터 요소의 수의 4 분의 1 과 동등한 소정 수의 입력 데이터 요소를 포함하는 디멀티플렉서.
  45. 제 41 항에 있어서,
    상기 라우팅 수단은 스위치를 포함하는 것을 특징으로 하는 디멀티플렉서.
  46. 제 42 항에 있어서,
    역비트 인터리브된 데이터 요소를 수신하는 수단을 더 포함하는 것을 특징으로 하는 디멀티플렉서.
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