KR19980087495A - 멀티 캐리어 전송 인터리브 장치 및 방법 - Google Patents

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마사미 아이자와
케이스케 하라다
히데노리 츠보이
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츠카모토 켄이치
가부시키가이샤 지세다이 디지타루 테레비죤 호소시스템 겐큐쇼
니시무로 타이죠
가부시키가이샤 도시바
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Abstract

기입 어드레스 발생부에서 입력 데이터에 동기한 클럭에 근거하여 컬럼 방향 및 로우 방향의 기입 어드레스를 발생하고, 판독 어드레스 발생부에서 상기 클럭에 근거하여 컬럼 방향 및 로우 방향의 판독 어드레스를 발생하며, 이들 기입 어드레스 및 판독 어드레스를 선택기에 의해 선택하여 RAM의 기입, 판독을 제어한다. 이 때, 메모리 회로의 메모리 공간내에서, 어떤 특정한 값으로 서브 블럭을 구성하고, 컬럼 방향의 값을 그 정수배로서 중첩 인터리브를 실행하고, 컬럼 방향의 어드레스에 주파수 방향의 인터리브를 이용하고, 로우 방향의 어드레스에 시간 방향의 인터리브를 이용한다. 이들 동작에 의해, 소망하는 깊이의 인터리브 구성이 용이하고, 더구나 회로 규모를 축소 가능하게 한다.

Description

멀티 캐리어 전송 인터리브 장치 및 방법
본 발명은 예컨대 멀티 캐리어 전송(multi-carrier transmission)에 근거한 디지탈 방송에 이용하는 인터리브(interleaving) 장치 및 방법에 관한 것이다.
최근, 디지탈 방식에 의한 위성 텔레비젼 방송 시스템이 실현화하여 보급되고 있으며, 지상 방송도 마찬가지의 경향에 있다. 지상 방송에서는, 위성 방송 등에는 없는, 반사(reflection)에 의한 멀티-패스 장해(multi-pass fault)(고스트(ghost))나 이동(movement)에 의한 레일리 페이징 장해(Rayleigh phasing fault) 등이 발생하기 때문에, 복수의 직교하는 캐리어를 이용하여, 심볼 길이가 긴, OFDM(직교 주파수 분할 다중(Orthogonal Frequency Divisional Multiplex))이라는 방식이 유력시 되어 있다.
그런데, 디지탈 방송에 있어서는, 전송로(transmission path)의 변화나 전송 특성의 향상이라고 한 관점에서 에러 정정이 필수적이지만, 버스트 에러(burst errors)와 같이 연속한 에러가 발생하면 정정 능력을 넘어 버려, 정정이 불가능하게 된다. 그 때문에, 버스트 에러를 전후의 블럭으로 확산하여, 정정 능력을 넘지 않도록 하는 인터리브(interleave)라고 하는 데이터의 재배치(data rearranging) 작업이 행하여 진다.
인터리브는 데이터를 재배치하는 방법에 따라 몇가지로 분류된다. 그 중에서도 블럭 인터리브(block interleave)가 간단하기 때문에, 이전부터 많이 사용되고 있다. 그 외에는 컨벌루셔널(convolutional) 인터리브(문헌“Burst-Correcting Codes for the Classic Bursty Channel, G, D, Forney, Jr. )가 있다.
컨벌루셔널 인터리브는 레이더 간섭(radar interference) 등에 의해 발생하는 주기적 버스트 에러에 대하여 유효하다고 전해지며(문헌 NASA, “S. N. users guide, Appendix J and K, STDN No, 101.2, Revison 6, 1991.), 여러 곳에서 사용되고 있다.
멀티 패스(multi-pass)에 의한 폐해는, 위상(phase)에 관하여, 도 1에 도시하는 바와 같이 전송 대역폭 Bw의 특정 주파수에서 급격한 저하가 발생한다. 이 기간 동안 데이터가 소실되기 때문에, 그 복조 신호에 버스트 형상의 에러(burst-like error)가 발생한다. 특히, 레일리-라이스 페이징(Rayleigh-Rice phasing)에서는, 도 2에 도시하는 바와 같이 시간 방향으로 크게 신호가 감쇠하여, 대단히 긴 버스트 형상의 에러가 발생하기 쉽다.
이상의 것으로부터, 종래의 멀티 캐리어 전송에 있어서의 인터리브에서는, 소망하는 깊이(desired depth)의 인터리브 블럭을 구성하는 것은 곤란하고, 더구나 회로 규모가 극히 방대하게 되어 버린다는 문제가 있었다.
이상 기술한 바와 같이, 종래의 멀티 캐리어 전송에 있어서의 인터리브에서는, 소망하는 깊이를 가진 인터리브 블럭을 구성하는 것은 곤란하고, 또한 회로 규모가 극히 커져 버린다고 하는 문제가 있었다.
본 발명의 목적은 상기의 문제를 해결하여, 소망하는 깊이의 인터리브 블럭의 구성이 용이하고, 더구나 회로 규모를 축소할 수 있는 멀티 캐리어 전송 인터리브 장치 및 방법을 제공하는 데 있다.
도 1은 멀티-패스가 발생될때 전송로의 주파수축의 특성을 도시하는 동작도.
도 2는 멀티-패스가 발생될때 전송로의 시간축의 특성을 도시하는 동작도.
도 3은 본 발명에 관한 멀티-캐리어 전송 인터리브 장치의 실시예 1의 구성을 나타내는 블럭도.
도 4는 실시예 1의 동작을 설명하기 위한 개념적인 구성을 도시한 도면.
도 5는 실시예 1과 비교하기 위한 종래의 컨벌루셔널 인터리브 회로 구성을 도시하는 블럭도.
도 6은 실시예 1의 변형예를 도시하는 블럭도.
도 7은 실시예 1의 변형예를 도시하는 블럭도.
도 8은 실시예 1의 응용예를 도시하는 블럭도.
도 9는 도 4의 구성에 대응하는 디인터리브 장치의 개념적인 구성을 도시하는 블럭도.
도 10은 도 7의 구성에 대응하는 디인터리브 장치의 개념적인 구성을 도시하는 블럭도.
도면의 주요 부분에 대한 부호의 설명
11 : 기입 어드레스 발생부 12 : 판독 어드레스 발생부
13 : 선택기 14 : RAM
21∼31 : FIFO 쉬프트 레지스터 32, 33 : 스위치
41 : 디멀티플렉서 42 : 블럭 인터리브 처리부
43 : 멀티플렉서 44 : 컨벌루셔널·인터리브 회로
상기의 과제를 해결하기 위해서, 본 발명은, 복수의 캐리어를 이용하여 데이터를 전송하는 멀티 캐리어 전송 인터리브 장치 및 방법에 있어서, 데이터에 동기한 클럭에 근거하여, 컬럼 방향 및 로우 방향의 기입 어드레스와 판독 어드레스를 발생하여, 이들 기입 어드레스 및 판독 어드레스를 그 출력 타이밍을 제어하면서 메모리 회로에 전송한다. 이 때, 메모리 회로의 메모리 공간 내에서, 어떤 특정한 값으로 서브 블럭을 구성하고, 컬럼 방향의 값을 그 정수배로 하여 중첩 인터리브를 실행한다. 컬럼 방향의 어드레스에는 주파수 방향의 인터리브를 이용하고, 로우 방향의 어드레스에는 시간 방향의 인터리브를 이용한다.
본 발명의 상기 및 그밖의 목적, 특징, 국면 및 이익들은 첨부 도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예 1에 대하여 도면을 참조하면서 설명한다.
도 3은 본 발명에 관한 멀티 캐리어 전송 인터리브 장치의 구성을 도시하는 것으로, 기입 어드레스 발생부(W-addr)(11)와 판독 어드레스 발생부(R-addr)(12)는 각각 동일한 클럭 CK에 따라 기입 어드레스와 판독 어드레스를 발생한다. 이들 어드레스 발생부(11,12)에서 생성된 어드레스는 모두 선택기(13)에 의해, 1 클럭 신호에서 어드레스의 판독 사이클, 기입 사이클을 전환하여 RAM(14)에 전송된다. 또한, RAM(14)가 어드레스 각각에 대해 판독, 기입 각각 별도의 어드레스 라인을 가지고 있는 경우에는, 물론 그것을 이용하더라도 괜찮다. RAM(14)는 기입 사이클 중에 입력 데이터 IN의 기입을 실행하고, 판독 사이클 중에 보존된 데이터를 판독하여 출력 데이터 OUT를 얻는다.
이하, 상기 구성에 의한 인터리브 장치에 있어서의 동작을 설명한다.
상술한 바와 같이, 도 1에 도시하는 심볼 내에서 데이터가 소실되는 멀티 패스와, 도 10에 도시하는 심볼 단위로 데이터가 소실되는 레일리 페이징에서는 에러의 성질이 다르다. 본 발명은 이것에 착안하여, 각 유닛을 멀티-패스용, 레일리 페이징용으로 나누는 것에 의해 보다 효과적인 인터리브를 실현한다.
이 동작을 위해서는, 전자(前者)에 대해서는 캐리어(주파수) 방향 f, 후자(後者)에 대해서는 시간적인(temporal)(시간) 방향 t의 인터리브가 효과적이지만, 종래의 장치에서는 이들 인터리브 동작을 따로따로 행하고 있기 때문에, 어드레스를 발생하는 주변 회로나 복수의 RAM에 의한 오버헤드(overhead)가 문제로 되어 있다. 그래서, 본 발명에서는, 각 인터리브의 최적화에 대하여 아래와같이 설정한다.
우선, 시간 방향(로우(row)) t 의 인터리브에 대하여 설명한다.
다중화 전송 등을 상정하면, 시간 방향에 컨벌루셔널 인터리브를 이용 하는 것에 의해, 프레임 동기를 불필요로 하는 것이 가능하지만, 캐리어 방향의 데이터수(數)가 클 때에는, 시간 방향의 인터리브 깊이가 너무 깊게 되어, 인터리브 지연의 증대, 버퍼의 대용량화가 문제로 된다. 그래서, 캐리어 방향의 값을 어떤 적당한 값 Bz의 정수배로 하는 것에 의해 서브 블럭을 구성하여, 서브 블럭 단위로 인터리브 깊이를 반복한다. 이 처리의 개요를 도 4에 나타낸다.
도 4는 상기 RAM(14)에 의한 데이터의 재배치 모양을 개념적으로 나타내는 것으로, 세로축이 캐리어 방향 f, 가로축이 시간 방향 t 를 나타내고 있고, 서브 블럭의 반복 캐리어수 Bz를 4, 인터리브의 깊이를 4로 한 경우를 나타내고 있다. 이 회로를 캐리어수가 다른 OFDM에 적용한 경우, 다른 캐리어수에 있어서, 어떤 경우라도, 어떤 값 Bz의 정수배가 되도록 하는 것에 의해, 완전히 동일한 회로를 캐리어 방향을 신장한 구성으로 실현할 수 있다.
다음에, 캐리어 방향(컬럼(column)) f 의 인터리브에 대하여 설명한다.
멀티-패스에서는 도 1에 도시한 바와 같이, 1심볼 내에서 데이터가 소실되기 때문에, 인접하는 남아 있는 데이터가 우선적으로 복원된다. 그 때, 도 4에 도시하는 바와 같이 기입 컬럼 어드레스는 1씩 증가하는 통상의 카운터로서 동작된다. 또한, 판독 컬럼 어드레스는 등(等) 간격, 혹은 2차 함수, 혹은 M-계열(M-series)(M-계열이란 최대 길이 쉬프트 레지스터(maximum length shift register)의 약칭으로서, n 단의 귀환형 쉬프트 레지스터에 의해 구성되고, 주기가 2n-1 비트, 또한 1주기 중「1」이 2n-1개, 「0」이 2n-1-1개 포함되는 랜덤한 신호를 얻을 수 있다고 하는 특징을 갖는다), 혹은 특정한 함수, ROM 테이블 등의 참조에 의해, 이웃한 샘플이 서로 적절히 분리되도록한 값으로 선정한다. 이에 따라, 도 1에 도시한 바와 같이 급격히 떨어진 캐리어 부분의 데이터 에러를 전체에 분산하는 것이 가능해져, 정정 능력을 초과하지 않도록 억제할 수 있다. 물론, 기입 어드레스에서 마찬가지의 조작을 실행하고 있더라도 괜찮다.
또한, 멀티-패스만에 있어서 이동 수신 등을 고려하지 않은 경우에는, 대 용량의 메모리 영역을 필요로 하는 시간 인터리브를 사용하지 않더라도 좋기 때문에, 캐리어 방향의 인터리브를 블럭 인터리브로 하여, 각각을 독립적으로 동작시키는 것도 가능하다. 어느쪽의 경우도 구성이 간단하게 실현된다. 서브 블럭의 크기가 데이터 세그먼트의 폭에 대응하도록 이루어지는 경우에는 타이밍 제어를 용이하게 실행할 수 있다.
다음에, 회로의 공통화에 관하여 설명한다.
비교를 위해, 종래 생각되고 있는 컨벌루셔널 인터리브의 개념적인 회로 구성을 도 5에 도시한다. 종래의 구성에서는, 예컨대 인터리브의 깊이를 12로 하는 경우, 1개를 스루로 하고(one through-path), 이하, 1 셀씩 확대된 11개의 FIFO 쉬프트 레지스터(21∼31)를 병렬로 준비하여, 스위치(32)에서 입력 데이터 IN을 스루-경로(스루-패스(through-path)) 및 11개의 쉬프트 경로로 순서대로 도입하여, 각 경로의 출력을 스위치(33)에서 순서대로 출력하도록 하고 있다.
그러나, 상기한 바와 같은 종래의 구성에서는, 스루-패스(지연이 없는 최상위의 패스)가 있기 때문에, 레지스터의 전후의 패스를 완전히 임의로 선택할 수가 없다. 이것에 대하여, 상기 실시예의 구성에 의하면, 도 4에 도시하는 바와 같이 스루 패스를 없게 하고, 레지스터의 전후에서 선택(select) 순서를 변화시킬 수 있기 때문에, 주파수 방향 f 의 인터리브를 시간 방향 t 의 인터리브 회로에 포함시켜 조립하는 것이 가능해진다.
또한, 도 6에 도시하는 바와 같이 동일한 구성에서 시간 방향의 깊이를 1로 하여도, 완전히 동일한 회로에서 RAM 어드레스를 감소시키도록 하면, 주파수 방향 f 만의 인터리브를 실현할 수 있다.
일반적으로는 RAM의 개수가 증가 하는 것에 의해, RAM 셀에 액세스하기 위한 어드레스 디코더나 배선 영역 등의 오버헤드(overhead)가 커지기 때문에, 같은 용량이라도 RAM의 개수가 적은 쪽이 회로 규모의 삭감이 가능하다.
OFDM의 캐리어수는 1k, 2k, 4k, 8k라고 한 값이 이용되지만, 예컨대이 중에서 최대 8k에서 동작 가능한 인터리브/디인터리브(interleave/de-interleave)를 구성한 경우, 1k에서의 전송에서는 캐리어 방향이 줄어들기 때문에, RAM의 사용율이 1/8로 된다.
그러나, 인터리브 깊이가 길수록, 보다 나쁜 페이징에 대한 특성이 증가할 수 있다. 그 때문에, 캐리어수가 다른 경우에는, 예컨대 이 실시예의 예에서는 캐리어수가 1k 때의 인터리브의 깊이를 8배로 하는 것에 의해, 또한 RAM(4)의 컬럼 어드레스를 부분적으로 로우 어드레스로 변경하는 것만에 의해, 인터리브의 실현이 가능하다. 도 7에는 인터리브의 깊이를 깊게 하고, 캐리어 방향을 짧게 한 경우의 개념도를 나타낸다.
따라서, 상기 구성에 의한 멀티 캐리어 전송 인터리브 장치는, 소망하는 깊이의 인터리브 블럭을 용이하게 구성할 수 있고, 더구나 RAM(14)의 기입/판독 제어에 의해 실현하고 있기 때문에, 종래에 비하여 회로 규모를 축소할 수 있다.
도 8은 본 발명에 관한 인터리브 장치의 응용예를 나타내는 것으로, 참조 부호 (41)은 입력 데이터를 비트 단위로 분해하는 디멀티플렉서(DE-MPX)이고, 이 디멀티플렉서(41)로 분해된 각 비트 출력은 각각 블럭 인터리브 처리부(블럭 길이 Bz)(42)에서 블럭 단위로 인터리브 처리된 뒤, 멀티플렉서(MPX)(43)에서 합성된다. 또한, 이 합성 출력은 실시예 1에 설명한 서브 블럭 단위의 컨벌루셔널 인터리브 회로(44)에 입력되어, 캐리어수 Bz 마다 서브 블럭이 반복되는 인터리브가 실시되어 출력된다.
즉, 상기한 바와 같이, 실시예 1에 의한 컨벌루셔널 인터리브를 비트(bit) 인터리브와 조합하면, 비트 인터리브 블럭 사이즈를 블럭 인터리브 값의 정수배(물론 같더라도 상관 없음)로 하는 것에 의해, 비트 인터리브가 심볼 내에서 수집될 수 있는 것으로 되어, 정합성을 높이는 것이 가능하다.
또한, 상기 실시예의 설명에서는 인터리브의 경우에 대하여 기술하였지만, 이것은 당연히 디인터리브(de-interleave)에도 적용 가능하다. 도 9 및 도 10에 각각 도 4 및 도 7에 도시한 인터리브의 개념 구성에 대응하는 디인터리브의 개념 구성을 도시한다.
이상 기술한 실시예의 구성에 의하면, 컨벌루셔널 형태의 인터리브에 의해, 동기 검출이 불필요하게 되어, 작은 블럭의 조합에 의한 프레임 구조로 하고 있기 때문에, 소망하는 깊이의 인터리브 블럭의 구성이 용이하게 된다. 또한, 주파수/시간의 인터리브를 공유화 하는 것에 의해, 회로 규모를 삭감할 수 있다.
이상과 같이 본 발명에 의하면, 소망하는 깊이의 인터리브 블럭의 구성이 용이하고, 더구나 회로 규모를 축소할 수 있는 멀티 캐리어 전송 인터리브 장치 및 방법을 제공할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (19)

  1. 복수의 캐리어를 이용하여 데이터를 전송하는 멀티 캐리어 전송 인터리브 장치에 있어서,
    상기 데이터에 동기한 클럭 신호에 근거하여 컬럼 방향 및 로우 방향의 기입 어드레스를 발생하는 기입 어드레스 발생 수단과,
    상기 클럭 신호에 근거하여 컬럼 방향 및 로우 방향의 판독 어드레스를 발생하는 판독 어드레스 발생 수단과,
    상기 기입 어드레스 및 판독 어드레스의 출력 타이밍을 선택하는 타이밍 제어 수단과,
    상기 타이밍 제어 수단에 의해 타이밍 제어된 기입 어드레스와, 판독 어드레스에 근거하여 데이터를 기입/판독 출력하는 메모리 회로를 포함하며,
    상기 메모리 회로의 메모리 공간 내에서, 어떤 특정한 값으로 서브 블럭을 구성하여, 컬럼 방향을 그 정수배로서 중첩 인터리브를 실행하고,
    상기 컬럼 방향의 어드레스에 주파수 방향의 인터리브를 이용하고, 상기 로우 방향의 어드레스에 시간 방향의 인터리브를 이용하는 멀티 캐리어 전송 인터리브 장치.
  2. 제 1 항에 있어서,
    상기 기입 어드레스 발생 수단 및 판독 어드레스 발생 수단은, 상기 컬럼 방향의 판독/기입 어드레스의 발생에 함수를 이용하는 멀티 캐리어 전송 인터리브 장치.
  3. 제 1 항에 있어서,
    상기 기입 어드레스 발생 수단 및 판독 어드레스 발생 수단은, 정수치를 가산해 가고, 또한 유효 데이터 캐리어 수로 잉여(surplus)를 구하는 것에 의해 컬럼 방향의 상기 판독/기입 어드레스를 발생하는 멀티 캐리어 전송 인터리브 장치.
  4. 제 1 항에 있어서,
    상기 기입 어드레스 발생 수단 및 판독 어드레스 발생 수단은, 상기 컬럼 방향의 판독/기입 어드레스에 최대 길이 쉬프트 레지스터를 이용하는 멀티 캐리어 전송 인터리브 장치.
  5. 제 1 항에 있어서,
    상기 타이밍 제어 수단은, 상기 로우 방향의 어드레스에 대하여, 판독 어드레스와 기입 어드레스를 교대로 교체하여 주파수 방향만의 인터리브를 하도록 한 멀티 캐리어 전송 인터리브 장치.
  6. 제 1 항에 있어서,
    상기 기입 어드레스 발생 수단 및 판독 어드레스 발생 수단은, 상기 컬럼 방향의 인터리브에 블럭 인터리브를 이용하는 멀티 캐리어 전송 인터리브 장치.
  7. 제 1 항에 있어서,
    상기 장치의 전단(前段)에서 비트 인터리브가 실행될 때, 상기 서브 블럭의 크기는 상기 전단의 비트 인터리브의 블럭 길이를 정수배로 하여 얻어진 값으로 설정되는 멀티 캐리어 전송 인터리브 장치.
  8. 제 1 항에 있어서,
    캐리어수가 선택 가능한 멀티 캐리어 전송 방식에서의 데이터 신호를 입력하였을 때, 캐리어수가 적어짐에 따라서 로우 방향의 인터리브의 깊이를 깊게 하는 멀티 캐리어 전송 인터리브 장치.
  9. 제 1 항에 있어서,
    상기 서브 블럭의 크기는 상기 데이터의 세그먼트 폭에 대응하는 멀티 캐리어 전송 인터리브 장치.
  10. 복수의 캐리어를 이용하여 데이터를 전송하는 멀티 캐리어 전송 인터리브 방법에 있어서,
    상기 데이터에 동기한 클럭 신호에 근거하여 컬럼 방향 및 로우 방향의 기입 어드레스 및 판독 어드레스를 각각 발생하는 단계와,
    상기 기입 어드레스 및 판독 어드레스의 출력을 인터리브에 따라 선택하는 단계와,
    상기 선택된 기입 어드레스와 판독 어드레스에 근거하여, 메모리 회로에 있어서 기입 및 판독이 실행될 상기 데이터를 출력시키는 단계와,
    상기 메모리 회로의 메모리 공간 내에서, 어떤 특정한 값으로 상기 서브 블럭을 구성하여, 컬럼 방향을 그 정수배로서 승산하는 것에 의해 중첩 인터리브를 실행하는 단계와,
    상기 컬럼 방향의 어드레스에 주파수 방향의 인터리브를 이용하고, 상기 로우 방향의 어드레스에 시간 방향의 인터리브를 이용하는 단계를 포함하는 멀티 캐리어 전송 인터리브 방법.
  11. 제 10 항에 있어서,
    컬럼 방향에서 상기 판독/기입 어드레스를 발생시키는 데에는 함수가 사용되는 멀티 캐리어 전송 인터리브 방법.
  12. 제 10 항에 있어서,
    컬럼 방향에서 상기 판독/기입 어드레스를 발생시키는 데에는, 정수값을 가산하고 유효 데이터 캐리어의 수로 잉여를 구하는 함수가 사용되는멀티 캐리어 전송 인터리브 방법.
  13. 제 10 항에 있어서,
    컬럼 방향에서 상기 판독/기입 어드레스를 발생시키는 데에는 최대 길이 쉬프트 레지스터가 사용되는 멀티 캐리어 전송 인터리브 방법.
  14. 제 10 항에 있어서,
    로우 방향의 상기 어드레스에 대하여, 상기 판독 어드레스와 상기 기입 어드레스를 교대로 전환하는 것에 의해 주파수 방향에서만 인터리브가 실행되는 멀티 캐리어 전송 인터리브 방법.
  15. 제 10 항에 있어서,
    컬럼 방향의 상기 인터리브로서 블럭 인터리브가 사용되는 멀티 캐리어 전송 인터리브 방법.
  16. 제 10 항에 있어서,
    전단(前段)에서 비트 인터리브가 실행될 때, 상기 서브 블럭의 크기는 상기 전단의 비트 인터리브의 블럭 길이를 정수배로 하여 얻어진 값으로 설정되는 멀티 캐리어 전송 인터리브 방법.
  17. 제 10 항에 있어서,
    캐리어수가 선택 가능한 멀티 캐리어 전송 방식에서의 데이터 신호를 입력하였을 때, 캐리어수가 적어짐에 따라서 로우 방향의 인터리브의 깊이를 깊게 하는 멀티 캐리어 전송 인터리브 방법.
  18. 제 10 항에 있어서,
    상기 서브 블럭의 크기는 상기 데이터의 세그먼트 폭에 대응하는 멀티 캐리어 전송 인터리브 방법.
  19. 실질적으로, 본 발명의 도 3 - 도 10을 참조로 상기에서 설명한 바와 같은 멀티 캐리어 전송 인터리브 장치 및 방법.
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