JP3796250B2 - デジタル通信システムのデインターリービング装置およびそのデインターリービング方法 - Google Patents

デジタル通信システムのデインターリービング装置およびそのデインターリービング方法 Download PDF

Info

Publication number
JP3796250B2
JP3796250B2 JP2004069917A JP2004069917A JP3796250B2 JP 3796250 B2 JP3796250 B2 JP 3796250B2 JP 2004069917 A JP2004069917 A JP 2004069917A JP 2004069917 A JP2004069917 A JP 2004069917A JP 3796250 B2 JP3796250 B2 JP 3796250B2
Authority
JP
Japan
Prior art keywords
count value
column
row
synchronization
deinterleaving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004069917A
Other languages
English (en)
Other versions
JP2004282745A (ja
Inventor
俊 源 高
碩 鎭 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004282745A publication Critical patent/JP2004282745A/ja
Application granted granted Critical
Publication of JP3796250B2 publication Critical patent/JP3796250B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H03M13/2764—Circuits therefore
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver

Description

本発明はデジタル通信システムに係り、さらに詳しくは転送環境下で発生するバーストエラーに対する信頼性向上および具現の簡単化などを図るデインターリービング（Deinterleaving）装置およびそのデインターリービング方法に関する。
一般に、多チャンネルデジタル通信システムは転送時発生するランダムエラー(random noise)を除去するために、たたみこみコード(Convolutional code)を用いる。たたみこみコードはランダムエラーには強い特性を持つが、所定位置にエラーが集まるバーストエラーについては脆弱な特性を有する。従って、多チャンネルデジタル通信システムにおいては、バーストエラーを有するデータストリームを、ランダムエラーを有するストリームに変換して通信を行っている。
既存のインターリービング（Interleaving）方式はブロック（Block）方式とコンボリューショナル（Convolutional）方式とに大別される。ブロック方式に比べてコンボリューショナル方式は具現し難いが、ブロック方式に比べて１/４のメモリサイズで実現化され、総遅延時間が１/２に短縮される長所があって多大なインターリービングの大きさを要求する装備で主に使用されている。
コンボリューショナル方式のインタリーバ（Interleaver）は相異なる遅延深さ（delay depth）を有するＦＩＦＯシフトレジスト(shift register)を用いて一定した順序の入力データストリームをランダムな順序に変える方式である。このようなコンボリューショナル方式のインタリーバとデインタリーバ（Deinterleaver）の構造は図１に示した通りである。
コンボリューショナル方式のインタリーバ１１０はＫ個のブランチ(Branch)と、所定ビット(m-bit)のＦＩＦＯシフトレジスタＭで構成される。すなわち、ＦＩＦＯシフトレジスタＭが大きいほどインターリービング特性が向上される。コンボリューショナルデインタリーバ１２０はインタリーバ１１０と逆の構造を有し、これによりインターリービングされたデータをデインターリービングして原データに復元される。
このようにＦＩＦＯシフトレジスタを用いたデインタリーバの構造は、多くのロジックゲートを必要とするため、ハードウェアの大きさおよび複雑性の問題点を有する。このような問題点を解決するために開発された技術としてはＦＩＦＯシフトレジストに代えてランダムアクセスメモリ(RAM)を用いる方策が提案された。
しかし、ランダムアクセスメモリを用いればハードウェアの増加を抑えられるが、ランダムアクセスメモリを用いるためにアドレス生成およびメモリ制御のためのロジックが別に必要になる。
すなわち、ランダムアクセスメモリを用いてデインターリービングを行う場合、多チャンネルデジタル放送システムでは各チャンネル毎にインターリービングされた遅延深さが違うため、受信側ではデインターリービング時も各チャンネル毎にインターリービングされた遅延深さに対応してそれぞれアドレスを発生すべきである。特に、デジタル放送の品質を向上するため、インターリービングされた遅延深さを大きくすることによってそれぞれのチャンネル毎にアドレスを発生するロジックのサイズを大きくしなければならないこと、チャンネル毎にアドレスを発生させるためシステムが複雑になるという問題点がある。
また、デインターリービングの動作特性によって、チャンネル毎に異なるインターリービングの深さ(interleaving depth)に対応してサイズが相異なる無効データをそれぞれのチャンネル毎に有効データの前に付加するが、これによりそれぞれのチャンネル毎に有効データの開始位置がシステムの同期と合わなくなる問題が生じる。これを解決するために別の同期化ロジックを実現しなければならないという更なる問題点があった。
このように、従来のデインタリーバはその構造が複雑であり、更にそのシステムの規模が大きくなることが避けられないという短所を有していた。
特開平１１―１７７５３７（図１、図２）
本発明は前述したような問題点を解決するために案出されたもので、その目的は信頼性向上およびシステム設計の簡単化などを図るデジタル通信システムのデインターリービング装置およびそのデインターリービング方法を提供するところにある。
前述した目的を達成するための本発明に係るデジタル通信システムのデインターリービング装置は、入力データによって行カウント値を増加させる行カウンタと、この行カウンタに設定された行周期毎に列カウント値を増加させる列カウンタと、この列カウンタに設定された列周期毎に同期カウント値を増加させ前記行周期に対応する複数個の同期カウンタと、チャンネル毎の前記入力データのインターリービングの遅延深さに対応して設定されたオフセット値が貯蔵されるオフセットメモリ、および前記列カウント値と前記同期カウント値に前記オフセット値(Offset)を加算して生成された書込みアドレスに前記入力データが記録されるデインタリーバメモリを含んでいる。そこで、このデインタリーバメモリに記録された前記入力データは、前記同期カウント値に基づき前記行カウント値及び前記列カウント値が組み合わせられて生成された読出しアドレスによって読み取られて出力される。
望ましくは、前記複数個の同期カウンタは、前記行カウント値に対応して相異なるそれぞれの同期周期を有し、前記列カウンタの列周期は前記デジタル通信システムの同期信号に対応するよう設定する。
前記入力データは前記チャンネル毎のインターリービングの遅延深さによって有効データおよび無効データを有し、前記同期カウント値に基づき生成された前記読出しアドレスにおいて前記有効データが読み取られて出力される。
前記読出しおよび書込みアドレスは、前記行カウント値、列カウント値、および同期カウント値の組み合わせによって生成され、前記書込みアドレスは前記オフセット値が加算される前記列カウント値と前記同期カウント値とに基づき生成される。
一方、本発明に係るデジタル通信システムのデインターリービング方法は、入力データによって行カウンタの行カウント値を増加させる第１カウント段階と、前記行カウンタに設定された行周期毎に列カウンタの列カウント値を増加させる第２カウント段階と、前記列カウンタに設定された列周期毎に複数個の同期カウンタの同期カウント値を増加させる第３カウント段階と、前記入力データのチャンネル毎のインターリービングの遅延深さに対応して設定されたオフセット値を前記列カウント値と前記同期カウント値に加算して生成された書込みアドレスに前記入力データをデインタリーバメモリに記録する段階と、前記デインタリーバメモリに記録された前記入力データを前記同期カウント値に基づき前記行カウント値及び前記列カウント値が組み合わせられて生成された読出しアドレスにおいて前記入力データを読み出す段階を有することを特徴とする。
従って、対応するチャンネルについて必要な複数の行カウンタと列カウンタを統合して１つの行カウンタと１つの列カウンタに置き換えることによりシステムの構造を簡単化することができる。また、列カウンタの周期をシステムの同期信号と一致させることによってそれぞれのチャンネルに同期されたデインターリービングデータが得られる。
本発明によれば、第１に、カウンタの個数の最小化および同期化のための別のロジックが要らなくなることによってデインターリービング装置の具現が簡単化できる。
第２に、列カウンタの周期をシステムの同期信号と一致させることによってチャンネル毎に同期化されたデインターリービングデータが得られる。
第３に、カウンタの個数の最小化による読出しアドレスおよび書込みアドレスを生成するための装置の具現が簡単なので簡単化可能である。
以下、添付した図面に基づき本発明をさらに詳述する。
図２は本発明に係るデジタル通信システムのデインターリービング装置に関する概略的な構成図である。デインターリービング装置は、行(Row)カウンタ２１０、列カウンタ２３０、多数個の同期(Synch)カウンタ２５０、オフセット(Offset)メモリ(ROM)２７０、およびデインタリーバメモリ(RAM)２９０、を有している。また、複数個のマルチプレクサが併設され、マルチプレクサは入力される信号について選択的にスイッチングして出力するスイッチング機能を果たす。
デインタリーバメモリ２９０は同期信号に対応するｃ個の列(Column)を有するメモリセル群２９１と、メモリセル群２９１が少なくとも１つ以上であるｋ個の行(Row)を有する。従って、アドレス体系は行のカウント値、列のカウント値、およびメモリセル群２９１のカウント値(すなわち、同期カウント値)の組み合わせよりなる。
行カウンタ２１０はｋ個の行(Ｒ[０]からＲ[ｋ-１])をカウントする帰還カウンタであって、データが入力される順に行カウント値を増加させる。
列カウンタ２３０はメモリセル群２９１内のｃ(０〜ｃ-１)個の列をカウントする帰還カウンタであって、行カウンタ２１０がｋ-１までカウントを完遂すれば列カウンタ２３０のカウント値を増加させる。ここで、ｃ値はシステムの同期信号に対応して設定された値である。
同期カウンタ２５０はｋ個設けられ、ｋ個の同期カウンタ２５１、２５２、…はｋ個の行(Ｒ[０]からＲ[ｋ-１])内に設けられた少なくとも１つ以上のメモリセル群２９１をそれぞれカウントする。すなわち、同期カウンタ２５０は列カウンタ２３０のカウント値がｃ-１までカウントを完遂すれば、同期カウンタ２５０のカウント値を増加させる。
例えば、デインターリービングの動作特性に対応してｋ個の同期カウンタ２５１、２５２、…は次のような帰還周期を有する。
行Ｒ[０]の第１同期カウンタ２５１はｓ、行Ｒ[１]の第２同期カウンタ２５２はｓ-１の帰還周期を有し、このような方式で行Ｒ[ｋ-１]の第(ｋ-１)同期カウンタは１の帰還周期を有する。
オフセットメモリ２７０は各チャンネル毎のインターリービングの遅延深さに対応するオフセット値が貯蔵される。
オフセット値は、図１のデインタリーバ１２０を参照する際、Ｒ[１]のオフセット値（Ｏｆｆｓｅｔ）は次の数式のように表せる。

Figure 0003796250
すなわち、既に貯蔵されたオフセット値が列カウント値と同期カウント値に加算され入力データのチャンネル毎の書込みアドレスが生成される。
図３は図２のデインターリービング装置を概念的に説明するための図である。
デインターリービング装置は、多チャンネルについて同一な行カウンタ２１０と列カウンタ２３０を有する。行カウンタ２１０は行(Ｒ[０]からＲ[ｋ-１])をカウントし、列カウンタ２３０は１つのメモリセル群２９１をなす列([０]から[ｃ-１])をカウンティングする。ｋ個の行(Ｒ[０]からＲ[ｋ-１])はインターリービングの遅延深さに対応して少なくとも１つ以上のメモリセル群２９１を有する。例えば、Ｒ[０]はｓ(０〜ｓ-１)個、Ｒ[１]はｓ-１(０〜ｓ-２)個、…、Ｒ[ｋ-１]は１(０)個のメモリセルを有する。
各カウンタ２１０、２３０、２５０の動作は次の通りである。
行カウンタ２１０は行カウント値(ROW＿CNT)がｋ-１に到達すれば、列カウンタ２３０の列カウント値(COLUMN＿CNT)が１つ増加して、列カウンタ２３０の列カウント値(COLUMN＿CNT)がc-１に到達すれば、同期カウンタ２５０の同期カウント値(SYNCH＿CNT)が１つ増加する。このように各カウンタ２１０、２３０、２５０によってカウントされた行カウント値(ROW＿CNT)、列カウント値(COLUMN＿CNT)、および同期カウント値(SYNCH＿CNT)の組み合わせによって、デインタリーバメモリ２９０の書込みアドレスおよび読出しアドレスが生成される。
まず、書込みアドレスは列カウント値(COLUMN＿CNT)と同期カウント値(SYNCH＿CNT)にオフセットメモリ２７０に既に保存されたチャンネル毎のオフセット値(offset:Ｏ)を加算して生成される。
その後、読出しアドレスは同期カウント値(SYNCH＿CNT)に基づき行カウント値(ROW＿CNT)および列カウント値(COLUMN＿CNT)が組み合わせられて生成される。
図４の（ａ）および図４の（ｂ）はチャンネル毎の入力データが既に設定されたチャンネル毎のオフセット値(Ｏ1、Ｏ2)によって書込みアドレス(ROW＿CNT、COLUMN＿CNT、SYNCH＿CNT)が生成される過程を説明する図である。
まず、図４の（ａ）は入力される多チャンネルデータのうちインターリービングの遅延深さが最大の第１チャンネルに対する図である。
第１チャンネルの一番目の入力データはインターリービングの結果に基づき有効データが入力され、一番目のデータは行Ｒ[０]のオフセット値(Ｏ1-0)に対応して書込みアドレス(０、０、０)に書き込まれる。
２番目の入力データは、インターリービングの結果に基づき無効データが入力され、２番目のデータは、Ｒ[１]のオフセット値(Ｏ1-1)に対応して書込みアドレス(１、ｃ-ｎ、ｓ-２)に書き込まれる。すなわち、書込みアドレス(１、ｃ-ｎ、ｓ-２)から(１、ｃ-１、ｓ-２)まではインターリービング過程で生成された無効データが書き込まれ、書込みアドレス(１、０、０)から有効データが書き込まれる。
このようにオフセットメモリ２７０に既に保存された第１チャンネルのオフセット値(Ｏ1)に基づき入力データは各行Ｒ[０]、Ｒ[１]、…、Ｒ[ｋ-１]について同期カウント値(SYNCH＿CNT)が‘０'の領域から有効データの書込みが開始される。
従って、第１チャンネルに対する読出しアドレスは‘０'の同期カウント値(SYNCH＿CNT)に基づき行カウント値(ROW＿CNT)と列カウント値(COLUMN＿CNT)が加算されることにより生成され、よって第１チャンネルのデインターリービングデータが同期を合わせて出力される。
図４の（ｂ）は第１チャンネルよりインターリービングの遅延深さが小さい第２チャンネルに対する図である。
第２チャンネルの一番目の入力データはインターリービングの結果に基づき有効データが入力され、一番目データは行Ｒ[０]のオフセット値(Ｏ2-1)に対応して、書込みアドレス(０、０、４)に書き込まれる。
２番目の入力データはインターリービングの結果に基づき無効データが入力され、２番目のデータはＲ[１]のオフセット値(Ｏ2-1)に対応して書込みアドレス(１、ｃ-ｍ、３)に書き込まれる。すなわち、書込みアドレス(１、ｃ-ｍ、３)から(１、ｃ-１、３)まではインターリービング過程で生成された無効データが書き込まれ、書込みアドレス(１、０、４)から有効データが書き込まれる。
このようにオフセットメモリ２７０に既に保存された第２チャンネルのオフセット値(Ｏ2)に基づき入力データは、各行Ｒ[０]、Ｒ[１]、…、Ｒ[ｋ-１]について同期カウント値(SYNCH＿CNT)が‘４'の領域から有効データの書き込みが開始される。
従って、第２チャンネルに対する読出しアドレスは‘４'の同期カウント値(SYNCH＿CNT)に基づき行カウント値(ROW＿CNT)と列カウント値(COLUMN＿CNT)が組み合わせられて生成され、これにより第２チャンネルのデインターリービングデータが同期を合わせて出力される。 以上説明した通り、本発明によって相異なるインターリービングの遅延深さを有する多チャンネルの入力データはそれぞれのチャンネル毎に同期を合わせてデインターリービングデータを出力できるようになる。
図５の（ａ）および図５の（ｂ）と、図６の（ａ）および図６の（ｂ）は本発明に係るデインターリービング装置によってデインターリービングが行われる過程を例として説明した図であり、図７はデインターリービング過程に対する流れ図である。以下、図５の（ａ）ないし図７を参照して説明する。図５の（ａ）は５つの行Ｒ[０]、Ｒ[１]、Ｒ[２]、Ｒ[３]、Ｒ[４]と、１個の列Ｃ[０]を有するインターリービング装置５１０を示した図である。
まず、インターリービング装置５１０に入力されるデータは次の表１の通りである。

Figure 0003796250
 表１のデータがインターリービング装置５１０に入力されれば、インターリービング装置５１０でインターリービングされ出力されるデータは次の表２の通りである。

Figure 0003796250
ここで、Ｘ1、Ｘ2、Ｘ3、Ｘ4、…はインターリービング過程で生成された無効データになる。
インターリービング装置５１０に対応してデインタリーバメモリ５２０は５個の行Ｒ(０)(１)(２)(３)(４)と、１個の列Ｃ(０)を有する。また、同期カウント値は、例えばＲ(０)の場合０からｓ-１を有すると仮定する。
図５の（ｂ）は表２に示したようなインターリービングデータがデインタリーバメモリ５２０に書き込まれる過程を説明した図である。
まず、インターリービング装置５１０に対応して既に設定されたオフセット値(Ｏ1、 Ｏ2、 Ｏ3、…)を用いて書込みアドレスが生成される。
オフセット値(Ｏ)は、前述した数式１によって、インターリービング装置５１０から遅延深さが最大のＲ[０]の遅延深さに該当するＲ[０]の遅延深さを差し引いた値を再び遅延深さが最大のＲ[０]の遅延深さから差し引いた値になる。ここでは、列カウンタの反復周期が１なので、オフセット値を表す前記数式のＭは‘１'になる。
すなわち、デインターリービング装置のオフセットメモリ２７０に保存されたオフセット値(Ｏ)は次の通りである。
行Ｒ(０)のオフセット値(Ｏ0)は(４×１)-[(４×１)-(４×１)]=４になり、行Ｒ(１)のオフセット値(Ｏ1)は(４×１)-[(４×１)-(３×１)]=３になり、行Ｒ(２)のオフセット値(Ｏ2)は(４×１)-[(４×１)-(２×１)]=２になり、行Ｒ(３)のオフセット値(Ｏ3)は(４×１)-[(４×１)-(１×１)]=１になり、行Ｒ(４)のオフセット値(Ｏ4)は(４×１)-[(４×１)-(０×１)]=０になる。
以上のように、オフセットメモリ２７０に既に保存されたオフセット値(Ｏ)に基づき書込みアドレスが生成され、表２の入力データがデインタリーバメモリ５２０に書き込まれる過程は図５の（ｂ）に示した通りである。
表２を参照する際、一番目の入力データD１が入力されれば、行カウント値(ROW＿CNT)、列カウント値(COLUMN＿CNT)、同期カウント値(SYNCH＿CNT)、およびオフセット値(Ｏ0)を利用して書込みアドレス(０、０、４)が生成される(Ｓ７１１)。これによりデインタリーバメモリ５２０の書込みアドレス(０、０、４)にデータＤ１が書き込まれる(図７に示す本発明に係るデインターリービング方法ではＳ７１３のステップに対応する)。同様にして、２番目のデータＸ１は書込みアドレス(１、０、３)に書き込まれ、３番目のデータＸ２は書込みアドレス(２、０、２)に書き込まれ、４番目のデータＸ３は書込みアドレス(３、０、１)に書き込まれ、５番目のデータＸ４は書込みアドレス(４、０、０)にそれぞれ書き込まれる。残りの表２のインターリービングデータは、同じようにしてデインタリーバメモリ５２０の該当アドレスにそれぞれ書き込まれる。
従って、デインタリーバメモリ５２０の各行Ｒ(０)、Ｒ(１)、Ｒ(２)、Ｒ(３)、Ｒ(４)に対する同期カウント値(SYNCH＿CNT)が‘４'である領域から順次にデータが書き込み始まる。このようにデインタリーバメモリ５２０に書き込まれたデータは、同期カウント値(SYNCH＿CNT=４)に基づき読出しアドレスが生成される(Ｓ７１５)。すなわち読出しアドレスは、(０、０、４)(１、０、４)(２、０、４)(３、０、４)(４、０、４)、(０、０、５)(１、０、５)(２、０、５)(３、０、５)(４、０、５)、(０、０、６)(１、０、６)(２、０、６)(３、０、６)(４、０、６)、 …のように読出しアドレスが生成され、生成された読出しアドレスに基づきデータ、(Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５)、(Ｄ６、Ｄ７、Ｄ８、Ｄ９、Ｄ１０)、…が読み出される(Ｓ７１７)。
従って、インターリービング時生成された無効データＸ１、Ｘ２、Ｘ３、Ｘ４、…は出力されず、入力されたデータの順にデインターリービングされ出力される。
図６の（ａ）はシステムの同期信号(ＣＬＫ)に対するタイミング図であり、図６の（ｂ）は同期カウント値(SYNCH＿CNT)に基づきデインタリーバメモリ５２０から読み出されるデータの出力信号に対するタイミング図である。
図６の（ａ）および図６の（ｂ）に示した通り、システム同期信号(SYNCH＿CNT=４)に同期を合わせてデータ(Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５)が読み出されることが見られる。
このような方式で、同期カウント値(SYNCH＿CNT=５、６、７、…)、すなわち、同期信号に同期を合わせてデータ(Ｄ６、Ｄ７、Ｄ８、Ｄ９、Ｄ１０)、(Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、Ｄ１５)、…がデインタリーバメモリ５２０から読み出されることによってデインターリービングが行われる。
従って、全てのチャンネルについて必要な複数の行カウンタと複数の列カウンタを統合して１つの行カウンタと列カウンタに置き換えることにより、システムの構造を簡単化することができる。また、列カウンタの周期をシステムの同期信号と一致させることによって、チャンネル毎に同期化されたデインターリービングデータが得られる。これにより、チャンネル毎のデインターリービングデータの同期化のために、別の同期化ロジックを構成する必要がなくなることによって、やはりシステムの構造の簡単化が図れる。また、この方式を採用することによりバーストエラーに強い信頼性の高いデジタル通信システムを構築することができる。
以上においては本発明の望ましい実施例について示しかつ説明したが、本発明は前述した特定の実施例に限らず、請求の範囲で請求する本発明の要旨を逸脱せず、本発明の属する技術分野において通常の知識を持つ者ならば誰でも多様な技術を用いて変形実施が可能なことは勿論、そのような変更は請求の範囲の記載内にある。
デジタル通信システムにおいて、転送環境下で発生するバーストエラーに対する信頼性の向上およびその動作システムの簡単化などを図るデインターリービング装置に適用できる。
従来のインターリービング装置とデインターリービング装置に対する概略的な構成図である。 本発明に係るデジタル通信システムのデインターリービング装置に対する概略的な構成図である。 図２のデインターリービング装置の構成に対する概念図である。 （ａ）は図２のデインターリービング装置に設定されたオフセット値によって生成された書込みアドレスに入力データがデインタリーバメモリに書き込まれる過程を説明した図であり、（ｂ）は図２のデインターリービング装置に設定されたオフセット値によって生成された書込みアドレスに入力データがデインタリーバメモリに書き込まれる過程を説明した図である。 （ａ）は本発明に係るデインターリービング装置によってデインターリービングが行われる過程の一例を詳細に示した図であり、（ｂ）は本発明に係るデインターリービング装置によってデインターリービングが行われる過程の一例を詳細に示した図である。 （ａ）は本発明に係るデインターリービング装置の同期信号および出力信号のタイミング図であり、（ｂ）は本発明に係るデインターリービング装置の同期信号および出力信号のタイミング図である。 本発明に係るデジタル通信システムのデインターリービング方法に対する流れ図である。
符号の説明
２１０ 行カウンタ
２３０ 列カウンタ
２５０ 同期カウンタ
２７０ オフセットメモリ
２９０ デインタリーバメモリ
２９１ メモリセル群

Claims (14)

  1. 入力データによって行カウント値を増加させる行カウンタと、
    該行カウンタに設定された行周期毎に列カウント値を増加させる列カウンタと、
    該列カウンタに設定された列周期毎に同期カウント値を増加させ、該行周期に対応する複数個の同期カウンタと、
    該入力データのチャンネル毎にインターリービングの遅延深さに対応して設定されたオフセット値が貯蔵されるオフセットメモリと、
    該列カウント値と該同期カウント値に該オフセット値を加算して生成された書込みアドレスによって該入力データが記録されるデインタリーバメモリを含み、
    該デインタリーバメモリに記録された前記入力データは、該同期カウント値に基づき該行カウント値及び該列カウント値が組み合わせられて生成された読出しアドレスによって読み取られて出力されることを特徴とするデジタル通信システムのデインターリービング装置。
  2. 前記複数個の同期カウンタは、前記行カウント値に対応して相異なるそれぞれの同期周期を有していることを特徴とする請求項１に記載のデジタル通信システムのデインターリービング装置。
  3. 前記列カウンタに設定された列周期は、前記デジタル通信システムの同期信号に対応していることを特徴とする請求項１に記載のデインターリービング装置。
  4. 前記入力データは前記チャンネル毎のインターリービングの遅延深さによって有効データおよび無効データを有し、
    前記同期カウント値に基づき生成された前記読出しアドレスによって該有効データが読み取られて出力されることを特徴とする請求項１に記載のデジタル通信システムのデインターリービング装置。
  5. 前記読出しおよび前記書込みアドレスは、前記行カウント値、前記列カウント値、および前記同期カウント値の組合わせによって生成されていることを特徴とする請求項１に記載のデジタル通信システムのデインターリービング装置。
  6. 前記書込みアドレスは、前記オフセット値が加算された前記列カウント値と前記同期カウント値に基づき生成されていることを特徴とする請求項１に記載のデジタル通信システムのデインターリービング装置。
  7. 前記入力データは、前記デインタリーバメモリについて記録および読み取りのために入力信号について選択的にスイッチングして出力する複数個のマルチプレクサをさらに含んでいることを特徴とする請求項１に記載のデジタル通信システムのデインターリービング装置。
  8. 入力データによって行カウンタの行カウント値を増加させる第１カウント段階と、
    前記行カウンタに設定された行周期毎に列カウンタの列カウント値を増加させる第２カウント段階と、
    前記列カウンタに設定された列周期毎に複数個の同期カウンタの同期カウント値を増加させる第３カウント段階と、
    前記入力データのチャンネル毎のインターリービングの遅延深さに対応して設定されたオフセット値を前記列カウント値と前記同期カウント値に加算して生成された書込みアドレスによって前記入力データをデインタリーバメモリに記録する段階と、
    前記デインタリーバメモリに記録された前記入力データを前記同期カウント値に基づき前記行カウント値及び前記列カウント値が組み合わせられて生成された読出しアドレスによって前記入力データを読み出す段階と、を含むことを特徴とするデジタル通信システムのデインターリービング方法。
  9. 前記複数個の同期カウンタは、前記行カウント値に対応して相異なるそれぞれの同期周期を有していることを特徴とする請求項８に記載のデジタル通信システムのデインターリービング方法。
  10. 前記列カウンタに設定された列周期は、前記デジタル通信システムの同期信号に対応していることを特徴とする請求項８に記載のデインターリービング方法。
  11. 前記入力データは前記チャンネル毎のインターリービングの遅延深さによって有効データおよび無効データを有し、
    前記読出し段階では、前記同期カウント値に基づき生成された前記読出しアドレスによって前記有効データが読み取られて出力されることを特徴とする請求項８に記載のデジタル通信システムのデインターリービング方法。
  12. 前記読出しおよび書込みアドレスは、前記行カウント値、列カウント値、および同期カウント値の組み合わせによって生成されることを特徴とする請求項８に記載のデジタル通信システムのデインターリービング方法。
  13. 前記書込みアドレスは、前記オフセット値が加算された前記列カウント値と前記同期カウント値に基づき生成されていることを特徴とする請求項８に記載のデジタル通信システムのデインターリービング方法。
  14. 前記それぞれの段階は、入力信号について選択的に出力するスイッチング段階をさらに含んでいることを特徴とする請求項８に記載のデジタル通信システムのデインターリービング方法。
JP2004069917A 2003-03-14 2004-03-12 デジタル通信システムのデインターリービング装置およびそのデインターリービング方法 Expired - Fee Related JP3796250B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0016023A KR100518295B1 (ko) 2003-03-14 2003-03-14 디지털 통신 시스템의 디인터리빙장치 및 그의디인터리빙방법

Publications (2)

Publication Number Publication Date
JP2004282745A JP2004282745A (ja) 2004-10-07
JP3796250B2 true JP3796250B2 (ja) 2006-07-12

Family

ID=32960227

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004069917A Expired - Fee Related JP3796250B2 (ja) 2003-03-14 2004-03-12 デジタル通信システムのデインターリービング装置およびそのデインターリービング方法

Country Status (3)

Country Link
US (1) US7185241B2 (ja)
JP (1) JP3796250B2 (ja)
KR (1) KR100518295B1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7502390B2 (en) * 2003-10-30 2009-03-10 Lsi Corporation Optimized interleaver and/or deinterleaver design
KR20060004198A (ko) * 2004-07-08 2006-01-12 삼성전자주식회사 이동통신 시스템에서 블록 디인터리버 버퍼의 운용 방법및 장치
EP1633052A1 (en) * 2004-09-07 2006-03-08 STMicroelectronics N.V. Block de-interleaving system
US7716563B2 (en) * 2004-11-30 2010-05-11 Ciena Corporation Method and apparatus for the efficient implementation of a totally general convolutional interleaver in DMT-based xDSL systems
US7203265B2 (en) * 2005-06-16 2007-04-10 Hewlett-Packard Development Company, L.P. Synchronous counting circuit
KR100770894B1 (ko) * 2005-12-05 2007-10-26 삼성전자주식회사 이동통신 시스템에서 인터리버／디인터리버 메모리 제어장치 및 방법
US20070277064A1 (en) * 2006-05-02 2007-11-29 Mediatek Inc. Reconfigurable convolutional interleaver/deinterleaver using minimum amount of memory and an address generator
KR102470228B1 (ko) 2014-09-29 2022-11-23 파나소닉 홀딩스 코퍼레이션 콘볼루션 인터리버와 콘볼루션 디인터리버 및 콘볼루션 인터리빙 방법과 콘볼루션 디인터리빙 방법
EP3001572A1 (en) * 2014-09-29 2016-03-30 Panasonic Corporation Interleaving by concatenation of convolutional and block interleaving
CN110603796B (zh) * 2017-06-19 2022-07-08 松下电器（美国）知识产权公司 发送装置、接收装置、发送方法及接收方法
US10983725B2 (en) * 2018-03-01 2021-04-20 Synopsys, Inc. Memory array architectures for memory queues
CN112910473B (zh) * 2019-12-04 2024-01-26 中国科学院上海高等研究院 一种基于循环移位的块交织方法及系统

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5042033A (en) * 1989-06-05 1991-08-20 Canadian Marconi Corporation RAM-implemented convolutional interleaver
US5241563A (en) * 1992-08-10 1993-08-31 General Instrument Corporation Method and apparatus for communicating interleaved data
US5369652A (en) * 1993-06-14 1994-11-29 International Business Machines Corporation Error detection and correction having one data format recordable on record media using a diverse number of concurrently recorded tracks
KR0123088B1 (ko) 1993-12-28 1997-12-05 배순훈 메모리를 이용한 길쌈 디인터리버
US5559506A (en) * 1994-05-04 1996-09-24 Motorola, Inc. Method and apparatus for encoding and decoding a digital radio signal
US5537420A (en) * 1994-05-04 1996-07-16 General Instrument Corporation Of Delaware Convolutional interleaver with reduced memory requirements and address generator therefor
US5592492A (en) * 1994-05-13 1997-01-07 Lsi Logic Corporation Convolutional interleaving/de-interleaving method and apparatus for data transmission
US5636224A (en) * 1995-04-28 1997-06-03 Motorola Inc. Method and apparatus for interleave/de-interleave addressing in data communication circuits
US5764649A (en) * 1996-03-29 1998-06-09 Amati Communications Corporation Efficient address generation for convolutional interleaving using a minimal amount of memory
KR100192797B1 (ko) * 1996-07-01 1999-06-15 전주범 정적 램을 이용한 길쌈인터리버의 구조
US5912898A (en) * 1997-02-27 1999-06-15 Integrated Device Technology, Inc. Convolutional interleaver/de-interleaver
KR100237745B1 (ko) * 1997-05-23 2000-01-15 김영환 회전형 인터리버/디인터리버의 메모리 주소 발생장치 및 그 방법
US5928371A (en) * 1997-07-25 1999-07-27 Motorola, Inc. Systems for programmably interleaving and de-interleaving data and method thereof
US6014761A (en) * 1997-10-06 2000-01-11 Motorola, Inc. Convolutional interleaving/de-interleaving method using pointer incrementing across predetermined distances and apparatus for data transmission
US6178530B1 (en) * 1998-04-24 2001-01-23 Lucent Technologies Inc. Addressing scheme for convolutional interleaver/de-interleaver
US6411654B1 (en) * 1998-04-27 2002-06-25 Matsushita Electric Industrial Co., Ltd. Convolutional interleaver, convolutional deinterleaver, convolutional interleaving method, and convolutional deinterleaving method
US6353900B1 (en) * 1998-09-22 2002-03-05 Qualcomm Incorporated Coding system having state machine based interleaver
US6536001B1 (en) * 1999-03-11 2003-03-18 Globespanvirata, Inc. Circuit and method for convolutional interleaving using a single modulo operation
CA2266283C (en) * 1999-03-19 2006-07-11 Wen Tong Data interleaver and method of interleaving data
CN100442679C (zh) * 1999-05-19 2008-12-10 三星电子株式会社 涡式交织装置
CN1165112C (zh) * 1999-07-13 2004-09-01 三星电子株式会社 用于多级信道交错器/去交错器的地址生成装置
JP3973066B2 (ja) * 1999-09-10 2007-09-05 パイオニア株式会社 符号誤り訂正回路及び符号誤り訂正方法
US6854077B2 (en) * 2000-08-05 2005-02-08 Motorola, Inc. Apparatus and method for providing turbo code interleaving in a communications system
US6670898B1 (en) * 2000-08-24 2003-12-30 Tioga Technologies, Ltd. Efficient method and apparatus for interleaving and de-interleaving data
US6785862B1 (en) * 2001-08-14 2004-08-31 Mindspeed Technologies, Inc. Convolutional interleaver employing an efficient memory scheme
US6772377B2 (en) * 2001-09-28 2004-08-03 Texas Instruments Incorporated Convolutional interleaving with interleave depth larger than codeword size
US7024596B2 (en) * 2001-11-12 2006-04-04 Broadcom Corporation Efficient address generation for interleaver and de-interleaver

Also Published As

Publication number Publication date
JP2004282745A (ja) 2004-10-07
KR100518295B1 (ko) 2005-10-04
US20040181556A1 (en) 2004-09-16
US7185241B2 (en) 2007-02-27
KR20040081271A (ko) 2004-09-21

Similar Documents

Publication Publication Date Title
JP3882097B2 (ja) 重畳インターリーバ及びメモリのアドレス発生方法
JP3796250B2 (ja) デジタル通信システムのデインターリービング装置およびそのデインターリービング方法
US7139862B2 (en) Interleaving method and apparatus with parallel access in linear and interleaved order
US6553517B1 (en) Interleavers and de-interleavers
RU2261529C2 (ru) Перемежитель и способ перемежения в системе связи
EP1125366B1 (en) Generalized convolutional interleaver/deinterleaver
US6182265B1 (en) Method for encoding a channel using a parallel convolutional encoder
JP2005517339A6 (ja) 通信システムにおけるインターリーバー及びインターリービング方法
JPH10336594A (ja) マルチキャリア伝送インターリーブ装置及び方法
US7073012B2 (en) System and method for interleaving data in a communications device
JP2000036765A (ja) デインターリーブ回路
US7363552B2 (en) Method and apparatus for convolutional interleaving/de-interleaving technique
EP1233523A1 (en) Method and apparatus for decoding error correction code
WO2009060185A2 (en) Interleaving or de-interleaving a stream of data received in successive frames
KR100499467B1 (ko) 블록 인터리빙 방법 및 그를 위한 장치
JP3549756B2 (ja) ブロックインターリーブ回路
US6714606B1 (en) Integrated services digital broadcasting deinterleaver architecture
US6170077B1 (en) Method for encoding a digital communication channel
KR100243468B1 (ko) 듀얼 포트 메모리를 이용한 길쌈 인터리버 /디인터리버
JP2007527079A (ja) 複数のシフト・レジスタ機能を有するシングル・メモリ
JPH10163887A (ja) インターリーブ装置およびデインターリーブ装置
KR0183171B1 (ko) 인터리버 및 디인터리버와 그 방법
JP3290074B2 (ja) タイムインターリーブ回路
KR100215565B1 (ko) 정적 램을 이용한 길쌈 인터리버/디인터리버 및정적 램의 주소 생성 방법
JPH0661873A (ja) インターリーブ回路及びデ・インターリーブ回路

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060414

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees