JP2000036765A - デインターリーブ回路 - Google Patents

Abstract

(57)【要約】 【課題】 記憶容量が少なくてすむデインターリーブ回
路を提供する。 【解決手段】 デインターリーブ用メモリ４に対してデ
インタリーブに基づく順順序にてアドレスデータＡを出
力するアドレスデータ発生器３を備え、アドレスデータ
Ａによって指定されたデインターリーブ用メモリ４のア
ドレス位置に記憶されている主信号を読み出し、そのア
ドレス位置にインタリーブされて入力される次ぎの主信
号を書き込んで行くことにより、デインターリーブ用メ
モリ４の記憶容量を１スーパフレーム分とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＢＳディジタル放送
受信機に用いるデインターリーブ回路に関する。

【０００２】

【従来の技術】ＢＳディジタル放送受信機におけるイン
ターリーブ方式は、既に知られているように、バイト単
位で８×２０３バイトのブロックインターリーブが行わ
れ、スーパーフレーム方向で各フレームのスロット番号
が同一のスロット間でインターリーブが行われている。

【０００３】ここで、ＢＳディジタル放送信号の主信号
のＭＰＥＧ２−ＴＳパケットは外符号誤り訂正のための
パリティ１６バイトを含む２０３バイトと同期信号、変
調方式や誤り訂正方式などを示すために伝送多重制御
（ＴＭＣＣ（Transmission andMultiplexing Cofigurat
ion Control））信号の１バイトとの２０４バイトで形
成される１スロットからなり、４８スロットで１フレー
ムを構成し、８フレームを１スーパーフレームとしてい
る。

【０００４】上記のようにインターリーブされたデータ
をデインターリーブするためには、２スーパーフレーム
分の記憶容量を有するメモリが必要であった。このため
に、最大１５５９０４バイト（＝２０３（バイト）×４
８（スロット）×８フレーム×２（スーパーフレー
ム））にも及ぶ記憶容量のメモリが必要である。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ように２スーパーフレームに及ぶ記憶容量のメモリを用
いてデインターリーブ回路を構成するときは、デインタ
ーリーブ回路を集積回路化する場合にゲート数が多くな
るほかチップ面積が大きくなってしまうという問題点が
あった。

【０００６】本発明は、記憶容量が少なくてすむデイン
ターリーブ回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明にかかるデインタ
ーリーブ回路は、ＢＳディジタル放送受信機におけるデ
インターリーブ回路であって、１スロット中における主
信号の数をｍとし、デインターリーブの深さをｎとし、
デインターリーブ用のメモリに割り付けた固有のアドレ
ス番号をｙとし、データの読み書きアドレス位置を指定
するアドレスデータをＡとし、ａ ｍｏｄｕｌｏ ｂはａ
−αｂ（αは０を含む自然数）の剰余であるとしたと
き、（ｙ≠ｎ×ｍ−１）のときはＡ＝ｙ×ｎのｘ乗 ｍ
ｏｄｕｌｏ （ｎ×ｍ−１）とし、（ｙ＝ｎ×ｍ−１）
のときはＡ＝ｙとし、アドレス番号ｙまでを繰返し指定
した回数であるアドレスセット番号ｘをＡ＝ｙ×ｎのｘ
乗 ｍｏｄｕｌｏ （ｎ×ｍ−１）においてｙ＝１のとき
にＡ＝１となるｘとし、かつｙ×ｎのｘ乗の値が（ｎ×
ｍ−１）の値未満のときはＡ＝（ｙ×ｎのｘ乗）とする
アドレスデータＡを発生するアドレスデータ発生手段を
備え、アドレス発生手段により発生されたアドレスデー
タで指定されるメモリのアドレス位置に記憶されている
主信号を読み出し、該アドレス位置にインタリーブされ
て入力される次の主信号を書き込むことを特徴とする。

【０００８】本発明にかかるデインターリーブ回路で
は、アドレス発生手段によって発生されるアドレスデー
タＡによって指定されるメモリのアドレス位置に記憶さ
れている主信号が読み出される。この読み出しによって
実質的に空きとなったアドレス位置にインタリーブされ
て入力される次の主信号が書き込まれるために、デイン
ターリーブ用のメモリの記憶容量でデインターリーブが
行なえて、デインターリーブ用のメモリの記憶容量は、
従来必要とした２スーパーフレームの記憶容量のメモリ
に対して、１／２の記憶容量のメモリですみ、集積回路
化したとき必要面積は少なくてすむことになる。

【０００９】本発明にかかるデインターリーブ回路にお
いて、アドレスデータ発生手段は入力される主信号の数
を計数するｍ進カウンタと、ｍ進カウンタのキャリを計
数するＳ進カウンタと、Ｓ進カウンタの計数値に（ｎ×
ｍ）を乗算する乗算器と、スロットの方向に主信号数を
計数し、計数主信号値が（ｍ−１）に達したときｎ方向
に１段シフトしてスロット方向に主信号を計数し、同様
に順位繰り返して計数値が（ｎ×ｍ）に達するまで計数
するオフセット値計数手段と、乗算器の出力とオフセッ
ト値計数手段の計数とを加算する加算手段と、を備え、
加算手段の出力をアドレスデータＡとすることを特徴と
する。

【００１０】アドレス発生手段から出力されるアドレス
データにより指定される、メモリのアドレス位置から主
信号が読み出され、かつ書き込まれることによって、デ
インターリーブが行なわれる。

【００１１】

【発明の実施の形態】以下、本発明にかかるデインター
リーブ回路を実施の形態によって説明する。

【００１２】図１は、本発明の実施の一形態にかかるデ
インターリーブ回路の構成を示すブロック図である。本
発明の実施の一形態にかかるデインターリーブ回路はト
レリス符号方式（以下、トレリス符号方式をＴＣと記
す）８ＰＳＫ（符号化率ｒ＝２／３）が４６スロット、
畳み込み符号化およびパンクチャード符号化法式ＱＰＳ
Ｋ（符号化率ｒ＝１／２）が１スロットの場合を例示し
ている。

【００１３】図３（ａ）は各スーパーフレームに同期し
て出力されるスーパーフレームパルスａを示す。ＢＳデ
ィジタル放送信号を受信して内符号復号された出力（バ
イト単位）、すなわちトレリス符号、または畳み込み符
号に対する復号器であるトレリス、ビタビ復号器によっ
て復号されてバイト化された図３（ｂ）に示す内符号復
号データｂはスーパーフレームパルスａに同期して出力
される。内符号復号データｂはスーパーフレームタイミ
ング信号と伝送モード信号とを受けたタイミング信号発
生器１から出力される図３（ｃ）に示す書き込みゲート
パルスｃを受けてバッファメモリ２に書き込まれる。

【００１４】この書き込みは、書き込みゲートパルスｃ
によって、例えばＦＩＦＯからなるバッファメモリ２に
２０３バイトの主信号が書き込まれて記憶される。同期
信号、ＴＭＣＣ信号およびバーストシンボル信号は分離
されてバッファメモリ２へは書き込まれず、この期間は
無データが書き込まれる。図３（ｃ）において４バイト
の表記はバーストシンボル期間を示している。

【００１５】ここで、バイト化されたデータのデータレ
ートは変調方式、符号化率に依存し、例えばＴＣ８ＰＳ
Ｋ符号（符号化率ｒ＝２／３（以下、符号化率ｒ＝２／
３は省略する場合もある））のデータレートを１とすれ
ば、ＱＰＳＫ符号（符号化率ｒ＝１／２（以下、符号化
率ｒ＝１／２は省略する場合もある））ではデータレー
トは１／２である。したがって、本一形態では８ＰＳＫ
符号が４６スロット、ＱＰＳＫ符号が１スロットの場合
であって、ＱＰＳＫ符号の情報ビット伝送効率は８ＰＳ
Ｋ符号の場合の１／２であり、シンボル速度一定の変調
がされているため伝送スロットは２スロットとなって、
１フレームで４８スロットになる。

【００１６】また、ＢＰＳＫ符号（符号化率ｒ＝１／２
（以下、符号化率ｒ＝１／２は省略する場合もある））
ではデータレートは１／４である。また、ＢＰＳＫ（符
号化率ｒ＝１／２）で伝送される同期信号、ＴＭＣＣ信
号区間はＴＣ８ＰＳＫのデータレートに対して１／４の
データレートであり、バーストシンボル信号４バイトは
ＱＰＳＫ（符号化率ｒ＝１／２）で伝送され、バースト
シンボル信号のデータレートは１／２のデータレートで
ある。

【００１７】タイミング信号発生器１から出力される書
き込みゲートパルスｃを受けて、２０３バイトの主信号
のバッファメモリ２への書き込みの際に、ＴＭＣＣ信号
およびバーストシンボル信号は主信号から分離されて、
バッファメモリ２への書き込みは行われないこと前記の
とおりである。

【００１８】バッファメモリ２に書き込まれた内符号復
号出力ｂは、図３（ａ）に示すスーパーフレームパルス
から所定の時間差をおいた図３（ｄ）に示す読み出しス
タートパルスｄの発生時期から、タイミング信号発生器
１から出力される図３（ｅ）に示す読み出しゲートパル
スｅを受けて、ＴＭＣＣ信号およびバーストシンボル信
号の期間読み出しを実質的に停止して、２０３バイトの
主信号ｊ（以下、２０３バイトのバイトの記載を省略す
る場合もある）が一定の速度でバッファメモリ２からバ
ースト的に読み出される。さらに、タイミング信号発生
器１からアドレスデータ発生器３に図３（ｆ）（図３
（ｇ）に一部を拡大して示してある）に示すデインター
リーブ書き込み、読み出しゲートパルスｆが出力され
る。

【００１９】デインターリーブメモリ書き込み、読み出
しゲートパルスｆを受けたアドレスデータ発生器３から
図３（ｈ）に示すアドレスデータＡおよび図３（ｉ）に
示すＲ／Ｗ信号ｉがデインターリーブメモリ４に出力さ
れ、図３（ｊ）に示す２０３バイトの主信号ｊがデイン
ターリーブメモリ４へ順次書き込まれ、読み出しアドレ
ス指定に基づいてデインターリーブメモリ４からの読み
出しに際してデインターリーブが行われ、デインターリ
ーブされた図３（ｋ）に示す２０３バイトの主信号ｋが
デインターリーブメモリ４から出力される。

【００２０】Ｒ／Ｗ信号ｉは高電位のときには読み出し
指示が行われ、低電位のときには書き込み指示が行われ
て、アドレスデータＡによるアドレス指定によって主信
号ｊが読み出されたアドレスに次に供給された主信号が
書き込まれる。

【００２１】次に、図２に基づいてさらに詳細に説明す
る。図２は本実施の一形態における処理過程毎のデータ
フレーム構成を示している。

【００２２】図２（ａ）はバッファメモリ２へ供給され
る内符号復号データｂを示す。図２（ａ）に示す内符号
復号データｂは、４６スロットをＴＣ８ＰＳＫ信号で、
1スロットをＱＰＳＫ信号（符号化率ｒ＝１／２）で伝
送する場合の１スーパーフレーム分のフレーム構成を示
していて、１２バイトの同期、ＴＭＣＣ信号に続き、Ｔ
Ｃ８ＰＳＫの主信号２０３バイト、バーストシンボル信
号に相当する空白部４バイト、主信号２０３バイト、バ
ーストシンボル信号に相当する空白部４バイト、…、Ｑ
ＰＳＫ（符号化率ｒ＝１／２）の主信号２０３バイト、
バーストシンボル信号に相当する空白部４バイトにて１
フレームが構成され、また、第０フレーム〜第７フレー
ムの８フレームで１スーパーフレームが構成されてい
る。

【００２３】図２（ａ）に示す内符号復号データｂのデ
ータストリームは書き込みゲートパルスｃによって、同
ゲートパルスが高電位の区間のみバッファメモリ２に書
き込まれて記憶される。図２（ｂ）に示すように、主信
号、すなわち同期信号、ＴＭＣＣ信号、バーストシンボ
ル信号区間以外の信号がバッファメモリ２に書き込まれ
る。

【００２４】タイミング信号発生器１においてはスーパ
ーフレームパルスａを受けて、一定時間遅延された読み
出しスタート信号ｄが生成されこのタイミングによって
読み出しゲートパルスｅが出力される。読み出しゲート
パルスｅを受けてバッファメモリ２からは一定の速度で
読み出しが行われる。読み出し速度は基本レートである
８ＰＳＫの速度とする。

【００２５】読み出しゲートパルスｅは、４８バイトの
同期、ＴＭＣＣ信号区間休止し、２０３バイト読み出
し、４バイト休止し、２０３バイト読み出し、４バイト
休止し、…、２０３バイト休止し、４バイト休止しとな
る。同期、ＴＭＣＣ信号区間が４８バイトとなるのはそ
のデータ速度が書き込み時には１／４であったため、読
み出し時にはその４倍（１２バイト×４＝４８）となる
からである。

【００２６】最後に２０３バイト休止としたのは、主信
号のＱＰＳＫ符号の情報ビット伝送効率はＴＳ８ＰＳＫ
符号の場合の１／２であり、シンボル速度一定の変調が
されているため伝送スロットは２スロットとなっている
が、内符号復号によって２０３バイトとなって、この部
分にダミーデータを挿入するためである。図２（ｃ）は
２０３バイト休止とされた部分にダミーデータが挿入さ
れた様子を示している。

【００２７】なお、ここではバーストシンボル信号をバ
ッファメモリ２へ書き込まないとしたが、バースト信号
も主信号と共に書き込み、また、読み出しを行ってもよ
い。この場合は図３（ｃ）に示すバッファメモリ書き込
みゲートパルスｃと図３（ｅ）に示す読み出しゲートパ
ルスｅの４バイト区間低電位になっている部分を高電位
とすればよい。

【００２８】タイミング信号発生器１からは図３（ｆ）
に示すデインターリーブメモリ書き込み、読み出しゲー
トパルスｆがアドレスデータ発生器３へ出力される。デ
インターリーブメモリ書き込み、読み出しゲートパルス
ｆを受けて、アドレスデータ発生器３からはアドレスデ
ータＡおよびＲ／Ｗ信号ｉがデインターリーブメモリ４
に出力され、デインターリーブが行われる。

【００２９】図２（ｃ）に示すダミーデータを含んだバ
ッファメモリ２からの出力データｊは、デインターリー
ブメモリ書き込み、読み出しゲートパルスにタイミング
を一致させられたアドレスデータＡ、Ｒ／Ｗ信号ｉによ
ってデインターリーブメモリ４に書き込まれ、読み出さ
れる。図３（ｇ）〜（ｋ）にはデインターリーブメモリ
書き込み、読み出しゲートパルスｇを１スロット区間分
拡大し、同時に１スロット区間分拡大したアドレスデー
タＡとＲ／Ｗ信号ｉとデインターリーブメモリ書き込み
データｊ、読み出しデータｋを示している。

【００３０】図３からも明白なように、先ず１スーパー
フレーム前のデインターリーブされたデータｋが読み出
され、続いて現在のデインターリーブするためのデータ
ｊを書き込む順となる。また、書き込みデータｊはデー
タｋを読み出した同一アドレスに書き込むことにより、
書き込みデータ、読み出しデータのタイミングも同一と
なる。読み出されたデータｋはデインターリーブされた
データであり、そのフレーム構成は図２（ｃ）と同様で
ある。

【００３１】デインターリーブはデインターリーブメモ
リ４への書き込み、読み出し動作によって行なわれる。
次にアドレスデータ発生器３について説明する。

【００３２】アドレスデータ発生器３についての詳細な
説明の前に、アドレスデータ発生の原理を図４、図５お
よび図６に基づいて説明する。

【００３３】図４、図５および図６は、ｍはデータ長の
基本単位（＝ＢＳディジタル放送の場合は２０３バイ
ト）、ｎはインターリーブの深さ（＝ＢＳディジタル放
送の場合は８（１スーパーフレームを構成するフレーム
の数））であるが、簡単のためにｍ＝５およびｎ＝４と
したときの、ｎ×ｍ＝４×５のデインターリーブを説明
する例である。

【００３４】図４（ａ）、図５（ａ）、（ｂ）および
（ｃ）のデインターリーブマトリクスの上段にはアドレ
スデータを、下段に入力されたデータが記入してある。
図４（ａ）に示すようにアドレスデータＡ［０］、Ａ
［１］、Ａ［２］、Ａ［３］、…Ａ［１８］、Ａ［１
９］に対して、データストリームＤ［０］、Ｄ［１］、
Ｄ［２］、Ｄ［３］、…Ｄ［１８］、Ｄ［１９］が書き
込まれている。このデータは図４（ｃ）に示すように横
方向に順次書き込まれ、図４（ｂ）に示すように縦方向
に順次読み出されてインターリーブがなされる。

【００３５】この状態が図５（ａ）に示してあり、この
状態をアドレスセット番号ｘ＝０の場合とする。この状
態は、アドレスデータ発生器３からは順次、 Ａ［０］、Ａ［１］、Ａ［２］、Ａ［３］、Ａ［４］、
Ａ［５］、……、Ａ［１８］、Ａ［１９］ のアドレスデータが出力され、データストリーム Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］、Ｄ［４］、
Ｄ［５］、……、Ｄ［１８］、Ｄ［１９］ に対する深さ４のインターリーブされたデータストリー
ム Ｄ［０］、Ｄ［５］、Ｄ［１０］、Ｄ［１５］、Ｄ
［１］、Ｄ［６］、……、Ｄ［１４］、Ｄ［１９］ が書き込まれた状態である。

【００３６】この場合、アドレスデータ発生器３から出
力されるアドレスデータは単にインクリメントであり、
これを基本アドレスセットと呼ぶ。デインターリーブメ
モリ４からの読み出しアドレスデータは、読み出された
後のデータストリームがインターリーブされる前の状態 Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］、Ｄ［４］、
Ｄ［５］、……、Ｄ［１８］、Ｄ［１９］ となるように、アドレスデータ発生器３からは順次、 Ａ［０］、Ａ［４］、Ａ［８］、Ａ［１２］、Ａ［１
６］、Ａ［１］、……、Ａ［１５］、Ａ［１９］ のアドレスデータが出力される。このアドレスセット番
号ｘを１とする。

【００３７】読み出しが行なわれたアドレス位置に次の
データストリームが書き込まれる。このデータストリー
ムは、 Ｄ´［０］、Ｄ´［５］、Ｄ´［１０］、Ｄ´［１
５］、Ｄ´［１］、Ｄ´［６］、……、Ｄ´［１４］、
Ｄ´［１９］ であり、図５（ｂ）はこのデータストリームが書き込ま
れた状態を示している。

【００３８】同様にデインターリーブされるには、 Ａ［０］、Ａ［１６］、Ａ［１３］、Ａ［１０］、Ａ
［７］、Ａ［４］、……、Ａ［３］、Ａ［１９］ のようにアドレスデータが出力されるようにアドレッシ
ングされれば、 Ｄ´［０］、Ｄ´［１］、Ｄ´［２］、Ｄ´［３］、Ｄ
´［４］、Ｄ´［５］、……、Ｄ´［１８］、Ｄ´［１
９］ のデータが得られる。この状態がアドレスセット番号ｘ
＝２の状態である。

【００３９】また、このアドレスデータの順、すなわち
データが読み出されたアドレスデータにより指定された
アドレス位置に順次、データ Ｄ〃［０］、Ｄ〃［５］、Ｄ〃［１０］、Ｄ〃［１
５］、Ｄ〃［１］、Ｄ〃［６］、……、Ｄ〃［１４］、
Ｄ〃［１９］ が書き込まれ（図５（ｃ））、アドレスセット番号ｘ＝
３の Ａ［０］、Ａ［７］、Ａ［１４］、Ａ［２］、Ａ
［９］、Ａ［１６］、……、Ａ［１２］、Ａ［１９］ のアドレスデータにより指定された位置からデータが読
み出されれば、データ Ｄ〃［０］、Ｄ〃［１］、Ｄ〃［２］、Ｄ〃［３］、Ｄ
〃［４］、Ｄ〃［５］、……、Ｄ〃［１８］、Ｄ〃［１
９］ が出力される。

【００４０】図６ではデインターリーブメモリ４に対し
て割り付けられた固有のアドレスデータに対応するアド
レス番号ｙと、読み出し書き込み回数に対応するアドレ
ス番号ｙまでを繰返し指定した回数であるアドレスセッ
ト番号ｘとに対するアドレスデータＡの推移を示し、例
えば、アドレスセット番号ｘ＝２を例に説明すれば、デ
インターリーブメモリ４に対して割り付けられた固有の
アドレス番号Ａ［０］、Ａ［１６］、Ａ［１３］、Ａ
［１０］、Ａ［７］、Ａ［４］、……、Ａ［３］、Ａ
［１９］がアドレスデータとしてアドレスデータ発生器
３から出力されることを示している。

【００４１】ここで、デインターリーブを行う手順をま
とめると次の如くである。 ａ．アドレスセット番号ｘ＝０で読み出し（一番始めは
省略）、 ｂ．アドレスセット番号ｘ＝０で書き込み、 ｃ．アドレスセット番号ｘ＝１で読み出し、 ｄ．アドレスセット番号ｘ＝１で書き込み、 ｅ．アドレスセット番号ｘ＝２で読み出し、 ｆ．アドレスセット番号ｘ＝２で書き込み、 ・ ・ ｑ．アドレスセット番号ｘ＝８で読み出し、 ｒ．アドレスセット番号ｘ＝８で書き込み、 ｓ．アドレスセット番号ｘ＝９（＝０）で読み出し、 となって、データが読み出されたアドレスデータのアド
レスに入力されてくるデータが書き込まれる。このよう
に、ｎ×ｍ＝４×５のデインターリーブでのアドレスデ
ータの指定はアドレスセット番号ｘが９の周期で巡回す
ることが判る。アドレスセット番号ｘの周期が９でこれ
を周期Ｘと記す。周期Ｘ＝０は意味がなくＸ＝０は除
く。

【００４２】次にこのアドレッシングを一般式化する。
デインターリーブの深さをｎ、基本単位のデータ数を
ｍ、アドレスセット番号をｘ、アドレス番号をｙ、アド
レスデータをＡとすると、アドレスデータＡは Ａ＝ｙ×ｎのｘ乗 ｍｏｄｕｌｏ（ｎ×ｍ−１） （ｙ≠ｎ×ｍ−１） …（１式） Ａ＝ｙ （ｙ＝ｎ×ｍ−１） …（２式） により指定される。この場合、ａ ｍｏｄｕｌｏ ｂは、
ａ−αｂ（αは０を含む自然数）の剰余であって、ａが
ｂ未満のときには、ａ ｍｏｄｕｌｏ ｂはａであるとす
る。

【００４３】アドレスセット番号ｘの周期Ｘは（１）式
においてｙ＝１のときにＡ＝１となるｘを求めることに
よって得られ、この場合は前記したようにＸ＝９であ
る。

【００４４】図４、図５および図６による例は、２次元
のアドレスマトリクス上でのデインターリーブに関して
一般式化したものだが、ＢＳディジタル放送信号のデイ
ンターリーブにも適用することができる。ＢＳディジタ
ル放送信号では同一スロット間でフレーム方向に深さ８
のインターリーブが行なわれるが、１スロットには２０
３バイトの主信号が割り当てられており、２０３（バイ
ト）×８（フレーム）の２次元マトリクスが４８（スロ
ット）集まったものとして扱うことができる。つまり、
１スーパーフレーム分のメモリ空間を４８分割し、それ
ぞれのエリア内で２０３×８のデインターリーブを行う
ことになる。

【００４５】本実施の一形態では、1スーパーフレーム
のメモリマトリクスを図７のように定める。ｍ＝２０３
（バイト）×ｎ＝８（フレーム）×Ｓ＝４８（スロッ
ト）とし、アドレスは２０３×８の２次元マトリクスで
アドレス０からｍ方向にインクリメントし、続いてｎ方
向に一段シフトしてまたｍ方向にインクリメントし、…
というように定めると、1スロットの最終アドレスは１
６２３となる。また、スロット方向へは、第１スロット
から第４８スロットの方向へ、ｎ×ｍ＝１６２４ずつオ
フセットが加えられて行くものとする。

【００４６】この場合も、アドレスセット番号ｘの周期
Ｘは（１）式においてｙ＝１のときにＡ＝１となるｘか
ら求められて、アドレスセット番号ｘの周期Ｘ＝１８０
である。

【００４７】図８にアドレスデータ発生器３の実施例を
示し、図９および図１０にその作用を示すフローチャー
トを示す。

【００４８】アドレスデータ発生器３は図８に示すよう
に、ストローブパルス発生部５０、ストローブ発生部５
０と協働してスロットの番号を指定するスロット番号検
出部５１、ストローブパルス発生部５０とスロット番号
検出部５１と協働してモデユロ演算を行なってアドレス
データを送出するモデユロ演算部５２とを備えている。
ここで、ｍ＝２０３（１スロットにおける主信号のバイ
ト数）、ｎ＝８（デインターリーブの深さ）、Ｓ＝４８
（１フレームにおけるスロット数）、Ｆ＝８（１スーパ
ーフレームを構成するフレーム数であって、Ｆ＝ｎ＝
８）、Ｘ＝１８０（アドレスセット回数ｘの周期）であ
る。ここで、後記する加算器７０を除くモデユロ演算部
５２がオフセット値計数手段に対応する。

【００４９】ストローブパルス発生部５０はタイミング
信号発生器１から出力されるデインターリーブ書き込
み、読み出しゲートパルスが供給されて、該デインター
リーブ書き込み、読み出しゲートパルスが高電位の期間
出力されるクロックパルスを受けてクロックパルスを計
数するｍ進カウンタ５３と、ｍ進カウンタ５３のキャリ
出力の計数を行なうＳ進カウンタ５４と、Ｓ進カウンタ
５４のキャリ出力の計数を行なうＦ進カウンタ５５と、
Ｆ進カウンタ５５のキャリ出力の計数を行なうＸ進カウ
ンタ５６と、ｍ進カウンタ５３の計数値ｍcntとＳ進カ
ウンタ５４の計数値ＳcntとＦ進カウンタ５５の計数値
ＦcntとＸ進カウンタ５６の計数値ｘcntとを受けてスト
ローブパルスを発生するデコーダ５７とからなってい
る。

【００５０】Ｓ進カウンタ５４の計数値はｍ進カウンタ
５３がクロックパルスを０から２０３回計数する毎にイ
ンクリメントされるために、Ｓ進カウンタ５４でスロッ
ト番号を検出していることになる。スロット番号検出部
５１ではＳ進カウンタ５４の計数値を受けて（ｎ×ｍ）
倍する乗算器５８とからなり、Ｓ進カウンタ５４の計数
値に基づいてスロット番号の開始アドレスデータ０、１
６２４、３２４８、…、７６３２８を発生することにな
る。スロット番号検出部５１からのこの出力に後記のデ
ータＡ０が加算されて、アドレスデータＡが得られる。

【００５１】モデユロ演算部５２はＡオフセットレジス
タ６０を設定値１に初期化する設定器５９、ストローブ
パルスｓａを受けてＲオフセットレジスタ６１の置数値
が置数されるＡオフセットレジスタ６０、ストローブパ
ルスｓｂを受けてアドレスデータＡ０を置数するＲオフ
セットレジスタ６１、アドレスデータＡ０とＡオフセッ
トレジスタ６０の置数値を加算する加算器６２と、加算
器６２の加算出力と設定器６３の設定値（ｎ×ｍ）とを
比較する比較器６４と、（加算器６２の加算出力≧設定
器６３の設定値（ｎ×ｍ））のときの比較器６４の出力
に基づき加算器６２の加算出力から設定器６５の設定値
（ｎ×ｍ−１）を減算した値をアドレスデータＡ〃とし
て出力し、かつ（加算器６２の加算出力≧設定器６３の
設定値（ｎ×ｍ））でないとき比較器６４の出力に基づ
き加算器６２の加算出力をアドレスデータＡ〃として出
力する減算器６６と、減算器６６から出力されるアドレ
スデータＡ〃をストローブパルスｓｃを受けて置数値と
するＡmcntレジスタ６７と、減算器６６から出力される
アドレスデータＡ〃とＡmcntレジスタ６７の置数値との
一方をセレクトパルスｓｐにより選択するセレクタ６８
と、セレクタ６８から出力されるアドレスデータＡ´を
１クロックパルスの期間遅延させるＤＦ／Ｆからなるラ
ッチ６９と、ラッチされたアドレスデータＡ０と乗算器
５８の出力とを加算する加算器７０とを備え、加算器７
０の出力をアドレスデータＡとする。

【００５２】Ａオフセットレジスタ６０へのストローブ
パルスｓａはＦ進カウンタ５５のキャリ出力に同期して
出力される。ただし、ｘcnt＝Ｘ−１の場合は１が置数
され、ｘcnt≠Ｘ−１の場合はＲオフセットレジスタ６
１の置数値Ｒofsetが置数される。Ｒオフセットレジス
タ６１へのストローブパルスｓｂはＦ進カウンタ５３の
計数値Ｆcntが０、Ｓ進カウンタ５２の計数値Ｓcntが
０、かつｍ進カウンタ５３の計数値ｍcntがｎになった
ときに出力される。Ａmcntレジスタ６７へのストローブ
パルスｓｃはＳ進カウンタ５２の計数値Ｓcntが０で、
かつｍ進カウンタ５３の計数値ｍcntが０になったとき
に出力される。セレクタ６８へのセレクトパルスｓｐは
ｍ進カウンタ５３の計数値ｍcnt＝ｍ−１、かつＳ進カ
ウンタ５２の計数値Ｓcnt≠Ｓ−１となったときに出力
されて、Ａmcntレジスタ６７の置数値が選択される。

【００５３】加算器６２にてＡオフセットレジスタに置
数された値とアドレスデータＡ０とが加算され、加算結
果が比較器６４と減算器６６に送出される。アドレスデ
ータＡ０は２０３×８の２次元マトリクス上でのアドレ
スデータであり、スロット数をカウントするＳ進カウン
タ５４の計数値Ｓcntを乗算器５８によってｎ×ｍ倍さ
れた（つまりスロット方向へのオフセット）値とアドレ
スデータＡ０との加算結果が、アドレスデータＡとな
る。

【００５４】比較器６４は加算器６２の加算出力が（ｎ
×ｍ（＝１６２４））以上となった場合に減算器６６に
対して減算指示を出力し、減算器６６は減算指示を受け
て加算器６２からの加算出力から設定器６５に設定され
ている（ｎ×ｍ−１）を減算する。また、加算器６２の
加算出力が（ｎ×ｍ（＝１６２４））以上でない場合は
減算されず、加算器６２の加算出力がそのまま減算器６
６から出力される。

【００５５】Ａmcntレジスタ６７にはストローブパルス
ｓｃの発生時点でのアドレスデータＡ〃が置数されお
り、セレクタ６８がセレクト信号ｓｐを受けた場合にＡ
mcntレジスタ６７の置数値Ａ〃がセレクトされて出力さ
れる。セレクタ６８からの出力をアドレスデータＡ´と
する。アドレスデータＡ´がラッチ６９によってラッチ
され、ラッチ出力をアドレスデータＡ０とする。また、
Ｒオフセットレジスタ６１はストローブパルスｓａを受
けて、その時点でのデータＡ０が置数される。また、Ｒ
オフセットレジスタ６１の置数値はＡオフセットレジス
タ６０に出力され、ストローブパルスｓａを受けてＡオ
フセットレジスタ６０に置数される。

【００５６】ｍ進カウンタ５３、Ｓ進カウンタ５４、Ｆ
進カウンタ５５、Ｘ進カウンタ５６およびラッチ６９は
共通のクロックパルスで動作しているが、デインターリ
ーブメモリ書き込み、読み出しゲートパルスが低電位の
場合には動作を停止する。

【００５７】図９および図１０のフローチャートに基づ
いてアドレスデータ発生器３の作用を説明する。

【００５８】デインターリーブが開始されるとＡオフセ
ットレジスタ６０の置数値Ａofsetが１に初期化され、
かつＸ進カウンタ５６の計数値ｘcntすなわちアドレス
セット番号ｘは０に初期化される（ステップＳ１）。ま
た、ｍ進カウンタ５３の計数値ｍcnt、Ｓ進カウンタ５
４の計数値ＳcntおよびカウンタＦ５４の計数値Ｆcntが
０に初期化され、ラッチ６９も初期化されてアドレスデ
ータＡ０も初期化される（ステップＳ２）。この時のデ
ータＡ〃がＡmcntレジスタ６７に置数されるがこの場合
は０が置数されることになる（ステップＳ３）。また、
ストローブパルスｓｃはｍ進カウンタ５３の計数値ｍcn
tが０、Ｓ進カウンタ５２の計数値Ｓcntが０になったと
き高電位になるためＡmcntレジスタ６７への置数はＦ進
カウンタ５５のインクリメント毎に行なわれることにな
る。

【００５９】セレクタ６８を介して出力されたＡmcntレ
ジスタ６７への置数値はラッチ６９にてラッチされて、
アドレスデータＡ０が確定する（ステップＳ４）。デコ
ーダ５７からＦ進カウンタ５５の計数値Ｆcnt＝０、Ｓ
進カウンタ５４の計数値Ｓcnt＝０、ｍ進カウンタ５３
の計数値ｍcnt＝ｎ＝８か否かがチェックされる（ステ
ップＳ５）。ステップＳ５において、Ｆ進カウンタ５５
の計数値Ｆcnt＝０、Ｓ進カウンタ５４の計数値Ｓcnt＝
０、ｍ進カウンタ５３の計数値ｍcnt＝ｎ＝８と判別さ
れたときにストローブパルスｓｂが出力され、Ｒオフセ
ットレジスタ６１にアドレスデータＡ０が置数され（ス
テップＳ６）、ステップＳ７が実行される。しかるに、
この時点ではｍ進カウンタ５３の計数値ｍcnt＝０であ
るためステップＳ５からステップＳ７が実行される。

【００６０】ステップＳ７においてｍ進カウンタ５３の
計数値ｍcntが、計数値ｍcnt＝ｍ−１（＝２０２）にな
るまでは、ステップＳ７に続いて図９において図示して
いないがｍ進カウンタ５３の計数値ｍcnがインクリメン
トされて、次いでステップＳ８が実行される。ステップ
Ｓ８において加算器６２によってアドレスデータＡ０と
Ａオフセットレジスタ６０に置数されている置数値とが
加算される（ステップＳ８）。加算器６２の加算出力Ａ
〃´が（ｎ×ｍ（＝１６２４））以上である場合には
（ステップＳ９）、加算出力Ａ〃´から（ｎ×ｍ−１
（＝１６２３））が減算され、ステップＳ４から実行さ
れる（ステップＳ１０）。加算器６２の加算出力Ａ〃´
が（ｎ×ｍ（＝１６２４））以上でない場合にステップ
Ｓ９に続いてステップＳ４から実行される。

【００６１】ここまでの動作を前記アドレッシングの一
般式に照らし合わせると、Ａオフセットレジスタ６０の
置数値はｎのｘ乗に等しく（ｎのｘ乗が（ｎ×ｍ−１）
を超えた場合には（ｎ×ｍ−１）を繰り返して減算した
ときの剰余に等しい）、ｙ×ｎのｘ乗はｎのｘ乗の累積
加算に等しい。また、（ｎ×ｍ−１）のモデユロ演算
は、データＡ〃´が（ｎ×ｍ−１）の２倍を超えること
がないことから、（ｎ×ｍ−１）を超えた場合に（ｎ×
ｍ−１）を減算することで構成が簡略化できる。データ
Ａ〃´が（ｎ×ｍ−１）と等しくなる最終アドレスで
は、（ｎ×ｍ−１）を減算すると０となってしまい不具
合を来す。

【００６２】しかるに、Ａ〃´が（ｎ×ｍ−１）と等し
くなるのは最終アドレスのみであることから、減算の条
件を、（ｎ×ｍ）を超えた場合に（ｎ×ｍ−１）を減算
すると変更することによりこれを回避できる。これは、
前記アドレッシングの一般式のｙ＝ｎ×ｍ−１の場合
に、Ａ＝ｙとする条件を簡単化したことと同等である。

【００６３】ｍ進カウンタ５３の計数値ｍcntがｍ−１
（＝２０２）となった場合にはＳ進カウンタ５４の計数
値Ｓcntに基づく条件分岐のステップが実行される（ス
テップＳ１１）。Ｓ進カウンタ５４の計数値ＳcntがＳ
−１（＝４７）となるまではステップＳ１２が実行さ
れ、ステップＳ１２に続いてステップＳ４から繰り返し
て実行される。ステップＳ１２ではＳ進カウンタ５４の
計数値Ｓcntがインクリメントされ、またｍ進カウンタ
５３の計数値ｍcntがリセットされ、そしてアドレスデ
ータＡ´としてＡmcntレジスタ６７の置数値が出力され
る（ステップＳ１２）。つまり、セレクタ６８によって
Ａmcntレジスタ６７の置数値が選択される。この動作
は、各スロットのアドレスデータＡの初期値を、フレー
ム内で等しくするためである。

【００６４】例えば１フレーム目では各スロットのアド
レスデータＡ０は０で始まり、また２フレーム目では２
０３から始まる。したがって、２フレーム目ではスロッ
トが代わる毎にアドレスデータＡ０に２０３をロードす
る必要がある。現時点ではＦ進カウンタ５５の計数値Ｆ
cnt＝０、つまり１フレーム目なので、スロットのイン
クリメント毎にＡmcntレジスタ６７に置数されていた０
がロードされることになる。上記の動作はＳ進カウンタ
５４の計数値ＳcntがＳ−１（＝４７）となるまで繰り
返される。

【００６５】Ｓ進カウンタ５４の計数値ＳcntがＳ−１
（＝４７）となった場合には、Ｆ進カウンタ５５の計数
値Ｆcntに基づく条件分岐ステップが実行される（ステ
ップＳ１３）。ステップＳ１３においてＦ進カウンタ５
５の計数値Ｆcnt＝Ｆ−１に満たない場合は、ステップ
Ｓ１４が実行されてＦ進カウンタ５５の計数値Ｆcntが
インクリメントされ、Ｓ進カウンタ５４の計数値Ｓcnt
およびｍ進カウンタ５３の計数値ｍcntのリセットが行
なわれる（ステップＳ１４）。続いてＡオフセットレジ
スタ６０へＡ０が累算される（ステップＳ１５）。これ
は、フレーム変更時のアドレスデータＡ０の初期値は、
前フレームの最終値のデータＡ０の次の値になるからで
ある。

【００６６】つまり、アドレスセット番号ｘが０のとき
は、１フレーム目の最終のアドレスデータＡ０は２０２
であり、２フレームの先頭は、Ａオフセットレジスタ６
０の置数値は１であるから、２０２＋１＝２０３とな
る。また、ステップＳ１５での結果、ステップＳ１６が
実行され、データＡ´≧（ｎ×ｍ）がチェックされ、ス
テップＳ１６の結果、選択的にステップＳ１７が実行さ
れ、次いでステップＳ３が実行される。データＡ´が
（ｎ×ｍ）を超えた場合に（ｎ×ｍ−１）が減算される
（ステップＳ１７）ことは、前記の場合と同様である。
さらに、この結果はステップＳ３によってＡmcntレジス
タ６７に置数され、スロットが変更されるごとにロード
される値となる。

【００６７】ステップＳ１３においてＦ進カウンタ５５
の計数値ＦcntがＦ−１（＝７）となった場合にはこの
時点で、１スーパーフレーム分のデインターリーブは完
了している。Ｘ進カウンタ５６の計数値ｘcntに基づく
条件分岐（ステップＳ２０）により、アドレスセット番
号ｘがｘ＝Ｘ−１（＝１７９）に達していない場合に
は、ステップＳ２１が実行され、ステップＳ６において
置数されたＲオフセットレジスタ６１の置数値がＡオフ
セットレジスタ６０に置数される（ステップＳ２１）。
さらに、アドレスセット番号ｘがインクリメントされる
（ステップＳ２２）。

【００６８】この動作を前記したアドレシングの一般
式、（１式）および（２式）により説明する。

【００６９】Ａオフセットレジスタ６０の置数値は、ｎ
のｘ乗、つまりｙ＝１の場合のアドレスデータＡ（（Ａ
＝１×ｎのｘ乗の値）に等しいが（前記の如く、ｎのｘ
乗の値が（ｎ×ｍ−１）を超えた場合には（ｎ×ｍ−
１）で減算を繰り返したときの剰余に等しい）、次のア
ドレスセットのＡオフセットレジスタ６０の置数値Ａof
set´は同様に１×ｎの（ｘ＋１）乗＝１×ｎのｘ乗×
ｎ＝８×ｎのｘ乗となり、これはｙ＝８の場合のアドレ
スデータＡに等しい。言い換えれば、現在のｙ＝８のア
ドレスデータＡを記憶しておけば、これは次のアドレス
セット番号ｘのＡオフセットレジスタ６０の置数値であ
るＡofset´となり、計算回路が省略できることにな
る。ステップＳ５、ステップＳ６によりｙ＝ｍcnt＝ｎ
＝８のときのアドレスデータＡをＲオフセットレジスタ
６１に記憶していたので、次のアドレスセットに進む前
にこれをＡオフセットレジスタ６０に書き込むのであ
る。また、Ｘ進カウンタ５６の計数値ｘcntがＸ−１
（＝１７９）となった場合には、全て初期化される。

【００７０】本実施の一形態によって生成されたアドレ
スデータＡの一部を図１１および図１２に示す。紙面の
関係から、アドレスセット番号ｘは１７まで、またアド
レス番号ｙは５０までを示した。

【００７１】以上のように本実施の一形態にかかるデイ
ンターリーブ回路によれば、アドレスデータ発生器３に
よって発生させたデインターリーブメモリ４へのアドレ
スデータＡに対してリード（Ｒ）、ライト（Ｗ）、リー
ド（Ｒ）、ライト（Ｗ）、……のようにライトよりもリ
ードが先行して行なわれ、データが読み出されたことに
よって空きとなったアドレスにデータを書き込むことに
よって、メモリの使用効率を向上させている。

【００７２】これに対し、例えば２つのアドレスデータ
発生器を設けて１つを読み出しアドレスデータ発生専用
とし、１つを書き込みアドレスデータ専用として、読み
出しをスーパーフレーム単位で高速に行なうことができ
る。この場合アドレスデータは同一のアドレスデータで
なければならない。例えば、図３に示したタイミングに
よれば、読み出し、書き込みともに２０３バイト処理を
しては４バイト区間休止という繰返しであるが、読み出
しのみ４バイトの休止をせずに連続的に読み出すように
することも可能である。

【００７３】

【発明の効果】以上説明したように本発明にかかるデイ
ンターリーブ回路によれば、１スーパーフレーム分の記
憶容量のメモリでデインターリーブが行なえるようにな
り、部品点数、部品コストが下がる効果が得られる。ま
た、集積回路化した場合は従来に比べゲート数が削減で
き、かつチップ面積が大幅に縮小できることになる。

【図面の簡単な説明】

【図１】本発明の実施の一形態にかかるデインターリー
ブ回路の構成を示すブロック図である。

【図２】本発明の実施の一形態にかかるデインターリー
ブ回路におけるバッファメモリの入出力データの説明に
供する模式図である。

【図３】本発明の実施の一形態にかかるデインターリー
ブ回路におけるタイミング信号発生器のタイミング信号
の説明に供する模式図である。

【図４】本発明の実施の一形態にかかるデインターリー
ブ回路でデインターリーブされるインターリーブの説明
に供する模式図である。

【図５】本発明の実施の一形態にかかるデインターリー
ブ回路におけるデインターリーブの原理の説明に供する
模式図である。

【図６】本発明の実施の一形態にかかるデインターリー
ブ回路におけるデインターリーブの原理の説明に供する
模式図である。

【図７】本発明の実施の一形態にかかるデインターリー
ブ回路におけるデインターリーブの説明に供するアドレ
ス空間の模式図である。

【図８】本発明の実施の一形態にかかるデインターリー
ブ回路におけるアドレスデータ発生器の構成を示すブロ
ック図である。

【図９】本発明の実施の一形態にかかるデインターリー
ブ回路におけるアドレスデータ発生作用の説明に供する
フローチャートである。

【図１０】本発明の実施の一形態にかかるデインターリ
ーブ回路におけるアドレスデータ発生作用の説明に供す
るフローチャートである。

【図１１】本発明の実施の一形態にかかるデインターリ
ーブ回路における発生アドレスの一部を示す模式図であ
る。

【図１２】本発明の実施の一形態にかかるデインターリ
ーブ回路における発生アドレスの一部を示す模式図であ
る。

【符号の説明】

１ タイミング信号発生器 ２ バッファメモリ ３ アドレスデータ発生器 ４ デインターリーブ用のメモリ ５０ ストローブパルス発生部 ５１ スロット番号検出部 ５２ モデユロ演算部 ５３、５４ ｍ進カウンタ、Ｓ進カウンタ ５５、５６ Ｆ進カウンタ、Ｘ進カウンタ ５７ デコーダ ５８ 乗算器 ５９、６３、６５ 設定器 ６０、６１ Ａオフセットレジスタ、Ｒオフセットレジ
スタ ６２、７０ 加算器 ６４ 比較器 ６６ 減算器 ６７ Ａmcntレジスタ ６８ セレクタ ６９ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 新城 壮一 東京都渋谷区道玄坂１丁目14番６号 株式 会社ケンウッド内 Ｆターム(参考） 5C059 KK08 MA00 SS02 UA05 UA36 5C063 AA11 AB03 AC01 CA40 5J065 AA03 AB01 AC02 AF03 AG06 AH02 AH05 AH06 AH09 AH15

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＢＳディジタル放送受信機におけるデイン
   ターリーブ回路であって、１スロット中における主信号
   の数をｍとし、デインターリーブの深さをｎとし、デイ
   ンターリーブ用のメモリに割り付けた固有のアドレス番
   号をｙとし、データの読み書きアドレス位置を指定する
   アドレスデータをＡとし、ａ ｍｏｄｕｌｏ ｂはａ−α
   ｂ（αは０を含む自然数）の剰余であるとしたとき、 （ｙ≠ｎ×ｍ−１）のときはＡ＝ｙ×ｎのｘ乗 ｍｏｄ
   ｕｌｏ （ｎ×ｍ−１）とし、 （ｙ＝ｎ×ｍ−１）のときはＡ＝ｙとし、 アドレス番号ｙまでを繰返し指定した回数であるアドレ
   スセット番号ｘをＡ＝ｙ×ｎのｘ乗 ｍｏｄｕｌｏ （ｎ
   ×ｍ−１）においてｙ＝１のときにＡ＝１となるｘと
   し、 かつｙ×ｎのｘ乗の値が（ｎ×ｍ−１）の値未満のとき
   はＡ＝（ｙ×ｎのｘ乗）とするアドレスデータＡを発生
   するアドレスデータ発生手段を備え、 アドレス発生手段により発生されたアドレスデータで指
   定されるメモリのアドレス位置に記憶されている主信号
   を読み出し、該アドレス位置にインタリーブされて入力
   される次の主信号を書き込むことを特徴とするデインタ
   ーリーブ回路。
2. 【請求項２】請求項１記載のデインターリーブ回路にお
   いて、アドレスデータ発生手段は入力される主信号の数
   を計数するｍ進カウンタと、 ｍ進カウンタのキャリを計数するＳ進カウンタと、 Ｓ進カウンタの計数値に（ｎ×ｍ）を乗算する乗算器
   と、 スロットの方向に主信号数を計数し、計数主信号値が
   （ｍ−１）に達したときｎ方向に１段シフトしてスロッ
   ト方向に主信号を計数し、同様に順位繰り返して計数値
   が（ｎ×ｍ）に達するまで計数するオフセット値計数手
   段と、 乗算器の出力とオフセット値計数手段の計数とを加算す
   る加算手段と、 を備え、加算手段の出力をアドレスデータＡとすること
   を特徴とするデインターリーブ回路。