CN1134111C

CN1134111C - 去交织电路

Info

Publication number: CN1134111C
Application number: CNB998087610A
Authority: CN
Inventors: ��һ; 白石宪一; 新城壮一; 堀井昭浩
Original assignee: Kenwood KK
Current assignee: JVCKenwood Corp
Priority date: 1998-07-17
Filing date: 1999-07-08
Publication date: 2004-01-07
Anticipated expiration: 2019-07-08
Also published as: CA2337008C; EP1100202A1; WO2000004645A1; JP3359291B2; DE1100202T1; JP2000036765A; CN1309838A; CA2337008A1; EP1100202A4; US6748033B1

Abstract

提供用于BS数据广播接收机的去交织电路。该去交织电路具备较少的存储器。一个地址数据发生器(3)按去交织顺序地址将提供数据(A)给去交织存储器(4)。从地址数据(A)指定的在去交织存储器(4)中的一个地址位置读出每个主信号，对下一个主信号进行交织和写入该存储器的该地址位置。结果，去交织存储器(4)只需要一个超帧所占用的空间。

Description

去交织电路

技术领域

本发明涉及一种用于BS数字广播接收机的去交织电路。

背景技术

如同已经公知的，在BS数字广播接收机中的交织方式按照字节单位执行8×203字节的块(分组)交织，在超帧方向，在每个帧具有相同时隙序号的时隙之间进行交织。

在此，BS数字广播信号的主信号的MPEG2-TS分组由1时隙的204字节构成，204个字节中有包括用于外码纠错的16字节奇偶校验的203字节和表示同步信号、调制方式和纠错方式等的1字节TMCC(传输和多路复用配置控制)信号，由48个时隙形成1个帧，由8个帧形成1个超帧。

为对上面所示的被交织的数据进行去交织，需要有2个超帧的存储容量的存储器。这需要最大存储容量高达155904字节(＝203字节×48时隙×8帧×2超帧)的存储器。

可是，当用高达2超帧存储容量的存储器构成常规去交织电路时，则存在这样的问题，当利用集成电路实现去交织电路时，门的数量越增加，芯片面积就越增大。

本发明的目的是提供一种需要较小存储容量的去交织电路。

本发明公开内容

按照本发明的去交织电路是BS数字广播接收机中的一种去交织电路，设有：产生地址数据A的地址数据发生装置，当设一时隙中的主信号数为m，交织深度为n，分配给去交织存储器的指定地址号为y，指定数据读/写地址位置的地址数据为A，[a mod b]为[a-αb]的余数(α是自然数或0)时，

当(y≠n×m-1)时，A＝(y×n^x)mod(n×m-1)，而

当(y＝n×m-1)时，A＝y，

作为重复指定直到地址序号y的次数的地址设置序号x是在A＝(y×n^x)mod(n×m-1)中当y＝1时使A＝1的x并且

当y×n^x的数值少于(n×m-1)时，A＝(y×n^x)，特征在于，

读出由地址发生装置产生的地址数据所指定的存储器中地址位置上所存储的主信号，随后将被交织和输入的下一个主信号写入到该地址位置中。

在按照本发明的去交织电路中，读出由地址发生装置产生的地址数据A所指定的存储器地址位置上所存储的主信号。为了把被交织和输入的下一个主信号写入到因读出而实际上空出的地址位置上，可以利用去交织存储器的存储容量去交织，并且该去交织存储器的存储容量，对于常规需要2个超帧的存储容量的存储器只要其1/2的存储量，这意味着当电路利用集成电路实现时所需要的面积减少。

在按照本发明的去交织电路中，地址数据发生装置设有：

m进制计数器，对主信号的输入数量进行计数；

S进制计数器，对m进制计数器的进位进行计数；

乘法器，将S进制计数器计数值乘以(n×m)；

偏移值计数装置，沿时隙方向对主信号数量进行计数，当主信号计数值达到(m-1)时，沿n方向移位一级，沿时隙方向对主信号进行计数，并且通过重复该过程连续计数直到计数值达到(n×m)；和

加法装置，将乘法器输出与偏移值计数装置的计数值相加，特征在于，

以该加法装置的输出作为地址数据A。

通过从被地址发生装置输出的地址数据所指定的存储器地址位置读出主信号，并且写入该主信号，来实现去交织。

附图的简要说明

图1是方框图，表示按照本发明一实施例的去交织电路的构成；

图2是示意图，用于说明按照本发明一实施例的去交织电路中缓冲存储器输入/输出数据；

图3是示意图，用于说明按照本发明一实施例的去交织电路中定时信号发生器的定时信号；

图4是示意图，用于说明用本发明一实施例的去交织电路进行去交织后的交织；

图5是示意图，用于说明按照本发明一实施例的去交织电路中去交织的原理；

图6是示意图，用于说明按照本发明一实施例的去交织电路中去交织的原理；

图7是地址空间的示意图，用于说明按照本发明一实施例的去交织电路中的去交织；

图8是方框图，表示按照本发明一实施例的去交织电路中地址数据发生器的构成；

图9是流程图，用于说明按照本发明一实施例的去交织电路中地址数据的产生；

图10是流程图，用于说明按照本发明一实施例的去交织电路中地址数据的产生；

图11是示意图，表示按照本发明一实施例的去交织电路所产生的某些地址；和

图12是示意图，表示按照本发明一实施例的去交织电路所产生的某些地址。

实现本发明的最佳方式

以下，按照实施例解释本发明的去交织电路。

图1是方框图，表示按照本发明一实施例的去交织电路的构成。按照本发明实施例的去交织电路描述了46个时隙的格子编码方式(此后格子编码方式称为TC)的8PSK(编码率r＝2/3)和1个时隙的卷积码和穿孔卡编码方式QPSK(编码率r＝1/2)。

图3a表示了与每个超帧同步输出的一个超帧脉冲“a”。接收BS数字广播信号后被内部解码(以字节单位)的输出，即由作为对格子编码或卷积码的解码器的格子编码/维特比码解码器进行解码并字节化的图3(b)所示的内部解码数据b，与超帧脉冲a同步输出。在接收从已接收超帧定时信号和传输模式信号的定时信号发生器1输出的图3c所示写入门脉冲“c”之后，内部解码数据“b”被写入缓冲存储器2中。

该写入是通过写入门脉冲“c”将203字节的主信号写入例如由一FIFO构成的缓冲存储器2并且存储。同步信号、TMCC信号和脉冲串信号被分开而不写入缓冲存储器2中，在该期间没有写入数据。图3c的4字节说明表示一个脉冲串码元周期。

在此，字节化的数据的数据速率取决于调制方式和编码率，如果例如TC8PSK码(编码率r＝2/3(此后编码率r＝2/3可以省略))的数据速率是1，则QPSK码(编码率r＝1/2(此后编码率r＝1/2可以省略))的数据速率是1/2。因此，该实施例表示了46个时隙的8PSK码和1时隙QPSK码的情况。QPSK码的信息比特传输效率是8PSK码效率的1/2，用于以一定码元速率解调的传送时隙变为2个时隙，1帧变为48时隙。

另外，BPSK码(编码率r＝1/2(此后编码率r＝1/2可以省略))的数据速率是1/4。在利用BPSK(编码率r＝1/2)传输的同步信号和TMCC信号周期期间，是TC8PSK数据速率的1/4的数据流，并且利用QPSK(编码率r＝1/2)传输一个脉冲串码元信号的4字节，脉冲串码元信号的数据流是1/2。

当一旦接收定时信号发生器1输出的写入门脉冲“c”，将203字节的主信号写入缓冲存储器2时，从主信号中分出TMCC信号和脉冲串码元信号，并且不写入缓冲存储器2，如上所述。

写入缓冲存储器2的内部解码输出b，从与图3a所示的超帧脉冲设置有规定时间差的图3d所示的读出开始脉冲d的发生时刻开始，接受从定时信号发生器1输出的图3e所示的读出门脉冲e，实际上停止了在TMCC信号和短脉冲串码元信号期间的读出，以一定的速度从缓冲存储器2以脉冲串形式读出203字节的主信号j(以下有时也省略203字节的字节记载)。另外，将图3f(图3g示出了部分放大图)所示的去交织写入/读出门脉冲“f”从定时信号发生器1输出到地址数据发生器3。

从已经接收去交织存储器写入/读出门脉冲“f”的地址数据发生器3输出图3h所示的地址数据A和图3i所示的R/W信号“i”给去交织存储器4，随后向去交织存储器4顺次写入图3j所示的203字节主信号“j”，并且根据读出地址指定，当从去交织存储器4读出时，执行去交织，并从去交织存储器4输出图3k所示的203字节去交织的主信号“k”。

对于R/W信号“i”，在高电平时，执行读出指令，而在低电平时，执行写入指令，按照由地址数据A指定的地址将下一个提供的主信号写入到读出主信号“I”的地址中。

然后，根据图2将详细给出解释。图2表示按照实施例每个处理过程的数据帧的配置。

图2a表示提供给缓冲存储器2的内部解码数据“b”。图2a表示的内部解码数据“b”代表利用TC8PSK信号传送46时隙和利用QPSK信号(编码率r＝1/2)传送1时隙时的1个超帧的帧构成。1帧由12字节同步/TMCC信号，以及之后的TC8PSK主信号的203字节，对应脉冲串码元信号的空闲部分的4字节，主信号的203字节，对应脉冲串码元信号的空闲部分的4字节，…，QPSK(编码率r＝1/2)主信号的203字节和对应脉冲串码元信号的空闲部分的4字节构成。另外，由第0到第7帧的8个帧构成1个超帧。

仅仅在门脉冲的高电位周期期间将图2a所示的内部解码数据“b”的数据流通过写入门脉冲“c”写入并且存储在缓冲存储器2。如图2b所示，主信号，即在同步信号、TMCC信号和脉冲串码元信号区间之外的信号被写入到缓冲存储器2中。

一旦接收超帧脉冲“a”，定时信号发生器1产生读出开始信号“d”，该信号被延迟一定时间，并且在该时刻输出读出门脉冲“e”。一旦接收读出脉冲“e”，以一定速率从缓冲存储器2读出。设读出速率是作为基本速率的8PSK的速率。

读出门脉冲“e”包括48字节的同步/TMCC信号部分停止，203字节的读出、4字节的停止，203字节的读出，4字节的停止，…，203字节的停止和4字节的停止。同步/TMCC信号部分具有48字节的原因是，在写入期间数据速度是1/4，而在读出期间数据速度为四倍(12字节×4＝48)。

最后利用203字节的停止结束脉冲的原因是，主信号QPSK码信息比特传送效率是TS8PSK码的1/2，并且具有2个传输时隙，因为它以一定码元速率进行调制，但通过内部解码已经被改变为203字节，在该部分中插入了伪数据。图2c表示插入到分配给203字节停止的部分中的伪数据。

在此，假设没有脉冲串码元信号写入到缓冲存储器2内，但也有可能将脉冲串信号与主信号一起写入并且也可读出脉冲串信号。在此情况下，把图3(c)所示的读出缓冲存储器写入门脉冲“c”和图3(e)所示的读出门脉冲“e”在4字节区间变为低电位的部分设为高电位。

从定时信号发生器1，输出图3f所示的去交织存储器写入/读出门脉冲“f”给地址数据发生器3。一旦接收去交织存储器写入/读出门脉冲“f”，从地址数据发生器3输出地址数据A和R/W信号“i”给去交织存储器4并执行去交织。

通过定时与去交织存储器写入/读出门脉冲匹配的地址数据A和R/W信号，包含图2c所示的伪数据的从缓冲存储器2输出的数据“j”被写入到或从去交织存储器读出。图3g到3k表示对于1时隙区间去交织存储器写入/读出门脉冲的放大图，同时表示对于1时隙区间地址数据A和R/W信号“i”和去交织存储器中写入数据“i”和读出数据“k”的放大图。

从图8也可见，首先读出1超帧前的去交织的数据“k”，然后将用于当前的去交织的数据“j”写入。另外，通过把写入数据“j”写入到读出数据“k”的同一地址，写入数据和读出数据的定时变成相同。读出的数据“k”是去交织后的数据，并且具有与图2c所示的相同帧构成。

通过运算执行去交织，进行到/从去交织存储器4的写入或读出。然后，将说明地址数据发生器3。

在详细解释地址数据发生器之前，根据图4、图5和图6将解释地址产生的原理。

在图4、5和6中，“m”代表数据长度的基本单位(在＝BS数据广播情况下为203字节)而“n”代表交织深度(在BS数据广播情况下为8(构成1超帧的帧数量))，在此为简单起见，设m＝5，n＝4，图4、5和6是说明n×m＝4×5的去交织的例子。

图4a和图5a、b和c中去交织矩阵的上行表示地址数据，而下行表示输入数据。如图4a所示，数据流D[0]、D[1]、D[2]、D[3]，…，D[18]、D[19]被写入到地址数据A[0]、A[1]、A[2]、A[3]，…，A[18]、A[19]。该数据按照图4c所示的水平方向顺序写入，通过按照图4b所示的垂直方向顺序读出进行交织。

图5a表示了该状态，设该状态为地址设置序号x＝0的情况。在该状态下，从地址数据发生器3顺序地输出地址数据A[0]、A[1]、A[2]、A[3]，………，A[18]、A[19]，和写入对数据流D[0]、D[1]、D[2]、D[3]，…，D[18]、D[19]深度为4的交织的数据流D[0]、D[5]、D[10]、D[15]、D[1]、D[6]，…，D[14]、D[19]。

在此情况下，从地址数据发生器3输出的地址数据是单调递增并且称为“基本地址设置”。对于从去交织存储器4读出的地址数据，从地址数据发生器3顺序输出地址数据A[0]、A[4]、A[8]、A[12]、A[16]、A[1]，…，A[15]、A[19]，以便读出之后的数据流变成交织前的状态D[0]、D[1]、D[2]、D[3]，…，D[18]、D[19]。设该地址设置序号x为1。

在执行读出的地址上写入下一个数据流。该数据流是D’[0]、D’[5]、D’[10]、D’[15]、D’[1]、D’[6]，…，D’[14]、D’[19]，而图5b表示该数据流被写入的状态。

同样地，在数据去交织的情况下，如果执行寻址，以便地址数据按A[0]、A[16]、A[13]、A[10]、A[7]、A[4]，…，A[3]、A[19]输出，然后获得数据D’[0]、D’[1]、D’[2]、D’[3]、D’[4]、D’[5]，…，D’[18]、D’[19]。该状态是地址设置序号x＝2的状态。

另外，为该地址数据顺序，即由读出数据的地址数据所指定的地址位置顺序，写入数据D”[0]、D”[5]、D”[10]、D”[15]、D”[1]、D”[6]，…，D”[14]、D”[19](图5(c))，如果从被地址设置序号x＝3的地址数据A[0]、A[7]、A[14]、A[2]、A[9]、A[16]，…，A[12]、A[19]所指定的位置读出数据，则输出数据D”[0]、D”[1]、D”[2]、D”[3]、D”[4]、D”[5]，…，D”[18]、D”[19]。

在图6中表示，地址数据A对地址序号y和地址设定序号x的推移，所述地址序号对应于分配给去交织存储器4的固有地址数据，所述地址设定序号x是返复指定到对应于读出写入次数的地址序号y的次数，例如，以地址设置序号x＝2作为例，表示从地址数据发生器3输出分配给去交织存储器4的固有地址序号A[0]、A[16]、A[13]、A[10]、A[7]、A[4]，……，A[3]、A[19]作为地址数据。

在此，去交织过程可以总结如下：

a按地址设置序号x＝0(首先省略)读出

b按地址设置序号x＝0写入

c按地址设置序号x＝1读出

d按地址设置序号x＝1写入

e按地址设置序号x＝2读出

f按地址设置序号x＝2写入

q按地址设置序号x＝8读出

r按地址设置序号x＝8写入

s按地址设置序号x＝9(＝0)读出

把预先输入的数据写入到已经读出数据的地址数据的地址上。以此方式，可见利用n×m＝4×5去交织的地址数据的指定，判断地址设置序号x在9个周期内循环。地址设置序号x的周期为9，并且被描述为周期X。周期X＝0没有意义，因此排除X＝0。

然后，将该寻址用一般式表达。设去交织深度为n，基本单位的数据数量为m，地址设置序号为x，地址序号为y，而地址数据为A，则通过下式指定地址数据A：

A＝(y×n^x)mod(n×m-1) (y＝n×m-1)………(1)

A＝y (y＝n×m-1)………(2)

在此情况下，设a mod b是a-αb的余数(α是自然数或0)，如果a小于b，a mod b是a。

在式(1)中，当y＝1时，通过求出使A＝1的X而获得地址设置序号x的周期X，并且在此情况下如上所述，X＝9。

在图4、5和6所示的例子中，表示了关于二维地址矩阵上的去交织的一般表达式，也可用于BS数据广播信号的去交织。利用BS数据广播信号，在帧方向的同一时隙之间执行深度8的交织。203字节的主信号被指定给1个时隙，并把主信号作为48(时隙)组203(字节)×8(帧)的二维矩阵处理。即把1个超帧的存储器空间分成48部分，变为在每个区域内执行203×8的去交织。

在该实施例中，按照图7所示定义1超帧存储器矩阵。设m＝203(字节)×n＝8(帧)×S＝48(时隙)，并且地址203×8的二维矩阵中从地址0沿m方向递增，然后沿n方向移位一级，再沿m方向递增，…，等。则1个时隙的最后地址是1623。还有，设时隙方向沿从第1到第48时隙的方向，每n×m＝1624增加一偏移。

在此情况下，在表达式(1)中，当满足y＝1时，A＝1的x，求出地址设置序号x的周期X，地址设置序号x的周期X＝180。

图8表示了地址数据发生器3的实施例，而图9和图10表示了表示其作用的流程图。

如图8所示，地址数据发生器3具备一个选通脉冲发生器50、一个时隙序号检测部分51，该部分与选通脉冲发生器50协作指定时隙，和一个模数运算部分52，该部分与选通脉冲发生器50和时隙序号检测部分51协作执行模数运算发送地址数据。在此，m＝203(1时隙中主信号字节的数量)，n＝8(去交织深度)，S＝48(1帧中时隙数量)，F＝8(构成1超帧的帧数量，F＝n＝8)，和X＝180(地址设置计次数x的周期)。在此，不包含后述的加法器70的模数运算部分52对应于偏移值计数装置。

选通脉冲发生器50包括一个m进制计数器53，对其提供定时信号发生器1所输出的去交织存储器写入/读出门脉冲，接收在去交织存储器写入/读出门脉冲在高电平周期所输出的时钟脉冲，并计数时钟脉冲，一个S进制计数器54，它对m进行制计数器53的进位输出进行计数，一个F进制计数器55，对S进制计数器54的进位输出进行计数，一个X进制计数器56，对F进制计数器55的进位输出进行计数，和一个解码器57，接收m进制计数器53的计数值mcnt、S进制计数器54的计数值Scnt、F进制计数器55的计数值Fcnt及X进制计数器56的计数值xcnt，并产生一个选通脉冲。

每当m进制计数器的计数时钟脉冲从0到203次，S进制计数器54的计数值递增，这意味着由S进制计数器54检测时隙数量。时隙数量检测部分51包括一个乘法器58，接收S进制计数器54的计数值并且将该计数值乘以(n×m)，并根据S进制计数器54的计数值产生时隙序号开始地址数据0，1624，3248，…，76328。把在后面描述的数据A0加入到时隙序号检测部分51的输出中，而获得地址数据A。

模数运算部分52具备：设定器59，其将A偏移值寄存器60初始化为设定值1，一个A偏移值寄存器60，接收选通脉冲“sa”，寄存R偏移值寄存器61的寄存值；一个R偏移值寄存器61，接收选通脉冲“sb”并寄存地址数据A0；一个加法器62，将地址数据A0和A偏移值寄存器60的寄存值相加；一个比较器64，对加法器62相加输出和设定器63的设定值(n×m)进行比较；一个减法器66，当(加法器62的相加输出≥设定器63的设定值(n×m))时，根据比较器64的输出，把加法器62的相加输出减去设定器65的设定值(n×m-1)所获得的值作为地址数据A″，和当(加法器62的相加输出≥设定器63的设定值(n×m))不成立时，根据比较器64的输出，把加法器62的相加输出作为地址数据A″输出，一个Amcnt寄存器67，接收选通脉冲“sc”，把减法器66输出的地址数据A″作为寄存值；一个选择器68，根据选择脉冲“sp”来选择减法器66所输出的地址数据A″和Amcnt寄存器67的寄存值之一；一个由DF/F组成的锁存器69，将选择器68输出的地址数据A′延迟1个时钟脉冲；以及一个加法器70，将锁存的地址数据A0与乘法器58的输出相加，并以加法器70的输出作为地址数据A。

到A偏移值寄存器60的选通脉冲“sa”与F进制计数器55的进位输出同步输出。可是，在xcnt＝X-1的情况下，“1”被寄存，而在xcnt≠X-1的情况下，寄存R偏移值寄存器61的寄存值Rofset。当F进制计数器计数值Fcnt是0和S进制计数器52的计数值Scnt是0且m进制计数器53的计数值mcnt是n时，到R偏移值寄存器61的选通脉冲“sb”被输出。当S进制计数器52的计数值Scnt是0且m进制计数器53的计数值mcnt是0时，到Amcnt寄存器67的选通脉冲“sc”被输出。当m进制计数器53的计数值mcnt＝m-1且S进制计数器52的计数值Scnt≠S-1时输出到选择器68的选择脉冲“sp”，并且选择Amcnt寄存器67的寄存值。

在加法器62将A偏移值寄存器中所寄存的数值与地址数据A0相加，相加结果被送给比较器64和减法器66。地址数据A0是在203×8的二维矩阵中的地址数据，对时隙数进行计数的S进制计数器52的计数值Scnt由乘法器58乘以n×m倍的(即，在时隙方向的移位)值与地址数据A0的相加结果变为地址数据A。

当加法器62的相加输出变成(n×m(＝1624))或更大时，比较器64向减法器66输出减法指令，减法器66接收减法指令，并从加法器62的相加输出减去在设定器65设置的(n×m-1)。当加法器62的相加输出不等于或大于(n×m(＝1624))时，不执行减法而直接从减法器66输出加法器62的相加输出。

在Amcnt寄存器67中，将在产生选通脉冲“sc”的时刻的地址数据A寄存，当选择器68接收选择信号“sp”时，Amcnt寄存器67中的寄存值A″被选择输出。把选择器68的输出作为地址数据A′。地址数据A′被锁存器69锁存，把锁存输出作为地址数据A0。另外，R偏移值寄存器61接收选通脉冲“sa”把当时的数据A0寄存。另外，R偏移值寄存器61的寄存值被输出给A偏移值寄存器60，并一旦接收选通脉冲“sa”，就寄存在A偏移值寄存器60中。

m进制计数器53、S进制计数器54、F进制计数器55、X进制计数器56和锁存器69根据公共时钟脉冲工作，但是当去交织存储器的写入/读出门脉冲在低电平时停止工作。

根据图9和图10的流程图来解释地址数据发生器3的作用。

当开始去交织时，将A偏移值寄存器60的寄存值Aofset初始化为1，并将X进制计数器56的计数值xcnt即地址设置序号x初始化为0(步骤S1)。另外，将m进制计数器53的计数值mcnt、S进制计数器54的计数值Scnt和F进制计数器55的计数值Fcnt初始化为0，锁存器69也被初始化，地址数据A0也被初始化(步骤S2)。同时，数据A″被寄存在Amcnt寄存器67中，但在此情况下0被寄存(步骤S3)。另外，当m进制计数器53的计数值mcnt变为0，S进制计数器52的计数值Scnt变为0时，选通脉冲“sc”变成高电平，因此，对于F进制计数器55的每次递增，在Amcnt寄存器67中寄存一个数值。

通过选择器68输出到Amcnt寄存器67的寄存值被锁存器69锁存，并确定地址数据A0(步骤S4)。解码器57检查是否F进制计数器55的计数值Fcnt＝0、S进制计数器54的计数值Scnt＝0、m进制计数器53的计数值mcnt＝n＝8(步骤S5)，当在步骤S5判定F进制计数器55的计数值Fcnt＝0、S进制计数器54的计数值Scnt＝0、m进制计数器53的计数值mcnt＝n＝8时，输出选通脉冲“sb”，把地址数据A0寄存在R偏移值寄存器61(步骤S6)，执行步骤S7。可是，由于m进制计数器53的计数值mcnt是0，从步骤S5直接执行步骤S7。

在步骤S7中，直到m进制计数器53的计数值变为mcnt＝m-1＝202，在步骤S7之后，m进制计数器53的计数值mcnt递增，尽管在图9中没有表示，然后执行步骤S8。在步骤S8，加法器62将地址数据A0与A偏移值寄存器60中寄存的寄存值相加(步骤S8)。在加法器62的相加输出A是(n×m(＝1623))或更大的情况下(步骤S9)，从相加输出A中减去(n×m-1＝1623))并且从步骤S4重复该过程(步骤S10)。在加法器62的相加输出A不等于或大于(n×m(＝1642))的情况下，在步骤S9之后，从步骤S4重复该过程。

如果至此针对上述寻址一般表达式检查该运算A偏移值寄存器60的寄存值等于n^x(当n^x超过(n×m-1)，A偏移值寄存器60的寄存值等于重复减去(n×m-1)时的余数)并且y×n^x等于n^x的累加和。另外，由于数据A从未超过二倍的(n×m-1)，在超过(n×m-1)的情况下，可以通过减去(n×m-1)而简化(n×m-1)的模数运算的构成。在数据A变成等于(n×m-1)的最后地址，减去(n×m-1)，导致出现0，引起问题。

可是，由于只在最后地址上A变成等于(n×m-1)，该问题可以通过改变减法条件而避免，使得在超过(n×m)时减去(n×m-1)。这等效与将A＝y的条件简化为上述寻址一般表达式的y＝n×m-1的条件。

在m进制计数器53的计数值mcnt是m-1(＝202)的情况下，执行按照S进制计数器54的计数值Scnt的条件分支步骤(步骤S11)。执行步骤S12直到S进制计数器54的计数值Scnt变成S-1(＝47)，并且在步骤S12之后，从S4重复该过程。在步骤S12，S进制计数器54的计数值Scnt递增，m进制计数器53的计数值mcnt被重新设置并且输出Amcnt寄存器67的寄存值作为地址数据A′(步骤S12)，即，选择器68选择Amcnt寄存器67的寄存值。执行该操作是为了均衡帧中每个时隙的地址数据A的初始数值。

例如，在第一帧中，每个时隙的地址数据A0从0开始，在第二帧中从203开始。因此，在第二帧中，必须在每次时隙改变时在地址数据A0中加载203。当前由于F进制计数器55的计数值Fcnt＝0，即第一帧时，变为在时隙的每次递增中加载在Amcnt寄存器67中寄存的0。重复上述操作直到S进制计数器54的计数值Scnt变成S-1(＝47)。

在S进制计数器54的计数值Scnt变成S-1(＝47)的情况下，执行基于F进制计数器55的计数值Fcnt的条件分支步骤(步骤S13)。在步骤S13中，F进制计数器55的计数值Fcnt小于F-1的情况下，执行步骤S14，F进制计数器55的计数值Fcnt递增，并重新设置S进制计数器54的计数值Scnt和m进制计数器53的计数值mcnt(步骤S14)。然后，A0被累加到A偏移值寄存器60(步骤S15)。这是因为当帧改变时的地址数据A0的初始数值是前一帧最终值的接着数据A0的数值。

即当地址设置序号x为0时，由于在第一帧的最后一个地址数据A0是202，在第二帧的开始处，A偏移值寄存器60的寄存值是1，则变成202+1＝203。另外，作为步骤S15的结果时，执行步骤S16，其中检查数据A′≥(n×m)，作为步骤S16的结果，选择性地执行步骤S17，然后执行步骤S3。当数据A超过(n×m)时，则减去(n×m-1)(步骤S17)，与上述的情况相同。另外，在步骤S3将该结果寄存在Amcnt寄存器67中，并且每次变更时隙变成装载的数值。

在步骤S13，在F进制计数器55的计数值Fcnt变成F-1(＝7)的情况下，同时完成对1超帧的去交织，通过基于X进制计数器56的计数值xcnt的条件分支(步骤S20)，在地址设置序号x没有达到x＝X-1(＝179)的情况下，执行步骤S21，把在步骤S6寄存在R偏移值寄存器61中的寄存值寄存在A偏移值寄存器60中(步骤S21)。另外，使地址设置序号x递增(步骤S22)。

将利用寻址一般表达式、表达式(1)和表达式(2)解释该操作。

在A偏移值寄存器60的寄存值等于地址数据A(A＝1×n^x即y＝1)但超过(如上所述n^x的值(n×m-1)情况下，(等于返复减去)(n×m-1)时的余数)，下个地址设置的A偏移值寄存器60的寄存值Aofset′变成1×n^(x+1)＝1×n^x×n＝8×n^x，其等于当y＝8时的地址数据A。换句话说，如果当前y＝8的地址数据A被存储，其变成，作为下个地址设置序号x的A偏移值寄存器60的寄存值的Aofset，这意味着可以省略计算电路。由于在步骤S5和步骤S6中，当y＝mcnt＝n＝8时的地址数据A被存储在R偏移值寄存器61中，在移动到下一个地址设置之前被写入A偏移值寄存器60中。另外，当X进制计数器56的计数值xcnt变成X-1(＝179)时，所有数值被初始化。

图11和图12表示该实施例产生的部分地址数据A。由于纸面所限，表示的地址设置序号x最大到17，而地址序号y最大到50。

如上所述，按照该实施例的去交织电路，对于由地址数据发生器3所产生的去交织存储器4的地址数据A在写入之前先执行读出地进行读出(R)，写入(W)，读出(R)，写入(W)，…，和在通过把数据写入由于数据读出而清空的地址上，改善了存储器利用率。

另一方面，有可能提供例如两个地址发生器，一个作为产生读出地址数据专用，另一个作为产生写入地址数据专用，由此在超帧单位中可执行高速读出。在此情况下，地址数据必须是相同的地址数据。例如，按照图3所示定时，在两个203字节进行读出/写入处理之后，重复4字节区间停止周期码型，但是也有可能连续执行读出而没有任何只用于读出的4字节停止周期。

工业应用性

如上所述，按照本发明的去交织电路使利用1超帧存储容量执行去交织成为可能，这达到了减少部件数量和部件成本的效果。另外，当用集成电路实现本发明时，与现有技术相比，本发明可以减少门的数量，并大大地减少芯片面积。

Claims

1.一种去交织电路，用于从主信号的交织数据排列中接收原始数据排列，所述交织数据排列是通过在具有相同时隙序号的帧时隙间进行交织的方式而形成，所述交织电路包括：

去交织存储器；和

地址数据发生装置，用于产生地址数据，地址数据指定在所述去交织存储器中数据读出/写入的位置，特征在于，

读出地址数据发生装置所产生的地址数据所指定的存储器地址位置中所存储的主信号，并把被交织并输入的下一个主信号写入所述地址位置。

2.根据权利要求1的去交织电路，其特征在于，所述地址数据发生装置产生地址数据A，设在1个时隙中主信号的数量为m，去交织深度为n，分配给所述去交织存储器的固有地址序号为y，指定数据读出/写入地址位置的地址数据为A，a mod b是a-αb的余数(α是自然数或0)，

当(y≠n×m-1)时，A＝(y×n^x)mod(n×m-1)，和

当(y＝n×m-1)时，A＝y，

作为数据重复指定直到地址序号y的次数的地址设置序号x是在A＝(y×n^x)mod(n×m-1)中当y＝1时使A＝1的x，和

当y×n^x的值小于(n×m-1)时，A＝(y×n^x)。

3.根据权利要求2的去交织电路，其特征在于，所述地址数据发生装置包括：

m进制计数器，对主信号输入数进行计数；

S进制计数器，对m进制计数器的进位进行计数；

乘法器，将S进制计数器计数值乘以(n×m)；

偏移值计数装置，对在时隙方向上主信号的数量进行计数，当主信号计数值达到(m-1)时，在n方向移位一级，并且在时隙方向上对主信号计数，通过重复进行该过程连续计数，直到计数值达到(n×m)；和

加法装置，用于将乘法器输出与偏移值计数装置的计数值相加，其特征在于，以加法装置的输出作为地址数据A。