JP3361812B2 - ブロック毎のインターリービング及びデインターリービング処理及び装置 - Google Patents
ブロック毎のインターリービング及びデインターリービング処理及び装置Info
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Description
本発明はブロック毎のデータのインターリービング及
びデインターリービング処理と同様にこの処理を実施す
る装置に関する。本発明はそれらの送信前のデジタルデ
ータのインターリービング及び受信後のデインターリー
ビングに特に応用される。 誤り検出及び訂正とデジタルデータの送信を信頼でき
るものにするためのインターリービングの技術に関する
ことは従来の技術から知られている。リードソロモンコ
ードのような誤り訂正コードに対して送信されるべき二
進数のパケットは送信誤りの所定の最大数まで訂正する
ことを可能にする複数の余分なワードを追加される。こ
の誤りの最大数を超過したときに訂正コードがもはや適
切ではない。これは誤りのバーストが幾つかの連続ワー
ドを損う場合に特に問題となる。 訂正コードの効率を増加するために幾つかのデータパ
ケットがインターリーブされる。この技術は異なるパケ
ットから生ずる連続したワードの送信からなる。各パケ
ットを一つの進行で送信しないことにより幾つかのパケ
ットにわたる誤りのバーストの関連を拡大し、訂正コー
ドの制限内に置くことが可能である。 送信モジュールでのインターリービングはある順序で
メモリーにデータを書き込み、それらを送信に対して異
なる順序で読み戻すことにより通常実施される。受信機
でのデインターリービングはインターリービングメモリ
ーを読み出す順によりデインターリービングメモリーに
対してデータを書き込み、インターリービングメモリー
への書き込みの順序に関してデータを読み戻すことによ
り逆の方法で実施される。 それぞれがＬバイトからなるインターリーブされるべ
きＰ個のパケットを考える。これらのＰパケットはブロ
ックＢを構成する。深さＰのインターリービングは所定
のパケットの連続する２バイトをＰ−１個の他のパケッ
トから生ずるＰ−１バイトにより分けるような方法でＰ
パケットのバイトを再整列することにより実施されると
言われている。 図１にこのインターリービングを実施可能にするメモ
リーを示す。従来技術の説明を簡単にするためにこのメ
モリーはバイトのＰ個の列（colum）を含むとする。図
１に示すようにアドレスは左から右へ、上から下へと増
加する。 このメモリーは、アドレス０で第一のパケットの第一
のバイトを、アドレスＰで第二のバイトを、等々のよう
にしてアドレス（Ｌ−１）Ｐで最後のバイト（Ｌ−１バ
イト）を書き込むことにより書き込まれる。これらのア
ドレスはメモリーの第一のコラムに対応する。同様にし
て第二パケットは第二の列のアドレス１、Ｐ＋1,...
（Ｌ−１）Ｐ＋１で書き込まれる。このように最後のパ
ケット及び最後の列まで続けられる。書き込みの順序は
図２に示される。 一般的に言えば、ブロックｂ（ｂ［1,B］）のパケッ
トｐ（ｐ［1,P］）のバイト１（１［1,L］）はメモリー
のアドレス（ｂ−１）LP＋（ｐ−１）＋（１−１）Ｐで
書き込まれる。 読み出しはアドレスの順でなされ、即ち毎行（row）
読み出すことによりなされる（図３を参照）。故に全て
のパケットの第一のバイトは最初に読まれ、第二のバイ
トが続き、等々。故にインターレーシングが達成され
る。 この書く／読む方法はそれを読むことが可能になる前
にブロックＢのデータの大きな部分を書く必要があるこ
とを意味する。特にＥ＝（Ｌ−１）（Ｒ−１）＋１バイ
トがアドレス０で第一のバイトを読み出す前に書かれて
いなければならない。この判断基準に従われていない場
合には読み出しは書き込みによりまだスイープされてい
ないアドレスでいつか生じる。 図４にＰが３に等しくＬが７に等しい場合の書き込み
及び読み出しアドレスの進行を示す。時間は横座標とし
て示され、一方でインターリービングメモリーのアドレ
スは縦座標を形成する。Ｔは基本クロック周期を表す。
所定の周期に対して書き込みは読み出しの前になされ
る。それにより書き込みアドレスが同じ周期Ｔに対して
読み出しアドレスと等しいときには対応するデータ項目
は同じ周期Ｔの間に読み返される前に最初に書き込まれ
る。 鋸歯状曲線１は書き込みアドレスを表し、一方で階段
状曲線２は読み出しアドレスを表す。曲線１はアドレス
０から開始する３アドレスの６ジャンプを形成し、これ
は第一の列の第一のパケット（７バイト）の書き込みに
対応する。それから書き込みは第二の列の項上でアドレ
ス１で再開する。点Ａ、即ち（Ｌ−１）（Ｐ−１）＋１
バイトを書き込んだ後で読み出しは13番目のバイトの書
き込みがなされる同じ周期中にアドレス０で開始でき
る。読み出しアドレスは各クロック周期内の１ユニット
により増加される。点Ｄで２つの曲線が出会うことに注
意しよう。データの読み出しが13番目の書き込み周期よ
り早くなされる場合には例えば12番目の周期でなされる
場合にはデータ項目がそこに書き込まれる前にアドレス
２で読み出そうとする試みがある。 点ＢではＰパケットの第一ブロックの書き込みが完了
し、最後の値がアドレス（LP−１）＝20で書き込まれ
る。それから次のブロックの書き込みは図２に示される
ようにアドレスLP＝21で開始する。故にブロックの端で
はアドレスのジャンプは１である。 メモリーの最小の大きさデルタは読み出しアドレスと
か書込みアドレスとの間の最大の差に等しい。図４の方
式でこの差は点Ｃで最大であることがわかる。書き込み
アドレスはLP＋（Ｌ−１）Ｐである。この時LP＋Ｌバイ
トが書き込まれる。それで読み出しアドレスはLP＋Ｌ−
Ｅ＝LP＋Ｌ−（LP−Ｌ−Ｐ＋２）＝2L＋Ｐ−２である。 故にデルタ＝LP＋（Ｌ−１）Ｐ−（2L＋Ｐ−２）＋１
＝２（Ｌ−１）（Ｐ−１）＋１が得られる。 上記の数値の例から考えてメモリーの最小の大きさは
25バイトである。 本発明の目的はこれらのメモリーのアドレッシングを
簡単化する一方で要求されるメモリーの大きさを減少す
ることを可能にするインターリービング処理を提供する
ことである。 本発明は所定のアドレスでブロックｂ−１に対応する
データ項目を読み出した後ブロックｂに対応するデータ
項目が同じアドレスに書き込まれ、それぞれがＬ個の２
進ワードを有するＰ個のパケットのブロックをインター
リーブする方法であって、インターリービングメモリー
レンジが０乃至LP−１であり、ブロックｂに対する読み
出し／書き込みアドレスの進行が:ab（ｎ）＝（ab（ｎ
−１）＋（L(b-x)）mod（LP−１） ここでｎ∈］0,LP−１［、ｎは整数であり、 ab（０）＝０ ab（LP−１）＝LP−１ かつｂ∈［1,∞［、ｂは整数であり、 ｘ≦b,xは整数である ことを特徴とする方法である。 本発明はまた所定のアドレスでブロックｂ−１に対応
するデータ項目を読み出した後ブロックｂに対応するデ
ータ項目が同じアドレスに書き込まれ、それぞれがＬ個
の２進ワードを有するＰ個のパケットのブロックをイン
ターリーブする方法であって、ab（ｎ）が０乃至LP−１
のアドレスレンジのインターリービングメモリー内の読
み出し／書き込みアドレスのストリングである場合に、
ブロックｂのアドレスのストリングとブロックｂ＋１の
アドレスのストリングとの間の関係は： ｎ≠LP−１の場合にはab+1（ｎ）＝Lx（ab（ｎ））modu
lo（LP−１）であり、 ab+1（LP−１）＝LP−１である ことを特徴とする方法である。 斯くしてメモリーは前のブロックの読み出しと連係し
て時のブロックを書き込むことにより満たされる。どの
時点においても読み出し及び書き込みアドレスが同等な
ことによりインターリービングメモリーのアドレッシン
グは大幅に簡単化される。そして要求されるメモリーの
大きさは単にPL2進ワードである。 第一の場合では、ブロックｂに対するアドレスの進行
はブロックｂ−１に関するアドレスの知識を必要としな
い。それはL,P,b,xを知ることで充分である。 第二の場合では、関係はブロックｂ＋１に対応するそ
れらに対するブロックｂに対応するアドレスから進行す
るために必要とされる情報を与える。ブロックｂに対応
するアドレスと、L,Pの値を知ることで充分である。 この関係をｍ回適用することによりブロックｂからブ
ロックｂ＋ｍに進行することは明らかに可能である。 本発明の特定の実施例では第一のブロックのデータの
書き込み中にデータの読み出しをしない。この時点で読
み出されうるデータは通常どんな意味も持たない。 本発明の特定の実施例では第一のブロックのデータの
書き込み中にデータの読み出しをするが、この読み出し
の結果は用いられない。それで第一のブロックの処理に
関する例外はない。 本発明はまたぞれぞれＬ個の２進ワードを含むＰ個の
パケットのインターリービング及び／又はデインターリ
ービングブロックに対するアドレスを発生する装置であ
って、次数ｂのブロックと一定値L(b-x)modulo（LP−
１）（ｂは整数であり、ｘはｂより小さいか又は等しい
一定の整数）とを発生する手段と、複数回ｍ（０乃至LP
−１で変化する整数）の該一定値をベースアドレス（ab
（０））に加える手段とからなり、各結果の値は該値が
（LP−１）と異なるか又は（LP−１）よりも厳密に大き
いかのどちらかの場合にmodulo（LP−１）をとられ、こ
の加算の結果はブロックｂに対する読み出しアドレス及
びブロックｂ＋１に対する書き込みアドレスを発生する
装置である。 特定の実施例によれば、アドレスを発生する装置は、
インターリーブされるべきバイトの周波数でクロックパ
ルス（CO）を受け、Ｐで分周するクロックデバイダー
と、Ｐで分周するデバイダーからの出力を入力として受
けＬで分周するクロックデバイダーと、加算の結果がバ
ッファレジスタと同様に（LP−１）と異なるか又は（LP
−１）よりも厳密に大きいかのどちらかの場合にのみモ
ジュロー計算をなす第二の加算器と、Ｐで分周するデバ
イダーからの出力信号を受けるクロック入力を有する第
一の加算器とよりなる２つの加算器modulo（LP−１）と
よりなり、該第１の加算器の２つの入力は夫々同加算器
からの出力及びバッファレジスタからの出力をそれぞれ
受け、該加算器はＬで分周するデバイダーからの信号又
は初期化信号により制御されるリセット入力を最終的に
有し、第一の加算器の出力は該バッファレジスタの入力
に更に結合され、該バッファレジスタは初期化信号に結
合されるＬで分周するデバイダーからの信号に結合され
るクロック入力と同様に値１に設定されることを可能に
するSET入力を有し、バッファレジスタの出力は２つの
加算器のそれぞれの１の入力に結合され、第二の加算器
はそれ自身の出力をそれの他の入力で受け、それは装置
の出力をまた構成し、読み出し／書き込みアドレスを提
供し、第二の加算器のクロック入力は信号COに接続され
第二の加算器のリセット入力はＬで分周するデバイダー
からの出力と初期化信号を受ける２つの入力を有する論
理ORに結合されることを特徴とする。 本発明の他の利点及び特徴は添付された図面により示
される本発明の特定の実施例の記述を通して明らかにな
る。 図１は上記のようにインターリービングメモリーのア
ドレッシング方法を示す図である。 図２は上記の該メモリーへデータを書き込む知られて
いる方法を示す図である。 図３は上記の該メモリーからデータを読み出す知られ
ている［sic］方法を示す図である。 図４は上記のアドレスを読み出し、書き込む進行の同
時ダイアグラム［sic］を示す図である。 図５は他のインターリービング内のアドレスを書き込
み、読み出す本発明の方法を実施する例である進行のダ
イアグラムを示す図である。 図６は本発明を実施する装置の実施例を示す図であ
る。 図７、８は本発明を実施する装置の他の実施例を示す
図である。 本発明の実施例によりそれぞれPLバイトのブロックＢ
内のＬバイトのＰバケットの群の深さＰのインターリー
ビングを実施することが明らかとなる。本発明によれば
PLバイトのインターリービングメモリーが用いられる。
説明を簡単にするためにこのメモリー［lacuna］はＬバ
イトのＰ列のマトリックスとして組織化され、左上から
右下へメモリーの行毎にスイープすることによりメモリ
ー空間は０乃至PL−１でアドレスされる。 図５に本発明の実施例での書き込み及び読み出しアド
レスの進行を示す。Ｐ及びＬはそれぞれ３と７に等しく
とられた。故にメモリーは縦座標として与えられた０乃
至20のアドレスを有する21スロットを含む。 為されるべき第一の段階は第一ブロック（ブロックｂ
＝１）を書き込むことからなる。この第一ブロックに対
しては読み出しはなされない。この第一のブロックの書
き込みアドレスの進行の簡単な例を示すために各データ
書き込みで１アドレスだけの増加が選択され、アドレス
０から開始される。 第一のブロックの書き込みアドレスの進行のダイアグ
ラムは図５の第一の列で与えられる。 第二段階はインターリービングに対応する順序で前の
ブロックに対して書き込み期間中に書き込まれたデータ
を読み出すことからなる。読み出しアドレスは第一のブ
ロックの書き込みアドレスから計算される。この例では
アドレスは書き込みの順に一致する。Ｐパケットがメモ
リーに順番に書き込まれる場合にはバイトは開始アドレ
ス０から各Ｌアドレス毎に読み出されなけければならな
い（Ｐパケットの第一のバイトは最初に読み出され、そ
れから第二のバイト等々）。以下の関数がこの場合のア
ドレスを与える： ｆ（ｘ）＝LXmodulo（LP−１） LX≠LP−１の場合 ｆ（ｘ）＝LP−１ LX＝LP−１の場合 Ｘは０乃至LP−１ LXはLP−１に等しいときにLP−１の値は値０よりもむし
ろ用いられることを注意されたい。 本発明によれば第一のブロックのデータが読み出され
たときに第二のブロックに対応するデータは読み出しア
ドレスで書き込まれる。この書き込みは前と同じ順序で
なされ、即ち書き込みは第一のパケットの第一のバイト
から開始してパケット毎になされる。読み出し／書き込
みアドレスはインターリービングを実施するために明ら
かに選択され、関数ｆを用いて計算される。 第二のブロックの読み出しアドレスはｆの代わりにf2
を用いることにより決定され、連続するブロックに対し
ても同様である。読み出し／書き込みアドレスの以下の
表は斯くして得られる：
びデインターリービング処理と同様にこの処理を実施す
る装置に関する。本発明はそれらの送信前のデジタルデ
ータのインターリービング及び受信後のデインターリー
ビングに特に応用される。 誤り検出及び訂正とデジタルデータの送信を信頼でき
るものにするためのインターリービングの技術に関する
ことは従来の技術から知られている。リードソロモンコ
ードのような誤り訂正コードに対して送信されるべき二
進数のパケットは送信誤りの所定の最大数まで訂正する
ことを可能にする複数の余分なワードを追加される。こ
の誤りの最大数を超過したときに訂正コードがもはや適
切ではない。これは誤りのバーストが幾つかの連続ワー
ドを損う場合に特に問題となる。 訂正コードの効率を増加するために幾つかのデータパ
ケットがインターリーブされる。この技術は異なるパケ
ットから生ずる連続したワードの送信からなる。各パケ
ットを一つの進行で送信しないことにより幾つかのパケ
ットにわたる誤りのバーストの関連を拡大し、訂正コー
ドの制限内に置くことが可能である。 送信モジュールでのインターリービングはある順序で
メモリーにデータを書き込み、それらを送信に対して異
なる順序で読み戻すことにより通常実施される。受信機
でのデインターリービングはインターリービングメモリ
ーを読み出す順によりデインターリービングメモリーに
対してデータを書き込み、インターリービングメモリー
への書き込みの順序に関してデータを読み戻すことによ
り逆の方法で実施される。 それぞれがＬバイトからなるインターリーブされるべ
きＰ個のパケットを考える。これらのＰパケットはブロ
ックＢを構成する。深さＰのインターリービングは所定
のパケットの連続する２バイトをＰ−１個の他のパケッ
トから生ずるＰ−１バイトにより分けるような方法でＰ
パケットのバイトを再整列することにより実施されると
言われている。 図１にこのインターリービングを実施可能にするメモ
リーを示す。従来技術の説明を簡単にするためにこのメ
モリーはバイトのＰ個の列（colum）を含むとする。図
１に示すようにアドレスは左から右へ、上から下へと増
加する。 このメモリーは、アドレス０で第一のパケットの第一
のバイトを、アドレスＰで第二のバイトを、等々のよう
にしてアドレス（Ｌ−１）Ｐで最後のバイト（Ｌ−１バ
イト）を書き込むことにより書き込まれる。これらのア
ドレスはメモリーの第一のコラムに対応する。同様にし
て第二パケットは第二の列のアドレス１、Ｐ＋1,...
（Ｌ−１）Ｐ＋１で書き込まれる。このように最後のパ
ケット及び最後の列まで続けられる。書き込みの順序は
図２に示される。 一般的に言えば、ブロックｂ（ｂ［1,B］）のパケッ
トｐ（ｐ［1,P］）のバイト１（１［1,L］）はメモリー
のアドレス（ｂ−１）LP＋（ｐ−１）＋（１−１）Ｐで
書き込まれる。 読み出しはアドレスの順でなされ、即ち毎行（row）
読み出すことによりなされる（図３を参照）。故に全て
のパケットの第一のバイトは最初に読まれ、第二のバイ
トが続き、等々。故にインターレーシングが達成され
る。 この書く／読む方法はそれを読むことが可能になる前
にブロックＢのデータの大きな部分を書く必要があるこ
とを意味する。特にＥ＝（Ｌ−１）（Ｒ−１）＋１バイ
トがアドレス０で第一のバイトを読み出す前に書かれて
いなければならない。この判断基準に従われていない場
合には読み出しは書き込みによりまだスイープされてい
ないアドレスでいつか生じる。 図４にＰが３に等しくＬが７に等しい場合の書き込み
及び読み出しアドレスの進行を示す。時間は横座標とし
て示され、一方でインターリービングメモリーのアドレ
スは縦座標を形成する。Ｔは基本クロック周期を表す。
所定の周期に対して書き込みは読み出しの前になされ
る。それにより書き込みアドレスが同じ周期Ｔに対して
読み出しアドレスと等しいときには対応するデータ項目
は同じ周期Ｔの間に読み返される前に最初に書き込まれ
る。 鋸歯状曲線１は書き込みアドレスを表し、一方で階段
状曲線２は読み出しアドレスを表す。曲線１はアドレス
０から開始する３アドレスの６ジャンプを形成し、これ
は第一の列の第一のパケット（７バイト）の書き込みに
対応する。それから書き込みは第二の列の項上でアドレ
ス１で再開する。点Ａ、即ち（Ｌ−１）（Ｐ−１）＋１
バイトを書き込んだ後で読み出しは13番目のバイトの書
き込みがなされる同じ周期中にアドレス０で開始でき
る。読み出しアドレスは各クロック周期内の１ユニット
により増加される。点Ｄで２つの曲線が出会うことに注
意しよう。データの読み出しが13番目の書き込み周期よ
り早くなされる場合には例えば12番目の周期でなされる
場合にはデータ項目がそこに書き込まれる前にアドレス
２で読み出そうとする試みがある。 点ＢではＰパケットの第一ブロックの書き込みが完了
し、最後の値がアドレス（LP−１）＝20で書き込まれ
る。それから次のブロックの書き込みは図２に示される
ようにアドレスLP＝21で開始する。故にブロックの端で
はアドレスのジャンプは１である。 メモリーの最小の大きさデルタは読み出しアドレスと
か書込みアドレスとの間の最大の差に等しい。図４の方
式でこの差は点Ｃで最大であることがわかる。書き込み
アドレスはLP＋（Ｌ−１）Ｐである。この時LP＋Ｌバイ
トが書き込まれる。それで読み出しアドレスはLP＋Ｌ−
Ｅ＝LP＋Ｌ−（LP−Ｌ−Ｐ＋２）＝2L＋Ｐ−２である。 故にデルタ＝LP＋（Ｌ−１）Ｐ−（2L＋Ｐ−２）＋１
＝２（Ｌ−１）（Ｐ−１）＋１が得られる。 上記の数値の例から考えてメモリーの最小の大きさは
25バイトである。 本発明の目的はこれらのメモリーのアドレッシングを
簡単化する一方で要求されるメモリーの大きさを減少す
ることを可能にするインターリービング処理を提供する
ことである。 本発明は所定のアドレスでブロックｂ−１に対応する
データ項目を読み出した後ブロックｂに対応するデータ
項目が同じアドレスに書き込まれ、それぞれがＬ個の２
進ワードを有するＰ個のパケットのブロックをインター
リーブする方法であって、インターリービングメモリー
レンジが０乃至LP−１であり、ブロックｂに対する読み
出し／書き込みアドレスの進行が:ab（ｎ）＝（ab（ｎ
−１）＋（L(b-x)）mod（LP−１） ここでｎ∈］0,LP−１［、ｎは整数であり、 ab（０）＝０ ab（LP−１）＝LP−１ かつｂ∈［1,∞［、ｂは整数であり、 ｘ≦b,xは整数である ことを特徴とする方法である。 本発明はまた所定のアドレスでブロックｂ−１に対応
するデータ項目を読み出した後ブロックｂに対応するデ
ータ項目が同じアドレスに書き込まれ、それぞれがＬ個
の２進ワードを有するＰ個のパケットのブロックをイン
ターリーブする方法であって、ab（ｎ）が０乃至LP−１
のアドレスレンジのインターリービングメモリー内の読
み出し／書き込みアドレスのストリングである場合に、
ブロックｂのアドレスのストリングとブロックｂ＋１の
アドレスのストリングとの間の関係は： ｎ≠LP−１の場合にはab+1（ｎ）＝Lx（ab（ｎ））modu
lo（LP−１）であり、 ab+1（LP−１）＝LP−１である ことを特徴とする方法である。 斯くしてメモリーは前のブロックの読み出しと連係し
て時のブロックを書き込むことにより満たされる。どの
時点においても読み出し及び書き込みアドレスが同等な
ことによりインターリービングメモリーのアドレッシン
グは大幅に簡単化される。そして要求されるメモリーの
大きさは単にPL2進ワードである。 第一の場合では、ブロックｂに対するアドレスの進行
はブロックｂ−１に関するアドレスの知識を必要としな
い。それはL,P,b,xを知ることで充分である。 第二の場合では、関係はブロックｂ＋１に対応するそ
れらに対するブロックｂに対応するアドレスから進行す
るために必要とされる情報を与える。ブロックｂに対応
するアドレスと、L,Pの値を知ることで充分である。 この関係をｍ回適用することによりブロックｂからブ
ロックｂ＋ｍに進行することは明らかに可能である。 本発明の特定の実施例では第一のブロックのデータの
書き込み中にデータの読み出しをしない。この時点で読
み出されうるデータは通常どんな意味も持たない。 本発明の特定の実施例では第一のブロックのデータの
書き込み中にデータの読み出しをするが、この読み出し
の結果は用いられない。それで第一のブロックの処理に
関する例外はない。 本発明はまたぞれぞれＬ個の２進ワードを含むＰ個の
パケットのインターリービング及び／又はデインターリ
ービングブロックに対するアドレスを発生する装置であ
って、次数ｂのブロックと一定値L(b-x)modulo（LP−
１）（ｂは整数であり、ｘはｂより小さいか又は等しい
一定の整数）とを発生する手段と、複数回ｍ（０乃至LP
−１で変化する整数）の該一定値をベースアドレス（ab
（０））に加える手段とからなり、各結果の値は該値が
（LP−１）と異なるか又は（LP−１）よりも厳密に大き
いかのどちらかの場合にmodulo（LP−１）をとられ、こ
の加算の結果はブロックｂに対する読み出しアドレス及
びブロックｂ＋１に対する書き込みアドレスを発生する
装置である。 特定の実施例によれば、アドレスを発生する装置は、
インターリーブされるべきバイトの周波数でクロックパ
ルス（CO）を受け、Ｐで分周するクロックデバイダー
と、Ｐで分周するデバイダーからの出力を入力として受
けＬで分周するクロックデバイダーと、加算の結果がバ
ッファレジスタと同様に（LP−１）と異なるか又は（LP
−１）よりも厳密に大きいかのどちらかの場合にのみモ
ジュロー計算をなす第二の加算器と、Ｐで分周するデバ
イダーからの出力信号を受けるクロック入力を有する第
一の加算器とよりなる２つの加算器modulo（LP−１）と
よりなり、該第１の加算器の２つの入力は夫々同加算器
からの出力及びバッファレジスタからの出力をそれぞれ
受け、該加算器はＬで分周するデバイダーからの信号又
は初期化信号により制御されるリセット入力を最終的に
有し、第一の加算器の出力は該バッファレジスタの入力
に更に結合され、該バッファレジスタは初期化信号に結
合されるＬで分周するデバイダーからの信号に結合され
るクロック入力と同様に値１に設定されることを可能に
するSET入力を有し、バッファレジスタの出力は２つの
加算器のそれぞれの１の入力に結合され、第二の加算器
はそれ自身の出力をそれの他の入力で受け、それは装置
の出力をまた構成し、読み出し／書き込みアドレスを提
供し、第二の加算器のクロック入力は信号COに接続され
第二の加算器のリセット入力はＬで分周するデバイダー
からの出力と初期化信号を受ける２つの入力を有する論
理ORに結合されることを特徴とする。 本発明の他の利点及び特徴は添付された図面により示
される本発明の特定の実施例の記述を通して明らかにな
る。 図１は上記のようにインターリービングメモリーのア
ドレッシング方法を示す図である。 図２は上記の該メモリーへデータを書き込む知られて
いる方法を示す図である。 図３は上記の該メモリーからデータを読み出す知られ
ている［sic］方法を示す図である。 図４は上記のアドレスを読み出し、書き込む進行の同
時ダイアグラム［sic］を示す図である。 図５は他のインターリービング内のアドレスを書き込
み、読み出す本発明の方法を実施する例である進行のダ
イアグラムを示す図である。 図６は本発明を実施する装置の実施例を示す図であ
る。 図７、８は本発明を実施する装置の他の実施例を示す
図である。 本発明の実施例によりそれぞれPLバイトのブロックＢ
内のＬバイトのＰバケットの群の深さＰのインターリー
ビングを実施することが明らかとなる。本発明によれば
PLバイトのインターリービングメモリーが用いられる。
説明を簡単にするためにこのメモリー［lacuna］はＬバ
イトのＰ列のマトリックスとして組織化され、左上から
右下へメモリーの行毎にスイープすることによりメモリ
ー空間は０乃至PL−１でアドレスされる。 図５に本発明の実施例での書き込み及び読み出しアド
レスの進行を示す。Ｐ及びＬはそれぞれ３と７に等しく
とられた。故にメモリーは縦座標として与えられた０乃
至20のアドレスを有する21スロットを含む。 為されるべき第一の段階は第一ブロック（ブロックｂ
＝１）を書き込むことからなる。この第一ブロックに対
しては読み出しはなされない。この第一のブロックの書
き込みアドレスの進行の簡単な例を示すために各データ
書き込みで１アドレスだけの増加が選択され、アドレス
０から開始される。 第一のブロックの書き込みアドレスの進行のダイアグ
ラムは図５の第一の列で与えられる。 第二段階はインターリービングに対応する順序で前の
ブロックに対して書き込み期間中に書き込まれたデータ
を読み出すことからなる。読み出しアドレスは第一のブ
ロックの書き込みアドレスから計算される。この例では
アドレスは書き込みの順に一致する。Ｐパケットがメモ
リーに順番に書き込まれる場合にはバイトは開始アドレ
ス０から各Ｌアドレス毎に読み出されなけければならな
い（Ｐパケットの第一のバイトは最初に読み出され、そ
れから第二のバイト等々）。以下の関数がこの場合のア
ドレスを与える： ｆ（ｘ）＝LXmodulo（LP−１） LX≠LP−１の場合 ｆ（ｘ）＝LP−１ LX＝LP−１の場合 Ｘは０乃至LP−１ LXはLP−１に等しいときにLP−１の値は値０よりもむし
ろ用いられることを注意されたい。 本発明によれば第一のブロックのデータが読み出され
たときに第二のブロックに対応するデータは読み出しア
ドレスで書き込まれる。この書き込みは前と同じ順序で
なされ、即ち書き込みは第一のパケットの第一のバイト
から開始してパケット毎になされる。読み出し／書き込
みアドレスはインターリービングを実施するために明ら
かに選択され、関数ｆを用いて計算される。 第二のブロックの読み出しアドレスはｆの代わりにf2
を用いることにより決定され、連続するブロックに対し
ても同様である。読み出し／書き込みアドレスの以下の
表は斯くして得られる：
【表１】
第一の行は第一のブロックの書き込みアドレスに、第二
は第一のブロックの読み出しアドレスと第二のブロック
の書き込みアドレスに対応する等々。１つの行から同じ
列の次の行への移動は関数ｆを適用することによりなさ
れる。 用いられた数値の例の内容において第一と第五の行が
同一であることに注意されたい。この周期性はアドレス
又は読み出し専用メモリー内へのそれらの記憶の計算を
容易にするために用いられ得る。 図５に上記の表と等価なグラフを示す。 デインターリービングは本発明の処理又は他のどのよ
うなデインターリービング処理のどちらを適用すること
によっても実施可能であり、本発明の装置により送られ
たインターリーブされたデータの流れは他のインターリ
ービング装置により形成された流れから区別できないも
のである。 この実施例の変形により及び回路の簡単化の目的のた
めに上記の方法での読み出しは第一のブロックの書き込
み中にも実施される。この最初の読み出しの結果は単に
考慮に入れないだけである。 図６に本発明を実施するアドレスシーケンサー回路の
例を示す。この回路の基本は所定のブロックに対して１
つのアドレスから次への移動が一定値の加算により実施
され、その結果はこの結果がメモリーの最大アドレスを
越える場合にメモリー引く１の大きさをモジュローされ
ることを特徴とする。例えば上記の表の第一の行に対し
て一定値は１であり第二の行に対してそれは７であり
（７は最大アドレス20より小さい又はに等しい）第三に
対してそれは９であり（72のモジュロー20）第四に対し
てそれは３である（73のモジュロー20）。最後の行に対
して一定値は１に戻る（７の４乗のモジュロー20）。べ
き乗は関数ｆのべき乗に対応する。 図６の回路はインターリーブされるべきバイトの周波
数でのクロック信号（CO）を受ける入力１とＰで分周す
るデバイダー（２）からの出力を入力として受けるＬに
よるクロックデバイダー（３）と同様にクロックパルス
COを受けるＰによるクロックデバイダー（２）とを含
む。 故に３つのクロックはそれぞれ全てのバイト、全ての
Ｐバイト、全てのブロック（PLバイトの）それぞれに１
パルスを与えるように用いられる。 シーケンサー回路はバッファレジスタ（又は「ラッ
チ」）６と同様に２つの加算モジュロー（LP−１）４及
び５を含む。第一の加算器４の役割は上記の一定値を計
算することであり、後者はPLバイト毎に変化する。ラッ
チ６はこの値を記憶し、それは読み出し／書き込みアド
レスを適切に計算するために第二の加算器５により用い
られる。 加算器４はＰで分周するデバイダー２からの出力信号
を受けるクロック入力を有する。この加算器の２つの入
力はそれぞれ同じ加算器４からの出力及びバッファレジ
スタ６からの出力を受ける。加算器４は最終的に初期化
入力RESETを有し、これはリセッティングを許容し、Ｌ
で分周するデバイダー３からの又は初期化信号INITによ
る信号により制御される。 加算器４の出力はバッファレジスタ６の入力に結合さ
れる。後者はＬで分周するデバイダー３からの信号に結
合されたクロック入力と同様に初期化信号INITに結合さ
れ、それが値１に設定されることを可能にするSET入力
をまた有する。バッファレジスタ６の出力は加算器４及
び６［sic］のそれぞれの１の入力に結合される。 加算器５はそれの他の入力でそれ自身の出力を受け、
それはシーケンサー回路の出力をまた構成し、読み出し
／書き込みアドレスを供する。それのクロック入力は信
号COに結合される。加算器のRESET入力は２つの入力を
有する論理OR7に結合され、これはＬで分周するデバイ
ダーからの出力と［sic］への初期化信号INITとを受け
る。 シーケンサー回路の動作は以下のとおり:INITパルス
は上記入力に送られる。２つのアドレスの出力はバッフ
ァレジスタの出力が１である間にゼロである。故に回路
の出力はアドレス０を示す。 クロックCOの１周期に対して前のブロックのデータ項
目の読み出しは回路の出力により示されたアドレスで第
一に実行され、それから現在のブロックのデータ項目の
書き込みがメモリーのこの同じアドレスで実行される。
シーケンサー回路の出力でアドレスは読み出し／書き込
み周期中になお定常である。何故ならば次のバイトのア
ドレスを構成する加算の結果はこれらの周期がいったん
終了するときにのみ現れなければならないからである。
シーケンサー回路から出力を受け、COから由来するクロ
ックにより制御されるバッファレジスタ（図示せず）が
例えば用いられる。 それの立ち上がりエッジを介してインターリービング
メモリーのデータバス上に書き込まれた第一のバイトの
定常性を示すCO上の第一のパルスはそれの入力に現れる
値のうえに加算する加算器５を動作する。この場合には
CO上の第一のパルスの立ち上がりエッジの後に１が出力
に現れる。CO上のそれに続く各パルスも同様である。故
に加算器５は０からLP−１まで加算され、その値の後に
それはＬによるデバイター３によりリセットされる。故
にアドレスはブロック１に対する図５に示された方法で
進行する。 加算器４はＰパルス毎にCOの１パルスを計数する一方
でそれの入力は１に等しいレジスタ６に接続される。CO
上のLPパルスの後に加算器からの出力は値Ｌを示し、こ
の時にＬで分周するデバイダーからのパルスにより動作
されるバッファレジスタ６により記憶される。加算器４
の出力で値Ｌはバッファレジスタ６への転送前に定常で
ある。 第二のブロックの書き込み（及び第一の読み出し）に
対してアドレスの進行はバッファレジスタ６により記憶
される値により示されるようにＬからＬメモリー位置内
に生じる。加算器６のモジュロー関数が働きだすのはこ
こであり、それによりアドレスがメモリーの最大アドレ
スを決して越えない。 前もってリセットされる加算器４がＬを加算し、その
ようにＬ回する間にL2のモジュローLP−１が得られる。
モジュローは各加算の後になされ斯くして加算器のアキ
ュムレーターレジスタの大きさを減少する。 それから動作は全ての継続するブロックに対して同一
である。 示された例によりバッファレジスタ６は１に初期化さ
れる。他の実施例によりL2のモジュローLP−１の他の
値、L3のモジュローLP−１、又はＬの４乗のモジュロー
LP−１に初期化することはもちろん可能である。 加算器［sic］５のモジュロー計算部分は加算の結果
がLP−１より厳密に大きいときにのみモジュローが働く
ようになっている。実際にインターリービングメモリー
をアドレッシングするよう適合された所定の取り決めで
はアドレスLP−１はこの予防措置がとられない場合には
決して得られない。 これはモジュローは結果がLP−１と異なるときのみ働
き、厳密に小さい値に対して与えられるときにモジュロ
ーは加算の結果を変えないようにされていると言い換え
ても同じである。 知られている型の比較器は例えばLP−１との加算の結
果を比較するのに用いられる。比較が加算の結果がLP−
１に等しいことを示す場合、又はその変形によりそれが
より小さい又は等しい場合にはこの結果はそのモジュロ
ーがとられることなしに直接用いられる。そのような回
路の実施例は当業者の視野内にある。 斯くしてバイトの周波数でアドレス発生装置とクロッ
クパルスCOが得られる。図示されない実施例により周波
数2xCOでのクロックパルスは２つの形成されたクロック
パルスCOによる周波数デバイダーとして利用されえ、こ
の２倍のクロックパルスは第一に発生装置により示され
るアドレスでデータ項目を読み出すために用いられ、そ
れからこの同じアドレスで次のブロックのデータ項目を
書き込むために用いられる。データバスと同様にメモリ
ーを有するインターフェース用の回路は当業者により容
易に適合されうる。 この特定の実施邸でデータはバイトの形で表されてい
るが、他のフォーマットも可能なことは明らかである。
更にまた上記の特定の実施例は各パケットから１バイト
交代に選択するよう構成するインターリービングを実施
する。本発明はインターリービングの他の形態に容易に
適合される。 図７に本発明を実施する装置の他の実施例を示す。こ
の例により装置はマイクロプロセッサ11と、読み出し専
用メモリー12と、インターリービングメモリー13とを含
む。読み出し専用メモリーはメモリーをアドレッシング
する可能なアドレスシーケンスの整数周期を含む。これ
らは例えば上記の表の最初の４行に対応するアドレスで
ある。マイクロプロセッサ11はメモリー12をアドレスす
る。各ブロックの読み出し及び書き込みに対してメモリ
ー12はインターリービングメモリー10のアドレスバスに
必要なアドレスを供する。符号13、14はそれぞれメモリ
ー10に入来し、離れるデータバスを示す。 見てわかるように装置は非常に簡単である。アドレス
は読み出し専用メモリーに予め記憶されている。この装
置の利点は就中アドレッシングを必要とする計算手段が
ほとんどないことである。 本発明の装置の変形実施例により、マイクロプロセッ
サ11は単なるカウンタにより置き換えられる。 図８に本発明による装置の他の実施例を示す。この装
置はインターリービングメモリー10をなお含む。それは
マイクロプロセッサ17のような計算手段と同様にメモリ
ー16をまた含む。メモリーは所定のブロックの書き込み
が１つのアドレスから次のアドレスへゆけることを可能
にする一定値を含む。再びＬ＝7,P＝３の例を取るとこ
れらの一定値は上記のように１、７、９、３である。マ
イクロプロセッサ17はこれらの一定値を必要により周期
的に読み出す。それは必要な加算と関連するモジュロー
計算とをなす。それからそれはメモリー10をアドレスす
る。
は第一のブロックの読み出しアドレスと第二のブロック
の書き込みアドレスに対応する等々。１つの行から同じ
列の次の行への移動は関数ｆを適用することによりなさ
れる。 用いられた数値の例の内容において第一と第五の行が
同一であることに注意されたい。この周期性はアドレス
又は読み出し専用メモリー内へのそれらの記憶の計算を
容易にするために用いられ得る。 図５に上記の表と等価なグラフを示す。 デインターリービングは本発明の処理又は他のどのよ
うなデインターリービング処理のどちらを適用すること
によっても実施可能であり、本発明の装置により送られ
たインターリーブされたデータの流れは他のインターリ
ービング装置により形成された流れから区別できないも
のである。 この実施例の変形により及び回路の簡単化の目的のた
めに上記の方法での読み出しは第一のブロックの書き込
み中にも実施される。この最初の読み出しの結果は単に
考慮に入れないだけである。 図６に本発明を実施するアドレスシーケンサー回路の
例を示す。この回路の基本は所定のブロックに対して１
つのアドレスから次への移動が一定値の加算により実施
され、その結果はこの結果がメモリーの最大アドレスを
越える場合にメモリー引く１の大きさをモジュローされ
ることを特徴とする。例えば上記の表の第一の行に対し
て一定値は１であり第二の行に対してそれは７であり
（７は最大アドレス20より小さい又はに等しい）第三に
対してそれは９であり（72のモジュロー20）第四に対し
てそれは３である（73のモジュロー20）。最後の行に対
して一定値は１に戻る（７の４乗のモジュロー20）。べ
き乗は関数ｆのべき乗に対応する。 図６の回路はインターリーブされるべきバイトの周波
数でのクロック信号（CO）を受ける入力１とＰで分周す
るデバイダー（２）からの出力を入力として受けるＬに
よるクロックデバイダー（３）と同様にクロックパルス
COを受けるＰによるクロックデバイダー（２）とを含
む。 故に３つのクロックはそれぞれ全てのバイト、全ての
Ｐバイト、全てのブロック（PLバイトの）それぞれに１
パルスを与えるように用いられる。 シーケンサー回路はバッファレジスタ（又は「ラッ
チ」）６と同様に２つの加算モジュロー（LP−１）４及
び５を含む。第一の加算器４の役割は上記の一定値を計
算することであり、後者はPLバイト毎に変化する。ラッ
チ６はこの値を記憶し、それは読み出し／書き込みアド
レスを適切に計算するために第二の加算器５により用い
られる。 加算器４はＰで分周するデバイダー２からの出力信号
を受けるクロック入力を有する。この加算器の２つの入
力はそれぞれ同じ加算器４からの出力及びバッファレジ
スタ６からの出力を受ける。加算器４は最終的に初期化
入力RESETを有し、これはリセッティングを許容し、Ｌ
で分周するデバイダー３からの又は初期化信号INITによ
る信号により制御される。 加算器４の出力はバッファレジスタ６の入力に結合さ
れる。後者はＬで分周するデバイダー３からの信号に結
合されたクロック入力と同様に初期化信号INITに結合さ
れ、それが値１に設定されることを可能にするSET入力
をまた有する。バッファレジスタ６の出力は加算器４及
び６［sic］のそれぞれの１の入力に結合される。 加算器５はそれの他の入力でそれ自身の出力を受け、
それはシーケンサー回路の出力をまた構成し、読み出し
／書き込みアドレスを供する。それのクロック入力は信
号COに結合される。加算器のRESET入力は２つの入力を
有する論理OR7に結合され、これはＬで分周するデバイ
ダーからの出力と［sic］への初期化信号INITとを受け
る。 シーケンサー回路の動作は以下のとおり:INITパルス
は上記入力に送られる。２つのアドレスの出力はバッフ
ァレジスタの出力が１である間にゼロである。故に回路
の出力はアドレス０を示す。 クロックCOの１周期に対して前のブロックのデータ項
目の読み出しは回路の出力により示されたアドレスで第
一に実行され、それから現在のブロックのデータ項目の
書き込みがメモリーのこの同じアドレスで実行される。
シーケンサー回路の出力でアドレスは読み出し／書き込
み周期中になお定常である。何故ならば次のバイトのア
ドレスを構成する加算の結果はこれらの周期がいったん
終了するときにのみ現れなければならないからである。
シーケンサー回路から出力を受け、COから由来するクロ
ックにより制御されるバッファレジスタ（図示せず）が
例えば用いられる。 それの立ち上がりエッジを介してインターリービング
メモリーのデータバス上に書き込まれた第一のバイトの
定常性を示すCO上の第一のパルスはそれの入力に現れる
値のうえに加算する加算器５を動作する。この場合には
CO上の第一のパルスの立ち上がりエッジの後に１が出力
に現れる。CO上のそれに続く各パルスも同様である。故
に加算器５は０からLP−１まで加算され、その値の後に
それはＬによるデバイター３によりリセットされる。故
にアドレスはブロック１に対する図５に示された方法で
進行する。 加算器４はＰパルス毎にCOの１パルスを計数する一方
でそれの入力は１に等しいレジスタ６に接続される。CO
上のLPパルスの後に加算器からの出力は値Ｌを示し、こ
の時にＬで分周するデバイダーからのパルスにより動作
されるバッファレジスタ６により記憶される。加算器４
の出力で値Ｌはバッファレジスタ６への転送前に定常で
ある。 第二のブロックの書き込み（及び第一の読み出し）に
対してアドレスの進行はバッファレジスタ６により記憶
される値により示されるようにＬからＬメモリー位置内
に生じる。加算器６のモジュロー関数が働きだすのはこ
こであり、それによりアドレスがメモリーの最大アドレ
スを決して越えない。 前もってリセットされる加算器４がＬを加算し、その
ようにＬ回する間にL2のモジュローLP−１が得られる。
モジュローは各加算の後になされ斯くして加算器のアキ
ュムレーターレジスタの大きさを減少する。 それから動作は全ての継続するブロックに対して同一
である。 示された例によりバッファレジスタ６は１に初期化さ
れる。他の実施例によりL2のモジュローLP−１の他の
値、L3のモジュローLP−１、又はＬの４乗のモジュロー
LP−１に初期化することはもちろん可能である。 加算器［sic］５のモジュロー計算部分は加算の結果
がLP−１より厳密に大きいときにのみモジュローが働く
ようになっている。実際にインターリービングメモリー
をアドレッシングするよう適合された所定の取り決めで
はアドレスLP−１はこの予防措置がとられない場合には
決して得られない。 これはモジュローは結果がLP−１と異なるときのみ働
き、厳密に小さい値に対して与えられるときにモジュロ
ーは加算の結果を変えないようにされていると言い換え
ても同じである。 知られている型の比較器は例えばLP−１との加算の結
果を比較するのに用いられる。比較が加算の結果がLP−
１に等しいことを示す場合、又はその変形によりそれが
より小さい又は等しい場合にはこの結果はそのモジュロ
ーがとられることなしに直接用いられる。そのような回
路の実施例は当業者の視野内にある。 斯くしてバイトの周波数でアドレス発生装置とクロッ
クパルスCOが得られる。図示されない実施例により周波
数2xCOでのクロックパルスは２つの形成されたクロック
パルスCOによる周波数デバイダーとして利用されえ、こ
の２倍のクロックパルスは第一に発生装置により示され
るアドレスでデータ項目を読み出すために用いられ、そ
れからこの同じアドレスで次のブロックのデータ項目を
書き込むために用いられる。データバスと同様にメモリ
ーを有するインターフェース用の回路は当業者により容
易に適合されうる。 この特定の実施邸でデータはバイトの形で表されてい
るが、他のフォーマットも可能なことは明らかである。
更にまた上記の特定の実施例は各パケットから１バイト
交代に選択するよう構成するインターリービングを実施
する。本発明はインターリービングの他の形態に容易に
適合される。 図７に本発明を実施する装置の他の実施例を示す。こ
の例により装置はマイクロプロセッサ11と、読み出し専
用メモリー12と、インターリービングメモリー13とを含
む。読み出し専用メモリーはメモリーをアドレッシング
する可能なアドレスシーケンスの整数周期を含む。これ
らは例えば上記の表の最初の４行に対応するアドレスで
ある。マイクロプロセッサ11はメモリー12をアドレスす
る。各ブロックの読み出し及び書き込みに対してメモリ
ー12はインターリービングメモリー10のアドレスバスに
必要なアドレスを供する。符号13、14はそれぞれメモリ
ー10に入来し、離れるデータバスを示す。 見てわかるように装置は非常に簡単である。アドレス
は読み出し専用メモリーに予め記憶されている。この装
置の利点は就中アドレッシングを必要とする計算手段が
ほとんどないことである。 本発明の装置の変形実施例により、マイクロプロセッ
サ11は単なるカウンタにより置き換えられる。 図８に本発明による装置の他の実施例を示す。この装
置はインターリービングメモリー10をなお含む。それは
マイクロプロセッサ17のような計算手段と同様にメモリ
ー16をまた含む。メモリーは所定のブロックの書き込み
が１つのアドレスから次のアドレスへゆけることを可能
にする一定値を含む。再びＬ＝7,P＝３の例を取るとこ
れらの一定値は上記のように１、７、９、３である。マ
イクロプロセッサ17はこれらの一定値を必要により周期
的に読み出す。それは必要な加算と関連するモジュロー
計算とをなす。それからそれはメモリー10をアドレスす
る。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−81121（ＪＰ，Ａ)
特開 昭62−155635（ＪＰ，Ａ)
欧州特許682828（ＥＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 13/00
G11B 20/00
H04L 1/00
Claims (7)
- 【請求項１】所定のアドレスでブロックｂ−１に対応す
るデータ項目を読み出した後ブロックｂに対応するデー
タ項目が同じアドレスに書き込まれ、それぞれがＬ個の
２進ワードを有するＰ個のパケットのブロックをインタ
ーリーブする方法であって、インターリービングメモリ
ーレンジが０乃至LP−１であり、ブロックｂに対する読
み出し／書き込みアドレスの進行が： ab（ｎ）＝（ab（ｎ−１）＋（L(b-x)）mod（LP−１）
ここでｎ∈］0,LP−１［、ｎは整数であり、 ab（０）＝０ ab（LP−１）＝LP−１ かつｂ∈［1,∞［、ｂは整数であり、 ｘ≦b,xは整数である ことを特徴とする方法。 - 【請求項２】一定値L(b-x)のストリングが予め記憶され
ていることを特徴とする請求項１記載の方法。 - 【請求項３】所定のアドレスでブロックｂ−１に対応す
るデータ項目を読み出した後ブロックｂに対応するデー
タ項目が同じアドレスに書き込まれ、それぞれがＬ個の
２進ワードを有するＰ個のパケットのブロックをインタ
ーリーブする方法であって、ab（ｎ）が０乃至LP−１の
アドレスレンジのインターリービングメモリー内の読み
出し／書き込みアドレスのストリングである場合に、ブ
ロックｂのアドレスのストリングとブロックｂ＋１のア
ドレスのストリングとの間の関係は： ｎ≠LP−１の場合、ab+1（ｎ）＝Lx（ab（ｎ））modulo
（LP−１）であり、 ab+1（LP−１）＝LP−１である ことを特徴とする方法。 - 【請求項４】第一のブロックのデータの書き込み中にデ
ータの読み出しをしないことを特徴とする請求項１乃至
３のうちのいずれか一項記載の方法。 - 【請求項５】第一のブロックの書き込みアドレスのスト
リングは ［0;...;LP−１］であることを特徴とする請求項１乃至
４のうちのいずれか一項記載の方法。 - 【請求項６】それぞれＬ個の２進ワードを含むＰ個のパ
ケットのインターリービング及び／又はデインターリー
ビングブロックに対するアドレスを発生する装置であっ
て、次数ｂのブロックと一定値L(b-x)modulo（LP−１）
（ｂは整数であり、ｘはｂより小さいか又は等しい一定
の整数）とを発生する手段（４、６）と、複数回ｍ（０
乃至LP−１で変化する整数）の該一定値をベースアドレ
ス（ab（０））に加える手段（５）とからなり、各結果
の値は該値が（LP−１）と異なるか又は（LP−１）より
も厳密に大きいかのどちらかの場合にmodulo（LP−１）
をとられ、この加算の結果はブロックｂに対する読み出
しアドレス及びブロックｂ＋１に対する書き込みアドレ
スを発生する装置。 - 【請求項７】それはインターリーブされるべきバイトの
周波数でクロックパルス（CO）を受け、Ｐで分周するク
ロックデバイダー（２）と、Ｐで分周するデバイダー
（２）からの出力を入力として受けＬで分周するクロッ
クデバイダー（３）と、加算の結果がバッファレジスタ
（６）と同様に（LP−１）と異なるか又は（LP−１）よ
りも厳密に大きいかのどちらかの場合にのみモジュロー
計算をなす第二の加算器と、Ｐで分周するデバイダー
（２）からの出力信号を受けるクロック入力を有する第
一の加算器（４）とよりなる２つの加算器（4,5）modul
o（LP−１）とよりなり、該第１の加算器（４）の２つ
の入力は夫々同加算器（４）からの出力及びバッファレ
ジスタ（６）からの出力をそれぞれ受け、該加算器
（４）はＬで分周するデバイダー（３）からの信号又は
初期化信号（INIT）により制御されるリセット入力を最
終的に有し、第一の加算器（４）の出力は該バッファレ
ジスタ（６）の入力に更に結合され、該バッファレジス
タは初期化信号（INIT）に結合されるＬで分周するデバ
イダー（３）からの信号に結合されるクロック入力と同
様に値１に設定されることを可能にするSET入力を有
し、バッファレジスタ（６）の出力は２つの加算器
（４、５）のそれぞれの１の入力に結合され、第二の加
算器（５）はそれ自身の出力をそれの他の入力で受け、
それは装置の出力をまた構成し、読み出し／書き込みア
ドレスを提供し、第二の加算器（５）のクロック入力は
信号COに接続され、第二の加算器（５）のリセット入力
（RESET）はＬで分周するデバイダー（３）からの出力
と初期化信号（INIT）を受ける２つの入力を有する論理
OR（７）に結合されることを特徴とする請求項６記載の
アドレス発生装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9314646A FR2713845B1 (fr) | 1993-12-07 | 1993-12-07 | Procédé d'entrelacement et de désentrelacement en bloc et dispositif de mise en Óoeuvre. |
| FR93/14646 | 1993-12-07 | ||
| PCT/FR1994/001417 WO1995016311A1 (fr) | 1993-12-07 | 1994-12-06 | Procede d'entrelacement et de desentrelacement en bloc et dispositif de mise en ×uvre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08511393A JPH08511393A (ja) | 1996-11-26 |
| JP3361812B2 true JP3361812B2 (ja) | 2003-01-07 |
Family
ID=9453634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51599895A Expired - Fee Related JP3361812B2 (ja) | 1993-12-07 | 1994-12-06 | ブロック毎のインターリービング及びデインターリービング処理及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5978883A (ja) |
| EP (1) | EP0682828B1 (ja) |
| JP (1) | JP3361812B2 (ja) |
| DE (1) | DE69418860T2 (ja) |
| FR (1) | FR2713845B1 (ja) |
| WO (1) | WO1995016311A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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