JP5564566B2 - デインタリーブ装置および方法ならびにデータ伝送システムおよび方法 - Google Patents

Description

本発明は、データ処理装置に関し、特に、インタリーブされたデータブロックをデインタリーブする装置および方法、ならびにデータをインタリーブして送信し、それを受信してデインタリーブするデータ伝送システムおよび方法に関する。

地上デジタル放送や無線通信などによるデータ伝送ではパルス妨害やフェージングなどの影響でバースト誤りが発生することがある。バースト誤りが発生すると、受信側において受信データの誤り訂正ができなくなり、放送コンテンツの画質劣化などの原因となる。

そのようなバースト誤りに強いデータ伝送方法としてインタリーブ方式がある。インタリーブ方式では、送信側であるインタリーブ装置は、マトリクスに原データブロックのデータを列優先で格納して行優先で読み出すことで原データブロックのデータを並べ替えてインタリーブされたデータブロックを生成する。受信側であるデインタリーブ装置は、インタリーブされたデータブロックを受信し、マトリクスに受信データブロックのデータを行優先で格納して列優先で読み出すことで入力データブロックのデータを再度並べ替えて原データブロックを復元する（例えば、特許文献１参照）。このように原データブロックをインタリーブして伝送することで、伝送中にバースト誤りが発生してもデインタリーブによってバースト誤りがランダム誤りに置き換わるため、受信側において受信データの誤り訂正が可能となる。

インタリーブ方式はデータブロック長が可変であっても適用可能である。データブロック長が可変の場合、インタリーブ処理においてマトリクスに列優先で格納される際の列数がさまざまに変化する。デインタリーブ装置は、入力データブロックのブロック長に応じて適宜マトリクスの一部の列を使用しない、すなわち、不使用の列に係るライトアドレスの生成をスキップすることで、固定長の場合と基本的に同じ原理で可変長の入力データブロックをデインタリーブする。

特開２００４−１４７２４０号公報

固定長の入力データブロックをデインタリーブする場合、メモリからデータを一つ読み出すたびに同じアドレスに受信データを一つ書き込めばよいため、入力データブロックのデータ書き込みとその一つ前にメモリに格納された入力データブロックのデータ読み出しとを１個のメモリを用いて行うことができる。一方、可変長の入力データブロックをデインタリーブする場合、データ読み出しに係るデータブロックとデータ書き込みに係るデータブロックとでブロック長が異なる場合があり、特に、後者の方が長い場合、データがまだ読み出されていないアドレスにデータが上書きされるおそれがある。そこでデータのオーバーライトを回避するために、２個のメモリを交互に使用して一方のメモリからデータを読み出しているときは他方のメモリにデータを書き込むようにするか、あるいは、固定長と同様に１個のメモリを用いてデータ読み出しとデータ書き込みを行うのであれば、不使用の列に係るライトアドレスの生成をスキップしている間に受信するデータを一時的に格納するバッファを設ける必要がある。しかし、いずれの場合もメモリあるいはバッファといった記憶手段が追加的に必要となり、回路面積が増大してしまう。

上記問題に鑑み、本発明は、追加の記憶手段なしで１個のメモリを用いて可変長の入力データブロックのデインタリーブ処理が可能なデインタリーブ装置および方法を提供することを課題とする。さらに、そのようなデインタリーブ装置を備えたデータ伝送システムおよび方法を提供することを課題とする。

上記課題を解決するために本発明によって次のような手段を講じた。すなわち、Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされた入力データブロックをデインタリーブして原データブロックを復元するデインタリーブ装置は、Ｒ×Ｃ個のデータを格納可能なメモリと、入力データブロックごとに初期値からメモリのライトアドレスの生成を始めて、初期値とメモリに格納された一つ前の入力データブロックに係る第ｃ＋１番目（ただし、ｃは一つ前の入力データブロックのデータをマトリクスに列優先で並べたときの列数である）のライトアドレスとの差分として与えられる第１の増分値に基づいてライトアドレスを生成するライトアドレス生成部と、入力データブロックごとに初期値からメモリのリードアドレスの生成を始めて、第１の増分値に基づいて第（ｎ×Ｒ）＋１番目以外（ただし、ｎは０以上の整数である）のリードアドレスを生成する一方、メモリに格納された一つ前の入力データブロックに係る第２番目のライトアドレスと初期値との差分として与えられる第２の増分値に基づいて第（ｎ×Ｒ）＋１番目のリードアドレスを生成するリードアドレス生成部と、リードアドレス生成部によって生成されるリードアドレスからデータを順次読み出すとともに、ライトアドレス生成部によって生成されるライトアドレスに入力データブロックのデータを順次書き込むメモリインタフェース部とを備えている。

また、Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされた入力データブロックをメモリに格納し、当該入力データブロックをデインタリーブして原データブロックを復元するデインタリーブ方法は、メモリに格納された一つ前の入力データブロックに係る第１番目および第ｃ＋１番目（ただし、ｃは一つ前の入力データブロックのデータをマトリクスに列優先で並べたときの列数である）のライトアドレスの差分として与えられる第１の増分値を生成するステップと、メモリに格納された一つ前の入力データブロックに係る第１番目および第２番目のライトアドレスの差分として与えられる第２の増分値を生成するステップと、入力データブロックごとに初期値からメモリのライトアドレスの生成を始めて、第１の増分値に基づいてライトアドレスを生成するステップと、入力データブロックごとに初期値からメモリのリードアドレスの生成を始めて、第１の増分値に基づいて第（ｎ×Ｒ）＋１番目以外（ただし、ｎは０以上の整数である）のリードアドレスを生成する一方、第２の増分値に基づいて第（ｎ×Ｒ）＋１番目のリードアドレスを生成するステップと、生成されるリードアドレスからデータを順次読み出すとともに、生成されるライトアドレスに入力データブロックのデータを順次書き込むステップとを備えている。

当該デインタリーブ装置またはデインタリーブ方法によると、ライトアドレスは入力データブロックのブロック長にかかわらず第１の増分値に基づいて生成されるのに対して、リードアドレスは第（ｎ×Ｒ）＋１番目以外のときは第１の増分値に基づいて、第（ｎ×Ｒ）＋１番目のときは第２の増分値に基づいて生成される。ここで、入力データブロックのデータをＲ行×Ｃ列のマトリクスに列優先で格納した場合の列数Ｃ’がＲ×Ｃの約数となっていれば、データ読み出しに係るデータブロックとデータ書き込みに係るデータブロックとでブロック長が異なっていても、常にリードアドレスがライトアドレスを先行する、すなわち、メモリの任意のアドレスについてリードアドレスが生成されてデータが読み出された後に同じ値のライトアドレスが生成されることが保証される。したがって、ライトアドレスの生成をスキップすることがなく、受信データを一時的に格納するバッファは不要である。

また、データ伝送システムまたは方法は、Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされたデータブロックを生成して送信するインタリーブ装置またはステップと、インタリーブされたデータブロックを受信し、当該受信したデータブロックをデインタリーブして原データブロックを復元する上記のデインタリーブ装置または当該受信したデータブロックを上記のデインタリーブ方法に従ってデインタリーブして原データブロックを復元するステップとを備えている。

本発明によると、追加の記憶手段なしで１個のメモリを用いて可変長の入力データブロックのデインタリーブ処理が可能である。これにより、デインタリーブ装置の回路面積を縮小することができる。

図１は、本発明の一実施形態に係るデインタリーブ装置の構成図である。 図２は、変形例に係るデインタリーブ装置の構成図である。 図３は、原データブロックとインタリーブブロックとの関係を表す模式図である。 図４は、第１番目の入力データブロックの格納に係るライトアドレスの生成の様子を示す模式図である。 図５は、第１番目の入力データブロックのデインタリーブ処理に係るリードアドレスおよび第２番目の入力データブロックの格納に係るライトアドレスの生成の様子を示す模式図である。 図６は、第２番目の入力データブロックのデインタリーブ処理に係るリードアドレスおよび第３番目の入力データブロックの格納に係るライトアドレスの生成の様子を示す模式図である。 図７は、第３番目の入力データブロックのデインタリーブ処理に係るリードアドレスの生成の様子を示す模式図である。 図８は、本発明の一実施形態に係るデータ伝送システムの構成図である。

（デインタリーブ装置の実施形態）
図１は、本発明の一実施形態に係るデインタリーブ装置の構成を示す。本実施形態に係るデインタリーブ装置は、インタリーブされた入力データブロック（インタリーブブロック）をデインタリーブして出力データブロック（デインタリーブブロック）を生成する。なお、説明の便宜のため、入力データブロックは、図示しないインタリーブ装置におけるＲ行×Ｃ列のマトリクスに列優先で格納したデータを行優先で読み出すことでインタリーブされたデータブロックであるとする。また、入力データブロックは、ブロック長＝Ｒ×Ｃ’（ただし、Ｃ’はＲ×Ｃの任意の約数）という制約条件を満たす可変長のデータブロックであるとする。

本実施形態に係るデインタリーブ装置において、メモリ１１はＭ個（ただし、Ｍ＝Ｒ×Ｃである）のデータを格納可能なメモリである。便宜上、メモリアドレスは“０”から“Ｍ−１”までの各整数で特定されるものとする。メモリインタフェース部１４は、リードアドレス生成部１３によって生成されるメモリ１１のリードアドレスからデータを順次読み出す。それと並行して、メモリインタフェース部１４は、ライトアドレス生成部１２によって生成されるメモリ１１のライトアドレスに入力データブロックのデータを順次書き込む。

ライトアドレス生成部１２は、入力データブロックごとに初期値（例えば、“０”）からメモリ１１のライトアドレスの生成を始めて、初期値とメモリ１１に格納された一つ前の入力データブロックに係る第ｃ＋１番目（ただし、ｃは一つ前の入力データブロックのデータをＲ行×Ｃ列のマトリクスに列優先で並べたときの列数である）のライトアドレスとの差分として与えられる増分値Ｘ_ｊに基づいてライトアドレスを生成する。具体的には、ライトアドレス生成部１２は、アドレスＡ_ｉ，ｊを生成するアドレス生成部１２１を備えており、アドレス生成部１２１が生成するアドレスＡ_ｉ，ｊをライトアドレスとしてメモリインタフェース部１４に供給する。

アドレス生成部１２１は、次の計算式に従ってアドレスＡ_ｉ，ｊを生成する。ここで、ｉは各入力データブロックにおけるデータの識別番号である。ｊは入力データブロック自体の識別番号である。ｃ_ｊ−１は一つ前の入力データブロックのデータをＲ行×Ｃ列のマトリクスに列優先で並べたときの列数であり、上記制約条件の下でＲ×Ｃの任意の約数を取り得る。なお、ｉおよびｊは図示しないカウンタによって生成される。便宜上、ｉおよびｊのいずれも“０”から始まってデインタリーブ装置への入力順に“１”ずつ増加する整数とする。

リードアドレス生成部１３は、入力データブロックごとに初期値（例えば、“０”）からメモリ１１のリードアドレスの生成を始めて、増分値Ｘ_ｊに基づいて第（ｎ×Ｒ）＋１番目以外（ただし、ｎは０以上の整数である）のリードアドレスを生成し、メモリ１１に格納された一つ前の入力データブロックに係る第２番目のライトアドレスと初期値との差分として与えられる増分値Ｙ_ｊに基づいて第（ｎ×Ｒ）＋１番目のリードアドレスを生成する。具体的には、リードアドレス生成部１３は、増分値Ｘ_ｊに基づいてアドレスＡ_ｉ，ｊを生成するアドレス生成部１３１、増分値Ｙ_ｊに基づいてアドレスＡＲ_ｉ，ｊを生成するアドレス生成部１３２、これらアドレス生成部によって生成されたリードアドレスのいずれか一方を選択的にメモリインタフェース部１４に供給するマルチプレクサ１３３、およびマルチプレクサ１３３の選択動作を制御する選択制御部１３４で構成することができる。

アドレス生成部１３１は、次の計算式に従ってアドレスＡ_ｉ，ｊを生成する。基本的にはアドレス生成部１２１のアドレス計算式と同じであるが、Ｘ_０は“１”ではなくアドレス生成部１２１で生成されるＸ_１を使用する点、（ｉ ｍｏｄ Ｒ）＝０のときにＡ_ｉ，ｊをＡＲ_ｉ，ｊに更新する点が異なる。

アドレス生成部１３２は、次の計算式に従ってアドレスＡＲ_ｉ，ｊを生成する。

選択制御部１３４は、マルチプレクサ１３３の選択動作を制御する。具体的には、選択制御部１３４は、マルチプレクサ１３３に対して、（ｉ ｍｏｄ Ｒ）≠０のときはアドレス生成部１３１を、（ｉ ｍｏｄ Ｒ）＝０のときはアドレス生成部１３２を、それぞれ選択するように指示する。

＜変形例＞
アドレス生成部１２１およびアドレス生成部１３１のアドレス生成規則はほぼ同じであるため、ライトアドレス生成部１２およびリードアドレス生成部１３で１個のアドレス生成部を時分割で共有するようにしてもよい。例えば、アドレス生成部１３１を省略し、アドレス生成部１２１でリードアドレス生成も行うようにしてもよい。図２は、そのような変形例に係るデインタリーブ装置の構成を示す。アドレス生成部１２１でリードアドレスおよびライトアドレスのいずれも生成可能にするために、本変形例に係るデインタリーブ装置は、一つ前のライトアドレスを保持するレジスタ１５と、一つ前のリードアドレスを保持するレジスタ１６と、これらレジスタに保持されたアドレスのいずれか一方を選択的にアドレス生成部１２１に供給するマルチプレクサ１７と、アドレス生成部１２１によって生成されたアドレスをリードアドレスおよびライトアドレスのいずれか一方として選択的にメモリインタフェース部１４に供給するデマルチプレクサ１８と、マルチプレクサ１７およびデマルチプレクサ１８の選択動作を制御する選択制御部１９とを備えている。

選択制御部１９の動作は次の通りである。ライトアドレス生成の場合、選択制御部１９は、マルチプレクサ１７に対してレジスタ１５を選択するように指示するとともに、デマルチプレクサ１８に対してアドレス生成部１２１によって生成されたアドレスをライトアドレスとして出力するように指示する。一方、リードアドレス生成の場合、選択制御部１９は、マルチプレクサ１７に対してレジスタ１６を選択するように指示するとともに、デマルチプレクサ１８に対してアドレス生成部１２１によって生成されたアドレスをリードアドレスとして出力するように指示する。

次に、本実施形態に係るデインタリーブ装置によるデインタリーブ処理について具体例を示しながら説明する。図３に示したように、原データブロックのデータを３行×８列のマトリクスに列優先で格納して行優先で読み出すことでインタリーブブロックが生成される。デインタリーブ装置はこれらインタリーブブロックをデインタリーブして原データブロックを復元する。第１番目の原データブロックＤＡＴＡ_１およびインタリーブブロックＩＬ_１は１２個（＝３行×４列）のデータＤ０〜Ｄ１１で構成される。第２番目の原データブロックＤＡＴＡ_２およびインタリーブブロックＩＬ_２は１８個（＝３行×６列）のデータＤ０〜Ｄ１７で構成される。第３番目の原データブロックＤＡＴＡ_３およびインタリーブブロックＩＬ_３は２４個（＝３行×８列）のデータＤ０〜Ｄ２３で構成される。

デインタリーブ装置は、図４に示した実線矢印の順にライトアドレスを生成し、メモリ１１にＩＬ_１を格納する。すなわち、ＩＬ_１の格納においてライトアドレスは初期値“０”から始まってＸ_０＝１ずつ増加する。なお、この時点では読み出すべきデータが存在しないためリードアドレスは該当なし（Ｎ／Ａ）である。

ＩＬ_１の格納が完了すると、デインタリーブ装置は、図５に示した実線矢印の順にリードアドレスおよびライトアドレスを生成し、メモリ１１からＩＬ_１をデインタリーブして読み出しつつメモリ１１にＩＬ_２を格納する。リードアドレス生成のための増分値Ｘ_０およびライトアドレス生成のための増分値Ｘ_１は、ＩＬ_１に係る第５番目のライトアドレスと初期値との差分として与えられ、また、リードアドレス生成のための増分値Ｙ_０は、ＩＬ_１に係る第２番目のライトアドレスと初期値との差分として与えられる。ここで、初期値が“０”であるため、ＩＬ_１の第５番目のライトアドレス“４”がそのままＸ_０およびＸ_１となり、ＩＬ_１の第２番目のライトアドレス“１”がそのままＹ_０となる（図４参照）。

注目すべきは、ライトアドレスは初期値“０”からＸ_０＝４ずつ増加する（ただし、“４”を加算した結果が“２４”以上になる場合には“２３”を減ずる）のに対して、リードアドレスは３つ生成されるごとにＡＲ_ｉ，ｊに更新される。これにより、データ読み出しに係るデータブロックとデータ書き込みに係るデータブロックとでブロック長が異なっていても、常にリードアドレスがライトアドレスを先行するためデータがまだ読み出されていないアドレスにデータが上書きされることがなく、データのオーバーライトの問題は生じない。例えば、ライトアドレス“１”、“５”、“９”が生成されたときにはすでにこれらアドレスからデータが読み出されている。

以後同様に、ＩＬ_１のデインタリーブが完了すると、デインタリーブ装置は、図６に示した実線矢印の順にリードアドレスおよびライトアドレスを生成し、メモリ１１からＩＬ_２をデインタリーブして読み出しつつメモリ１１にＩＬ_３を格納する。ここでは、ＩＬ_２の第７番目のライトアドレス“１”がそのままリードアドレス生成のための増分値Ｘ_１およびライトアドレス生成のための増分値Ｘ_２となり、ＩＬ_２の第２番目のライトアドレス“４”がそのままリードアドレス生成のための増分値Ｙ_１となる（図５参照）。ＩＬ_２のデインタリーブが完了すると、デインタリーブ装置は、図７に示した実線矢印の順にリードアドレスを生成し、メモリ１１からＩＬ_３をデインタリーブして読み出す。ここでは、ＩＬ_３の第９番目のライトアドレス“８”がリードアドレス生成のための増分値Ｘ_２となり、ＩＬ_３の第２番目のライトアドレス“１”がリードアドレス生成のための増分値Ｙ_２となる（図６参照）。

以上、本実施形態によると、バッファなどの追加の記憶手段を設けることなく１個のメモリを用いて可変長の入力データブロックのデインタリーブを行うことができる。これにより、デインタリーブ装置の回路面積を縮小することができる。

なお、ライトアドレス生成部１２およびリードアドレス生成部１３は、図示しないＣＰＵ（Central Processing Unit）で実行されるソフトウェアとして実現することもできる。また、ライトアドレス生成部１２およびリードアドレス生成部１３は、ライトアドレスおよびリードアドレスは逐一算出するのではなく、あらかじめ算出しておいたアドレスを入力データブロックのブロック長およびデータの識別番号に応じて読み出すルックアップテーブルなどとして実現することもできる。

（データ伝送システムの実施形態）
図８は、本発明の一実施形態に係るデータ伝送システムの構成を示す。データ伝送システムは、例えば、地上デジタル放送システムである。送信者である放送局などに配置されたインタリーブ装置１００は、図示しないＲ行×Ｃ列のマトリクスに放送コンテンツのデータブロックのデータを列優先で格納して行優先で読み出すことで原データブロックをインタリーブする。なお、原データブロックはＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなるものとする。インタリーブされたデータブロックは地上デジタル波２００となって空間に放出される。

受信者である各家庭などには上述したデインタリーブ装置３００が配置されている。デインタリーブ装置３００は、例えば、地上デジタル波チューナなどに搭載されている。デインタリーブ装置１０は、受信した地上デジタル波１００からインタリーブブロックを取得して、これをデインタリーブして原データブロックを復元する。そして、復元された原データブロックについて誤り訂正などが実施されて放送コンテンツが再生される。

本発明に係るデインタリーブ装置は、追加の記憶手段なしで１個のメモリを用いて可変長の入力データブロックのデインタリーブ処理が可能であるため、小型化が求められる地上デジタル放送の受信機能付き携帯端末などに有用である。

１１ メモリ
１２ ライトアドレス生成部
１３ リードアドレス生成部
１３１ アドレス生成部（第１のアドレス生成部）
１３２ アドレス生成部（第２のアドレス生成部）
１３３ マルチプレクサ
１３４ 選択制御部
１４ メモリインタフェース部
１５ レジスタ（第１のレジスタ）
１６ レジスタ（第２のレジスタ）
１７ マルチプレクサ
１８ デマルチプレクサ
１９ 選択制御部
１００ インタリーブ装置
３００ デインタリーブ装置

Claims (6)

1. Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数ある）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされた入力データブロックをデインタリーブして前記原データブロックを復元するデインタリーブ装置であって、
   Ｒ×Ｃ個のデータを格納可能なメモリと、
   入力データブロックごとに初期値から前記メモリのライトアドレスの生成を始めて、前記初期値と前記メモリに格納された一つ前の入力データブロックに係る第ｃ＋１番目（ただし、ｃは一つ前の入力データブロックのデータを前記マトリクスに列優先で並べたときの列数である）のライトアドレスとの差分として与えられる第１の増分値に基づいてライトアドレスを生成するライトアドレス生成部と、
   入力データブロックごとに前記初期値から前記メモリのリードアドレスの生成を始めて、前記第１の増分値に基づいて第（ｎ×Ｒ）＋１番目以外（ただし、ｎは０以上の整数である）のリードアドレスを生成する一方、前記メモリに格納された一つ前の入力データブロックに係る第２番目のライトアドレスと前記初期値との差分として与えられる第２の増分値に基づいて第（ｎ×Ｒ）＋１番目のリードアドレスを生成するリードアドレス生成部と、
   前記リードアドレス生成部によって生成されるリードアドレスからデータを順次読み出すとともに、前記ライトアドレス生成部によって生成されるライトアドレスに入力データブロックのデータを順次書き込むメモリインタフェース部とを備えている
   ことを特徴とするデインタリーブ装置。
2. 請求項１のデインタリーブ装置において、
   前記リードアドレス生成部は、
   一つ前のリードアドレスに前記第１の増分値を加算した値に基づいてリードアドレスを生成する第１のアドレス生成部と、
   Ｒ個前のリードアドレスに前記第２の増分値を加算した値に基づいてリードアドレスを生成する第２のアドレス生成部と、
   前記第１および第２のアドレス生成部によって生成されたリードアドレスのいずれか一方を選択的に前記メモリインタフェース部に供給するマルチプレクサと、
   前記マルチプレクサの選択動作を制御する選択制御部とを有する
   ことを特徴とするデインタリーブ装置。
3. 請求項１のデインタリーブ装置において、
   一つ前のライトアドレスを保持する第１のレジスタと、
   一つ前のリードアドレスを保持する第２のレジスタと、
   前記ライトアドレス生成部およびリードアドレス生成部によって時分割で共有され、与えられたアドレスに前記第１の増分値を加算した値に基づいてアドレスを生成するアドレス生成部と、
   前記第１および第２のレジスタに保持されたアドレスのいずれか一方を選択的に前記アドレス生成部に供給するマルチプレクサと、
   前記アドレス生成部によって生成されたアドレスをリードアドレスおよびライトアドレスのいずれか一方として選択的に前記メモリインタフェース部に供給するデマルチプレクサと、
   前記マルチプレクサおよびデマルチプレクサの選択動作を制御する選択制御部とを備えている
   ことを特徴とするデインタリーブ装置。
4. Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされた入力データブロックをメモリに格納し、当該入力データブロックをデインタリーブして前記原データブロックを復元するデインタリーブ方法であって、
   前記メモリに格納された一つ前の入力データブロックに係る第１番目および第ｃ＋１番目（ただし、ｃは一つ前の入力データブロックのデータを前記マトリクスに列優先で並べたときの列数である）のライトアドレスの差分として与えられる第１の増分値を生成するステップと、
   前記メモリに格納された一つ前の入力データブロックに係る第１番目および第２番目のライトアドレスの差分として与えられる第２の増分値を生成するステップと、
   入力データブロックごとに初期値から前記メモリのライトアドレスの生成を始めて、前記第１の増分値に基づいてライトアドレスを生成するステップと、
   入力データブロックごとに前記初期値から前記メモリのリードアドレスの生成を始めて、前記第１の増分値に基づいて第（ｎ×Ｒ）＋１番目以外（ただし、ｎは０以上の整数である）のリードアドレスを生成する一方、前記第２の増分値に基づいて第（ｎ×Ｒ）＋１番目のリードアドレスを生成するステップと、
   前記生成されるリードアドレスからデータを順次読み出すとともに、前記生成されるライトアドレスに入力データブロックのデータを順次書き込むステップとを備えている
   ことを特徴とするデインタリーブ方法。
5. Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされたデータブロックを生成して送信するインタリーブ装置と、
   前記インタリーブされたデータブロックを受信し、当該受信したデータブロックをデインタリーブして前記原データブロックを復元する請求項１のデインタリーブ装置とを備えている
   ことを特徴とするデータ伝送システム。
6. Ｒ行×Ｃ列のマトリクスにＲ×Ｃ’個（ただし、Ｃ’はＲ×Ｃの任意の約数である）のデータからなる原データブロックのデータを列優先で格納して行優先で読み出すことでインタリーブされたデータブロックを生成して送信するステップと、
   前記インタリーブされたデータブロックを受信し、当該受信したデータブロックを請求項４のデインタリーブ方法に従ってデインタリーブして前記原データブロックを復元するステップとを備えている
   ことを特徴とするデータ伝送方法。

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