ES2962918T3 - Transmisor con un dispositivo intercalador y receptor para una señal generada por el emisor - Google Patents

Abstract

Un transmisor para generar una señal de transmisión comprende un codificador que añade redundancia (22), un dispositivo entrelazador para procesar una secuencia de palabras de código, teniendo el dispositivo entrelazador un entrelazador de bloques (18) y un entrelazador aguas abajo (10), y un modulador (26) para modular un flujo de datos emitido por el entrelazador (10) del dispositivo entrelazador en un canal de transmisión. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Transmisor con un dispositivo intercalador y receptor para una señal generada por el emisor

[0001] La presente invención se refiere a tecnología de transmisión digital y particularmente a conceptos de transmisión, particularmente bien adecuados para canales de transmisión variantes en tiempo como pueden encontrarse en radio móvil y radio difusión.

[0002] Intercalado de tiempo y/o intercalado de frecuencia combinados con códigos de corrección de error (corrección de error hacia adelante, FEC = forward error correction), pertenecen a un principio básico en tecnología de transmisión, como se ilustra en la Figura 6.

[0003] Una palabra de información que consiste en bits de información aquí se alimenta en un codificador FEC que establece una palabra de código de esta palabra de información, es decir, un vector de símbolos de código o bits de código. Estas palabras de código y/o bloques formados de ahí se pasan al intercalador. Cambia el orden de los símbolos y pasa los símbolos así mezclados al canal de transmisión. La re-clasificación de los símbolos puede llevarse a cabo en el eje de tiempo ("intercalado de tiempo") y/o en el eje de frecuencia ("intercalado de frecuencia").

[0004] El uso de un intercalador hace sentido si el canal de transmisión no es estático, es decir si sus propiedades cambian con el tiempo y/o frecuencia. De esta manera, la energía de señal que llega en el receptor puede variar fuertemente en un receptor que se desplaza. Por lo tanto, algunos símbolos de código faltan con superior probabilidad (por ejemplo, por ruido térmico super-puesto) que otros.

[0005] Dependiendo del movimiento del transmisor, receptor y/u objetos sobre la ruta de transmisión y dependiendo de la naturaleza del entorno del transmisor, receptor y ruta de transmisión, pueden cambiar las propiedades de canal más o menos rápidamente. Una medida de la constancia temporal del canal de transmisión es el tiempo de coherencia: el canal no cambia significativamente en este tiempo.

[0006] La probabilidad de un error de transmisión usualmente se estima del estado del canal (en inglés, channel state). El estado del canal describe la calidad de la señal de recepción (por ejemplo, la proporción momentánea de fuerza de señal a ruido). El objetivo de un intercalador es distribuir la información en el tiempo (y a menudo también en frecuencia) de manera tal que con propiedades de canal que varían con el tiempo, la proporción de símbolos "buenos" (pequeña probabilidad de un error de transmisión) a "malos" (alta probabilidad de un error de transmisión) se vuelve aproximadamente constante en sentido temporal en promedio tras el des-intercalador, lo que invierte el intercalador en el lado de transmisión. En el caso de una propiedad de canal rápidamente cambiante (por ejemplo, altas velocidades de vehículo), usualmente es suficiente un intercalador relativamente corto. Con propiedades de canal variantes con el tiempo lentas, una longitud de intercalador correspondientemente mayor habrá de seleccionarse.

[0007] El cambio en las propiedades de canal puede resultar de diversos efectos.

- En el caso de propagación de múltiples rutas, la ubicación de fase relativa de las proporciones de señal determina si las proporciones de señal se superponen de manera constructiva o destructiva. Incluso un cambio en posición por una fracción de la longitud de onda de la señal portadora aquí lleva a otras ubicaciones de fase. Las propiedades de canal pueden cambiar de manera correspondiente en forma rápida. Se habla aquí de "rápido desvanecimiento" (en inglés, fast fading).

- Las propiedades de señal, sin embargo también dependen fuertemente del entorno. De esta manera, por ejemplo, las paredes atenúan la señal. De manera correspondiente, la calidad de señal dentro de un hogar usualmente es peor que en exterior. El cambio en las propiedades de señal correlacionado con el entorno cambia lentamente en comparación con desvanecimiento rápido. De manera correspondiente, esto se refiere como "desvanecimiento lento".

[0008] Usualmente, solo las propiedades del desvanecimiento rápido se consideran en el diseño del intercalador. Ya que los costos de memoria cada vez se vuelven menos, sin embargo incrementar intercaladores muy largos ahora se ha vuelto interesante. En este caso, las propiedades del desvanecimiento lento deben de considerarse en una proporción incrementada en el diseño del intercalador.

[0009] Lo siguiente puede mencionarse como ejemplos para desvanecimiento lento:

- Recepción móvil de señales de satélite. Para un automóvil en movimiento, el escenario de recepción constantemente cambia correspondiente a los entornos. Por cada escenario de recepción, pueden definirse tres estados de recepción.

• Hay un enlace en línea-de-visión al satélite (por ejemplo, carretera abierta). Esto se refiere como "estado de línea-de-vista" (LOS = line-of-sight state)

• Las señales se atenúan (por ejemplo, por árboles). Este estado a menudo se refiere como "estado de sombra" • La señal se atenúa tan fuertemente que no será más útil. Esto a menudo se refiere como "estado de bloqueo".

- Transmisión en redes celulares con transmisores de energía de transmisión relativamente baja. En redes celulares, se logra la cobertura de área por muchos transmisores. Para este tipo de redes, debe reconocerse el hecho de que las condiciones de recepción cambian en forma relativamente rápida. Ya que la distancia de transmisor es pequeña, la distancia relativa del receptor puede cambiar rápidamente. En este caso, las propiedades de señal en los intercaladores largos pueden cambiar fuertemente ya dentro de la longitud del intercalador.

[0010] En el receptor, el intercambio de símbolos de código (=intercalado) realizado en el transmisor, se invierte de nuevo (=des-intercalado). Esto lleva al hecho de que errores de ráfaga que ocurren en la transmisión, se distribuyen como errores individuales a todo el bloque de datos tras el des-intercalador y de esta manera pueden corregirse más fácilmente por el descodificador FEC.

[0011] Los siguientes tipos de intercalador habrán de distinguirse:

- intercalador de convolución

- intercalador de bloques

[0012] Intercaladores de convolución tratan con "intercalador inter-bloques", es decir los bloques se "difuminan" temporalmente de manera tal que bloques que están en sucesión antes del intercalador se entremezclan tras el intercalador. Aquí, un bloque se forma de una o más palabras de código. La longitud de intercalador no depende del tamaño de bloque, sino del ancho del difuminado.

[0013] En un intercalador de convolución ejemplar, un bloque de símbolos de código FEC se divide por ejemplo, en cuatro bloques parciales de tamaño diferente por el intercalador y entremezclan con los bloques corriente arriba y/o corriente abajo.

[0014] Intercaladores de convolución se caracterizan porque

- La salida del codificador FEC se divide en diversas corrientes de datos parciales mediante un des-intercalador (desplexer). El principio se ilustra en la Figura 7. Aquí, la corriente de datos usualmente se distribuye a las corrientes de datos parciales en la forma a manera de bits o en grupos de bits ("símbolos"). Cada corriente de datos parcial entonces se retrasa mediante línea de retraso (por ejemplo, implementadas mendiante FIFOs).

- Para sincronización del des-intercalador de convolución en el receptor, solo el des-multiplexor requiere ser sincronizado.

- La longitud de las líneas de retraso puede ser escalonada regularmente. Cualesquiera arreglos pueden seleccionarse sin embargo, de manera tal que símbolos sucesivos se encuentran lo más alejados posibles y las propiedades de canal por lo tanto no están correlacionadas.

[0015] Los intercaladores de bloques tratan con "intercalado intra-bloques", es decir, el procesamiento se lleva a cabo a manera de bloques, con un bloque que consiste de una o más palabras de código. El tamaño de bloques aquí define la longitud de intercalador. Aquí, los códigos FEC sistemáticos se emplean frecuentemente; el bloque de datos aquí contiene información útil (= la información a transmitir) y redundancia adicional, a fin de poder corregir errores de transmisión.

[0016] Se conocen diversos tipos de intercalado de bloques.

- El principio básico de un intercalador de bloques es que los elementos de un vector de datos o matriz se permuten, es decir intercambian.

- La variante del bloque que se toma para una matriz es mejor conocida. Una hilera aquí forma, por ejemplo, una palabra de código (por ejemplo, una palabra de código Reed-Solomon). La información entonces se copia en la matriz hilera por hilera y lee columna por columna en el transmisor/intercalador. Como un ejemplo se menciona aquí el método de ETSI Standard EN301192, que se ilustra en la Figura 8.

[0017] La Figura 9 muestra el arreglo de los datos útiles ("datos de aplicación"). La lectura o transmisión entonces se lleva a cabo en datagramas (datagram), con la Figura 9 que además muestra un arreglo de matriz en hileras, en donde la matriz tiene una cantidad de hileras igual a "número-de-hileras" (no_of_rows). Además, como un ejemplo, hay un número de columnas (columns) que se extienden desde un número 0 a un número 190. A fin de llenar la matriz, los así denominados bits de relleno (padding bytes) continúan (cont.) hasta los últimos bits de relleno (last padding bytes) se agregan después del último datagrama (last datagram).

[0018] Las propiedades de intercalador pueden, entre otras cosas, ser caracterizadas por los siguientes parámetros:

- Retraso extremo-a-extremo:

Este parámetro define el intervalo de tiempo entre el instante de tiempo cuando el símbolo está disponible en la entrada del intercalador hasta instante de tiempo cuando este símbolo está disponible en la salida del des-intercalador.

- Tiempo de Acceso (Receptor)

Intervalo de tiempo entre el instante de tiempo cuando el primer símbolo está disponible en la entrada del desintercalador y el instante de tiempo cuando la palabra de código está disponible y descodificable en la entrada del descodificador FEC, es decir, a la salida del des-intercalador. De acuerdo con la invención, solo se requiere esperar hasta que una parte suficientemente grande de la palabra de código está disponible a la salida del des-intercalador, y no el tiempo completo del retraso extremo-a-extremo, siempre que los paquetes recibidos tengan una proporción de señal-a-interferencia suficiente. Este parámetro determina el tiempo entre conmutación en el receptor o conmutación a otro programa y la disponibilidad de la señal (por ejemplo, señal de audio o video) para el usuario, por ejemplo, en un receptor de radio-difusión. La descodificación de, por ejemplo, una señal de video bajo algunas circunstancias puede significar mayor retardo, que no habrá de llegar al tiempo de acceso sin embargo. En este aspecto, habrá de notarse que un descodificador de audio o video puede generar mayor retraso también tiene un efecto en servicios que no son intercalados en tiempo.

- Requerimiento de memoria

El requerimiento de memoria se determina por la longitud de intercalador y el tipo de intercalador así como la representación seleccionada de señales en el transmisor o receptor.

[0019] Los conceptos de intercalador anteriormente descritos se caracterizan por buena codificación tanto dentro de una palabra de código o bloque y más allá de las fronteras de palabra de código en respecto temporal. Como se ilustra en la Figura 7, un cambio en el orden de los símbolos individuales en una palabra de código que entra en serie al des-multiplexor del lado de alimentación, se logra por los elementos de retraso en el intercalador exterior. Con respecto a la transmisión de estos datos, esto no tiene que ser codificación temporal aquí, sin embargo, sino que también puede lograrse con ellos codificación de frecuencia. Se logra codificación de frecuencia, por ejemplo, si la salida de corriente de datos del multiplexor en el extremo de lado derecho del intercalador exterior se convierte en paralelo-serie y asocia con un conjunto, por ejemplo, de 1024 portadores en un símbolo OFDM, de manera tal que siempre dos bits de la corriente de datos de lado de salida se asocian con una portadora si se utiliza mapeo QPS<k>, por ejemplo, de manera tal que una ocupación OFDM aloja 2048 bits en el orden como se generan por el intercalador exterior. Naturalmente, esto significa que bits y/o símbolos FEC se disponen en otros portadores como si hubieran dispuesto si el intercalador exterior no estuviera presente, debido a los elementos de retraso en el intercalador exterior.

[0020] Un intercalador de convolución o intercalador de intercalado con retrasos, de esta manera funciona ya sea como un intercalador de tiempo o como un intercalador de frecuencia o tanto como un intercalador de tiempo y frecuencia, dependiendo de la implementación subsecuente.

[0021] Es desventajoso en la estructura de intercalador mostrada en la Figura 7 que hay requerimientos de alto gasto y alta necesidad de memoria tanto en el lado de transmisor como en el lado del receptor. Esta desventaja se vuelve cada vez más grave, cuanto más grande sean las palabras de código, es decir más bits se alimentan como un bloque en un codificador FEC, y cada vez más bits se envían de salida como un bloque desde el codificador FEC, como se ilustra en la Figura 6, por ejemplo. Codificadores FEC siempre tienen velocidades de código más pequeñas que 1. Una velocidad de código 1/3, por ejemplo, significa que el número de bits en una salida de palabra de código del codificador FEC es tres veces el número de bits en una entrada de bloque de alimentación o palabra de información en el codificador FEC, como se establece en la Figura 6. El intercalador ahora va a realizar la mejor posible codificación temporal y de frecuencia, de manera tal que un control de multiplexor y/o hablando en general "procesamiento" de sí mismo, se requiere por cada bit y/o por cada byte (dependiendo del esquema de codificación de la FEC).

[0022] Esto involucra directamente que se requiere un control de des-intercalador correspondiente en el lado del receptor por igual.

[0023] Además, información de calidad, tal como un valor para una proporción de señal/interferencia lograda, para una probabilidad de error de bits o una probabilidad para el valor del bit y/o byte, debe generarse para descodificar por cada bit y/o por cada símbolo, en donde dichas probabilidades se emplean especialmente en los así denominados descodificadores suaves. Mientras que esto no es tan crítico en palabras de código relativamente pequeñas sin embargo, el problema aumenta, cuanto más largas sean las palabras de código. Para complejidad de transmisor reducida y particularmente para complejidad de receptor reducido, que es particularmente crítica para aplicaciones de radiodifusión, ya que los receptores son productos masivos y deben de ofrecerse en forma económica, esto significa que actualmente es deseable una longitud de palabra de código pequeña. Por otra parte, una longitud de palabra de código mayor proporciona mejores ventajas con propiedades de canal de variación lenta en tiempo, ya que una palabra de código puede ser "distribuida" sobre un periodo de tiempo más largo y/o un rango de frecuencia mayor.

[0024] El documento US 5968200 da a conocer un dispositivo que utiliza un intercalado implícito para generar un intercalador sistemático, donde las ráfagas de errores no corregidas se distribuyen por el des-intercalador. La memoria de transmisor se elimina esencialmente, a pesar del enfoque de intercalado utilizado. Como ejemplo se describen intercalados de bloques (de forma regular o al azar), intercalados de convolución (de forma regular y al azar) y enfoques de intercalado de producto. En el receptor se retardan los datos entrantes, se corrigen y los símbolos de información en los datos entrantes se suministran eventualmente de forma corregida en el mismo orden que los símbolos de información entrantes en el receptor.

[0025] El documento EP 0844741 Ada a conocer un dispositivo de corrección de errores con un descodificador para un código interno que emite una serie de datos descodificados e información de fiabilidad de los datos descodificados, un descodificador CRC (Cyclic Redundancy Check), un des-intercalador, un detector de posición de borrado y un descodificador de código externo equipado para la descodificación de un código externo. Cuando el código externo se descodifica, se utilizan no solo la serie de datos descodificados del código interno y su información de fiabilidad, sino también información de errores marco en base a CRC como señales de entrada.

[0026] La publicación especializada “Turbo Coding” de Heegard C. u. a., Kluwer International Series in Engineering and Computer Science, US, 1999, páginas 35 -63 , ISBN: 0-7923-8379-8 da a conocer aspectos técnicos para el intercalado, tal como, por ejemplo, una estructura para intercalado, intercalador de bloques, intercalador multipexory aspectos para describir matemáticamente un intercalador.

[0027] La publicación especializada “Soft decisión multi-user iterative decoding using a block turbo code for Sf H/Ss MA” de Sharma N. u. a., Personal, Indoor and Mobile Radio Communications, 2000, PIMRC 2000, US, vol. 1, páginas 736 - 740, 18 de septiembre de 2000, ISBN: 0-7803-6463-5 da a conocer para un acceso múltiple de espectro ensanchado (SSMA) con salto de frecuencia lenta (SFH) una demodulación común con descodificación interactiva mediante un demodulador con función de decisión utilizando un código Reed-Solomon como código de corrección de errores hacia arriba (FEC).

[0028] El objetivo de la presente invención consiste en proporcionar un concepto de transmisión eficiente, y por lo tanto bien manejable, que también proporcione sin embargo buenos resultados para los canales con propiedades de canal lentamente variantes.

[0029] Este objetivo se logra por un transmisor según la reivindicación 1, un procedimiento para generar una señal de transmisión según la reivindicación 9, un receptor según la reivindicación 10, un procedimiento para recibir según la reivindicación 20, o un programa de ordenador según la reivindicación 23.

[0030] La presente invención se basa en el hallazgo de que puede mantenerse una buena eficiencia también en el caso de incrementar palabras de código, si el dispositivo intercalador proporciona la tarea del intercalador de convolución no realiza un intercalado a manera de símbolo FEC, sino que trabaja con unidades de intercalado (IU = interleaving units), en donde una unidad de intercalado comprende al menos dos símbolos FEC. En ciertos codificadores FEC, un símbolo FEC es un bit. En este caso, una unidad de intercalado o intercaladora comprende cuando menos dos bits. En otros codificadores FEC, un símbolo FEC es un byte. Entonces, una unidad de intercalado incluye cuando menos dos bytes. La palabra de código que comprende un secuencia de unidades de intercalado, con cada unidad de intercalado que tiene asociados al menos dos símbolos, de esta manera se alimenta en los medios de intercalado para obtener una palabra de código intercalada que tiene una secuencia cambiada de unidades de intercalado. En particular, el intercalado se realiza de manera tal que un orden de los símbolos dentro de una unidad de intercalado no se cambie mientras que la secuencia de las unidades de intercalado se cambia de manera tal que al menos una unidad de intercalado de una palabra de código precedente o subsecuente está dispuesta entre dos unidades de intercalado de una y la misma palabra de código, o que un orden de unidades de intercalado en la palabra de código intercalado es diferente de una orden de la secuencia de unidades de intercalado de la palabra de código antes de procesamiento por el medio de intercalado.

[0031] El intercalado que se logra de esta manera se ajusta en escala, ya que el número de símbolos en una unidad de intercalado puede ajustarse arbitrariamente. En otras palabras, un intercalador existente en forma fija o diseñado en forma fija, que trabaja en unidades de intercalado y no más en símbolos, la longitud de palabra de código puede incrementarse o diminuirse arbitrariamente. Para ello, las estructuras intercaladoras no tienen que cambiarse. Solo se debe cambiar el número de símbolos en una unidad de intercalado. Con un número fijo de tomas o derivaciones de intercalador, puede procesarse una mayor palabra de códigos cuando el número de símbolos en una unidad de intercalado se incrementa, mientras que el número de símbolos en una unidad de intercalado puede reducirse cuando se van a procesar menores palabras de código. Cuanto mayor sea el número de símbolos en una unidad de intercalado, se vuelve más eficiente el procesamiento en el lado receptor y también del transmisor. Por otra parte, con un número creciente de símbolo en una unidad de intercalado, el efecto favorable del intercalado de convolución puede subsistir. Este efecto puede debilitarse, sin embargo, si corriente arriba del intercalador de convolución se conecta un intercalador de bloque que no trabaja en forma a manera de unidad de intercalado, sino que de hecho realiza intercalado de bloques en forma a manera de símbolo FEC antes de formar las unidades de intercalado. En la presente invención, un inercalador de bloque y un interclador de convolución de esta manera se combinan, en donde el intercalador de bloque trabaja a manera de símbolo a través de todo el bloque, sin embargo, mientras que el intercalador de convolución solo trabaja a manera de unidad de intercalado y no a manera de símbolo.

[0032] De acuerdo con la invención, todo el receptor puede ahora cambiarse a procesamiento a manera de unidad de intercalado. Por lo tanto, información suave, por ejemplo, información secundaria, asociada con una unidad de intercalado recibida, no debe determinarse más a manera de símbolo, sino solo a manera de unidad de intercalado.

Si una unidad de intercalado tiene ocho símbolos, por ejemplo, esto significa una reducción de ocho veces el costo del receptor.

[0033] Aún más, el manejo de memoria puede simplificarse de manera significativa no solo del lado del transmisor, sino también del lado del receptor, ya que las memorias pueden leerse hacia el interior y leerse hacia el exterior substancialmente en forma más rápida en ráfagas, en donde una ráfaga es especialmente eficiente cuando se refiere a direcciones de memoria adyacentes. Ya que el orden dentro de una unidad de intercalado no se cambia, una unidad de intercalado, por lo tanto, puede ser leída hacia afuera especialmente en forma eficiente por una memoria receptora a manera de tipo ráfaga para realizar la funcionalidad del intercalado. Las unidades de intercalado individuales sin duda se disponen en diferentes direcciones de memoria, que bien pueden estar distribuidas alejadas en la memoria. Los símbolos dentro de una unidad de intercalado, sin embargo, son contiguos y de esta manera se archivan de manera contigua en la memoria de receptor, ya que el intercalador de convolución del lado del transmisor no toca el orden de los símbolos dentro de una unidad de intercalado.

[0034] Otras ventajas de la presente invención consisten en que el costo del manejo y el costo de memoria para la información lateral se reducen fuertemente en el lado de receptor, ya que la información lateral solo debe generarse, manejarse y emplearse por una unidad de intercalado y no más por cada símbolo individual. Aún más, en unidad de intercalado, también puede determinarse si el descodificador, en el caso de calidad de transmisión relativamente buena, tiene datos suficientes para realizar descodificación baja en error o libre de error ya después de un cierto tiempo y/o después de un cierto número de unidades de intercalado recibidas. Después, otras unidades de intercalado pueden ignorarse y marcarse fácilmente como los así denominados "borrados" en el receptor. Esto lleva a reducción significante en el retraso de extremo-a-extremo.

[0035] Además, un manejo eficiente de energía puede realizarse con esto, ya que el receptor o la parte relevante del receptor puede colocarse en modo de reposo, ya que ya se han recibido suficientes unidades de intercalado para descodificación correcta.

[0036] Aún más, también puede lograrse mejor tiempo de acceso de receptor, ya que el receptor esta ya listo cuando tiene suficientes unidades de intercalado, y empieza con descodificación, y no está lista primeramente luego cuando está descodificada una palabra de código completa.

[0037] De preferencia se emplean bloques de alimentación, es decir, palabras de información con una longitud mayor a 5000 símbolos, y de preferencia con más de 10000 símbolos. A una velocidad de codificación de 1/3, por ejemplo, el codificador FEC proporciona entonces palabras de código de más de 15000 símbolos. En general, se emplea un tamaño de palabra de código a la salida del codificador FEC de más de10000 bits. Unidades de intercalado preferidas entonces no solo tienen al menos dos bits/símbolos, sino al menos 100 símbolos, de manera tal que un número de unidades de intercalado por palabra de código es más pequeño de 200 y en forma óptima está en el intervalo entre 10 y 50.

[0038] Ejemplos de realización preferidos de la presente invención se explicarán con mayor detalle a continuación con respecto a los dibujos acompañantes. Muestran:

Figura 1 una ilustración de principio del concepto intercalador de acuerdo con la invención;

Figura 2 un ejemplo de realización preferido de un transmisor de acuerdo con la invención;

Figura 3 un ejemplo de realización preferido de un receptor de acuerdo con la invención;

Figura 4 una ilustración funcional de la estructura de receptor de la Figura 3;

Figura 5 un ejemplo de realización preferido de una rutina de procesamiento de procesador para incrementar la eficiencia de receptor;

Figura 6 una ilustración de principio de una combinación de un codificador FEC y un intercalador;

Figura 7 un intercalador de convolución de DVB-T EN 300744;

Figura 8 una estructura de intercalador de bloques de acuerdo con EN 301192;

Figura 9 un arreglo de los datos útiles "datos de aplicación", en donde se lleva a cabo lectura hacia afuera o transferencia en datagramas;

Figura 10 un ejemplo de realización preferido del dispositivo intercalador de acuerdo con la invención con tres grupos de líneas de conexión con diferentes retrasos;

Figura 11 un perfil de intercalador igual;

Figura 12 un perfil de intercalador igual/posterior (equal/late) adecuado para un canal de transmisión con buenas condiciones de recepción y permite corto tiempo de acceso (acceso rápido).

[0039] Antes de explicar las figuras individuales en detalle, al principio se ilustrarán ventajas especiales del dispositivo intercalador preferido, como se describirá en base a la Figura 1. Particularmente, en el caso de intercaladores de convolución largos, la presente invención permite una realización eficiente, que obtiene sus ventajas particulares no solo por sí mismas sino también en combinación con estrategias de descodificadores especiales.

[0040] La meta de la invención es una estructura de intercalador que permite una realización eficiente, particularmente en intercaladores de muy largo tiempo. La estructura es ventajosa en relación con las estrategias de descodificador.

[0041] Las estrategias de descodificador pueden subdividirse en los siguientes grupos.

- Sin información de estado de canal.

Errores deben ser reconocidos y corregidos sin información adicional.

- Descodificación suave

La probabilidad de un error de transmisión puede estimarse por cada bit o símbolo.

- Descodificación de borrado

Se conoce que no se han recibido un símbolo. Esta forma puede verse como un caso especial de descodificación suave. Para un bit o byte que no se ha recibido (o un bit o byte con proporción de señal/interferencia extremadamente baja), casi se "adivina", es decir, la probabilidad de que el bit sea un "0" o un "1" se ajusta a 50% cada uno.

[0042] La estructura seleccionada particularmente ofrece ventajas para descodificación suave y decodificación de borrado. La estructura seleccionada tiene las siguientes ventajas:

- La información de estado de canal necesaria para la descodificación de borrado o suave se forma respectivamente para un bloque (unidad de intercalado = IU) y se almacena en conjunto con la IU.

- La información de estado de canal también puede emplearse para reducir el requerimiento de memoria. De esta manera, es concebible, por ejemplo, que solo se almacenen los datos que tienen suficiente calidad de señal.

- Ya que las IUs de varios bits (típicamente al menos 100 o más) se manejan como un bloque en el receptor, es posible emplear, por ejemplo, chips de memoria modernos, que usualmente soportan un acceso a un bloque de datos de manera más eficientemente que un acceso selectivo a celdas de memorias individuales.

- La estructura también permite un mejor manejo de la memoria en el caso de un cambio de programa o al conmutar encendido el receptor. A fin de evitar que datos del programa viejo (= previamente seleccionado) y el nuevo programa se mezclen, la memoria se debe eliminar en el caso de un cambio de programa (o se espera hasta que la memoria se llena con nuevos datos). Con la estructura propuesta, es suficiente si solo la información de cambio de canal se ajusta a "borrado".

[0043] La presente invención describe una estructura intercaladora y estrategias de descodificador acompañantes, en particular son relevantes para sistemas con intercaladores de largo tiempo.

[0044] En relación con los códigos de corrección de error de baja velocidad, el intercalador permite transmisión segura también en el caso de canales fuertemente variantes en tiempo, como es típico, por ejemplo, en transmisiones de satélite o también redes terrestres celulares. Con adecuados parámetros y estrategias de descodificador, muchas de las desventajas típicas de intercaladotes también se reducen, por ejemplo, el superior tiempo de acceso y el mayor requerimiento de memoria.

[0045] Esto se logra porque los datos sean adicionalmente procesados como pequeños paquetes de datos (IU), por una parte. Esto (como ya se mencionó con anterioridad) permite un manejo más eficiente de los datos. A fin de lograr completa ganancia de intercalador, sin embargo, es ventajoso que los datos se intercalen a manera de bits. Esto se logra mediante un así denominado mezclador.

[0046] A través de la concatenación de los dos intercaladores, las ventajas de intercalado a manera de bits de esta manera se combinan con la implementación más eficiente de procesamiento orientado a paquete de datos.

[0047] La Figura 1 muestra un dispositivo intercalador de acuerdo con la invención para procesar varias palabras de código CW1, CW2, CW3, que se arreglan secuencialmente en tiempo y forman una corriente de datos de salida de un codificador FEC, como se ilustra en la Figura 6, por ejemplo. En forma alterna, las palabras de código también ya pueden ser palabras de código que se emiten desde un intercalador de bloques o "mezclador", como se explicará con referencia a la Figura 2. Cada palabra de código se divide en una cantidad de unidades de intercalado IU, con cada unidad de intercalado que tiene dos índices, a saber, el índice i y el índice j, para propósitos de notación solamente. El índice i indica el número de secuencia de la palabra de código en la secuencia de palabra de código, mientras que el índice j indica el número de secuencia de la unidad de intercalado en la propia palabra de código i. De manera importante, cada unidad de intercalado incluye varios símbolos, es decir, varios bits o bytes, dependiendo del codificador FEC, en donde el número de bits o bytes, es decir, hablando en general, el número de símbolos en una unidad de intercalado, de preferencia es mayor de 50 y menor de 400.

[0048] Además, el número de símbolos en una unidad de intercalado, depende de la longitud de palabra de código, de manera tal que se prefiere que cada palabra de código de preferencia tenga al menos 50 o incluso más unidades de intercalado. Por razones de claridad solamente, se muestran palabras de código con solo cuatro unidades de intercalado en el ejemplo de realización en la Figura 1.

[0049] Una palabra de código se deriva de un bloque de alimentación de símbolos en un codificador FEC utilizando codificación de adición de redundancia, en donde la palabra de código comprende más símbolos que el bloque de alimentación lo que es sinónimo con la declaración de que la velocidad de códigos del codificador de adición de redundancia es menor a 1. La palabra de código comprende una secuencia de unidades de intercalado, con cada unidad de intercalado que comprende al menos dos símbolos.

[0050] El dispositivo intercalador incluye, como su corazón, medios de intercalado 10 formados para cambiar la secuencia de las unidades de intercalado en una palabra de código para obtener una palabra de código de intercalado que comprende una secuencia cambiada de unidades de intercalado. En particular, la unidad de intercalado 10 se forma para no cambiar un orden de los símbolos dentro de una unidad de intercalado, y para cambiar la secuencia de las unidades de intercalado de manera tal que al menos una unidad de intercalado de una palabra de código precedente o subsecuente se dispone entre dos unidades de intercalado de la palabra de código, y/o que un orden de unidades de intercalado en la palabra de código intercalada es diferente de una orden de la secuencia de unidades de intercalado. De preferencia, los medios de intercalado se forman para tener un des-multiplexor de alimentación 11, una pluralidad de líneas de conexión 12 y multiplexor de salida 13. Después de alimentar una cantidad de unidades de intercalado completas a una línea de conexión, el multiplexor de alimentación se forma para conmutar a otra línea de conexión, en donde el número de unidades de intercalado completas es igual a o mayor de 1.

[0051] Además, en el ejemplo de realización en la Figura 1, la primera línea de conexión 12a tiene un valor de retraso de substancialmente cero. De esta manera, no está dispuesto ningún elemento de retraso por sí mismo en forma de una memoria FIFO o una línea de retraso especial. Por otra parte, la segunda línea de conexión 12b tiene un retraso definido D, en donde la siguiente línea de conexión 12c tiene otro retraso definido, que se forma por los dos medios de retraso D y difiere del retraso en el bloque 12b. El retraso en la línea de conexión 12c solo a modo de ejemplo es dos veces el aquel en la línea de retraso 12b. Pueden ajustarse proporciones de retraso arbitrarias, pero con un rastreado o barrido entero preferido al menos entre un cierto números de líneas de conexión de la pluralidad de líneas de conexión, como se detallará en conexión con la Figura 10, en donde el ejemplo de realización mostrado en la Figura 10 comprende una pluralidad de líneas de conexión que comprende al menos dos y en el ejemplo de realización mostrado en la Figura 10 incluso tres grupos de líneas de conexión entre los mismos, que se caracterizan por valores de retardo comunes especiales.

[0052] La Figura 2 muestra un ejemplo de realización preferido para un transmisor, en donde la incrustación del dispositivo intercalador de la Figura 1 en un concepto transmisor también resulta de la Figura 2. El dispositivo transmisor mostrado en la Figura 2 incluye el dispositivo intercaldor, que se designa con 20 en la Figura 2, así como un codificador FEC corriente arriba 22, al igual que un multiplexor corriente abajo 24 y un modulador 26 corriente abajo del multiplexor. El dispositivo intercalador 20 también incluye la unidad de intercalado 10 mostrada en la Figura 1, en el ejemplo de realización preferido mostrado en la Figura 2. Esta unidad de intercalado 10 se refiere como "dispersor" en la Figura 2, pero principalmente tiene la misma funcionalidad que la unidad de intercalado 10 en la Figura 1. Corriente arriba del dispersor 10, hay un mezclador 18, que también está contenido en el dispositivo de intercalado 20, a fin de realizar, antes del procesamiento a manera de unidad de intercalado en el dispersor, una función de intercalado de bloques, en donde se realiza el intercalado a manera de símbolos, como cambio del orden de los símbolos en una salida de palabra de código del codificador FEC 22.

[0053] La estructura de receptor complementaria se ilustra en la Figura 3. La señal de alimentación se suministra a un des-modulador 30 que alimenta un des-multiplexor 32 capaz de extraer información adicional y diversas corrientes de datos de la señal de alimentación. Solo a manera de ejemplo, el procesamiento de la corriente de datos se representa con el número i, en donde esta corriente de datos es la corriente de datos que se han generado en el ejemplo mostrado en la Figura 2. El procesamiento en el lado transmisor y en el lado del receptor para otras corrientes de datos k, j, que son otros programas de televisión o radio difusión u otras conversaciones, por ejemplo, puede llevarse a cabo en un lado de transmisor y receptor, justo como el procesamiento de la corriente de datos i. La corriente de datos i, que se ha extraído por el multiplexor 32, se suministra a un des-dispersor 34, que suministra unidades de intercalado (IUs) a un des-mezclador 36, que entonces restaura las palabras de código individuales, que pueden entonces suministrarse a un descodificador FEC 38, a fin de crear de nuevo, si la transmisión ha sido suficiente y/o si se ha agregado suficiente redundancia, una reproducción del bloque de alimentación de símbolos idénticos -aparte de errores de bits - con el bloque de alimentación de los símbolos que se han alimentado en el codificador FEC 22 de la Figura 2 en el lado del transmisor.

[0054] El codificador FEC 22 sirve para adicción de redundancia a la señal de alimentación. Para este objetivo son adecuados, por ejemplo, códigos poderosos, tales como códigos turbo, como se conocen, por ejemplo, de la norma 3GPP2, o códigos LDPC, como se conocen, por ejemplo, de la norma DVB-S2. Otros códigos también pueden emplearse, sin embargo. La salida del codificador FEC 22, es una palabra de código. El uso de palabras de código relativamente largas, que típicamente son mayores a 10000 bits, es ventajoso para la calidad de transmisión.

[0055] El mezclador 20 es un tipo de intercalador de bloques que intercambia el orden de los bits dentro de una palabra de código a manera de símbolos, es decir a manera de bits o a manera de byte. Inmediatamente después se lleva a cabo el multiplexado en unidades de intercalado. La salida del mezclador se subdivide en unidades de intercalado (IUs). Una unidad de intercalado es un grupo de bits o bytes, o generalmente un grupo de símbolos.

Típicamente, una palabra de código deberá subdividirse en aproximadamente 20 unidades de intercalado o más. A un tamaño de palabra de código mayor a 10000 bits resultan 200 o más bits por unidad de intercalado.

[0056] El dispersor 10 representa un tipo de intercalador de convolución que sirve para distribuir las unidades de intercalado en tiempo. En contraste con intercaladores de convolución normales, la conmutación no se lleva a cabo a manera de bits o a manera de símbolos, pero sino a manera de unidades de intercalado.

[0057] La salida del dispersor 10 puede entonces multiplexarse con otros datos, como se ilustra en la Figura 2, es decir información adicional, otros programas o grupos de programas.

[0058] El modulador 26 genera entonces de ahí una señal RF. Pueden emplearse diferentes moduladores. Aquí, OFDM o una modulación portadora con modulación n-PSK se mencionan solo como ejemplos.

[0059] El receptor mostrado en la Figura 3 incluye el des-modulador 30, que comprende medios de sincronización acompañantes. Además, puede realizarse una sincronización de cuadro si el des-modulador no utiliza ninguna estructura de cuadro o utiliza otra longitud de cuadro. La sincronización de cuadro sirve para sincronizar el des-multiplexor y el des-intercalador.

[0060] El des-multiplexor 32 proporciona una corriente de datos con una serie de unidades de intercalado en su salida. Además, también se realiza una estimación de estado de canal, como se explicará con referencia a la Figura 4. Aquí, el estado de canal se estima no a manera de símbolos, sino a manera de unidad de intercalado o - hablando en general - una pieza de información de calidad de recepción se proporciona por unidad de intercalado, de alguna forma que proporciona una declaración respecto a la confiabilidad o calidad de recepción de una unidad de intercalado como un todo. Estados de canal, proporciones de señal a interferencia velocidades de errores de bit, etc. son esta información de calidad recepción. Ninguna información de calidad de recepción se determina o utiliza por símbolo.

[0061] La corriente de datos se suministra al des-dispersor, que aún se explicara, y que se implementa mediante manejo de memoria, por ejemplo. A la salida del des-dispersor se realiza el multiplexado de nuevo para genera, a partir de las unidades de intercalado a la salida del des-dispersor, palabras de código entonces sometidas a des-intercalado de bloque en un des-mezclador 36, para entonces finalmente realizar una descodificado en el descodificador FEC 38, por ejemplo, descodificación Viterbi o cualquier otro tipo de descodificación. Hablando en general, el des-dispersor 34 realiza una operación complementaria a la funcionalidad del dispersor 10, y el des mezclador 36 realiza una operación complementaria a la operación del mezclador 18. Los elementos del lado del receptor 34 y 36, sin embargo, no siempre tienen que procesar palabras de código completas sino que también pueden reemplazar ciertas unidades de intercalado con borrado, como se explicará todavía en forma subsecuente, de manera tal que las operaciones de des-intercalador de los elementos 34 y 36 se realicen entonces utilizando la información de borrado, y sin utilizar las unidades de intercalado actualmente recibidas.

[0062] Subsecuentemente, el mezclador 18 se explicará con mayor detalle.

[0063] El mezclador es un intercalador de bloques que permuta los bits dentro de un bloque más corto, por ejemplo, una palabra de código.

[0064] En un esquema intercalador con un dispersor, el des-mezclador sirve para distribuir los errores de ráfaga que ocurren de manera inevitable tras el des-dispersor debido al intercalado a manera de IU lo más favorable posible sobre un bloque, por ejemplo, de manera uniforme sobre una palabra de código, de manera tal que el proceso de descodificación proporciona mejores resultados.

[0065] En un ejemplo de realización, el intercalado de bits de alimentación a[i] a bits de salida b[i] se lleva a cabo de manera correspondiente a la siguiente fórmula:

en donde

codewordLen es la longitud de palabra de código,

CILM_Inc es un parámetro aconfigurable, y

mod es la operación módulo.

[0066] Subsecuentemente, se explicará el dispersor 10 de la Figura 2, como también generalmente se ilustra en la Figura 1.

[0067] El intercalador de tiempo actual (posiblemente también empleado como intercalador de frecuencia) es el dispersor. Distribuye los bloques (por ejemplo, palabras de código) que se emiten por el mezclador con el tiempo (y/o sobre frecuencia). El dispersor es un intercalador de convolución que no trabaja a manera de bits sino a manera de bloques. Debido al funcionamiento a manera de bloques tiene sentido el uso de un mezclador (véase arriba)

[0068] Las ventajas del intercalado a manera de bloques se verán entre otras cosas en el receptor:

- Des-intercalado usualmente se lleva a cabo al almacenar los datos de ingreso en un almacenamiento intermedio y subsecuentemente lectura en el orden de des-intercalado. Un almacenamiento y lectura a manera de bloques permite un control eficiente de la memoria. Una memoria de acceso aleatoria (RAM) dinámica puede ser escrita y leída después de todo bastante más rápido en ráfagas que cuando se accede de manera no contigua a bytes individuales. De esta manera, en el caso de intercalado a manera de bloques (a) puede proporcionarse una memoria más lenta/más económica que en el caso de intercalado a manera de bits o (b) la memoria puede compartirse de mejor manera con otros usuarios (arbitraje de una memoria compartida), de manera tal que son necesarios menos paquetes de memoria. En ambos casos se pueden lograr ahorros en costo.

- El manejo de los datos de recepción en el des-intercalador se lleva a cabo de manera más eficiente: información de estado de canal (por ejemplo, la estimación de la proporción de señal-interferencia) solo debe almacenarse por IU, en lugar de por cada símbolo/bit; de esta manera se ahorra espacio de memoria. Aún más, el almacenamiento a manera de IU permite el manejo intercalador elimine IUs individuales cuando no se requieren, por ejemplo, cuando suficientes IUs "buenas" (difícilmente perturbadas) se han recibido de una palabra de código, IUs "malas" no tienen que almacenarse más, y las ya recibidas pueden liberarse fácilmente mediante manejo de intercalador inteligente. El manejo de intercalador inteligente aquí significa que una unidad de control de intercalador mantiene información lateral en cada IU almacenada en una tabla, a fin de optimizar el resultado de descodificador y la memoria necesaria. La unidad de control de intercalador siempre puede determinar que IUs se requieren en el proceso de descodificación adicional, y cuáles no. Para la descodificación, las IUs no almacenadas deben reemplazarse por borrados. El des mezclador por lo tanto obtiene una cantidad de borrados para estas IUs del des-dispersor.

[0069] La Figura 10 muestra la estructura de principio del intercalador de convolución en el dispersor para un ejemplo de realización. El intercalador mostrado tiene líneas de retraso irregulares.

[0070] El dispersor incluye líneas de retraso no paralelas noIlvTaps, en donde noIlvTaps corresponde al tamaño de bloques en la salida del mezclador dividido por el tamaño de una IU (IU_Len a continuación). Las líneas se alimentan una tras otra por un des-multiplexor (DEMUX). La alimentación de este des-multiplexor es una corriente de bits de código o símbolos de la salida del mezclador. El DEMUX alimenta cada línea de retraso exactamente con una unidad de intercalado (IU), que corresponde a bits de código IU_Len o símbolos de la salida del mezclador. Después, el DEMUX conmuta a la siguiente línea y así en adelante. Al inicio de un bloque procesado por el mezclador (por ejemplo, una palabra de código) el DEMUX siempre conmuta a la primera línea (índice 0). El fin de un bloque se alcanza cuando el DEMUX ha alimentado una IU en la última línea (índice noIlvTaps-1).

[0071] El intercalador mostrado puede configurarse mediante los siete parámetros de noIlv-Taps, middleStart, lateStart, tapDiffMult, earlyTapDiff, middleTapDiff, lateTapDiff.

[0072] Cada línea incluye elementos de retraso. Hay tres elementos posibles, como puede verse en la Figura 10:

- Retraso "E" incluye tapDiffMult * earlyTapDiff IUs (es decir, bits/símbolos tapDiffMult * earlyTapDiff * IU_Len). - Retraso "M" incluye tapDiffMult * middleTapDiff IUs.

- Retraso "L" incluye tapDiffMult * lateTapDiff IUs.

[0073] A la salida de las líneas, un multiplexor (MUX) recolecta las salidas de los elementos de retraso. Su conmutación de las líneas se sincroniza perfectamente con el DEMUX.

[0074] La salida del MUX de esta manera es una corriente de IUs de los bloques intercalados o palabras de código.

[0075] Las IUs en la primer línea (índice 0) están siempre sin retraso. Todas las otras IUs con índice 0 < i < noIlvTaps del bloque/palabra de código se retrasan como sigue con respecto a la primera IU (véase también la Figura 10):

• para 0 <= i < middleStart: El retaso en bloques/palabras de código es i * tapDiffMult * earlyTapDiff

• para middleStart <= i < lateStart: El retaso en bloques/palabras de códigos es (middleStart-1) * tapDiffMult * earlyTapDiff (i - middleStart+1) * tapDiffMult * middleTapDiff

• para lateStart <= i < middleStart: El retraso en bloques/palabras de códigos es (middleStart-1) * tapDiffMult * earlyTapDiff (lateStart - middleStart) * tapDiffMult * middleTapDiff (i - lateStart+1) * tapDiffMult * lateTapDiff.

[0076] Por esta razón, las primeras middleStart IUs ("parte temprana") del bloque/palabra de código se distribuyen de manera diferente en el tiempo que las IUs medias (lateStart - middleStart) ("parte media") y las últimas IUs (noIlvTaps - lateSTart) de nuevo se distribuyen de manera diferente:

- La distancia entre lUs de la parte temprana, que pertenecen al mismo bloque/palabra de código antes del intercalado, entonces es tapDiffMult * earlyTapDiff,

- la distancia entre IUs de la parte media es bloques/palabras de código tapDiffMult * middleTapDiff,

- la distancia entre IUs de la última parte es bloques/palabra de código tapDiffMult * middleTapDiff,

[0077] Al configurar los 7 parámetros intercaladores, es posible seleccionar el perfil intercalador apropiado, es decir, una distribución favorable del contenido de un bloque/palabra de código con el tiempo (y/o frecuencia). Por ejemplo, muchas IUs pueden transmitirse con un corto retraso en la última parte, si esto es conveniente, o las IUs pueden distribuirse de manera uniforme sobre un periodo de tiempo, determinado o ambos pueden combinarse, etc.

[0078] La Figura 10 muestra un ejemplo de realización preferido del dispositivo intercaldor previamente descrito, que también se refiere como un dispersor. En particular, el dispositivo intercalador o medio de intercalado del dispositivo intercalador mostrado en la Figura 10 incluye el multiplexor de alimentación 11, que se forma como desmultiplexor y se designa como DEMUX en la Figura 10. Además, está presente el multiplexor de salida 12, que se designa como MUX en la Figura 10. Entre los dos multiplexores 11 y 12, hay una pluralidad de líneas de conexión, que se subdividen en tres grupos en el ejemplo de realización mostrada en la Figura 10, como ya se describió. El primer grupo es la parte temprana 12b. La segunda parte es la parte media 12e, y el tercer grupo es la parte tardía 12f.

[0079] Cada línea de retraso y/o línea de conexión con retraso, excepto por la primer línea de conexión 12a, tiene una cierta unidad de retraso, en donde las unidades de retraso, sin embargo pueden configurarse de manera diferente en los tres grupos, es decir mediante el parámetro earlyTapDiff para el grupo 12d, mediante el parámetro middleTapDiff para el grupo 124 y el parámetro lateTapDiff para el grupo 12f.

[0080] La Figura 10 además muestra que el retraso aumenta por un incremento (E, M o L) de la línea de conexión (derivación o ficha) a la línea de conexión, de manera tal que, por ejemplo, la línea de conexión Tap middleStart-1 tiene un número de elementos de retraso Tap middleStart-1 E. Además, cada línea de conexión del segundo grupo 12e tienen el mismo número de unidades de retraso E que la última línea de conexión del primer grupo, así como adicionalmente un número de M retrasos que aumentan de la línea de conexión a línea de conexión. De manera correspondiente, cada línea de conexión del último grupo también tiene el mismo número de retrasos E que la última línea de conexión del primer grupo y el mismo número de retrasos M que la última línea de conexión del segundo grupo, así como una cantidad de elementos de retraso L que aumentan de línea de conexión a línea de conexión.

[0081] El primer grupo y el segundo grupo y el tercer grupo cada uno incluye líneas de conexión, en donde cada una de estas líneas de conexión, excepto por la última primer línea de conexión del primer grupo, tiene una cantidad definida de retraso o un múltiplo entero de la cantidad definida de retraso, en donde la cantidad definida de retraso, es decir, el incremento E, M, L, puede diferir de grupo en grupo y de manera importante se configura por parámetros de control individuales, como se ha explicado previamente. Puede verse de la Figura 10 y la descripción de E, M y L que el rastreado básico es la longitud de la unidad de intercalado, es decir, IU_Len. Si una unidad de intercalado de esta manera tiene, por ejemplo, 20 símbolos, cada retraso E, M, L es un múltiple entero de este retraso, que corresponde a una longitud de una unidad de intercalado IU_Len. El retraso correspondiente a toda una unidad de intercalado se da por la duración de periodo del reloj de procesamiento multiplicado por el número de bits o símbolos, en donde el reloj es un reloj de bit en el caso de procesamiento de bits, y en donde el reloj es un reloj de byte en el caso de procesamiento de bytes como símbolos.

[0082] Subsecuentemente, se ilustrará un ejemplo de configuración particular.

Parámetros FEC

[0083] Un código turbo correspondiente a la norma 3GPP2 se utiliza como codificador FEC.

Configuración de mezclador

[0084] codeWordLen es 49152 bits y CILM_Inc es 217.

Configuración de dispersor

[0085] Los siguientes sub-capítulos muestran diversas configuraciones que representan diferentes perfiles de intercalador, y por lo tanto diversos casos de aplicación.

Dispersión igual (Figura 11)

[0086] Las IUs que pertenecen a un bloque (o palabra de código) se distribuyen igualmente con el tiempo, es decir, la distancia entre las IUs es la misma a la salida del dispersor.

[0087] Esta configuración tiene sentido si el canal de transmisión produce breves interrupciones al azar (estado de canal malo) y después casi perturba aleatoriamente las IUs individuales. En particular, esta configuración tiene sentido a superiores velocidades de código.

[0088] Una configuración posible es utilizar solo la parte temprana, es decir middleStart = noIlvTaps.

Temprano/tardío

[0089] Las IUs de un bloque se transmiten en dos ráfagas (temprano y tardío), entre las cuales hay un intervalo de tiempo en donde no se trasmiten IUs de este bloque o muy raramente.

[0090] Esta configuración habrá de emplearse si el canal de transmisión produce muy largas interrupciones (por ejemplo, cuando se conduce bajo un puente o a través de un túnel). Aquí, en el caso de buena recepción, la parte temprana o tardía deberá ser suficiente por sí misma para poder descodificar el bloque. Si este es el caso, la interrupción se permite que sea máxima siempre que el intervalo entre temprano y tardío, sin falla ocurran en la descodificación de este bloque.

[0091] Para parametrización de esta configuración, middleStart y noIlvTaps-lateStart (número en la parte temprana y/o tardía) deberá ser mayor de lateStart-middleStart (tamaño de la parte media). Para la transmisión tipo ráfaga, earlyTapDiff y lateTapDiff deberán seleccionarse a cero, mientras que tapDiffMult y middleTapDiff deberán ser máximas, a fin de extender las IUs lo más posible en la parte media.

Igual/tardío (Figura 12)

[0092] Una parte de las IUs se transmiten de acuerdo con la estrategia de "dispersión igual" (véase arriba), el resto viene a manera tipo ráfaga como la parte tardía.

[0093] En este caso, la parte tardía debe incluir un número suficiente de IUs, de manera tal que sola sea suficiente para descodificación libre de errores, en el caso de buenas condiciones de recepción. De esta manera, este perfil de intercalador es adecuado para rápido acceso, de manera tal que el tiempo de acceso pueda mantenerse bajo a pesar de un largo intercalador. Las restantes IUs en la parte igual se supone que ofrecen la protección de fallas al azar de IUs (ver "dispersión igual").

[0094] La parametrización puede llevarse a cabo de manera similar a lo anterior para las partes temprana, media y tardía.

Temprano/Igual

[0095] Esta configuración es una imagen especular temporal de la configuración "igual/tardía", es decir, hay una parte temprana tipo ráfaga seguida por "dispersión igual" para las restantes IUs.

[0096] Aquí es ventajoso que el retraso extremo-a-extremo sea pequeño. En el mejor de los casos, ya puede ser descodificada después de la recepción de la parte temprana, es decir, poco después de que la información correspondiente se ha suministrado al transmisor.

[0097] La Figura 5 muestra una implementación funcional del arreglo receptor de acuerdo con la invención. Este recibe una señal de recepción con unidades de intercalado intercaladas, como se emite del multiplexor 32, por ejemplo, de la corriente de datos con el número i en la Figura 3, y alimenta al des-dispersor 34. Estas unidades de intercalado intercaladas se alimentan en un detector de unidad de intercalado 40 formado para recibir unidades de intercalado de la señal. Las unidades de intercalado detectadas se requieren para controlar correctamente el desdispersor 34. Además, de acuerdo con la invención, se coloca un estimador de información lateral 42 ya sea solo comunicando con el detector de unidad de intercalado 40 o que obtiene adicionalmente la unidad de recepción, o que puede ser controlado por otro dispositivo, tal como un estimador de canal. El estimador de información lateral se forma para estimar información de una unidad de intercalado extraída relacionada a transmisión de todas las unidades de intercalado. El estimador de información lateral 42 y el detector de unidad de intercalado 40 alimentan un procesador 44 para adicional procesamiento de las unidades de intercalado, utilizando la información lateral determinada para una unidad de intercalado completa y que se proporciona del bloque 42. Por lo tanto, en el ejemplo de realización preferido, el procesador 44 combina las funcionalidades del des-dispersor 34 y el des-mezclador 36 de la Figura 3. En ejemplos de realización preferidos de la presente invención, sin embargo, incluye funcionalidades adicionales para mejorar la eficiencia del receptor, como se explicara con referencia en la Figura 5.

[0098] En particular, el procesador 44 verifica entonces, cuando ha obtenido la información secundaria para una unidad de intercalado, si la calidad de recepción, que es mejor que un umbral, se asigna a la unidad de intercalado (etapa 50). Si esta pregunta es respondida en forma negativa, toda la unidad de intercalado se descarta (etapa 52), lo que, por ejemplo, puede implementarse concretamente, en particular almacenando nada en una memoria, sino simplemente caracterizando las unidades de intercalado descartadas, con borrados, es decir, por ejemplo, con información de probabilidad que señala 50% de probabilidad para un 0 o un 1, cuando se lleva a cabo la des-dispersión.

[0099] Si la pregunta en la etapa 50 es respondida afirmativa, sin embargo, esta unidad de intercalado, como se establece en la etapa 54, se almacena en una memoria de receptor que implementa la funcionalidad de desdispersor 34 al leer de la memoria en forma diferente a lo que se ha descrito. Sin embargo, si ya se ha determinado que suficientes unidades de intercalado con buena calidad para una palabra de código se han recibido, de manera tal que la descodificación correcta de la palabra de código ya pueda haberse realizado sin recibir todas las unidades de intercalado de la palabra de código, entonces se verifica si una unidad de intercalado que tiene peor calidad que la unidad de intercalado actualmente considera se almacena en la memoria receptora. Si se encuentra esta unidad de intercalado, es sobreescrito con la unidad de intercalado actualmente detectada, más reciente, de mejor calidad. Si se determina, sin embargo, que todas las unidades de intercalado almacenadas tienen mejor calidad, y si también se determina que suficientes unidades de intercalado ya se han recibido, la unidad de intercalado que tiene relativamente buena calidad debido a la información secundaria estimada, sin embargo, se descarta, ya que no se requiere más.

[0100] En este aspecto, en una etapa 56, se verifica si se almacenan suficientes unidades de intercalado, lo que significa si ya se ha llevado a cabo una correcta descodificación de una palabra de código. Si esta pregunta se responde afirmativa, la descodificación se empieza en una etapa 58, es decir la palabra de código se suministra al des-mezclador o separador de mezcla 36 si este des-mezclador está presente, o la palabra de códigos se alimenta directamente al descodificador FEC 38 si un des-mezclador 36 de la Figura 3 no está presente, en donde se insertan borrados para unidades de intercalado que se han descartado o no están más almacenadas. Si se determina al mismo tiempo en una etapa 60 que todavía está libre la memoria, ya puede iniciarse, en esta memoria receptora para mejorar la duración de tiempo que ocurre en el caso de un conmutador de programa, almacenar las unidades de intercalado de otro programa en paralelo en la memoria (etapa 62), de manera tal que - en el caso óptimo - el segundo programa también se almacena en la memoria completamente considerando palabras de código, de manera tal que la conmutación para un programa a otro programa se realice directamente, es decir sin y un retraso extremo-a-extremo actualmente dado por el intercalador de convolución largo.

[0101] Todo esto se vuelve posible ya que no se trabaja más en una forma a manera de símbolo o a manera de bit, de acuerdo con la invención, sino que se trabaja en una forma a manera de unidad de intercalado, de manera tal que solo información de calidad habrá de procesarse en la forma a manera de unidad de intercalado. Aún más, una memoria de recepción puede leerse en una forma a manera de unidad de intercalado, es decir, en una forma tipo ráfaga, en donde no solo la operación de des-dispersor se acelera significativamente cuando se utiliza una memoria RAM normal, sino con lo que también se lleva a cabo una mejora en lectura hacia afuera cuando se utiliza cualquier otra memoria, ya que direcciones de memoria adyacentes pueden ser leídas hacia afuera en una ráfaga para adquirir los símbolos individuales presentes en una unidad de intercalado, de manera tal que se ejecuta la operación de desdispersor. Aún más, puede mantenerse señalización clara, dado que el número de información de tiempo a administrar no se generada más, administrada y aplicada en una forma a manera de bits, sino solo en una forma a manera de unidad de intercalado, lo que contribuye a una reducción de 128 veces en la información a manejar si una unidad de intercalado comprende por ejemplo, 128 bits o más. De esta manera, la precisión sin duda es reducida, ya que no se tiene más información de calidad por bit, sino solo por unidad de intercalado, es decir en granularidad más tosca. Sin embargo, esto no es crítico, ya que esta información de calidad exacta no se requiere o esta información de calidad en esta granularidad fina no siempre es así de expresiva de cualquier forma. De acuerdo con la invención, la adquisición de información de calidad por lo tanto se ajusta opcionalmente al intercalador, de manera tal que la complejidad del estimador de canal también puede reducirse igualmente en el caso de complejidad reducida, sin tener que enfrentar pérdidas de calidad.

[0102] Subsecuentemente, serán detalladas las estrategias de descodificador indicadas en base a la Figura 4 y Figura 5. Ya que el estado de canal se determina previamente para cada IU, esta información lateral en el desdispersor puede emplearse para controlar las adiciónales etapas de descodificación. Una implementación optimizada de memoria puede ser como sigue:

El uso de códigos de baja velocidad en un canal de transmisión variante en tiempo permite que solo tengan que almacenarse las IUs "buenas" (de poca perturbación). Las IUs con baja calidad de señal no tienen que ser almacenadas. Como un ejemplo se menciona el uso de una velocidad código 1/4, las palabras de código de la cual consisten de 96 IUs. En el caso de muy buena recepción, aproximadamente 30% de las IUs son suficientes para poder descodificar este código, es decir, el 25% del código requerido para representación de la información en un código de velocidad 1/4 más 5% de redundancia, de manera tal que el descodificador pueda trabajar correctamente. Si se sigue la estrategia "solo se almacenan las mejores IUs", la memoria necesaria puede reducirse hasta el 30%. De manera correspondiente, no están almacenadas 96 IUs para cada palabra de código, sino solo el 30 % * 96 = 29 IUs, para las cuales se estima mejor estado de canal. Si 29 IUs ya están almacenadas y se obtiene otra mejor que la peor previamente recibida, esta mala simplemente se reemplaza por la mejor. Esto se realiza por una unidad de control de intercalador conveniente en el dispersor.

[0103] Una estrategia similar es de interés en particular en relación con la combinación de diversidad o en el caso del multiplexor incluye diversos programas.

Concepto 1:

[0104]

- Tantas IUs como se requieran para la descodificación, se almacenan por el programa seleccionado (véase ejemplo anterior).

- El resto se utiliza para otros programas de manera tal que un rápido cambio de programa se vuelve posible (véase acceso rápido). De esta manera, la memoria existente se utiliza en forma óptima.

Concepto 2:

[0105]

- En el caso de la combinación de diversidad, solo las buenas IUs se almacenan temprano. De esta manera, la memoria necesaria se hace más pequeña.

[0106] Una estrategia aplicada en forma alterna o adicional optimizada para consumo de energía puede ser como sigue:

Si se han recibido suficientes IUs "buenas", el receptor se puede apagar. El receptor de esta manera mide en forma continua la calidad de las IUs recibidas. Si se han recibido suficientes IUs con buena calidad de señal, las restantes no se requieren más y pueden ser reemplazadas por "borrado". Si, por ejemplo, el sistema de transmisión se forma de manera tal que se permite un cierto intervalo (distancia máxima entre transmisor y receptor), todos los receptores cercanos al transmisor reciben los datos con superior calidad. De esta manera, los receptores no requieren que todas las IUs para descodificación libre de error. Si IUs individuales no se requieren más, las partes acompañantes del receptor pueden ser apagadas brevemente una y otra vez. De esta manera, el periodo de operación en dispositivos portátiles se prolonga, ya que se reduce el consumo de energía promedio. El manejo de los datos se simplifica substancialmente por la estructura de intercalador seleccionada.

[0107] Una estrategia optimizada por rápido acceso se maneja de manera óptima si el intercalador se configura por una parte tardía fuerte, es decir, si el tercer grupo del dispersor de la Figura 10 está fuertemente ponderado.

[0108] En el caso de un intercalador de convolución, es cierto que la suma de la longitud de la línea de retraso en el transmisor y en el receptor es igual para todas las fichas. Si la línea de retraso se selecciona para ser larga en el transmisor, la línea de retraso es de manera correspondiente corta en el receptor. Una línea de retraso larga en el transmisor significa que los datos acompañantes se transmiten posteriormente (= "posterior o tardío"). Una línea de retraso corta en el receptor significa un retraso corto, sin embargo. Los bits acompañantes de esta manera están disponibles a la salida del des-dispersor después de un corto tiempo de retraso (= más rápido acceso = "rápido acceso"). Esta configuración es particularmente ventajosa cuando se utiliza una velocidad de código relativamente lenta para el codificador FEC.

[0109] En resumen, la presente invención de esta manera incluye un dispositivo intercalador que implementa la funcionalidad de un intercalador de convolución en los medios de intercalado, que trabaja en una forma a manera de unidad intercalado, en donde una unidad de intercalado contiene más de un símbolo. El número de bits por símbolo aquí corresponde a la longitud de símbolo del codificador FEC.

[0110] La estructura intercaladora de la invención por lo tanto tiene la característica de que una palabra de código se descompone en una serie de paquetes de datos más pequeños, es decir, unidades de intercalado. Una unidad de intercalado incluye más de un símbolo de información y de preferencia al menos 128 símbolos de información. Estas unidades de intercalado se distribuyen a diversas líneas de conexión con diferentes retrasos mediante un des-multiplexor, en donde las líneas de conexión y/o líneas de retraso tienen diversas longitudes, o implementan diversos retrasos de alguna forma, por ejemplo, por memorias FIFO. Según el retraso correspondiente, el multiplexor en el lado de salida multiplexa la salida de las líneas de conexión de nuevo en una corriente de datos, que después se alimenta a un modulador, a fin de generar finalmente una señal de salida RF.

[0111] En el ejemplo de realización preferida, se conecta un mezclador corriente arriba del dispersor. Con esto, se compensa la desventaja del agrupamiento en unidades de intercalado introducidas a primera vista.

[0112] Si se emplea el mezclador, funciona como un intercalador de bloques, que se conecta corriente arriba de los medios de intercalado y re-clasifica los bits de datos o símbolos de datos de una palabra de código individualmente, es decir en una forma a manera de símbolo o a manera de bits.

[0113] Para mejorar la funcionalidad de descodificador, al principio, el estado del canal se determina en el lado del descodificador por cada unidad de intercalado. Inmediatamente después, entonces las series de unidades de intercalado junto con la información de estado de canal se llevan al orden original mediante el des-dispersor. La salida del des-intercalador, junto con la información de estado de canal, se procesa entonces más por el descodificador FEC. Como se explica en base a la Figura 10, el dispersor es un dispersor configurable que tiene varias partes, cuya longitud en unidades de intercalado y cuya extensión temporal con respecto a los retrasos en las partes respectivas pueden seleccionarse de manera diferente dependiendo del requerimiento. La configuración del dispersor en tres segmentos, es decir, un segmento temprano, un segmento medio y un segmento tardío, es una implementación especial. Para ciertas aplicaciones, una configuración temprana-tardía o una configuración igual-tardía puede ser rápida, en donde un código FEC de baja velocidad y una parte tardía fuerte se prefieren en la última configuración para permitir un rápido acceso. Configuraciones alternas son la configuración temprana/igual o la configuración de dispersor complementaria en el caso de diversidad de transmisión. En el lado del descodificador, se prefiere un algoritmo de descodificador, que archiva unidades de intercalado que son buenas y se requieren para la descodificación en la memoria, mientras que peores son reemplazadas con mejores unidades de intercalado o peores unidades de intercalado no se almacenan. Las unidades de intercalado no se almacenan ya sea si el canal es mejor que lo planeado. Unidades de intercalado no disponibles aquí se consideran como "borrados".

[0114] La funcionalidad puede emplearse particularmente para un manejo de energía mejorado, lo que es ventajoso en particular para dispositivos móviles que se operan con baterías, y su duración de actividad puede incrementarse. Particularmente cuando se han recibido unidades de intercalado suficientemente buenas, la parte receptora correspondiente se apaga para ahorrar corriente de la batería.

[0115] Dependiendo de las circunstancias, el procedimiento de la invención puede implementarse en hardware o en software. La implementación puede ser en un medio de almacenamiento digital, en particular un disco o CD que tiene señales de control electrónicamente legibles capaces de cooperar con un sistema de ordenador programable, de manera tal que un procedimiento se ejecutará. En general, la invención de esta manera también consiste en un producto de programa de ordenador con un código de programa almacenado en un soporte legible por máquina para realizar el procedimiento cuando el producto de programa de ordenador se ejecuta en un ordenador. En otras palabras, la invención de esta manera también puede implementarse como un programa de ordenador con un código de programa para realizar el procedimiento cuando el programa de ordenador se ejecuta en un ordenador.

Claims (23)

REIVINDICACIONES

1. Transmisor para generar una señal de transmisión, con las siguientes características:

un codificador de adición de redundancia (22) con una velocidad de código menor de 1, que está configurado para generar una serie de palabras de código, en donde a partir de un bloque de alimentación de símbolos se genera una palabra de código de la serie de palabras de código, que presenta un número de símbolos de corrección de error hacia adelante (Forward-Error-Correction, FEC) que es mayor que un número de símbolos del bloque de alimentación, en donde las palabras de código de la serie de palabas de código son palabras de código generadas con un código LDPC (Low Density Parity Check, comprobación de densidad de baja densidad);

un dispositivo intercalador para procesar la serie de palabras de código, en donde el dispositivo intercalador presenta las siguientes características:

un intercalador de bloques (18) como mezclador para el cambio a manera de símbolo de un orden de símbolos FEC respectivamente en las palabras de código de la serie de palabras de código, de modo que un orden de los símbolos FEC se modifica respectivamente en las palabras de código de la serie de palabras de código para obtener palabras de código cambiadas, en donde las palabras de código cambiadas presentan respectivamente una secuencia de unidades de intercalado (VEij), en donde cada unidad de intercalado presenta al menos dos símbolos de corrección de error hacia adelante (FEC); y

un medio de intercalado (10) como dispersor para cambiar la secuencia de unidades de intercalado en las palabras de código cambiadas, a fin de obtener una palabra de código intercalada que presenta una secuencia cambiada de unidades de intercalado, en donde el medio de intercalado (10) está configurado para no cambiar un orden de los símbolos FEC dentro de una unidad de intercalado, y para cambiar la secuencia de unidades de intercalado, de modo que, observado temporalmente, entre dos unidades de intercalado de la palabra de código cambiada está dispuesta al menos una unidad de intercalado de una palabra de código cambiada precedente o subsecuente; y

un modulador (26) para generar la señal de transmisión mediante modulación de una corriente de datos emitida por el medio de intercalado (10) del dispositivo intercalador en un canal de transmisión.

2. Transmisor según la reivindicación 1, en el que el medio de intercalado (10) presenta las siguientes características:

una pluralidad de líneas de conexión (12a, 12b, 12c) en donde cada línea de conexión se configurada para proporcionar un retraso definido, que es diferente por cada línea de conexión, o que es substancialmente igual a 0 para una línea de conexión;

un multiplexor de alimentación configurado para conmutar, después de alimentar un número de unidades de intercalado completas en una línea de conexión a otra línea de conexión, en donde el número de unidades de intercalado completas es igual a o mayor de 1; y

un multiplexor de salida configurado para conmutar, después de recibir un número de unidades de intercalado completas de una línea de conexión, a otra línea de conexión, en donde el número es igual a o mayor de 1.

3.. Transmisor según la reivindicación 2, en el que la pluralidad de líneas de conexión comprende un primer grupo (12d) de líneas de conexión, en el que cada línea de conexión excepto una primera, se configura para proporcionar una primer cantidad definida de retraso (E) o un múltiple entero de la primer cantidad de retraso definida, y en el que la pluralidad de líneas de conexión comprende un segundo grupo (12e) de líneas de conexión, en donde cada línea de conexión del segundo grupo se configura para proporcionar el mismo múltiplo del primer retraso definido, así como un segundo retraso definido (M) diferente del primer retraso definido (E), o un múltiplo entero del segundo retraso definido.

4. Transmisor según la reivindicación 3, en el que la pluralidad de líneas de conexión además comprende un tercer grupo (12f) de líneas de conexión, en donde cada línea de conexión del tercer grupo se configura para tener el mismo múltiplo del primer retraso definido, así como el mismo múltiplo del segundo retraso definido, así como un tercer retraso definido diferente del primer retraso definido o del segundo retraso definido.

5. Transmisor según cualquiera de las reivindicaciones 1 a 4, en el que el medio de intercalado (10) se configura para intercalar de tal modo que un número de unidades de intercalado se transmiten en una forma tipo ráfaga en un primer intervalo de tiempo, y que una parte restante de las unidades de intercalado de una palabra de código cambiada se transmite en un intervalo de tiempo siguiente más largo, en donde más unidades de intercalado por unidad de tiempo se transmiten en el primer intervalo de tiempo que en el intervalo de tiempo siguiente.

6. Transmisor según las reivindicaciones anteriores, en el que el intercalador de bloques (18) se puede configurar en el que el medio de intercalado (10) se puede configurar mediante un parámetro de configuración, y en el que el parámetro de configuración del medio de intercalado (10) se introduce en una señal de transmisión para detectarse por un receptor.

7. Transmisor según cualquiera de las reivindicaciones anteriores, en donde el dispositivo intercalador está configurado para ajustar el número de símbolos FEC en una unidad de intercalado, en donde para diferentes tamaños de palabra de código se utiliza el mismo número de unidades de intercalado por palabra de código cambiada, en donde se procesa una palabra de código cambiada mayor cuando se eleva el número de los símbolos FEC en una unidad de intercalado, y en donde se procesa una palabra de código cambiada más pequeña cuando se reduce el número de los símbolos FEC en una unidad de intercalado.

8. Transmisor según las reivindicaciones anteriores, en donde un número de símbolos FEC en una unidad de intercalado es mayor de 50 y menor de 400, y en donde un número de unidades de intercalado depende de una longitud de la palabra de código cambiada y cada palabra de código cambiada presenta 50 o más unidades de intercalado, y

donde el dispositivo intercalador presenta una memoria, y en donde el medio de intercalado (10) está configurado para almacenar los símbolos FEC en una unidad de intercalado en direcciones de memoria adyacentes de la memoria y leer hacia afuera de las direcciones de memoria adyacentes en una ráfaga de la memoria.

9. Procedimiento para generar una señal de transmisión, con las siguientes etapas:

codificación de adición de redundancia con una velocidad de código menor de 1, para generar una serie de palabras de código, en donde a partir de un bloque de alimentación de símbolos se genera una palabra de código de la serie de palabras de código, que presenta un número de símbolos de corrección de error hacia adelante (FEC) que es mayor que un número de símbolos del bloque de alimentación, en donde las palabras de código de la serie de palabas de código son palabras de código generadas con un código LDPC (Low Density Parity Chech); procesamiento de la serie de palabras de código con las siguientes etapas:

cambio a manera de símbolo de un orden de símbolos FEC respectivamente en las palabras de código de la serie de palabras de código, de modo que un orden de los símbolos FEC se modifica respectivamente en las palabras de código de la serie de palabras de código para obtener palabras de código cambiadas, en donde las palabras de código cambiadas presentan respectivamente una secuencia de unidades de intercalado, en donde cada unidad de intercalado presenta al menos dos símbolos de corrección de error hacia adelante (FEC); y

cambio de la secuencia de unidades de intercalado en las palabras de código cambiadas, a fin de obtener una palabra de código intercalada que presenta una secuencia cambiada de unidades de intercalado, en donde la etapa del cambio (10) se realiza de modo que no se cambia un orden de los símbolos FEC dentro de una unidad de intercalado, y se cambiar la secuencia de unidades de intercalado, de modo que, observado temporalmente, entre dos unidades de intercalado de la palabra de código cambiada está dispuesta al menos una unidad de intercalado de una palabra de código cambiada precedente o subsecuente; y

generación de la señal de transmisión mediante modulación de una corriente de datos emitida por la etapa del cambio (10) en un canal de transmisión.

10. Receptor para recibir una señal, que se deriva de un bloque de símbolos usando una codificación de adición de redundancia, y que se basa en una palabra de código intercalada que presenta una secuencia cambiada de unidades de intercalado, en donde una secuencia de unidades de intercalado en palabras de código cambiadas ha sido cambiada por un medio de intercalado como dispersor (10) de un dispositivo intercalador (20), a fin de obtener la palabra de código intercalada, en donde un orden de símbolos de corrección de error hacia adelante (FEC) en una palabra de código se ha cambiado por un intercalador de bloques como mezclador (18) del dispositivo intercalador (20), a fin de obtener una palabra de código cambiada, en donde además un orden de los símbolos FEC dentro de una unidad de intercalado de la palabra de código cambiada no se ha cambiado por el dispositivo intercalador (20), y en donde entre dos unidades de intercalado de la palabra de código cambiada está dispuesta al menos una unidad de intercalado de una palabra de código cambiada precedente o subsecuente, en donde la palabra de código es una palabra de código generada con un código LDPC (Low Density Parity Check), con las siguientes características:

un des-dispersor (34) con una funcionalidad de des-dispersor; y

un des-mezclador (36) con una funcionalidad de des-mezclador,

en donde la funcionalidad de des-dispersor es complementaria a una funcionalidad del dispersor (10), en donde la funcionalidad del des-mezclador es complementaria a una funcionalidad del mezclador (18), y en donde la funcionalidad del des-dispersor se realiza porque una memoria se lee hacia afuera de forma diferente a como se ha escrito,

en donde el receptor presenta además las siguientes características:

un detector (40) para detectar las unidades de intercalado de la señal para obtener unidades de intercalado detectadas;

un estimador de información lateral (42) para estimar una información lateral referida a una transmisión de una unidad de intercalado total de las unidades de intercalado detectadas para la unidad de intercalado de las unidades de intercalado detectadas; y

un procesador (44) para seguir procesando la unidad de intercalado de las unidades de intercalado detectadas en base a la información lateral determinada para la respectiva unidad de intercalado total, en donde el adicional procesamiento presenta la funcionalidad del des-dispersor y la funcionalidad del des-mezclador.

11. Receptor según la reivindicación 10, que presenta además las siguientes características:

un des-modulador (30) para obtener la señal, en donde la señal presenta una corriente de datos con las unidades de intercalado.

12. Receptor según la reivindicación 11, que además presenta un des-multiplexor (32), que se alimenta por el des-modulador (30) y está configurado para extraer de la señal información adicional y una corriente de datos,

en donde el receptor está configurado para suministrar al des-dispersor (34) la corriente de datos que se ha extraído por el des-multiplexor (32),

en donde el receptor está configurado para suministrar las unidades de intercalado al des-mezclador (36), y en donde el receptor presenta además un descodificador FEC (Forward Error Correction) (38) que está configurado para descodificar una emisión del des-mezclador (36).

13. Receptor según la reivindicación 11, en el que el estimador de información lateral (42) se configura para estimar información de calidad de recepción para la unidad de intercalado de las unidades de intercalado detectadas, y en el que el procesador (44) se configura ya sea para almacenar toda la unidad de intercalado de las unidades de intercalado detectadas en base a la información lateral completamente para un adicional procesamiento o ignorar la misma por completo para el adicional procesamiento.

14. Receptor según la reivindicación 13, en el que el procesador (44) está configurado para almacenar una unidad de intercalado luego para el adicional procesamiento en la memoria, cuando la información lateral indica una calidad de recepción que es mayor que un umbral (50) y para desechar la unidad de intercalado total (52), en tanto que para la unidad de intercalado total no se almacena nada en la memoria y para caracterizar luego en la funcionalidad de des-dispersor la unidad de intercalado total desechada con un borrado.

15. Receptor según la reivindicación 13, en el que el procesador se configura para almacenar una unidad de intercalado para un adicional procesamiento en la memoria si mediante el procesador se ha determinado que no están almacenadas aún suficientes unidades de intercalado para una descodificación a una cierta velocidad de error almacenadas para una palabra de código.

16. Receptor según la reivindicación 15, en el que el procesador (44) está configurado para reescribir luego, cuando ya están almacenadas suficientes unidades de intercalado para la descodificación con la determinada velocidad de error para la palabra de código, y luego, cuando para la unidad de intercalado se ha estimado una información lateral que indica una calidad de recepción mejorada para la unidad de intercalado que una calidad de recepción de una unidad de intercalado ya almacenada, la unidad de intercalado ya memorizada con una calidad de recepción peor en la memoria (54).

17. Receptor según la reivindicación 16, en el que el procesador está configurado para someter luego, cuando todas las unidades de intercalado almacenadas tienen una mejor calidad que la unidad de intercalado y cuando están almacenadas suficientes unidades de intercalado para permitir una descodificación correcta de la palabra de código, la palabra de código cambiada a la funcionalidad de des-mezclador (58), en donde para las unidades de intercalado que se ha rechazado o ya no se han almacenado se utilizan borrados.

18. Receptor según cualquiera de las reivindicaciones 13 a 17, en el que la señal presenta una pluralidad de programas, y en el que el procesador (44) está configurado para almacenar luego, cuando ya están almacenadas suficientes unidades de intercalado para una palabra de código de un programa seleccionado, y luego cuando todavía está presente memoria libre (60), las unidades de intercalado de otro programa (62), pero no almacenar unidades de intercalado de la palabra de código del programa seleccionado.

19. Receptor según cualquiera de las reivindicaciones 13 a 17, en el que el procesador (44) está configurado para colocar al receptor en un modo de ahorro de energía si están almacenadas suficientes unidades de intercalado para descodificación correcta de una palabra de código.

20. Procedimiento para recibir una señal, que se deriva de un bloque de símbolos usando una codificación de adición de redundancia, y que se basa en una palabra de código intercalada que presenta una secuencia cambiada de unidades de intercalado, en donde una secuencia de unidades de intercalado en palabras de código cambiadas ha sido cambiada por un medio de intercalado como dispersor (10) de un dispositivo intercalador (20), a fin de obtener la palabra de código intercalada, en donde un orden de símbolos en una palabra de código se ha cambiado por un intercalador de bloques como mezclador (18) del dispositivo intercalador (20), a fin de obtener una palabra de código cambiada, en donde además un orden de los símbolos FEC dentro de una unidad de intercalado de la palabra de código cambiada no se ha cambiado por el dispositivo intercalador (20), y en donde entre dos unidades de intercalado de la palabra de código cambiada está dispuesta al menos una unidad de intercalado de una palabra de código cambiada precedente o subsecuente, en donde la palabra de código es una palabra de código generada con un código LDPC (Low Density Parity Check), con las siguientes etapas:

realización de una funcionalidad de des-dispersor con un des-dispersor (34); y

realización de una funcionalidad de des-mezclador con un des-mezclador (36),

en donde la funcionalidad de des-dispersor es complementaria a una funcionalidad del dispersor (10), en donde la funcionalidad del des-mezclador es complementaria a una funcionalidad del mezclador (18), y en donde la funcionalidad del des-dispersor se realiza porque una memoria se lee hacia afuera de forma diferente a como se ha escrito,

en donde el procedimiento presenta además las siguientes etapas:

detección (40) de las unidades de intercalado de la señal;

estimación de información lateral (42) de una información lateral referida a una transmisión de una unidad de intercalado total de las unidades de intercalado para la unidad de intercalado de las unidades de intercalado; y adicional procesamiento (44) de la unidad de intercalado de las unidades de intercalado en base a la información lateral determinada para la respectiva unidad de intercalado total, en donde el adicional procesamiento presenta la funcionalidad del des-dispersor y la funcionalidad del des-mezclador.

21. Procedimiento según la reivindicación 20, que presenta además la siguiente etapa:

obtención de la señal con un des-modulador (30), en donde la señal presenta una corriente de datos con unidades de intercalado.

22. Procedimiento según la reivindicación 21, que presenta además el uso de un des-multiplexor (32), que se alimenta por el des-modulador (30) y está configurado para extraer de la señal información adicional y una corriente de datos,

en donde el procedimiento está configurado para suministrar al des-dispersor (34) la corriente de datos que se ha extraído por el des-multiplexor (32),

en donde el procedimiento está configurado para suministrar las unidades de intercalado al des-mezclador (36), y

en donde el receptor presenta además el uso de un descodificador FEC (Forward Error Correction) (38) que está configurado para descodificar una emisión del des-mezclador (36).

23. Programa de ordenador con un código de programa para realizar el procedimiento según la reivindicación 9 o 20, en donde el procedimiento se ejecuta en un ordenador.