JP2017521906A - 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法 - Google Patents

Abstract

【課題】【解決手段】本発明の一実施例による放送信号送信装置は、放送信号を受信する受信機、前記受信された放送信号をＯＦＤＭ方式で復調する復調器、前記復調された放送信号から信号フレームをパーシング（ｐａｒｓｉｎｇ）するフレームパーサーであって、前記信号フレームは少なくとも一つ以上のサービスデータを含み、前記少なくとも一つ以上のサービスデータをタイムデインタリーブするタイムデインタリーバーであって、前記タイムデインタリーバーは前記サービスデータを伝送するフィジカルパス（ｐｈｙｓｉｃａｌ ｐａｔｈ）の数によって変更され、前記タイムデインタリーブされたサービスデータをデマッピングするデマッパー、及び前記デマッピングされたサービスデータをデコードするデコーダーを含むことができる。【選択図】図１

Description

本発明は、放送信号送信装置、放送信号受信装置及び放送信号送受信方法に関する。

アナログ放送信号の送信が終了すると共に、デジタル放送信号を送受信する多様な技術が開発されている。デジタル放送信号は、アナログ放送信号より多量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータに加えて、多様なタイプの追加データをさらに含むことができる。

すなわち、デジタル放送システムは、高画質（ＨＤ；ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ）映像、マルチチャネルオーディオ及び多様な追加サービスを提供することができる。しかし、デジタル放送のためには、多量のデータを送信するためのデータ送信効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワーク柔軟性が改善される必要がある。

目的及び他の利点を達成するために、本発明の目的によって、これに含まれて概略的に記載されたように、放送信号送信方法は、放送信号を受信する段階と、前記受信された放送信号をＯＦＤＭ方式で復調する段階と、前記復調された放送信号から信号フレームをパーシング（ｐａｒｓｉｎｇ）する段階であって、前記信号フレームは少なくとも一つ以上のサービスデータを含む段階と、前記少なくとも一つ以上のサービスデータをタイムデインタリーブする段階であって、前記タイムデインタリーブする段階は前記サービスデータを伝送するフィジカルパス（ｐｈｙｓｉｃａｌ ｐａｔｈ）の数によって変更され、前記タイムデインタリーブされたサービスデータをデマッピングする段階と、前記デマッピングされたサービスデータをデコードする段階を含む放送信号を伝送する段階を含むことができる。

本発明はサービス特性によってデータを処理して各サービス又はサービスコンポーネントに対するＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）を制御することによって多様な放送サービスを提供することができる。

本発明は同じＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）信号帯域幅を介して多様な放送サービスを伝送することによって伝送柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を達成することができる。

本発明はＭＩＭＯ（Ｍｕｌｔｉｐｌｅ−Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅ−Ｏｕｔｐｕｔ）システムを用いてデータ伝送効率及び放送信号の送受信堅固性（Ｒｏｂｕｓｔｎｅｓｓ）を向上させることができる。

本発明によると、モバイル受信装置を使うか室内環境にあると言っても、エラーなしでデジタル放送信号を受信することができる放送信号送信及び受信方法及び装置を提供することができる。

本発明の追加の理解を提供するために含まれ、本出願の一部に含まれてその一部を構成する添付図面は本発明の原理を説明する詳細な説明と共に本発明の実施例を示す。
本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。 本発明の一実施例による入力フォーマッティングブロックを示す図である。 本発明の他の実施例による入力フォーマッティングブロックを示す図である。 本発明の他の実施例による入力フォーマッティングブロックを示す図である。 本発明の実施例によるＢＩＣＭブロックを示す図である。 本発明の他の実施例によるＢＩＣＭブロックを示す図である。 本発明の一実施例によるフレームビルディングブロックを示す図である。 本発明の実施例によるＯＦＭＤ生成ブロックを示す図である。 本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。 本発明の実施例によるフレーム構造を示す図である。 本発明の実施例によるフレームのシグナリング層構造を示す図である。 本発明の実施例によるプリアンブルシグナリングデータを示す図である。 本発明の実施例によるＰＬＳ１データを示す図である。 本発明の実施例によるＰＬＳ２データを示す図である。 本発明の他の実施例によるＰＬＳ２データを示す図である。 本発明の実施例によるフレームの論理構造を示す図である。 本発明の実施例によるＰＬＳマッピングを示す図である。 本発明の実施例によるＥＡＣマッピングを示す図である。 本発明の実施例によるＦＩＣマッピングを示す図である。 本発明の実施例によるＤＰのタイプを示す図である。 本発明の実施例によるＤＰマッピングを示す図である。 本発明の実施例によるＦＥＣ構造を示す図である。 本発明の実施例によるビットインタリービングを示す図である。 本発明の実施例によるセル―ワードデマルチプレキシングを示す図である。 本発明の実施例による時間インタリービングを示す図である。 本発明の実施例によるツイスト行−列ブロックインタリーバーの基本動作を示す図である。 本発明の実施例によるツイスト行−列ブロックインタリーバーの動作を示す図である。 本発明の実施例によるツイスト行−列ブロックインタリーバーの対角方向読み取りパターンを示す図である。 本発明の実施例によるそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。 本発明の一実施例によるタイムインタリービング過程を示す図である。 本発明の他の実施例によるタイムインタリービング過程を示す図である。 本発明の一実施例によるＴＩ出力メモリインデックスを生成する過程を示す図である。 本発明の一実施例によるタイムデインタリービング過程を示す図である。 本発明の他の実施例によるタイムデインタリービング過程を示す図である。 本発明の一実施例によるＴＤＩ出力メモリインデックスを生成する過程を示す図である。 本発明の一実施例によるＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムを示す概念図である。 本発明のさらに他の実施例によるタイムインタリービング過程を示す図である。 本発明の他の実施例によるＴＩ出力メモリインデックスを生成する過程を示す図である。 本発明の一実施例によるＴＩメモリインデックス生成過程を示すフローチャートである。 本発明のさらに他の実施例によるタイムデインタリービング過程を示す図である。 本発明のさらに他の実施例によるタイムデインタリービング過程を示す図である。 本発明の一実施例による書き込み動作を示す図である。 本発明の一実施例によるＴＤＩメモリインデックス生成過程を示すフローチャートである。 本発明の他の実施例によるタイムインタリービング過程を示した図である。 本発明による対角傾斜の実施例を示した図である。 本発明の一実施例によるタイムデインタリービング過程を示した図である。 本発明の一実施例によるＴＤＩ出力メモリインデックスを生成する過程を示した図である。 本発明の他の実施例によるｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅシステムを示した概念図である。 本発明の一実施例によるＴＤＩメモリインデックス生成過程を示したフローチャートである。 本発明の一実施例によるＩＦ単位のＴＩパターンバリエーション（Ｐａｔｔｅｒｎ Ｖａｒｉａｔｉｏｎ）を示す図である。 本発明の一実施例によるＩＦインタリービングを示す図である。 本発明の一実施例によるＣＩを示す図である。 本発明の他の実施例によるＣＩを示す図である。 本発明の一実施例によるＣＩの出力ＩＦを示す図である。 本発明の他の実施例によるタイムインタリーバーを示す図である。 本発明の一実施例によるブロックインタリーバーの動作を示す図である。 本発明の他の実施例によるブロックインタリーバーの動作を示す図である。 本発明の他の実施例によるタイムデインタリーバーを示す図である。 本発明の他の実施例によるＣＩを示す図である。 本発明の一実施例によるコンボリューショナルインタリーバーとブロックインタリーバーとの間のインターフェースプロセッシングを示す図である。 本発明の他の実施例によるブロックインタリービングを示す図である。 本発明の一実施例によるＶＢＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムを示す概念図である。 本発明のブロックインタリービングの書き込み（ｗｒｉｔｉｎｇ）及び読み取り（ｒｅａｄｉｎｇ）動作の一実施例を示す図である。 本発明の一実施例によるブロックインタリービングを示す数式である。 本発明の一実施例による仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを示す図である。 本発明の一実施例による仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後の読み取り（ｒｅａｄｉｎｇ）動作を示す数式である。 本発明の一実施例によるタイムインタリービングのプロセスを示すフローチャートである。 本発明の一実施例によるシフト値及び最大ＴＩブロックの大きさを決定する過程を示す数式である。 本発明の一実施例による書き込み（ｗｒｉｔｉｎｇ）動作を示す図である。 本発明の一実施例による読み取り（ｒｅａｄｉｎｇ）動作を示す図である。 本発明の一実施例による読み取り（ｒｅａｄｉｎｇ）動作においてスキップ動作が行われた結果を示す図である。 本発明の一実施例によるタイムデインタリービングの書き込み（ｗｒｉｔｉｎｇ）過程を示す図である。 本発明の他の実施例によるタイムデインタリービングの書き込み（ｗｒｉｔｉｎｇ）過程を示す図である。 本発明の他の実施例によるタイムデインタリービングの読み取り（ｒｅａｄｉｎｇ）動作を示す数式である。 本発明の一実施例によるタイムデインタリービングのプロセスを示すフローチャートである。 本発明の他の実施例によるタイムインタリーバーを示したブロック図である。 ツイストされたブロックインタリービング動作を示した図である。 コンボリューションインタリービング動作を示した図である。 コンボリューションインタリーバーの読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）による出力（ｏｕｔｐｕｔ）フレームを示す図である。 本発明の一実施例によるタイムデインタリーバーを示したブロック図である。 タイムインタリーバー及びタイムデインタリーバーのメモリ構成（ｍｅｍｏｒｙ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を示す図である。 本発明の一実施例によるタイムデインタリービング動作を示した図である。 本発明の一実施例によるタイムインタリーバーの構造を示した図である。 コンボリューションインタリービング後の読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）動作を示した図である。 本発明の一実施例によるタイムデインタリーバー（Ｔｉｍｅ Ｄｅｉｎｔｅｒｌｅａｖｅｒ）の構造を示した図である。 本発明の一実施例によるコンボリューションデインタリービング動作を示した図である。 本発明の一実施例によるツイストされたデインタリービング動作を示した図である。 ＰＬＰ個数によって適用するインタリービングタイプを表に示す図である。 上述したハイブリッドタイムインタリーバー構造の第１実施例を含むブロック図である。 上述したハイブリッドタイムインタリーバー構造の第２実施例を含むブロック図である。 ハイブリッドタイムデインタリーバーの構造の第１実施例を含むブロック図である。 ハイブリッドタイムデインタリーバーの構造の第２実施例を含むブロック図である。 本発明の一実施例によるタイムインタリーバーの構造を示す図である。 本発明の一実施例によるコンボリューションインタリーバーの動作過程を示した図である。 ブロックインタリービングの動作を示した図である。 シームレス再構成（ｓｅａｍｌｅｓｓ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）の遂行のために必要な各ＩＵのセル個数のシグナリング（ｓｉｇｎａｌｉｎｇ）を含むフォーループ（ｆｏｒｌｏｏｐ）構文である。 本発明の一実施例によるタイムデインタリーバーの構造を示した図である。 本発明の一実施例による放送信号送信方法を示したフローチャートである。 本発明の一実施例による放送信号受信方法を示したフローチャートである。

図面の好適な実施例について具体的に説明し、その例は添付図面に示す。添付図面を参照する以下の詳細な説明は、本発明の実施例によって具現可能な実施例のみを示すよりは、本発明の好適な実施例を説明するためのものである。次の詳細な説明は、本発明の完璧な理解を提供するために特定の細部事項を含む。しかし、本発明がこのような特定の細部事項なしでも実行可能であることは当業者にとって自明である。

本発明で使用されるほとんどの用語は、本技術で広く使用されるものから選択されたが、一部の用語は、出願人によって任意に選択されたものであって、その意味は、必要に応じて次の説明で詳細に説明する。よって、本発明は、単純な名前又は意味よりは、用語の意図された意味に基づいて理解しなければならない。

本発明は、未来の放送サービスのための放送信号を送受信する装置及び方法を提供する。本発明の実施例による未来の放送サービスは、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを含む。本発明は、一実施例により、非−ＭＩＭＯ（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｍｕｌｔｉｐｌｅ ｏｕｔｐｕｔ）又はＭＩＭＯを通じて未来の放送サービスのための放送信号を処理することができる。本発明の実施例による非−ＭＩＭＯ方式は、ＭＩＳＯ（ｍｕｌｔｉｐｌｅ ｉｎｐｕｔ ｓｉｎｇｌｅ ｏｕｔｐｕｔ）方式、ＳＩＳＯ（ｓｉｎｇｌｅ ｉｎｐｕｔ ｓｉｎｇｌｅ ｏｕｔｐｕｔ）方式などを含むことができる。

ＭＩＳＯ又はＭＩＭＯは、説明の便宜上、以下で２個のアンテナを使うが、本発明は、２個以上のアンテナを用いるシステムに適用することができる。本発明は、特定の使用ケースのために要求される性能を獲得しながら、受信機の複雑度を最小化するのにそれぞれ最適化された３個の物理層（ＰＬ）プロファイル（ベース、ハンドヘルド及びアドバンスドプロファイル）を定義することができる。物理層（ＰＨＹ）プロファイルは、該当受信機が具現しなければならない全ての構成のサブセットである。

３個のＰＨＹプロファイルは、機能ブロックのほとんどを共有するが、特定のブロック及び／又はパラメータにおいて少し異なる。追加のＰＨＹプロファイルを未来に定義することができる。また、システム進化のために、未来のプロファイルは、ＦＥＦ（ｆｕｔｕｒｅ ｅｘｔｅｎｓｉｏｎ ｆｒａｍｅ）を通じて単一ＲＦチャネル内の既存のプロファイルとマルチプレクスされ得る。以下では、それぞれのＰＨＹプロファイルの細部事項について説明する。

１．ベースプロファイル
ベースプロファイルは、通常、ルーフトップ（ｒｏｏｆ−ｔｏｐ）アンテナに接続する固定受信装置に対する主要な使用ケースを示す。また、ベースプロファイルは、いずれかの場所に搬送可能であるが、比較的停止した受信カテゴリーに属するポータブル装置を含む。ベースプロファイルの使用は、任意の改善された具現例によってハンドヘルド装置又は車両装置に拡張可能であるが、これら使用ケースは、ベースプロファイル受信機の動作に対しては期待されない。

受信のターゲットＳＮＲ範囲は約１０ｄＢ〜２０ｄＢであって、これは、既存の放送システム（例えば、ＡＴＳＣ Ａ／５３）の１５ｄＢ ＳＮＲ受信能力を含む。受信機の複雑度及び消費電力は、ハンドヘルドプロファイルを使うバッテリ動作ハンドヘルド装置の場合のように重要ではない。以下では、ベースプロファイルに対する重要なシステムパラメータを表１に列挙する。

２．ハンドヘルドプロファイル
ハンドヘルドプロファイルは、バッテリ電力で動作するハンドヘルド及び車両装置に使用されるように設計された。装置は、歩行者又は車両速度で移動することができる。受信機の複雑度のみならず、消費電力はハンドヘルドプロファイルの装置の具現において非常に重要である。ハンドヘルドプロファイルのターゲットＳＮＲ範囲は約０ｄＢ〜１０ｄＢであるが、より深い室内受信を対象にすると、０ｄＢ未満に到逹するように構成することができる。

低いＳＮＲ能力に加えて、受信機の移動度によって誘発されたドップラー効果に対する弾力性は、ハンドヘルドプロファイルの最も重要な性能属性である。以下では、ハンドヘルドプロファイルに対する重要なパラメータを表２に列挙する。

３．アドバンスドプロファイル
アドバンスドプロファイルは、より多くの具現複雑度を犠牲し、最も高いチャネル容量を提供する。このプロファイルは、ＭＩＭＯ送信及び受信の利用を要求し、ＵＨＤＴＶサービスは、このプロファイルが特別に設計されたターゲット使用ケースである。また、増加した容量は、与えられた帯域幅内で増加した数のサービス、例えば、ＳＤＴＶ又はＨＤＴＶサービスを許容するように使うことができる。

アドバンスドプロファイルのターゲットＳＮＲ範囲は、約２０ｄＢ〜３０ｄＢである。ＭＩＭＯ送信は、初期に既存の楕円偏波（ｅｌｌｉｐｔｉｃａｌｌｙ−ｐｏｌａｒｉｚｅｄ）送信装置を利用できるが、未来にフル電力交差偏波送信（ｆｕｌｌ−ｐｏｗｅｒ ｃｒｏｓｓ−ｐｏｌａｒｉｚｅｄ ｔｒａｎｓｍｉｓｓｉｏｎ）に拡張される。以下では、アドバンスドプロファイルに対する重要なシステムパラメータを表３に列挙する。

この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの全てのためのプロファイルとして使うことができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルの概念を定義するのに使うことができる。また、アドバンスドプロファイルは、ＭＩＭＯを有するベースプロファイルのためのアドバンスドプロファイル、及びＭＩＭＯを有するハンドヘルドプロファイルのためのアドバンスドプロファイルに分離することができる。また、３個のプロファイルは、設計者の意図によって変更可能である。

次の用語及び定義を本発明に適用することができる。次の用語及び定義は、設計によって変更可能である。

補助ストリーム：未だに定義されていない変調及びコーディングのデータを伝達するセルのシーケンスであって、未来拡張のために、又は、ブロードキャスタ又はネットワークオペレータによる要求通りに使うことができる。

ベースデータパイプ：サービスシグナリングデータを伝達するデータパイプ

ベースバンドフレーム（又はＢＢＦＲＡＭＥ）：一つのＦＥＣエンコーディングプロセス（ＢＣＨ及びＬＤＰＣエンコーディング）への入力を形成するＫｂｃｈビットのセット

セル：ＯＦＤＭ送信の一つのキャリアによって伝達される変調値

コーディングブロック：ＰＬＳ１データのＬＤＰＣエンコーディングブロック及びＰＬＳ２データのＬＤＰＣエンコーディングブロックのうち一つ

データパイプ：サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。

データパイプ単位：フレーム内のＤＰにデータセルを割り当てる基本単位

データシンボル：プリアンブルシンボルでないフレーム内のＯＦＤＭシンボル（フレームシグナリングシンボル及びフレームエッジシンボルはデータシンボルに含まれる。）

ＤＰ＿ＩＤ：この８ビットフィールドは、ＳＹＳＴＥＭ＿ＩＤによって識別されたシステム内のＤＰを固有に識別する。

ダミーセル：ＰＬＳシグナリング、ＤＰ又は補助ストリームに使用されない残りの容量を充填するのに使用される擬似ランダム値を伝達するセル

非常境界チャネル（ｅｍｅｒｇｅｎｃｙ ａｌｅｒｔ ｃｈａｎｎｅｌ；ＥＡＳ）：ＥＡＳ情報データを伝達するフレームの一部

フレーム：プリアンブルから開始し、フレームエッジシンボルで終了する物理層時間スロット

フレーム受信単位：ＦＥＴを含む同一又は異なる物理層プロファイルに属するフレームセットであって、スーパーフレーム内で８回繰り返される。

高速情報チャネル：サービスと対応ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネル

ＦＥＣＢＬＯＣＫ：ＤＰデータのＬＤＰＣエンコーディングビットのセット

ＦＦＴサイズ：特定のモードに使用される公称ＦＦＴサイズであって、基本期間（ｅｌｅｍｅｎｔａｒｙ ｐｅｒｉｏｄ）Ｔの周期で表現されるアクティブシンボル期間Ｔｓと同一である。

フレームシグナリングシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組合せでフレームの開始時に使用されるより高いパイロット密度を有するＯＦＤＭシンボルであって、ＰＬＳデータの一部を伝達する。

フレームエッジシンボル：ＦＦＴサイズ、保護区間（ｇｕａｒｄ ｉｎｔｅｒｖａｌ）及び分散型パイロットパターンの所定の組合せでフレームの終了時に使用されるより高いパイロット密度を有するＯＦＤＭシンボル

フレームグループ：スーパーフレーム内の同一のＰＨＹプロファイルタイプを有する全てのフレームのセット

未来拡張フレーム：未来拡張のために使用可能なスーパーフレーム内の物理層時間スロットであって、プリアンブルから開始する。

フューチャーキャスト（ｆｕｔｕｒｅｃａｓｔ）ＵＴＢシステム：入力が一つ以上のＭＰＥＧ２−ＴＳ又はＩＰ又は一般ストリームであって、出力がＲＦ信号である提案された物理層放送システム

入力ストリーム：システムによってエンドユーザに伝達されるサービスのアンサンブルのためのデータのストリーム

正常データシンボル：フレームシグナリングシンボル及びフレームエッジシンボルを除いたデータシンボル

ＰＨＹプロファイル：該当受信機が具現しなければならない全ての構成のサブセット

ＰＬＳ：ＰＬＳ１及びＰＬＳ２で構成された物理層シグナリングデータ

ＰＬＳ１：固定サイズ、コーディング及び変調を有するＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２をデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。

ＮＯＴＥ：フレームグループのデュレーションのために、ＰＬＳ１データは一定に維持される。

ＰＬＳ２：ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより細部的なＰＬＳデータを伝達する。

ＰＬＳ２動的データ：フレーム別に動的に変化可能なＰＬＳ２データ

ＰＬＳ２静的データ：フレームグループのデュレーションの間に静的に維持されるＰＬＳ２データ

プリアンブルシグナリングデータ：プリアンブルシンボルによって伝達され、システムの基本モードを識別するのに使用されるシグナリングデータ

プリアンブルシンボル：基本ＰＬＳデータを伝達し、フレームの初期に位置する固定長さパイロットシンボル

ＮＯＴＥ：プリアンブルシンボルは、主に高速初期帯域スキャンのために使用され、システム信号、そのタイミング、周波数オフセット及びＦＦＴサイズを検出する。

未来の使用のために予約：現在の文書では定義されないが、未来に定義可能である。

スーパーフレーム：８個のフレーム反復単位のセット

時間インタリービングブロック（ＴＩブロック）：時間インタリーバメモリの一つの用途に対応する時間インタリービングが行われるセルのセット

ＴＩグループ：特定のＤＰのための動的容量割当てが行われる単位であって、整数、すなわち、動的に変わる数のＸＦＥＣＢＬＯＣＫで構成される。

ＮＯＴＥ：ＴＩグループは、一つのフレームに直接マップされるか、多数のフレームにマップされ得る。これは、一つ以上のＴＩブロックを含むことができる。

タイプ１ ＤＰ：全てのＤＰがＴＤＭ方式でマップされるフレームのＤＰ

タイプ２ ＤＰ：全てのＤＰがＦＤＭ方式でマップされるフレームのＤＰ

ＸＦＥＣＢＬＯＣＫ：一つのＬＤＰＣ ＦＥＣＢＬＯＣＫの全てのビットを伝達するＮｃｅｌｌｓセルのセット

図１は、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置の構造を示す図である。

本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、入力フォーマッティングブロック１０００、ＢＩＣＭ（ｂｉｔ ｉｎｔｅｒｌｅａｖｅｄ ｃｏｄｉｎｇ ＆ ｍｏｄｕｌａｔｉｏｎ）ブロック１０１０、フレーム構造ブロック１０２０、ＯＦＤＭ（ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）生成ブロック１０３０、及びシグナリング生成ブロック１０４０を含むことができる。以下では、放送信号を送信する装置の各モジュールの動作を説明する。

ＩＰストリーム／パケット及びＭＰＥＧ２−ＴＳはメイン入力フォーマットで、他のストリームタイプは一般ストリームとして処理される。これらデータ入力に加えて、管理情報が入力され、各入力ストリームに対する該当帯域幅のスケジューリング及び割当てを制御する。一つ又は多数のＴＳストリーム、ＩＰストリーム及び／又は一般ストリームの入力が同時に許容される。

入力フォーマッティングブロック１０００は、各入力ストリームを一つ又は多数のデータパイプにデマルチプレクスし、独立コーディング及び変調がデータパイプに適用される。データパイプ（ＤＰ）は、ロバスト性制御のための基本単位であって、ＱｏＳに影響を与える。一つ又は多数のサービス又はサービスコンポーネントは単一のＤＰによって伝達され得る。入力フォーマッティングブロック１０００の動作の細部事項については後で説明する。

データパイプは、サービスデータ又は関連メタデータを伝達する物理層内の論理チャネルであって、一つ又は多数のサービス又はサービスコンポーネントを伝達することができる。

また、データパイプ単位は、フレーム内のＤＰにデータセルを割り当てる基本ユニットである。

入力フォーマットブロック１０１０において、パリティデータが誤り訂正のために追加され、エンコードされたビットストリームは複素数値の星状シンボルにマップされる。シンボルは、該当ＤＰに使用される特定のインタリービング深さを横切ってインタリーブされる。アドバンスドプロファイルに対して、ＭＩＭＯエンコーディングがＢＩＣＭブロック１０１０で行われ、追加のデータ経路はＭＩＭＯ送信のための出力で追加される。ＢＩＣＭブロック１０１０の細部事項については後で説明する。

フレームビルディングブロック１０２０は、入力ＤＰのデータセルをフレーム内のＯＦＤＭシンボルにマップすることができる。マップした後、周波数インタリービングは、周波数領域多様性に使用され、特に、周波数選択フェーディングチャネルを防止する。フレームビルディングブロック１０２０の動作の細部事項については後で説明する。

各フレームの初期にプリアンブルを挿入した後、ＯＦＤＭ生成ブロック１０３０は、保護区間として循環前置（ｃｙｃｌｉｃ ｐｒｅｆｉｘ）を有する従来のＯＦＤＭ変調を適用することができる。アンテナ空間ダイバーシティのために、分散型ＭＩＳＯ方式が送信機に適用される。また、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ ｐｏｗｅｒ ｒｅｄｕｃｔｉｏｎ）方式が時間領域で行われる。柔軟なネットワーク計画のために、この提案は、多様なＦＦＴサイズ、保護区間長さ及び該当パイロットパターンのセットを提供する。ＯＦＤＭ生成ブロック１０３０の動作に対する詳細な内容は後で説明する。

シグナリング生成ブロック１０４０は、各機能ブロックの動作に使用される物理層シグナリング情報を生成することができる。また、このシグナリング情報は、関心のあるサービスが受信側で適切に回復されるように送信される。シグナリング生成ブロック１０４０の動作の細部事項については後で説明する。

図２、図３及び図４は、本発明の実施例による入力フォーマッティングブロック１０００を示す。以下では、各図面に対して説明する。

図２は、本発明の一実施例による入力フォーマッティングブロックを示す図である。図２は、入力信号が単一入力ストリームであるときの入力フォーマッティングブロックを示す。

図２に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

物理層への入力は、一つ又は多数のデータストリームで構成することができる。各データストリームは一つのＤＰによって伝達される。モード適応モジュールは、入り込むデータストリームをベースバンドフレーム（ＢＢＦ）のデータフィールドにスライスする。システムは、３つのタイプの入力データストリーム、すなわち、ＭＰＥＧ２−ＴＳ、インターネットプロトコル（ＩＰ）及びＧＳ（ｇｅｎｅｒｉｃ ｓｔｒｅａｍ）をサポートする。ＭＰＥＧ２−ＴＳは、固定長さ（１８８バイト）パケットで特性化され、第１バイトはシンク（ｓｙｎｃ）バイト（０ｘ４７）である。ＩＰストリームは、ＩＰパケットヘッダ内でシグナルされる可変長さＩＰデータグラムパケットで構成される。システムは、ＩＰストリームのためのＩＰｖ４及びＩＰｖ６をサポートする。ＧＳは、カプセル化パケットヘッダ内でシグナルされる可変長さパケット又は固定長さパケットで構成することができる。

（ａ）は、信号ＤＰのためのモード適応ブロック２０００及びストリーム適応ブロック２０１０を示し、（ｂ）は、ＰＬＳ信号を生成して処理するＰＬＳ生成ブロック２０２０及びＰＬＳスクランブラ２０３０を示す。以下では、各ブロックの動作を説明する。

入力ストリームスプリッタは、入力ＴＳ、ＩＰ、ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離する。モード適応モジュール２０１０は、ＣＲＣエンコーダー、ＢＢ（ｂａｓｅｂａｎｄ）フレームスライサ及びＢＢフレームヘッダ挿入ブロックで構成される。

ＣＲＣエンコーダーは、ユーザパケット（ＵＰ）レベル、すなわち、ＣＲＣ−８、ＣＲＣ−１６及びＣＲＣ−３２で誤り訂正のための３つのタイプのＣＲＣエンコーディングを提供する。計算されたＣＲＣバイトはＵＰの後に添付される。ＣＲＣ−８はＴＳストリームに使用され、ＣＲＣ−３２はＩＰストリームに使用される。ＧＳストリームがＣＲＣエンコーディングを提供しない場合、提案されたＣＲＣエンコーディングが適用されなければならない。

ＢＢフレームスライサは、入力を内部論理ビットフォーマットにマップする。最初に受信されたビットはＭＢＳであると定義される。ＢＢフレームスライサは、利用可能なデータフィールド容量と同一の多数の入力ビットを割り当てる。ＢＢＦペイロードと同一の多数の入力ビットを割り当てるために、ＵＰパケットストリームはＢＢＦのデータフィールドに合わせてスライスされる。

ＢＢフレームヘッダ挿入ブロックは、２バイトの固定長さＢＢＦヘッダをＢＢフレームの前に挿入することができる。ＢＢＦヘッダは、ＳＴＵＦＦＩ（１ビット）、ＳＹＮＣＤ（１３ビット）及びＲＦＵ（２ビット）で構成される。固定２バイトＢＢＦヘッダに加えて、ＢＢＦは、２バイトＢＢＦヘッダの端に拡張フィールド（１バイト又は３バイト）を有することができる。

ストリーム適応ブロック２０１０は、スタッフィング（ｓｔｕｆｆｉｎｇ）挿入ブロック及びＢＢスクランブラで構成される。スタッフィング挿入ブロックは、スタッフィングフィールドをＢＢフレームのペイロードに挿入することができる。ストリーム適応への入力データがＢＢフレームを充填するのに十分である場合、ＳＴＵＦＦＩは「０」に設定され、ＢＢＦはスタッフィングフィールドを有さない。そうでない場合、ＳＴＵＦＦＩが「１」に設定され、スタッフィングフィールドがＢＢＦヘッダの直後に挿入される。スタッフィングフィールドは、２バイトのスタッフィングフィールドヘッダ及び可変サイズのスタッフィングデータを含む。

ＢＢスクランブラは、エネルギー分散（ｅｎｅｒｇｙ ｄｉｓｐｅｒｓａｌ）のために完全なＢＢＦをスクランブルする。スクランブリングシーケンスはＢＢＦと同時に発生する。スクランブリングシーケンスは、フィードバックされたシフトレジスタによって生成される。

ＰＬＳ生成ブロック２０２０は、物理層シグナリング（ＰＬＳ）データを生成することができる。ＰＬＳは、受信機に物理層ＤＰにアクセスする手段を提供する。ＰＬＳデータは、ＰＬＳ１データ及びＰＬＳ２データで構成される。

ＰＬＳ１データは、固定サイズ、コーディング及び変調を有するフレーム内のＦＳＳシンボルで伝達されるＰＬＳデータの第１セットであって、ＰＬＳ２データをデコードするのに必要なパラメータのみならず、システムに関する基本情報を伝達する。ＰＬＳ１データは、ＰＬＳ２データの受信及びデコーディングを可能にするのに要求されるパラメータを含む基本送信パラメータを提供する。また、ＰＬＳ１データは、フレームグループのデュレーションの間に一定に維持される。

ＰＬＳ２データは、ＦＳＳシンボルで送信されるＰＬＳデータの第２セットであって、システム及びＤＰに対するより詳細なＰＬＳデータを伝達する。ＰＬＳ２は、受信機に十分なデータを提供し、所望のＤＰをデコードするパラメータを含む。また、ＰＬＳ２シグナリングは、２つのタイプのパラメータ、すなわち、ＰＬＳ２静的データ（ＰＬＳ２−ＳＴＡＴデータ）及びＰＬＳ２動的データ（ＰＬＳ２−ＤＹＮデータ）で構成される。ＰＬＳ２静的データは、フレームグループのデュレーションの間に静的に残っているＰＬＳ２データであり、ＰＬＳ２動的データは、フレーム別に動的に変わり得るＰＬＳ２データである。

ＰＬＳデータの細部事項については後で説明する。

ＰＬＳスクランブラ２０３０は、エネルギー分散のために生成されたＰＬＳデータをスクランブルすることができる。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図３は、本発明の他の実施例による入力フォーマッティングブロックを示す図である。

図３に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図３は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングブロックのモード適応ブロックを示す。

多数の入力ストリームを処理する入力フォーマッティングブロックのモード適応ブロックは、独立的に多数の入力ストリームを処理することができる。

図３を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、入力ストリームスプリッタ３０００、入力ストリーム同期化器３０１０、補償遅延ブロック３０２０、ヌル（ｎｕｌｌ）パケット削除ブロック３０３０、ヘッド圧縮ブロック３０４０、ＣＲＣエンコーダー３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０を含むことができる。以下では、モード適応ブロックの各ブロックを説明する。

ＣＲＣエンコーダー３０５０、ＢＢフレームスライサ３０６０及びＢＢヘッダ挿入ブロック３０７０の動作は、図２を参照して説明したＣＲＣエンコーダー、ＢＢフレームスライサ及びＢＢヘッダ挿入ブロックに対応するので、それに対する説明は省略する。

入力ストリームスプリッタ３０００は、入力ＴＳ、ＩＰ ＧＳストリームを多数のサービス又はサービスコンポーネント（オーディオ、ビデオなど）ストリームに分離することができる。

入力ストリーム同期化器３０１０はＩＳＳＹと称することができる。ＩＳＳＹは、任意の入力データフォーマットに対する一定のエンド−ツー−エンド送信遅延及びＣＢＲ（ｃｏｎｓｔａｎｔ ｂｉｔ ｒａｔｅ）を保証する適切な手段を提供することができる。ＩＳＳＹは、常にＴＳを伝達する多数のＤＰの場合に使用され、選択的に、ＧＳストリームを伝達するＤＰに使用される。

補償遅延ブロック３０２０は、ＩＳＳＹ情報の挿入後に分離されたＴＳパケットストリームを遅延させ、受信機内の追加のメモリを要求せずにＴＳパケット再結合メカニズムを許容することができる。

ヌルパケット削除ブロック３０３０は、ＴＳ入力ストリームケースにのみ使用される。任意のＴＳ入力ストリーム又は分離されたＴＳストリームは、ＣＢＲ ＴＳストリームにＶＢＲ（ｖａｒｉａｂｌｅ ｂｉｔ−ｒａｔｅ）サービスを収容するために存在する多数のヌルパケットを有することができる。この場合、不要な送信オーバーヘッドを避けるために、ヌルパケットが識別され、送信されない。受信機において、除去されたヌルパケットは、送信時に挿入されたＤＮＰ（ｄｅｌｅｔｅｄ ｎｕｌｌ−ｐａｃｋｅｔ）カウンターを参照し、本来にあった正確な場所に再挿入され、一定のビットレートを保証し、タイムスタンプ（ＰＣＲ）アップデートに対する必要性を避けることができる。

ヘッド圧縮ブロック３０４０は、パケットヘッダ圧縮を提供し、ＴＳ又はＩＰ入力ストリームに対する送信効率を増加させることができる。受信機がヘッダの所定部分に対する先験的情報（ａ ｐｒｉｏｒｉ ｉｎｆｏｒｍａｔｉｏｎ）を有し得るので、この既知の情報は送信機で削除され得る。

送信ストリームに対して、受信機は、シンク−バイト構成（０ｘ４７）及びパケット長さ（１８８バイト）に関する先験的情報を有する。入力ＴＳストリームが一つのＰＩＤを有するコンテンツを伝達すると、すなわち、一つのサービスコンポーネント（ビデオ、オーディオなど）又はサービスサブコンポーネント（ＳＶＣベース層、ＳＶＣインヘンスメント層、ＭＶＣベースビュー又はＭＶＣ従属ビュー）に対してのみ、ＴＳパケットヘッダ圧縮を（選択的に）送信ストリームに適用することができる。入力ストリームがＩＰストリームであると、ＩＰパケットヘッダ圧縮が選択的に使用される。上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図４は、本発明の他の実施例による入力フォーマッティングブロックを示す図である。

図４に示した入力フォーマッティングブロックは、図１を参照して説明した入力フォーマッティングブロック１０００の実施例に該当する。

図４は、入力信号が多数の入力ストリームに対応するときの入力フォーマッティングモジュールのストリーム適応ブロックを示す。

図４を参照すると、多数の入力ストリームをそれぞれ処理するモード適応ブロックは、スケジューラ４０００、１フレーム遅延ブロック４０１０、スタッフィング挿入ブロック４０２０、帯域内（ｉｎ−ｂａｎｄ）シグナリング４０３０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０を含むことができる。以下では、ストリーム適応ブロックのそれぞれのブロックを説明する。

スタッフィング挿入ブロック４０２０、ＢＢフレームスクランブラ４０４０、ＰＬＳ生成ブロック４０５０及びＰＬＳスクランブラ４０６０の動作は、図２を参照して説明したスタッフィング挿入ブロック、ＢＢスクランブラ、ＰＬＳ生成ブロック及びＰＬＳスクランブラに対応するので、それに対する説明は省略する。

スケジューラ４０００は、それぞれのＤＰのＦＥＣＢＬＯＣＫの量から全体のフレームにわたった全体のセル割り当てを決定することができる。ＰＬＳ、ＥＡＣ及びＦＩＣに対する割り当てを含めて、スケジューラはＰＬＳ２−ＤＹＮデータの値を生成し、これは、フレームのＦＳＳ内の帯域内シグナリング又はＰＬＳセルとして送信される。ＦＥＣＢＬＯＣＫ、ＥＡＣ及びＦＩＣの細部事項については後で説明する。

１フレーム遅延ブロック４０１０は、入力データを１送信フレームだけ遅延させ、次のフレームに関するスケジューリング情報を、ＤＰに挿入される帯域内シグナリング情報に対する現在のフレームを通じて送信させることができる。

帯域内シグナリング４０３０は、ＰＬＳ２データの遅延されていない部分をフレームのＤＰに挿入することができる。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図５は、本発明の実施例によるＢＩＣＭブロックを示す図である。

図５に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

上述したように、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、地上波放送サービス、モバイル放送サービス、ＵＨＤＴＶサービスなどを提供することができる。

ＱｏＳは、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置によって提供されるサービスの特性に依存するので、各サービスに対応するデータは、異なる方式を通じて処理される必要がある。よって、本発明の実施例によるＢＩＣＭブロックは、ＳＩＳＯ、ＭＩＳＯ及びＭＩＭＯ方式をデータ経路にそれぞれ対応するデータパイプに独立的に適用することによって、それに入力されたＤＰを独立的に処理することができる。結果的に、本発明の実施例によって未来の放送サービスのための放送信号を送信する装置は、それぞれのＤＰを通じて送信されるそれぞれのサービス又はサービスコンポーネントに対するＱｏＳを制御することができる。

（ａ）は、ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロックを示し、（ｂ）は、アドバンスドプロファイルのＢＩＣＭブロックを示す。

ベースプロファイル及びハンドヘルドプロファイルによって共有されたＢＩＣＭブロック及びアドバンスドプロファイルによって共有されたＢＩＣＭブロックは、各ＤＰを処理する複数の処理ブロックを含むことができる。

ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロック、及びアドバンスドプロファイルのためのＢＩＣＭブロックのそれぞれの処理ブロックを説明する。

ベースプロファイル及びハンドヘルドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００は、データＦＥＣエンコーダー５０１０、ビットインタリーバ５０２０、星状マッパー５０３０、ＳＳＤ（ｓｉｇｎａｌ ｓｐａｃｅ ｄｉｖｅｒｓｉｔｙ）エンコーディングブロック５０４０及び時間インタリーバー５０５０を含むことができる。

データＦＥＣエンコーダー５０１０は、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。アウターコーディング（ＢＣＨ）は選択的なコーディング方法である。データＦＥＣエンコーダー５０１０の動作の細部事項については後で説明する。

ビットインタリーバ５０２０は、データＦＥＣＴエンコーダー５０１０の出力をインタリーブし、効率的に具現可能な構造を提供しながらＬＤＰＣコード及び変調方式の組み合わせで最適化された性能を達成することができる。ビットインタリーバ５０２０の動作の細部事項については後で説明する。

星状マッパー５０３０は、ＱＰＳＫ、ＱＡＭ−１６、不均一ＱＡＭ（ＮＵＱ−６４、ＮＵＱ−２５６、ＮＵＱ−１０２４）又は不均一星状（ＮＵＣ−１６、ＮＵＣ−６４、ＮＵＣ−２５６、ＮＵＣ−１０２４）を用いてベース及びハンドヘルドプロファイル内のビットインタリーバ５０２０からの各セルワード及びアドバンスドプロファイル内のセル−ワードデマルチプレクサ５０１０−１からのセルワードを変調し、電力正規化星状ポイントを提供することができる。この星状マッピングはＤＰに対してのみ適用される。ＱＡＭ−１６及びＮＵＱが方形（ｓｑｕａｒｅ ｓｈａｐｅｄ）であるが、ＮＵＣは任意の形状を有する。それぞれの星状が９０度の任意の倍数で回転すると、回転した星状は正確に本来の星状と重畳する。この「回転−感覚（ｒｏｔａｔｉｏｎ−ｓｅｎｓｅ）対称特性」は、実数成分及び虚数成分の平均電力及び容量を互いに同一にする。ＮＵＱ及びＮＵＣは、各コードレートに対して特別に定義され、使用される特定の一つがＰＬＳ２データで提出されたパラメータ（ＤＰ＿ＭＯＤ）によってシグナルされる。

ＳＳＤエンコーディングブロック５０４０は、２（２Ｄ）、３（３Ｄ）及び４（４Ｄ）次元でセルをプリコードし、異なるフェーディング条件下で受信ロバスト性を増加させることができる。

時間インタリーバー５０５０はＤＰレベルで動作し得る。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。時間インタリーバー５０５０の動作の細部事項については後で説明する。

アドバンスドプロファイルのためのＢＩＣＭブロックの処理ブロック５０００−１は、データＦＥＣエンコーダー、ビットインタリーバ、星状マッパー及び時間インタリーバーを含むことができる。

しかし、処理ブロック５０００−１は処理ブロック５０００と区別され、セル−ワードデマルチプレクサ５０１０−１及びＭＩＭＯエンコーディングブロック５０２０−１をさらに含む。

また、処理ブロック５０００−１のデータＦＥＣエンコーダー、ビットインタリーバ、星状マッパー及び時間インタリーバーの動作は、上述したデータＦＥＣエンコーダー５０１０、ビットインタリーバ５０２０、星状マッパー５０３０及び時間インタリーバー５０５０に対応するので、それに対する説明は省略する。

セル−ワードデマルチプレクサ５０１０−１は、アドバンスドプロファイルのＤＰに使用され、単一セル−ワードストリームをＭＩＭＯ処理のためのデュアルセル−ワードストリームに分離する。セル−ワードデマルチプレクサ５０１０−１の動作の細部事項については後で説明する。

ＭＩＭＯエンコーディングブロック５０２０−１は、ＭＩＭＯエンコーディング方式を用いてセル−ワードデマルチプレクサ５０１０−１の出力を処理することができる。ＭＩＭＯエンコーディング方式は、放送信号の送信のために最適化された。ＭＩＭＯ技術は、容量を増加させる優れた方式であるが、チャネル特性に依存する。特に、ブロードキャスティングに対して、異なる信号伝播特性によって誘発された２個のアンテナ間の受信された信号電力の差又はチャネルの強いＬＯＳ成分は、ＭＩＭＯから容量利得を得ることを困難にし得る。提案されたＭＩＭＯエンコーディング方式は、ＭＩＭＯ出力信号のうち一つの回転基盤プリコーディング及び位相ランダム化を用いてこの問題を克服する。

ＭＩＭＯエンコーディングは、送信機及び受信機で少なくとも２個のアンテナを必要とする２ｘ２ ＭＩＭＯシステムを目的とすることができる。この提案において、２個のＭＩＭＯエンコーディングモード、すなわち、ＦＲ−ＳＭ（ｆｕｌｌ−ｒａｔｅ ｓｐａｔｉａｌ ｍｕｌｔｉｐｌｅｘｉｎｇ）及びＦＲＦＤ−ＳＭ（ｆｕｌｌ−ｒａｔｅ ｆｕｌｌ−ｄｉｖｅｒｓｉｔｙ ｓｐａｔｉａｌ ｍｕｌｔｉｐｌｅｘｉｎｇ）が定義される。ＦＲ−ＳＭエンコーディングは、受信機側で比較的小さい複雑度の増加と共に容量の増加を提供するが、ＦＲＦＤ−ＳＭエンコーディングは、受信機側で大きい複雑度の増加と共に、容量の増加及び追加の多様性利得を提供する。提案されたＭＩＭＯエンコーディング方式は、アンテナ極性構成に対する制限を有さない。

ＭＩＭＯ処理は、アドバンスドプロファイルフレームのために要求することができ、これは、アドバンスドプロファイルフレーム内の全てのＤＰがＭＩＭＯエンコーダーによって処理されることを意味する。ＭＩＭＯ処理はＤＰレベルで適用することができる。星状マッパー出力（ｃｏｎｓｔｅｌｌａｔｉｏｎ ｍａｐｐｅｒ ｏｕｔｐｕｔ）（ＮＵＱ）のペア（ｅ１，ｉ及びｅ２，ｉ）は、ＭＩＭＯエンコーダーの入力に供給することができる。ＭＩＭＯエンコーダー出力のペア（ｇ１，ｉ及びｇ２，ｉ）は、それぞれのＴＸアンテナのＯＦＤＭシンボル（ｌ）及び同一のキャリア（ｋ）によって送信され得る。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図６は、本発明の他の実施例によるＢＩＣＭブロックを示す図である。

図６に示したＢＩＣＭブロックは、図１を参照して説明したＢＩＣＭブロック１０１０の実施例に該当する。

図６は、物理層シグナリング（ＰＬＳ）、非常境界チャネル（ＥＡＣ）及び高速情報チャネル（ＦＩＣ）の保護のためのＢＩＣＭブロックを示す。ＥＡＣは、ＥＡＳ情報を伝達するフレームの一部であって、ＦＩＣは、サービスと該当ベースＤＰとの間のマッピング情報を伝達するフレーム内の論理チャネルである。ＥＡＣ及びＦＩＣの細部事項については後で説明する。

図６を参照すると、ＰＬＳ、ＥＡＣ及びＦＩＣの保護のためのＢＩＣＭブロックは、ＰＬＳ ＦＥＣエンコーダー６０００、ビットインタリーバ６０１０、星状マッパー６０２０及びタイムインタリーバー６０３０を含むことができる。

また、ＰＬＳ ＦＥＣエンコーダー６０００は、スクランブラ、ＢＣＨエンコーディング／ゼロ挿入ブロック、ＬＤＰＣエンコーディングブロック及びＬＤＰＣパリティパンクチャリングブロックを含むことができる。以下では、ＢＩＣＭブロックの各ブロックを説明する。

ＰＬＳ ＦＥＣエンコーダー６０００は、スクランブルされたＰＬＳ １／２データ、ＥＡＣ及びＦＩＣセクションをエンコードすることができる。

スクランブラは、ＢＣＨエンコーディング及び短縮及びパンクチャされたＬＤＰＣエンコーディング前にＰＬＳ１データ及びＰＬＳ２データをスクランブルすることができる。

ＢＣＨエンコーディング／ゼロ挿入ブロックは、ＰＬＳ保護のために短縮されたＢＣＨコードを用いてスクランブルされたＰＬＳ １／２データに対してアウターエンコーディングを行い、ＢＣＨエンコーディング後にゼロビットを挿入することができる。ＰＬＳ１データに対してのみ、ＬＤＰＣエンコーディング前にゼロ挿入の出力ビットがパーミュート（ｐｅｒｍｕｔｅ）され得る。

ＬＤＰＣエンコーディングブロックは、ＬＤＰＣコードを用いてＢＣＨエンコーディング／ゼロ挿入ブロックの出力をエンコードすることができる。完全なコーディングブロック（Ｃｌｄｐｃ）を生成するために、パリティビット（Ｐｌｄｐｃ）がそれぞれのゼロ挿入ＰＬＳ情報ブロック（Ｉｌｄｐｃ）から組織的にエンコードされ、その後に添付される。

ＰＬＳ１及びＰＬＳ２に対するＬＤＰＣコードパラメータは、次の表４の通りである。

ＬＤＰＣパリティパンクチャリングブロックは、ＰＬＳ１データ及びＰＬＳ２データに対してパンクチャリングを行うことができる。

ＰＬＳ１データ保護に短縮が適用されると、任意のＬＤＰＣパリティビットは、ＬＤＰＣエンコーディング後にパンクチャされる。また、ＰＬＳ２データの保護のために、ＰＬＳ２のＬＤＰＣパリティビットはＬＤＰＣエンコーディング後にパンクチャされる。これらパンクチャされたビットは送信されない。

ビットインタリーバ６０１０は、それぞれ短縮及びパンクチャされたＰＬＳ１データ及びＰＬＳ２データをインタリーブする。

星状マッパー６０２０は、ビットインタリーブされたＰＬＳ１データ及びＰＬＳ２データを星状にマップすることができる。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図７は、本発明の一実施例によるフレームビルディングブロックを示す図である。

図７に示したフレームビルディングブロックは、図１を参照して説明したフレームビルディングブロック１０２０の実施例に該当する。

図７を参照すると、フレームビルディングブロックは、遅延補償ブロック７０００、セルマッパ７０１０及び周波数インタリーバー７０２０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

遅延補償ブロック７０００は、データパイプと対応ＰＬＳデータとの間のタイミングを調節し、送信端で時間が共に合わせられるように保証することができる。ＰＬＳデータは、入力フォーマッティングブロック及びＢＩＣＭブロックによって誘発されたデータパイプの遅延を処理することによって、データパイプと同一の量だけ遅延される。ＢＩＣＭブロックの遅延は、主に時間インタリーバー５０５０による。帯域内シグナリングデータは、次のＴＩグループの情報を伝達し、シグナルされるＤＰより一つのフレームだけ速く伝達される。よって、遅延補償ブロックは、帯域内シグナリングデータを遅延させる。

セルマッパ７０１０は、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルをフレーム内のＯＦＤＭシンボルのアクティブキャリアにマップすることができる。セルマッパ７０１０の基本機能は、もしあれば、ＤＰ、ＰＬＳセル及びＥＡＣ／ＦＩＣセルのそれぞれに対してＴＩによって生成されたデータセルをフレーム内のＯＦＤＭシンボルのそれぞれに対応するアクティブＯＦＤＭセルのアレイにマップすることである。サービスシグナリングデータ（ＰＳＩ（ｐｒｏｇｒａｍ ｓｐｅｃｉｆｉｃ ｉｎｆｏｒｍａｔｉｏｎ）／ＳＩ））は、データパイプによって個別的に集めて送信することができる。セルマッパは、スケジューラによって生成された動的情報及びフレーム構造の構成によって動作する。フレームの細部事項については後で説明する。

周波数インタリーバー７０２０は、セルマッパ７０１０から受信されたデータセルをランダムにインタリーブし、周波数多様性を提供することができる。また、周波数インタリーバー７０２０は、異なるインタリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ）順序を用いて２個の順次的なＯＦＤＭシンボルで構成されるＯＦＤＭシンボルペアに対して動作し、単一フレーム内の最大のインタリービング利得を得ることができる。周波数インタリーバー７０２０の動作の細部事項については後で説明する。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図８は、本発明の実施例によるＯＦＤＭ生成ブロックを示す図である。

図８に示したＯＦＤＭ生成ブロックは、図１を参照して説明したＯＦＤＭ生成ブロック１０３０の実施例に該当する。

ＯＦＤＭ生成ブロックは、フレームビルディングブロックによって生成されたセルによってＯＦＤＭキャリアを変調し、パイロットを挿入し、送信される時間領域信号を生成する。また、このブロックは、保護区間を順次挿入し、ＰＡＰＲ（ｐｅａｋ−ｔｏ−ａｖｅｒａｇｅ ｐｏｗｅｒ ｒａｔｉｏ）減少処理を適用して最終ＲＦ信号を生成する。

図８を参照すると、フレームビルディングブロックは、パイロット及び予約トーン挿入ブロック８０００、２Ｄ−ｅＳＦＮエンコーディングブロック８０１０、ＩＦＦＴ（ｉｎｖｅｒｓｅ ｆａｓｔ Ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ）ブロック８０２０、ＰＡＰＲ減少ブロック８０３０、保護区間挿入ブロック８０４０、プリアンブル挿入ブロック８０５０、他のシステム挿入ブロック８０６０及びＤＡＣブロック８０７０を含むことができる。以下では、フレームビルディングブロックのそれぞれのブロックを説明する。

パイロット及び予約トーン挿入ブロック８０００は、パイロット及び予約トーンを挿入することができる。

ＯＦＤＭシンボル内の多様なセルは、パイロットとして知られた基準情報で変調され、パイロットは、受信機で先験的に知られた送信値を有する。パイロットセルの情報は、分散されたパイロット、反復パイロット（ｃｏｎｔｉｎｕａｌ ｐｉｌｏｔ）、エッジパイロット、ＦＳＳ（ｆｒａｍｅ ｓｉｇｎａｌｉｎｇ ｓｙｍｂｏｌ）パイロット及びＦＥＳ（ｆｒａｍｅ ｅｄｇｅ ｓｙｍｂｏｌ）パイロットで構成される。それぞれのパイロットは、パイロットタイプ及びパイロットパターンによって特定のブースティング電力レベルで送信される。パイロット情報の値は、任意の与えられたシンボル上のそれぞれの送信されたキャリアに対して一連の値である基準シーケンスから導出される。パイロットは、フレーム同期化、周波数同期化、時間同期化、チャネル推定及び送信モード識別に使うことができ、また、位相雑音をフォローする（ｆｏｌｌｏｗｉｎｇ）のに使うことができる。

基準シーケンスから取得された基準情報は、フレームのプリアンブル、ＦＳＳ及びＦＥＳを除いた全てのシンボルで分散されたパイロットセルで送信される。反復パイロットは、フレームの全てのシンボルに挿入される。反復パイロットの数と位置は、ＦＦＴサイズ及び分散されたパイロットパターンに依存する。エッジキャリアは、プリアンブルシンボルを除いた全てのシンボル内のエッジパイロットである。これらは、スペクトルのエッジまで周波数補間を許容するために挿入される。ＦＳＳパイロットはＦＳＳに挿入され、ＦＥＳパイロットはＦＥＳに挿入される。これらは、フレームのエッジまで時間補間を許容するために挿入される。

本発明の実施例によるシステムは、ＳＦＮネットワークをサポートし、分散型ＭＩＳＯ方式は、選択的に非常にロバストな送信モードをサポートするのに使用される。２Ｄ−ｅＳＦＮは、多数のＴＸアンテナを用いる分散型ＭＩＳＯ方式であって、それぞれのＴＸアンテナはＳＦＮネットワーク内の異なる送信側に配置される。

２Ｄ−ｅＳＦＮエンコーディングブロック８０１０は、ＳＦＮ構成で時間及び周波数多様性を生成するために２Ｄ−ｅＳＦＮ処理を行い、多数の送信機から送信された信号の位相を歪曲することができる。そのため、長い時間の間の低いフラットフェーディング又は深いフェーディングによるバーストエラーを緩和することができる。

ＩＦＦＴブロック８０２０は、ＯＦＤＭ変調方式を用いて２Ｄ−ｅＳＦＮエンコーディングブロック８０１０からの出力を変調することができる。パイロットとして（又は予約トーンとして）指定されていないデータシンボル内の任意のセルは、周波数インタリーバーからのデータセルのうち一つを伝達する。セルはＯＦＤＭキャリアにマップされる。

ＰＡＰＲ減少ブロック８０３０は、時間領域内の多様なＰＡＰＲ減少アルゴリズムを用いて入力信号に対するＰＡＰＲ減少を行うことができる。

保護区間挿入ブロック８０４０は保護区間を挿入することができ、プリアンブル挿入ブロック８０５０は信号の前にプリアンブルを挿入することができる。プリアンブルの構造の細部事項については後で説明する。

他のシステム挿入ブロック８０６０は、時間領域で複数の放送送受信システムの信号をマルチプレクスし、放送サービスを提供する２個以上の異なる放送送信／受信システムのデータが同一のＲＦ信号帯域幅で同時に送信され得る。この場合、２個以上の異なる放送送受信システムは、異なる放送サービスを提供するシステムを称する。異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを称する。それぞれの放送サービスと関連するデータは、異なるフレームを通じて送信できる。

ＤＡＣブロック８０７０は、入力デジタル信号をアナログ信号に変換し、アナログ信号を出力することができる。ＤＡＣブロック８０７０から出力された信号は、物理層プロファイルによって多数の出力アンテナを介して送信され得る。本発明の実施例によるＴＸアンテナは、垂直又は水平極性（ｐｏｌａｒｉｔｙ）を有することができる。

上述したブロックは、省略するか、類似又は同一の機能を有するブロックに取り替えることができる。

図９は、本発明の実施例によって未来の放送サービスのための放送信号を受信する装置の構造を示す図である。

本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、図１を参照して説明した未来の放送サービスのために放送信号を送信する装置に対応し得る。

本発明の実施例によって未来の放送サービスのための放送信号を受信する装置は、同期化及び復調モジュール９０００、フレームパーシングモジュール９０１０、デマッピング及びデコーディングモジュール９０２０、出力プロセッサ９０３０及びシグナリングデコーディングモジュール９０４０を含むことができる。以下では、放送信号を受信する装置の各モジュールの動作を説明する。

同期化及び復調モジュール９０００は、ｍ個のＲｘアンテナを介して入力信号を受信し、放送信号を受信する装置に対応するシステムに対して信号検出及び同期化を行い、放送信号を送信する装置によって行われる手続の逆の手続に対応する復調を行うことができる。

フレームパーシングモジュール９１００は、入力信号フレームをパースし、ユーザによって選択されたサービスが送信されるデータを抽出することができる。放送信号を送信する装置がインタリービングを行うと、フレームパーシングモジュール９１００は、インタリービングの逆の手続に対応するデインタリービングを行うことができる。この場合、抽出される必要がある信号及びデータの位置は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードし、放送信号を送信する装置によって生成されたシグナリング情報を回復することによって得ることができる。

デマッピング及びデコーディングモジュール９２００は、入力信号をビット領域データに変換した後、必要に応じてデインタリービングを行うことができる。デマッピング及びデコーディングモジュール９２００は、送信効率のために適用されたマッピングに対してデマッピングを行い、デコーディングを通じて送信チャネルに対して生成された誤りを訂正することができる。この場合、デマッピング及びデコーディングモジュール９２００は、シグナリングデコーディングモジュール９４００から出力されたデータをデコードすることによって、デマッピング及びデコーディングに必要な送信パラメータを得ることができる。

出力プロセッサ９３００は、放送信号を送信し、送信効率を改善する装置によって適用される多様な圧縮／信号処理手続の逆の手続を行うことができる。この場合、出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータから必要な制御情報を得ることができる。出力プロセッサ８３００の出力は、放送信号を送信する装置に入力される信号に対応し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４又はｖ６）及び一般ストリームであり得る。

シグナリングデコーディングモジュール９４００は、同期化及び復調モジュール９０００によって復調された信号からＰＬＳ情報を得ることができる。上述したように、フレームパーシングモジュール９１００、デマッピング及びデコーディングモジュール９２００及び出力プロセッサ９３００は、シグナリングデコーディングモジュール９４００から出力されたデータを用いてその機能を実行することができる。

図１０は、本発明の実施例によるフレーム構造を示す図である。

図１０は、スーパーフレーム内のフレームタイプ及びＦＲＵの例示的な構成を示す。（ａ）は、本発明の実施例によるスーパーフレームを示し、（ｂ）は、本発明の実施例によるＦＲＵ（ｆｒａｍｅ ｒｅｐｅｔｉｔｉｏｎ ｕｎｉｔ）を示し、（ｃ）は、ＦＲＵ内の可変ＰＨＹプロファイルのフレームを示し、（ｄ）はフレームの構造を示す。

スーパーフレームは８個のＦＲＵで構成することができる。ＦＲＵは、フレームのＴＤＭのための基本マルチプレキシング単位であって、スーパーフレーム内で８回繰り返される。

ＦＲＵ内の各フレームは、ＰＨＹプロファイル（ベース、ハンドヘルド、アドバンスド）及びＦＥＴのうち一つに属する。ＦＲＵ内のフレームの最大許容数は４であり、与えられたＰＨＹプロファイルは、ＦＲＵ（例えば、ベース、ハンドヘルド、アドバンスド）で０倍から４倍までの任意の回数だけ表れ得る。ＰＨＹプロファイルの定義は、必要であれば、プリアンブル内のＰＨＹ＿ＰＲＯＦＩＬＥの予約値を用いて拡張することができる。

ＦＥＴ部分は、含まれるならば、ＦＲＵの端に挿入される。ＦＥＴがＦＲＵに含まれると、スーパーフレームでＦＥＴの最小数は８である。ＦＥＴ部分が互いに隣接することは推薦されない。

また、一つのフレームは、多数のＯＦＤＭシンボル及びプリアンブルに分離される。（ｄ）に示したように、フレームは、プリアンブル、一つ以上のフレームシグナリングシンボル（ＦＳＳ）、正常データシンボル及びフレームエッジシンボル（ＦＥＳ）を含む。

プリアンブルは、高速フューチャーキャストＵＴＢシステム信号の検出が可能であり、信号の効率的な送受信のための基本送信パラメータのセットを提供する特殊シンボルである。プリアンブルの細部説明については後で説明する。

ＦＳＳの主要目的はＰＬＳデータを伝達することにある。高速同期化及びチャネル推定、及びＰＬＳデータの高速デコーディングのために、ＦＳＳは、正常データシンボルより密集したパイロットパターンを有する。ＦＥＳは、正確にＦＳＳと同一のパイロットを有し、これは、ＦＥＳの直前のシンボルに対して外挿せず、ＦＥＳ内の周波数専用補間及び時間補間を可能にする。

図１１は、本発明の実施例によるフレームのシグナリング層構造を示す図である。

図１１は、３個の主要部分、すなわち、プリアンブルシグナリングデータ１１０００、ＰＬＳ１データ１１０１０及びＰＬＳ２データ１１０２０に分離されたシグナリング層構造を示す。全てのフレームでプリアンブルシンボルによって伝達されるプリアンブルの目的は、そのフレームの送信タイプ及び基本送信パラメータを指示することにある。ＰＬＳ１は、受信機がＰＬＳ２データにアクセスし、ＰＬＳ２データをデコードするようにし、これは、関心のあるＤＰにアクセスするパラメータを含む。ＰＬＳ２は、全てのフレームで伝達され、２個の主要部分、すなわち、ＰＬＳ２−ＳＴＡＴデータ及びＰＬＳ２−ＤＹＮデータに分離される。ＰＬＳ２データの静的及び動的部分には、必要であればパディングが後に来る。

図１２は、本発明の実施例によるプリアンブルシグナリングデータを示す図である。

プリアンブルシグナリングデータは、フレーム構造内で受信機がＰＬＳデータにアクセスし、ＤＰをトレースさせるのに必要な情報の２１ビットを伝達する。プリアンブルシグナリングの細部事項は次の通りである。

ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、現在のフレームのＰＨＹプロファイルタイプを示す。異なるＰＨＹプロファイルタイプのマッピングは、以下の表５に与えられる。

ＦＦＴ＿ＳＩＺＥ：この２ビットフィールドは、以下の表６に記載したように、フレームグループ内の現在のフレームのＦＦＴサイズを示す。

ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、以下の表７に記載したように、現在のスーパーフレーム内の保護区間分数（ｆｒａｃｔｉｏｎ）値を示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、ＥＡＣが現在のフレームに提供されるか否かを示す。このフィールドが「１」に設定されると、ＥＡＳ（ｅｍｅｒｇｅｎｃｙ ａｌｅｒｔ ｓｅｒｖｉｃｅ）が現在のフレームで提供される。このフィールドが「０」に設定されると、ＥＡＳが現在のフレームで伝達されない。このフィールドは、スーパーフレーム内で動的にスイッチされ得る。

ＰＩＬＯＴ＿ＭＯＤＥ：この１ビットフィールドは、プロファイルモードが現在のフレームグループ内の現在のフレームに対してモバイルモードであるのか、それとも固定モードであるのかを指示する。このフィールドが「０」に設定されると、モバイルパイロットモードが使用される。フィールドが「１」に設定されると、固定パイロットモードが使用される。

ＰＡＰＲ＿ＦＬＡＧ：この１ビットフィールドは、ＰＡＰＲ減少が現在のフレームグループ内の現在のフレームに使用されるか否かを指示する。このフィールドが「１」に設定されると、ＰＡＰＲ減少にトーン予約（ｔｏｎｅ ｒｅｓｅｒｖａｔｉｏｎ）が使用される。このフィールドが「０」に設定されると、ＰＡＰＲ減少が使用されない。

ＦＲＵ＿ＣＯＮＦＩＧＵＲＥ：この３ビットフィールドは、現在のスーパーフレーム内に存在するＦＲＵ（ｆｒａｍｅ ｒｅｐｅｔｉｔｉｏｎ ｕｎｉｔ）のＰＨＹプロファイルタイプ構成を示す。現在のスーパーフレームで伝達される全てのプロファイルタイプは、現在のスーパーフレーム内の全てのフレーム内のこのフィールドで識別される。３ビットフィールドは、以下の表８に示したように、各プロファイルに対する異なる定義を有する。

ＲＥＳＥＲＶＥＤ：この７ビットフィールドが未来の使用のために予約される。

図１３は、本発明の実施例によるＰＬＳ１データを示す図である。

ＰＬＳ１データは、ＰＬＳ２の受信及びデコーディングを可能にするのに必要なパラメータを含む基本送信パラメータを提供する。上述したように、ＰＬＳ１データは、一つのフレームグループの全体のデュレーションの間に変更されない。ＰＬＳ１データのシグナリングフィールドの詳細な定義は次の通りである。

ＰＲＥＡＭＢＬＥ＿ＤＡＴＡ：この２０ビットフィールドは、ＥＡＣ＿ＦＬＡＧを除いたプリアンブルシグナリングデータの写本である。

ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵ：この２ビットフィールドは、ＦＲＵ当たりのフレームの数を示す。

ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この３ビットフィールドは、フレームグループで伝達されるペイロードデータのフォーマットを指示する。ＰＡＹＬＯＡＤ＿ＴＹＰＥは、表９に示したようにシグナルされる。

ＮＵＭ＿ＦＳＳ：この２ビットフィールドは、現在のフレーム内のＦＳＳシンボルの数を示す。

ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、送信された信号フォーマットのバージョンを示す。ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮは、２個の４ビットフィールド、すなわち、メジャーバージョン及びマイナーバージョンに分離される。

メジャーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮフィールドのＭＳＢ４ビットは、メジャーバージョン情報を示す。メジャーバージョンフィールドの変化は、非−下位−互換（ｎｏｎ−ｂａｃｋｗａｒｄ−ｃｏｍｐａｔｉｂｌｅ）変化を示す。デフォルト値は「００００」である。この標準に記載したバージョンにおいて、値は「００００」に設定される。

マイナーバージョン：ＳＹＳＴＥＭ＿ＶＥＲＳＩＯＮのＬＳＢ４ビットは、マイナーバージョン情報を示す。マイナーバージョンフィールドの変化は下位互換性である。

ＣＥＬＬ＿ＩＤ：これは、ＡＴＳＣネットワークで地理的なセルを固有に識別する１６ビットフィールドである。ＡＴＳＣセルカバレッジ領域は、フューチャーキャストＵＴＢシステムに使用される周波数の数に依存し、一つ以上の周波数で構成することができる。ＣＥＬＬ＿ＩＤの値が知られていないか、特定されていない場合、このフィールドは「０」に設定される。

ＮＥＴＷＯＲＫ＿ＩＤ：これは、現在のＡＴＳＣネットワークを固有に識別する１６ビットフィールドである。

ＳＹＳＴＥＭ＿ＩＤ：この１６ビットフィールドは、ＡＴＳＣネットワーク内のフューチャーキャストＵＴＢシステムを固有に識別する。フューチャーキャストＵＴＢシステムは、入力が一つ以上の入力ストリーム（ＴＳ、ＩＰ、ＧＳ）であって、出力がＲＦ信号である地上波放送システムである。フューチャーキャストＵＴＢシステムは、もしあれば、一つ以上のＰＨＹプロファイル及びＦＥＴを伝達する。同一のフューチャーキャストＵＴＢシステムは、異なる入力ストリームを伝達することができ、異なる地理的領域で異なるＲＦ周波数を使用してローカルサービス挿入を許容する。フレーム構造及びスケジューリングは、一つの場所で制御され、フューチャーキャストＵＴＢシステム内で全ての送信に対して同一である。一つ以上のフューチャーキャストＵＴＢシステムは、全て同一の物理層構造及び構成を有することを意味する同一のＳＹＳＴＥＭ＿ＩＤを有することができる。

次のループは、各フレームタイプのＦＲＵ構成及び長さを指示するのに使用されるＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ、ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ、ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ及びＲＥＳＥＲＶＥＤで構成される。ループサイズは固定され、４個のＰＨＹプロファイル（ＦＥＴを含む）がＦＲＵ内でシグナルされる。ＮＵＭ＿ＦＲＡＭＥ＿ＦＲＵが４より小さいと、使用されないフィールドはゼロで充填される。

ＦＲＵ＿ＰＨＹ＿ＰＲＯＦＩＬＥ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目（ｉは、ループインデックスである）フレームのＰＨＹプロファイルタイプを示す。このフィールドは、表８に示したように、同一のシグナリングフォーマットを使う。

ＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨ：この２ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの長さを示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮと共にＦＲＵ＿ＦＲＡＭＥ＿ＬＥＮＧＴＨを用いて、フレームデュレーションの正確な値を得ることができる。

ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮ：この３ビットフィールドは、連関したＦＲＵの（ｉ＋１）番目のフレームの保護区間分数値を示す。ＦＲＵ＿ＧＩ＿ＦＲＡＣＴＩＯＮは、表７によってシグナルされる。

ＲＥＳＥＲＶＥＤ：この４ビットフィールドが未来の使用のために予約される。

次のフィールドは、ＰＬＳ２データをデコードするパラメータを提供する。

ＰＬＳ２＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、ＰＬＳ２保護によって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。ＬＤＰＣコードの細部事項については後で説明する。

ＰＬＳ２＿ＭＯＤ：この３ビットフィールドは、ＰＬＳ２によって使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、現在のフレームグループで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、現在のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＲＥＰ＿ＦＬＡＧ：この１ビットフラグは、現在のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、現在のフレームグループの全てのフレームで伝達されるＰＬＳ２に対する部分コーディングブロック（ｐａｒｔｉａｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用されるＦＥＣタイプを示す。ＦＥＣタイプは、表１０によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＭＯＤ：この３ビットフィールドは、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に使用される変調タイプを示す。変調タイプは、表１１によってシグナルされる。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＦＬＡＧ：この１ビットフィールドは、次のフレームグループでＰＬＳ２反復モードが使用されるか否かを示す。このフィールドが値「１」に設定されると、ＰＬＳ２反復モードが活性化される。このフィールドが値「０」に設定されると、ＰＬＳ２反復モードが非活性化される。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２反復が使用されるとき、次のフレームグループの全てのフレームで伝達されるＰＬＳ２に対するフルコーディングブロック（ｆｕｌｌ ｃｏｄｅｄ ｂｌｏｃｋｓ）の集合（ｃｏｌｌｅｃｔｉｏｎ）のサイズ（ＱＡＭセルの数として特定される）（Ｃｔｏｔａｌ＿ｐａｒｔｉａｌ＿ｂｌｏｃｋ）を示す。次のフレームグループで反復が使用されない場合、このフィールドの値は０と同一である。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＳＴＡＴ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＳＴＡＴのビットサイズを示す。この値は、現在のフレームグループで一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＲＥＰ＿ＤＹＮ＿ＳＩＺＥ＿ＢＩＴ：この１４ビットフィールドは、次のフレームグループに対するＰＬＳ２−ＤＹＮのビットサイズを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、現在のフレームグループ内のＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。下記の表１２は、このフィールドの値を示す。このフィールドが「００」に設定されると、現在のフレームでＰＬＳ２に対して追加のパリティが使用されない。

ＰＬＳ２＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、ＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＭＯＤＥ：この２ビットフィールドは、次のフレームグループでＰＬＳ２に追加のパリティが提供されるか否かを示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。表１２は、このフィールドの値を定義する。

ＰＬＳ２＿ＮＥＸＴ＿ＡＰ＿ＳＩＺＥ＿ＣＥＬＬ：この１５ビットフィールドは、次のフレームグループの全てのフレームでのＰＬＳ２の追加のパリティビットのサイズ（ＱＡＭセルの数として特定される）を示す。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＲＥＳＥＲＶＥＤ：この３２ビットフィールドが未来の使用のために予約される。

ＣＲＣ＿３２：全体のＰＬＳ１シグナリングに適用される３２ビットエラー検出コード

図１４は、本発明の実施例によるＰＬＳ２データを示す図である。

図１４は、ＰＬＳ２データのＰＬＳ２−ＳＴＡＴデータを示す。ＰＬＳ２−ＳＴＡＴデータは、フレームグループ内で同一であるが、ＰＬＳ２−ＤＹＮデータは現在のフレームに特定された情報を提供する。

ＰＬＳ２−ＳＴＡＴデータのフィールドの細部事項は次の通りである。

ＦＩＣ＿ＦＬＡＧ：この１ビットフィールドは、ＦＩＣが現在のフレームグループに使用されるか否かを示す。このフィールドが「１」に設定されると、ＦＩＣが現在のフレームで提供される。このフィールドが「０」に設定されると、ＦＩＣが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＡＵＸ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレームグループで補助ストリームが使用されるか否かを示す。このフィールドが「１」に設定されると、補助ストリームが現在のフレームで提供される。このフィールドが「０」に設定されると、補助ストリームが現在のフレームで伝達されない。この値は、現在のフレームグループの全体のデュレーションの間に一定である。

ＮＵＭ＿ＤＰ：この６ビットフィールドは、現在のフレームで伝達されるＤＰの数を示す。このフィールドの値は、１〜６４の範囲内にあり、ＤＰの数はＮＵＭ＿ＤＰ＋１である。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内でＤＰを固有に識別する。

ＤＰ＿ＴＹＰＥ：この３ビットフィールドはＤＰのタイプを示す。これは、以下の表１３によってシグナルされる。

ＤＰ＿ＧＲＯＵＰ＿ＩＤ：この８ビットフィールドは、現在のＤＰが連関したＤＰグループを識別する。これは、受信機が特定のサービスと連関したサービスコンポーネントのＤＰにアクセスするのに使うことができ、これらＤＰは同一のＤＰ＿ＧＲＯＵＰ＿ＩＤを有する。

ＢＡＳＥ＿ＤＰ＿ＩＤ：この６ビットフィールドは、管理層で使用されるサービスシグナリングデータ（ＰＳＩ／ＳＩ）を伝達するＤＰを示す。ＢＡＳＥ＿ＤＰ＿ＩＤで指示されたＤＰは、サービスシグナリングデータのみを伝達する専用ＤＰ又はサービスデータと共にサービスシグナリングデータを伝達する正常ＤＰであり得る。

ＤＰ＿ＦＥＣ＿ＴＹＰＥ：この２ビットフィールドは、連関したＤＰによって使用されるＦＥＣタイプを示す。ＦＥＣタイプは、以下の表１４によってシグナルされる。

ＤＰ＿ＣＯＤ：この４ビットフィールドは、連関したＤＰによって使用されるコードレートを示す。コードレートは、以下の表１５によってシグナルされる。

ＤＰ＿ＭＯＤ：この４ビットフィールドは、連関したＤＰによって使用される変調を示す。変調は、以下の表１６によってシグナルされる。

ＤＰ＿ＳＳＤ＿ＦＬＡＧ：この１ビットフィールドは、ＳＳＤモードが連関したＤＰで使用されるか否かを示す。このフィールドが値「１」に設定されると、ＳＳＤが使用される。このフィールドが値「０」に設定されると、ＳＳＤが使用されない。

ＰＨＹ＿ＰＲＯＦＩＬＥがアドバンスドプロファイルを示す「０１０」と同一である場合のみに次のフィールドが表れる。

ＤＰ＿ＭＩＭＯ：この３ビットフィールドは、連関したＤＰにいずれのタイプのＭＩＭＯエンコーディングプロセスが適用されるのかを示す。ＭＩＭＯエンコーディングプロセスのタイプは、表１７によってシグナルされる。

ＤＰ＿ＴＩ＿ＴＹＰＥ：この１ビットフィールドは、時間インタリービングのタイプを示す。「０」の値は、一つのＴＩグループが一つのフレームに対応し、一つ以上のＴＩブロックを含むことを示す。「１」の値は、一つのＴＩグループが１より多いフレームで伝達され、一つのＴＩブロックのみを含むことを示す。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：２ビットフィールドの使用（許容される値が１、２、４、８のみである）は、次のようにＤＰ＿ＴＩ＿ＴＹＰＥフィールド内に設定された値によって決定される。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨが値「１」に設定されると、このフィールドは、ＰＩ、すなわち、各ＴＩグループがマップされるフレームの数を示し、ＴＩグループ当たりに一つのＴＩブロックがある（ＮＴＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。

ＤＰ＿ＴＩ＿ＴＹＰＥが「０」に設定されると、このフィールドは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）を示し、フレーム当たりに一つのＴＩグループがある（ＰＩ＝１）。２ビットフィールドを有する許容されたＰＩ値は、以下の表１８で定義される。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ：この２ビットフィールドは、連関したＤＰに対するフレームグループ内のフレーム区間（ＩＪＵＭＰ）を示し、許容される値は１、２、４、８である（対応する２ビットフィールドは、それぞれ「００」、「０１」、「１０」、「１１」である）。フレームグループの全てのフレームで表れないＤＰに対して、このフィールドの値は連続的なフレーム間の間隔と同一である。例えば、ＤＰがフレーム１、５、９、１３などで表れると、このフィールドは「４」に設定される。全てのフレームで表れるＤＰに対して、このフィールドは「１」に設定される。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ：この１ビットフィールドは、時間インタリーバー５０５０の利用可能性を決定する。ＤＰに対して時間インタリービングが使用されない場合、これは「１」に設定される。時間インタリービングが使用される場合、これは「０」に設定される。

ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸ：この５ビットフィールドは、現在ＤＰが発生するスーパーフレームの第１フレームのインデックスを示す。ＤＰ＿ＦＩＲＳＴ＿ＦＲＡＭＥ＿ＩＤＸの値は０〜３１の範囲内にある。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ：この１０ビットフィールドは、このＤＰに対するＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳの最大値を示す。このフィールドの値は、ＤＰ＿ＮＵＭ＿ＢＬＯＣＫＳと同一の範囲を有する。

ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードデータのタイプを示す。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥは、以下の表１９によってシグナルされる。

ＤＰ＿ＩＮＢＡＮＤ＿ＭＯＤＥ：この２ビットフィールドは、現在のＤＰが帯域内シグナリング情報を伝達するか否かを示す。帯域内シグナリングタイプは、以下の表２０によってシグナルされる。

ＤＰ＿ＰＲＯＴＯＣＯＬ＿ＴＹＰＥ：この２ビットフィールドは、与えられたＤＰによって伝達されるペイロードのプロトコルタイプを示す。入力ペイロードタイプが選択されると、以下の表２１によってシグナルされる。

ＤＰ＿ＣＲＣ＿ＭＯＤＥ：この２ビットフィールドは、入力フォーマッティングブロックでＣＲＣエンコーディングが使用されるか否かを示す。ＣＲＣモードは、以下の表２２によってシグナルされる。

ＤＮＰ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるヌル−パケット削除モードを示す。ＤＮＰ＿ＭＯＤＥは、以下の表２３によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＤＮＰ＿ＭＯＤＥは値「００」に設定される。

ＩＳＳＹ＿ＭＯＤＥ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＩＳＳＹモードを示す。ＩＳＳＹ＿ＭＯＤＥは、以下の表２４によってシグナルされる。ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）でない場合、ＩＳＳＹ＿ＭＯＤＥは値「００」に設定される。

ＨＣ＿ＭＯＤＥ＿ＴＳ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定されるとき、連関したＤＰによって使用されるＴＳヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＴＳは、以下の表２５によってシグナルされる。

ＨＣ＿ＭＯＤＥ＿ＩＰ：この２ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＩＰ（「０１」）に設定されるときのＩＰヘッダ圧縮モードを示す。ＨＣ＿ＭＯＤ＿ＩＰは、以下の表２６によってシグナルされる。

ＰＩＤ：この１３ビットフィールドは、ＤＰ＿ＰＡＹＬＯＡＤ＿ＴＹＰＥがＴＳ（「００」）に設定され、ＨＣ＿ＭＯＤＥ＿ＴＳが「０１」又は「１０」に設定されるときのＴＳヘッダ圧縮のためのＰＩＤ番号を示す。

ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。

ＦＩＣ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＦＩＣ＿ＶＥＲＳＩＯＮ：この８ビットフィールドは、ＦＩＣのバージョン番号を示す。

ＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１３ビットフィールドは、ＦＩＣのバイト長さを示す。

ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。

ＡＵＸ＿ＦＬＡＧが「１」と同一である場合のみに次のフィールドが表れる。

ＮＵＭ＿ＡＵＸ：この４ビットフィールドは、補助ストリームの数を示す。ゼロは、補助ストリームが使用されないことを意味する。

ＡＵＸ＿ＣＯＮＦＩＧ＿ＲＦＵ：この８ビットフィールドは、未来の使用のために予約される。

ＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥ：この４ビットフィールドは、現在の補助ストリームのタイプを示すための未来の使用のために予約される。

ＵＸ＿ＰＲＩＶＡＴＥ＿ＣＯＮＦＩＧ：この２８ビットフィールドは、補助ストリームをシグナルするための未来の使用のために予約される。

図１５は、本発明の他の実施例によるＰＬＳ２データを示す図である。

図１５は、ＰＬＳ２データのＰＬＳ２−ＤＹＮデータを示す。ＰＬＳ２−ＤＹＮデータの値は、一つのフレームグループのデュレーションの間に変化可能であり、フィールドのサイズは一定に維持される。

ＰＬＳ２−ＤＹＮデータのフィールドの細部事項は次の通りである。

ＦＲＡＭＥ＿ＩＮＤＥＸ：この５ビットフィールドは、スーパーフレーム内の現在のフレームのフレームインデックスを示す。スーパーフレームの第１フレームのインデックスは「０」に設定される。

ＰＬＳ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「１」は、次のスーパーフレームで変化があることを意味する。

ＦＩＣ＿ＣＨＡＮＧＥ＿ＣＯＵＮＴＥＲ：この４ビットフィールドは、構成（すなわち、ＦＩＣの内容）が変更される前のスーパーフレームの数を示す。構成において、変更された後のスーパーフレームは、このフィールド内でシグナルされる値によって指示される。このフィールドが値「００００」に設定されると、スケジュールされた変化が予想されないことを意味し、値「０００１」は、次のスーパーフレームで変化があることを意味する。

ＲＥＳＥＲＶＥＤ：この１６ビットフィールドは、未来の使用のために予約される。

ＮＵＭ＿ＤＰを通じてループで次のフィールドが表れ、これは、現在のフレームで伝達されるＤＰと連関したパラメータを示す。

ＤＰ＿ＩＤ：この６ビットフィールドは、ＰＨＹプロファイル内のＤＰを固有に指示する。

ＤＰ＿ＳＴＡＲＴ：この１５ビット（又は１３ビット）フィールドは、ＤＰＵアドレッシング方式を用いて第１ＤＰの開始位置を示す。ＤＰ＿ＳＴＡＲＴフィールドは、以下の表２７に示したように、ＰＨＹプロファイル及びＦＦＴサイズによって異なる長さを有する。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ：この１０ビットフィールドは、現在のＤＰに対する現在のＴＩグループ内のＦＥＣブロックの数を示す。ＤＰ＿ＮＵＭ＿ＢＬＯＣＫの値は０〜１０２３の範囲内にある。

ＲＥＳＥＲＶＥＤ：この８ビットフィールドは、未来の使用のために予約される。

次のフィールドは、ＥＡＣと連関したＦＩＣパラメータを示す。

ＥＡＣ＿ＦＬＡＧ：この１ビットフィールドは、現在のフレーム内のＥＡＣの存在を示す。このビットは、プリアンブル内のＥＡＣ＿ＦＬＡＧと同一の値である。

ＥＡＳ＿ＷＡＫＥ＿ＵＰ＿ＶＥＲＳＩＯＮ＿ＮＵＭ：この８ビットフィールドは、ウェイクアップ指示のバージョン番号を示す。

ＥＡＣ＿ＦＬＡＧフィールドが「１」と同一である場合、次の１２ビットは、ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥフィールドに対して割り当てられる。ＥＡＣ＿ＦＬＡＧフィールドが「０」と同一である場合、次の１２ビットは、ＥＡＣ＿ＣＯＵＮＴＥＲに割り当てられる。

ＥＡＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥ：この１２ビットフィールドは、ＥＡＣのバイト長さを示す。

ＥＡＣ＿ＣＯＵＮＴＥＲ：この１２ビットフィールドは、ＥＡＣが到逹するフレームの前のフレームの数を示す。

ＡＵＸ＿ＦＬＡＧフィールドが「１」と同一である場合にのみ次のフィールドが表れる。

ＡＵＸ＿ＰＲＩＶＡＴＥ＿ＤＹＮ：この４８ビットフィールドは、補助ストリームをシグナルするための未来使用のために予約される。このフィールドの意味は、構成可能なＰＬＳ２−ＳＴＡＴ内のＡＵＸ＿ＳＴＲＥＡＭ＿ＴＹＰＥの値に依存する。

ＣＲＣ＿３２：全体のＰＬＳ２に適用される３２ビットエラー検出コード。

図１６は、本発明の実施例によるフレームの論理構造を示す図である。

上述したように、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルは、フレーム内のＯＦＤＭシンボルのアクティブキャリアにマップされる。ＰＬＳ１及びＰＬＳ２は、まず、一つ以上のＦＳＳにマップされる。その後、もしあれば、ＥＡＣセルがＰＬＳフィールドの直後にマップされ、その後、もしあれば、ＦＩＣセルがマップされる。もしあれば、ＤＰは、ＰＬＳ又はＥＡＣ、ＦＩＣの後にマップされる。まず、タイプ１ ＤＰが後に来た後、タイプ２ ＤＰが後に来る。ＤＰのタイプの細部事項については後で説明する。任意の場合、ＤＰは、ＥＡＳのための任意の特殊データ又はサービスシグナリングデータを伝達することができる。もしあれば、補助ストリーム又は各ストリームがＤＰの後に来た後、ダミーセルが後に来る。これら全てを上述した順序、すなわち、ＰＬＳ、ＥＡＣ、ＦＩＣ、ＤＰ、補助ストリーム及びダミーデータセルの順にマップすることは、フレーム内のセル容量を正確に充填する。

図１７は、本発明の実施例によるＰＬＳマッピングを示す図である。

ＰＬＳセルは、ＦＳＳのアクティブキャリアにマップされる。ＰＬＳによって占有されたセルの数に依存して、一つ以上のシンボルがＦＳＳとして指定され、ＦＳＳの数（ＮＦＳＳ）は、ＰＬＳ１内のＮＵＭ＿ＦＳＳによってシグナルされる。ＦＳＳは、ＰＬＳセルを伝達する特殊シンボルである。ロバスト性及びレイテンシ（ｌａｔｅｎｃｙ）はＰＬＳの重要な問題であるので、ＦＳＳは、ＦＳＳ内の周波数専用補間及び高速同期化を許容するより高い密度のパイロットを有する。

ＰＬＳセルは、図１７の例に示したように、トップ−ダウン（ｔｏｐ−ｄｏｗｎ）方式でＮＦＳＳ個のＦＳＳのアクティブキャリアにマップされる。ＰＬＳ１セルは、セルインデックスの増加順に第１ＦＳＳの第１セルから先にマップされる。ＰＬＳ２セルは、ＰＬＳ１の最後のセルの直後にマップされ、第１ＦＳＳの最後のセルインデックスまでマッピングが下向きに継続される。要求されるＰＬＳセルの総数が一つのＦＳＳのアクティブキャリアの数を超えると、マッピングは、次のＦＳＳに進行し、第１ＦＳＳと正確に同一の方式で継続される。

ＰＬＳマッピングの完了後、ＤＰが次に伝達される。ＥＡＣ、ＦＩＣ又はＥＡＣ及びＦＩＣが現在のフレームに存在すると、これらはＰＬＳと「正常」ＤＰとの間に配置される。

図１８は、本発明の実施例によるＥＡＣマッピングを示す図である。

ＥＡＣは、ＥＡＳメッセージを伝達する専用チャネルであって、ＥＡＳに対するＤＰにリンクされる。ＥＡＳサポートは提供されるが、ＥＡＣ自体は、全てのフレームに存在することもあり、全てのフレームに存在しないこともある。もしあれば、ＥＡＣはＰＬＳ２セルの直後にマップされる。ＥＡＣは、ＰＬＳセル以外に、ＦＩＣ、ＤＰ、補助ストリーム及びダミーセルのうちいずれかの後に来ない。ＥＡＣセルをマップする順序はＰＬＳと正確に同一である。

ＥＡＣセルは、図１８に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＥＡＳメッセージサイズによって、ＥＡＣセルは、図１８に示したようにいくつかのシンボルを占有する。

ＥＡＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＥＡＣの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは正常データシンボルであって、これは、ＦＳＳより多くのアクティブキャリアを有する。

ＥＡＣマッピングの完了後、もし存在すれば、ＦＩＣが次に伝達される。（ＰＬＳ２フィールドでシグナルされることによって）ＦＩＣが送信されないと、ＤＰはＥＡＣの最後のセルの直後にマップされる。

図１９は、本発明の実施例によるＦＩＣマッピングを示す図である。

（ａ）は、ＥＡＣがないＦＩＣの例示的なマッピングを示し、（ｂ）は、ＥＡＣがあるＦＩＣの例示的なマッピングを示す。

ＦＩＣは、高速サービス獲得及びチャネルスキャニングを可能にする層間（ｃｒｏｓｓ−ｌａｙｅｒ）情報に対する専用チャネルである。この情報は、主に各ブロードキャスタのＤＰとサービスとの間の情報を結合するチャネルを含む。高速スキャンのために、受信機は、ＦＩＣをデコードし、ブロードキャスタＩＤ、サービスの数及びＢＡＳＥ＿ＤＰ＿ＩＤなどの情報を得ることができる。高速サービスの獲得のために、ＦＩＣに加えて、ベースＤＰがＢＡＳＥ＿ＤＰ＿ＩＤを用いてデコードされ得る。伝達される内容以外に、ベースＤＰは、正常ＤＰと正確に同一の方式でエンコードされ、フレームにマップされる。そのため、ベースＤＰに対して追加の説明が要求されない。ＦＩＣデータが生成されて管理層で消費される。ＦＩＣデータの内容は、管理層の説明書に記載した通りである。

ＦＩＣデータは選択的であり、ＦＩＣの使用は、ＰＬＳ２の静的部分内のＦＩＣ＿ＦＬＡＧパラメータによってシグナルされる。ＦＩＣが使用されると、ＦＩＣ＿ＦＬＡＧが「１」に設定され、ＦＩＣのためのシグナリングフィールドはＰＬＳ２の静的部分に定義される。このフィールドでは、ＦＩＣ＿ＶＥＲＳＩＯＮ及びＦＩＣ＿ＬＥＮＧＴＨ＿ＢＹＴＥがシグナルされる。ＦＩＣは、ＰＬＳ２と同一の変調、コーディング及び時間インタリービングパラメータを用いる。ＦＩＣは、ＰＬＳ２＿ＭＯＤＥ及びＰＬＳ２＿ＦＥＣなどの同一のシグナリングパラメータを共有する。もしあれば、ＦＩＣデータは、ＰＬＳ２又は、もしあれば、ＥＡＣの直後にマップされる。ＦＩＣは、任意の正常ＤＰ、補助ストリーム又はダミーセルの後にマップされない。ＦＩＣセルをマップする方法はＥＡＣと正確に同一であり、これはＰＬＳと同一である。

ＰＬＳの後にＥＡＣがない場合、ＦＩＣセルは、（ａ）の例に示したように、セルインデックスの増加順にＰＬＳ２の次のセルからマップされる。ＦＩＣデータサイズによって、ＦＩＣセルは、（ｂ）に示したように、いくつかのシンボルにわたってマップされ得る。

ＦＩＣセルは、ＰＬＳ２の最後のセルの直後にマップされ、マッピングは、最後のＦＳＳの最後のセルインデックスまで下向きに継続される。要求されるＦＩＣセルの総数が最後のＦＳＳの残りのアクティブキャリアの数を超えると、マッピングは次のシンボルに進行し、ＦＳＳと正確に同一の方式で継続される。この場合のマッピングのための次のシンボルは、ＦＳＳより多くのアクティブキャリアを有する正常データシンボルである。

ＥＡＳメッセージが現在のフレームで送信されると、ＥＡＣはＦＩＣに先行し、ＦＩＣセルは、（ｂ）に示したように、セルインデックスの増加順にＥＡＣの次のセルからマップされる。

ＦＩＣマッピングの完了後、一つ以上のＤＰがマップされ、その後、もしあれば、補助ストリーム及びダミーセルがマップされる。

図２０は、本発明の実施例によるＤＰのタイプを示す図である。

図２０の（ａ）はタイプ１ ＤＰを示し、（ｂ）はタイプ２ ＤＰを示す。

先行チャネル、すなわち、ＰＬＳ、ＥＡＣ及びＦＩＣがマップされた後、ＤＰのセルがマップされる。ＤＰは、マッピング方法によって２個のタイプのうち一つに分類される。

タイプ１ ＤＰ：ＤＰは、ＴＤＭによってマップされる。

タイプ２ ＤＰ：ＤＰは、ＦＤＭによってマップされる。

ＤＰのタイプは、ＰＬＳ２の静的部分でＤＰ＿ＴＹＰＥフィールドによって指示される。図２０は、タイプ１ ＤＰ及びタイプ２ ＤＰのマッピング順序を示す。タイプ１ ＤＰは、まず、セルインデックスの増加順にマップされ、最後のセルインデックスに到逹した後、シンボルインデックスが１ずつ増加する。次のシルボル内で、ＤＰは、ｐ＝０からセルインデックスの増加順に継続してマップされる。一つのフレームで共にマップされた多数のＤＰで、タイプ１ ＤＰのそれぞれは、ＤＰのＴＤＭマルチプレキシングと類似する形に時間でグループ化される。

タイプ２ ＤＰは、まず、シンボルインデックスの増加順にマップされ、フレームの最後のＯＦＤＭシンボルに到逹した後、セルインデックスは１ずつ増加し、シンボルインデックスは第１利用可能なシンボルに後退し、そのシンボルインデックスから増加する。一つのフレームで多数のＤＰを共にマップした後、タイプ２ ＤＰのそれぞれは、ＤＰのＦＤＭマルチプレキシングと類似する形に周波数でグループ化される。

一つの制限が必要であれば、すなわち、タイプ１ ＤＰが常にタイプ２ ＤＰに先行すると、タイプ１ ＤＰ及びタイプ２ ＤＰはフレーム内で共存し得る。タイプ１及びタイプ２ ＤＰを伝達するＯＦＤＭセルの総数は、ＤＰの送信のために利用可能なＯＦＤＭセルの総数を超えることができない。

ここで、ＤＤＰ１は、タイプ１ ＤＰによって占有されるＯＦＤＭセルの数であり、ＤＤＰ２は、タイプ２ ＤＰによって占有されるＯＦＤＭセルの数である。ＰＬＳ、ＥＡＣ、ＦＩＣは、いずれもタイプ１ ＤＰと同一の方式でマップされるので、これらは全て「タイプ１のマッピング規則」に従う。そのため、タイプ１のマッピングは、常にタイプ２のマッピングより先行する。

図２１は、本発明の実施例によるＤＰマッピングを示す図である。

（ａ）は、タイプ１ ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示し、（ｂ）は、タイプ２ ＤＰをマップするためのＯＦＤＭセルのアドレッシングを示す。

タイプ１ ＤＰ（０，ＤＤＰ１−１）をマップするためのＯＦＤＭセルのアドレッシングは、タイプ１ ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ１ ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

ＥＡＣ及びＦＩＣなしで、アドレス０は、最後のＦＳＳ内のＰＬＳを伝達する最後のセルの直後のセルを称する。ＥＡＣが送信され、ＦＩＣがその該当フレームでない場合、アドレス０は、ＥＡＣを伝達する最後のセルの直後のセルを称する。ＦＩＣが該当フレームで送信されると、アドレス０は、ＦＩＣを伝達する最後のセルの直後のセルを称する。タイプ１ ＤＰに対するアドレス０は、（ａ）に示したように、２個の異なるケースを考慮して算出することができる。（ａ）に示した例において、ＰＬＳ、ＥＡＣ及びＦＩＣは全て送信されると仮定する。ＥＡＣ及びＦＩＣのうち一つ又は二つとも省略される場合への拡張は容易である。（ａ）の左側に示したように、ＦＩＣまでの全てのセルをマップした後、ＦＳＳ内に残りのセルが残っている。

タイプ２ ＤＰ（０，…，ＤＤＰ２−１）をマップするＯＦＤＭセルのアドレッシングは、タイプ２ ＤＰのアクティブデータセルのために定義される。アドレッシング方式は、タイプ２ ＤＰのそれぞれに対するＴＩからのセルがアクティブデータセルに割り当てられる順序を定義する。また、これは、ＰＬＳ２の動的部分内のＤＰの位置をシグナルするのに使用される。

（ｂ）に示したように、３個の少し異なるケースが可能である。（ｂ）の左側上に示した第１ケースでは、最後のＦＳＳ内のセルはタイプ２ ＤＰマッピングに用いられる。中間に示した第２ケースでは、ＦＩＣが正常シンボルのセルを占めるが、そのシンボル上のＦＩＣセルの数はＣＦＳＳより小さい。（ｂ）の右側に示した第３ケースは、そのシンボル上にマップされたＦＩＣセルの数がＣＦＳＳを超えることを除いては第２ケースと同一である。

ＰＬＳ、ＥＡＣ及びＦＩＣは、タイプ１ ＤＰと同一の「タイプ１のマッピング規則」に従うので、タイプ１ ＤＰがタイプ２ ＤＰに先行する場合への拡張は簡単である。

データパイプ単位（ＤＰＵ）は、データセルをフレーム内のＤＰに割り当てる基本単位である。

ＤＰＵは、フレーム内にＤＰを位置させるシグナリング単位として定義される。セルマッパ７０１０は、ＤＰのそれぞれに対するＴＩによって生成されたセルをマップすることができる。時間インタリーバー５０５０は、一連のＴＩブロックを出力し、それぞれのＴＩブロックは、セルのセットで構成される可変数（ｖａｒｉａｂｌｅ ｎｕｍｂｅｒ）のＸＦＥＣＢＬＯＣＫを含む。ＸＦＥＣＢＬＯＣＫ内のセルの数（Ｎｃｅｌｌｓ）は、ＦＥＣＢＬＯＣＫサイズ（Ｎｌｄｐｃ）及び星状シンボル当たりの送信ビット数に依存する。ＤＰＵは、与えられたＰＨＹプロファイルでサポートされるＸＦＥＣＢＬＯＣＫ内のセルの数の全ての可能な値の最も大きい共通除数（ｄｉｖｉｓｏｒ）（Ｎｃｅｌｌｓ）として定義される。セル内のＤＰＵの長さはＬＤＰＵとして定義される。各ＰＨＹプロファイルがＦＥＣＢＬＯＣＫサイズ及び星状シンボル当たりに異なる数の異なる組み合わせをサポートするので、ＬＤＰＵはＰＨＹプロファイルに基づいて定義される。

図２２は、本発明の実施例によるＦＥＣ構造を示す図である。

図２２は、ビットインタリービング前の本発明の実施例によるＦＥＣ構造を示す。上述したように、データＦＥＣエンコーダーは、入力ＢＢＦに対してＦＥＣエンコーディングを行い、アウターコーディング（ＢＣＨ）及びインナーコーディング（ＬＤＰＣ）を用いてＦＥＣＢＬＯＣＫ手続を生成することができる。図示したＦＥＣ構造はＦＥＣＢＬＯＣＫに対応する。また、ＦＥＣＢＬＯＣＫ及びＦＥＣ構造は、ＬＤＰＣコードワードの長さに対応する同一の値を有する。

図２２に示したように、ＢＣＨエンコーディングはそれぞれのＢＢＦ（Ｋｂｃｈビット）に適用され、ＬＤＰＣエンコーディングはＢＣＨエンコーディングＢＢＦ（Ｋｌｄｐｃビット＝Ｎｂｃｈビット）に適用される。

Ｎｌｄｐｃの値は、６４８００ビット（長いＦＥＣＢＬＯＣＫ）又は１６２００ビット（短いＦＥＣＢＬＯＣＫ）である。

以下の表２８及び表２９は、それぞれ長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するＦＥＣエンコーディングパラメータを示す。

ＢＣＨエンコーディング及びＬＤＰＣエンコーディングの動作の細部事項は次の通りである。

１２誤り訂正ＢＣＨコードは、ＢＢＦのアウターエンコーディングに使用される。短いＦＥＣＢＬＯＣＫ及び長いＦＥＣＢＬＯＣＫに対するＢＣＨ生成器多項式は、全ての多項式を共に乗じることによって得られる。

ＬＤＰＣコードは、アウターＢＣＨエンコーディングの出力をエンコードするのに使用される。完成したＢｌｄｐｃ（ＦＥＣＢＬＯＣＫ）を生成するために、Ｐｌｄｐｃ（パリティビット）は各Ｉｌｄｐｃ（ＢＣＨエンコーディングＢＢＦ）から体系的にエンコードされ、Ｉｌｄｐｃに添付される。完成したＢｌｄｐｃ（ＦＥＣＢＬＯＣＫ）は次の数式として表現される。

長いＦＥＣＢＬＯＣＫ及び短いＦＥＣＢＬＯＣＫに対するパラメータは、それぞれ前記表２８及び表２９に与えられる。

長いＦＥＣＢＬＯＣＫに対するＮｌｄｐｃ−Ｋｌｄｐｃを算出する細部手続は次の通りである。

１）パリティビット初期化

２）パリティチェックマトリックスのアドレスの第１行に特定されたパリティビットアドレスで第１情報ビット（ｉ０）を累算する。パリティチェックマトリックスのアドレスの細部事項については後で説明する。例えば、レート１３／１５に対して、

３）次の３５９個の情報ビット（ｉｓ）（ｓ＝１、２、…、３５９）が次の数式を用いてパリティビットで累算される。

ここで、ｘは、第１ビット（ｉ０）に対応するパリティビット累算器のアドレスを示し、Ｑｌｄｐｃは、パリティチェックマトリックスのアドレスで特定されたコードレート従属定数である。継続して、例えば、レート１３／１５に対してＱｌｄｐｃ＝２４であって、よって、情報ビット（ｉ１）に対して次の動作が行われる。

４）３６１番目の情報ビット（ｉ３６０）に対して、パリティビット累算器のアドレスは、パリティチェックマトリックスのアドレスの第２行に与えられる。類似する方式で、次の３５８個の情報ビット（ｉｓ）（ｓ＝３６１、３６２、…、７１９）に対するパリティビット累算器のアドレスは数式６を用いて得られ、ここで、ｘは、情報ビット（ｉ３６０）に対応するパリティビット累算器のアドレス、パリティチェックマトリックスのアドレスの第２行内のエントリーを示す。

５）類似する方式で、３６０個の新たな情報ビットの全てのグループに対して、パリティチェックマトリックスのアドレスからの新たな行がパリティビット累算器のアドレスを探すのに使用される。

情報ビットが全部消尽した後、最終パリティが次のように得られる。

６）ｉ＝１から開始する次の動作を順次行う。

ここで、ｐｉ（ｉ＝０、１、…、Ｎｄｐｃ−Ｋｌｄｐｃ−１）の最終内容は、パリティビット（ｐｉ）と同一である。

短いＦＥＣＢＬＯＣＫに対するこのＬＤＰＣエンコーディング手続は、表３０及び表３１に取り替え、長いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスを短いＦＥＣＢＬＯＣＫに対するパリティチェックマトリックスのアドレスに取り替えることを除いては、長いＦＥＣＢＬＯＣＫに対するｔ ＬＤＰＣエンコーディング手続に従う。

図２３は、本発明の実施例によるビットインタリービングを示す図である。

ＬＤＰＣエンコーダーの出力はビットインタリーブされ、これは、パリティインタリービング、その後のＱＣＢ（ｑｕａｓｉ−ｃｙｃｌｉｃ ｂｌｏｃｋ）インタリービング及び内部グループインタリービングで構成される。

（ａ）は、ＱＣＢインタリービングを示し、（ｂ）は、内部グループインタリービングを示す。

ＦＥＣＢＬＯＣＫはパリティインタリーブされ得る。パリティインタリービングの出力において、ＬＤＰＣコードワードは、長いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロック及び短いＦＥＣＢＬＯＣＫ内の１８０個の隣接したＱＣブロックで構成される。長い又は短いＦＥＣＢＬＯＣＫ内のそれぞれのＱＣブロックは３６０ビットで構成される。パリティインタリーブされたＬＤＰＣコードワードは、ＱＣＢインタリービングによってインタリーブされる。ＱＣＢインタリービングの単位はＱＣブロックである。パリティインタリービングの出力におけるＱＣブロックは、図２３に示したように、ＱＣＢインタリービングによってパーミュートされ、ここで、ＦＥＣＢＬＯＣＫ長さによってＮｃｅｌｌｓ＝６４８０／ηｍｏｄ又は１６２００／ηｍｏｄである。ＱＣＢインタリービングパターンは、変調タイプ及びＬＤＰＣコードレートの各組み合わせに固有である。

ＱＣＢインタリービング後、内部グループインタリービングは、以下の表３２に定義された変調タイプ及び順序（ηｍｏｄ）に従って行われる。また、一つの内部グループに対するＱＣブロックの数（ＮＱＣＢ＿ＩＧ）が定義される。

内部グループインタリービングプロセスは、ＱＣＢインタリービング出力のＮＱＣＢ−ＩＧ個のＱＣブロックで行われる。内部グループインタリービングは、３６０個の列とＮＱＣＢ＿ＩＧ個の行を用いて内部グループのビットを記入及び判読するプロセスを有する。記入動作において、ＱＣＢインタリービング出力からのビットが行方向に記入される。判読動作は列方向に行われ、各行からｍ個のビットを判読し、ここで、ｍは、ＮＵＣに対して１と同一であり、ＮＣＱに対して２と同一である。

図２４は、本発明の実施例によるセル−ワードデマルチプレキシングを示す図である。

（ａ）は、８及び１２ ｂｐｃｕ ＭＩＭＯに対するセル−ワードデマルチプレキシングを示し、（ｂ）は、１０ ｂｐｃｕ ＭＩＭＯに対するセル−ワードデマルチプレキシングを示す。

（ａ）に示したように、ビットインタリービング出力の各セルワード
にデマルチプレクスされ、これは、一つのＸＦＥＣＢＬＯＣＫに対するセル−ワードデマルチプレキシングプロセスを示す。

ＭＩＭＯエンコーディングのための異なるタイプのＮＵＱを用いた１０ ｂｐｃｕ ＭＩＭＯケースに対して、ＮＵＱ−１０２４に対するビットインタリーバが再使用される。（ｂ）に示したように、ビットインタリーバ出力の各セルワード
にデマルチプレクスされる。

図２５は、本発明の実施例による時間インタリービングを示す図である。

（ａ）〜（ｃ）は、ＴＩモードの例を示す。

時間インタリーバーはＤＰレベルで動作する。時間インタリービング（ＴＩ）のパラメータは、各ＤＰに対して異なる形に設定することができる。

ＰＬＳ２−ＳＴＡＴデータの一部で表れる次のパラメータはＴＩを構成する。

ＤＰ＿ＴＩ＿ＴＹＰＥ（許容値：０又は１）：ＴＩモードを示す。；「０」は、ＴＩグループ当たりに多数のＴＩブロック（１より多いＴＩブロック）を有するモードを示す。この場合、一つのＴＩグループは一つのフレームに直接マップされる（インタフレームインタリービングではない）。「１」は、ＴＩグループ当たり一つのみのＴＩブロックを有するモードを示す。この場合、ＴＩブロックは、１より多いフレームに拡散され得る（インタフレームインタリービング）。

ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ：ＤＩ＿ＴＩ＿ＴＹＰＥ＝「０」である場合、このパラメータは、ＴＩグループ当たりのＴＩブロックの数（ＮＴＩ）である。ＤＰ＿ＴＩ＿ＴＹＰＥ＝「１」に対して、このパラメータは、一つのＴＩグループから拡散されたフレームの数（ＰＩ）である。

ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸ（許容値：０〜１０２３）：ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの最大数を示す。

ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ（許容値：１、２、４、８）：与えられたＰＨＹプロファイルの同一のＤＰを伝達する２個の連続的なフレーム間のフレームの数（ＩＪＵＭＰ）を示す。

ＤＰ＿ＴＩ＿ＢＹＰＡＳＳ（許容値：０又は１）：時間インタリービングがＤＰに使用されない場合、このパラメータは「１」に設定される。時間インタリービングが使用される場合、「０」に設定される。

さらに、ＰＬＳ２−ＤＹＮデータからのパラメータ（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ）は、ＤＰの一つのＴＩグループによって伝達されたＸＦＥＣＢＬＯＣＫの数を示すのに使用される。

時間インタリービングがＤＰに使用されない場合、次のＴＩグループ、時間インタリービング動作及びＴＩモードは考慮されない。しかし、スケジューラからの動的構成情報に対する補償ブロックは依然として必要である。各ＤＰにおいて、ＳＳＤ／ＭＩＭＯエンコーディングから受信されたＸＦＥＣＢＬＯＣＫはＴＩグループにグループ化される。すなわち、それぞれのＴＩグループは、整数のＸＦＥＣＢＬＯＣＫのセットであり、動的に可変する数のＸＦＥＣＢＬＯＣＫを含む。インデックスのＴＩグループ内のＸＦＥＣＢＬＯＣＫの数（ｎ）はＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿（ｎ）で表示され、ＰＬＳ２−ＤＹＮデータのＤＰ＿ＮＵＭ＿ＢＬＯＣＫとしてシグナルされる。ＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿（ｎ）は、０の最小値から最も大きい値が１０２３である最大値（ＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿ＭＡＸ）（ＤＰ＿ＮＵＭ＿ＢＬＯＣＫ＿ＭＡＸに対応）まで変わり得る。

各ＴＩグループは、一つのフレームに直接マップされるか、ＰＩフレームにわたって拡散される。また、それぞれのＴＩグループは、１より多いＴＩブロック（ＮＴＩ）に分離され、それぞれのＴＩブロックは、時間インタリーバメモリの一つの用途に対応する。ＴＩグループ内のＴＩブロックは、少し異なる数のＸＦＥＣＢＬＯＣＫを含むことができる。ＴＩグループが多数のＴＩブロックに分離されると、一つのフレームのみに直接マップされる。以下の表３３に示したように（時間インタリービングをスキップする追加のオプションを除いて）、時間インタリービングのための３個のオプションが存在する。

各ＤＰにおいて、ＴＩメモリは、入力ＸＦＥＣＢＬＯＣＫ（ＳＳＤ／ＭＩＭＯエンコーディングブロックからの出力ＸＦＥＣＢＬＯＣＫ）を格納する。入力ＸＦＥＣＢＬＯＣＫは、
として定義され、ここで、ｄｎ，ｓ，ｒ，ｑは、ｎ番目のＴＩグループのｓ番目のＴＩブロック内のｒ番目のＸＦＥＣＢＬＯＣＫのｑ番目のセルであって、次のようにＳＳＤ及びＭＩＭＯエンコーディングの出力を示す。

また、時間インタリーバーからの出力ＸＦＥＣＢＬＯＣＫは、次のように定義されると仮定する。

一般に、時間インタリーバーは、フレームビルディングプロセス前にＤＰデータのためのバッファとして動作する。これは、それぞれのＤＰに対する２個のメモリバンクによって達成される。第１ＴＩブロックは第１バンクに記入される。第１バンクが判読される間、第２ＴＩブロックが第２バンクに記入される。

ＴＩは、ツイスト行−列ブロックインタリーバーである。ｎ番目のＴＩグループのｓ番目のＴＩブロックに対して、ＴＩメモリの行（Ｎｒ）の数はセルの数（Ｎｃｅｌｌ）と同一である。すなわち、Ｎｒ＝Ｎｃｅｌｌであるが、列の数（Ｎｃ）は数（ＮｘＢＬＯＣＫ＿ＴＩ（ｎ，ｓ））と同一である。

図２６は、本発明の一実施例によるツイスト行−列ブロックインタリーバーの基本動作を示す図である。

（ａ）は、時間インタリーバーの書き込み動作を示し、（ｂ）は、時間インタリーバーの読み取り動作を示す。第１ＸＦＥＣＢＬＯＣＫは、ＴＩメモリの第１列に列方向に書き込まれ、第２ＸＦＥＣＢＬＯＣＫは次の列に書き込まれ、その他は（ａ）に示した通りである。そして、インタリービングアレイ内に、各セルは対角線方向に読み取られる。第１行（一番左側の列から始める列に沿って右側にある）から最後の行に対角線方向に読み取る間、Ｎｒセルは、（ｂ）に示したように読み取られる。具体的に、連続的に読み取られるＴＩメモリセルの位置をｚ_{ｎ，ｓ，ｉ}（ｉ＝０，...,Ｎ_ｒＮ_ｃ）である仮定すると、そのようなインタリービングアレイにおける読み取りプロセスは、行インデックスＲ_{ｎ，ｓ，ｉ}、列インデックスＣ_{ｎ，ｓ，ｉ}、及び連関したツイスティングパラメータＴ_{ｎ，ｓ，ｉ}を次の表現のように計算することによって行われる。

ここで、Ｓ_shiftは、Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（ｎ、ｓ）とは関係なく、対角線方向読み取りプロセスに対する共通シフト値であって、それは、次の表現のように、ＰＬＳ２−ＳＴＡＴに与えられたＮ_{ｘＢＬＯＣＫ＿ＴＩ＿ＭＡＸ}によって決定される。

その結果、読み取られるセルの位置は、ｚ_{ｎ，ｓ，ｉ}＝Ｎ_ｒＣ_{ｎ，ｓ，ｉ}+Ｒ_{ｎ，ｓ，ｉ}のような座標によって計算される。

図２７は、本発明の一実施例によるツイスト行−列ブロックインタリーバーの動作を示す図である。

より具体的に、図２７は、Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（０、０）＝３、Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（１、０）＝６、Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（２、０）＝５である場合、仮想ＸＦＥＣＢＬＯＣＫを含む各ＴＩグループのためのＴＩメモリ内のインタリービングアレイを示す。

可変数字Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（ｎ、ｓ）＝Ｎ_ｒは、Ｎ'_{ｘＢＬＯＣＫ＿ＴＩ＿ＭＡＸ}より小さいか又は同一である。そのため、受信側で単一メモリデインタリービングを達成するために、Ｎ_{ｘＢＬＯＣＫ＿ＴＩ}（ｎ、ｓ）とは関係なく、ツイスト行−列ブロックインタリーバーで使用されるためのインタリービングアレイは、仮想ＸＦＥＣＢＬＯＣＫをＴＩメモリに挿入することによってＮ_ｒ×Ｎ_ｃ＝Ｎ_cells×Ｎ'_{ｘＢＬＯＣＫ＿ＴＩ＿ＭＡＸ}のサイズに設定され、読み取りプロセスは、次の表現のように行われる。

ＴＩグループの数が３に設定される。時間インタリーバーのオプションは、ＤＰ＿ＴＩ＿ＴＹＰＥ＝「０」、ＤＰ＿ＦＲＡＭＥ＿ＩＮＴＥＲＶＡＬ＝「１」、ＤＰ＿ＴＩ＿ＬＥＮＧＴＨ＝「１」、すなわち、ＮＴＩ＝１、ＩＪＵＭＰ＝１、及びＰＩ＝１によってＰＬＳ２−ＳＴＡＴデータでシグナルされる。各Ｎｃｅｌｌｓ＝３０セルを有する、ＴＩグループ当たりのＸＦＥＣＢＬＯＣＫの数は、それぞれＮｘＢＬＯＣＫ＿ＴＩ（０，０）＝３、ＮｘＢＬＯＣＫ＿ＴＩ（１，０）＝６、及びＮｘＢＬＯＣＫ＿ＴＩ（２，０）＝５によってＰＬＳ２−ＤＹＮデータでシグナルされる。ＸＦＥＣＢＬＯＣＫの最大数は、
につながるＮｘＢＬＯＣＫ＿Ｇｒｏｕｐ＿ＭＡＸによってＰＬＳ２−ＳＴＡＴデータでシグナルされる。

図２８は、本発明の実施例によるツイスト行−列ブロックインタリーバーの対角線方向読み取りパターンを示す図である。

より具体的に、図２８は、Ｎ'_{ｘＢＬＯＣＫ＿ＴＩ＿ＭＡＸ}＝７及びＳｓｈｉｆｔ＝（７−１）／２＝３の各パラメータを有するそれぞれのインタリービングアレイから対角線方向読み取りパターンを示す。前記擬似コード（ｐｓｅｕｄｏｃｏｄｅ）のように示した読み取りプロセスにおいて、
である場合、Ｖｉの値はスキップされ、Ｖｉの次に計算された値が使用される。

図２９は、本発明の実施例によるそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図２９は、Ｎ'_{ｘＢＬＯＣＫ＿ＴＩ＿ＭＡＸ}＝７及びＳｓｈｉｆｔ＝３のパラメータを有するそれぞれのインタリービングアレイからインタリーブされたＸＦＥＣＢＬＯＣＫを示す図である。

図３０は、本発明の一実施例によるタイムインタリービング過程を示す図である。

上述したように、本発明の一実施例による放送信号送信装置に含まれたタイムインタリーバー（又はタイムインタリーバーブロック）は、複数のＦＥＣブロックに属するセルを互いに時間軸に従ってインタリービングして出力する過程を行う。

ＴＩ（Ｔｉｍｅ Ｉｎｔｅｒｌｅａｖｉｎｇ）グループはダイナミックに変更される数のＦＥＣブロックで構成される、特定のＤＰのためのダイナミックキャパシティ割り当てユニットが実行される単位である。

ＴＩブロック（ＴＩブロック）はタイムインタリーバーメモリの一用途に相当するタイムインタリービングが実行されるセル集合である。

ＦＥＣブロックは、ＤＰデータのエンコードされたビットの集合、又はエンコードされたビットを伝送するセルの集合である。

各ＴＩグループは、１つのフレームに直ちにマッピングされてもよく、複数のフレームに分散されてもよい。また、各ＴＩグループは１つ以上のＴＩブロックに分割され得、各ＴＩブロックはタイムインターリーバーメモリの使用に対応し得る。ＴＩグループ内のＴＩブロックは、少しずつ異なる数のＦＥＣブロックを含むことができる。

タイムインタリービングを通じて、各ＦＥＣブロックのセルは、タイムインタリービングデプス（ｄｅｐｔｈ）だけの特定の区間内に分散されて伝送されることによってダイバーシティ利得（ｄｉｖｅｒｓｉｔｙ ｇａｉｎ）を得ることができる。本発明の一実施例によるタイムインタリーバーはＤＰレベルで動作することができる。

また、本発明の一実施例によるタイムインタリーバーは、互いに異なる入力ＦＥＣブロックを、与えられたメモリに順次配列（ｗｒｉｔｉｎｇ ｏｐｅｒａｔｉｏｎ）した後、対角線方向にインタリーブする過程（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）を含む、タイムインタリービングを行うことができる。本発明の一実施例によるタイムインタリービングは、対角線型のタイムインタリービング又は対角線型のＴＩと呼ぶことができる。

一般に、タイムインタリーバーは、フレームビルディング過程に先立ち、ＤＰデータに対するバッファとして動作することができる。これは、各ＤＰに対する２つのメモリバンクを使うことによって達成することができる。１番目のＴＩ−ブロックは、１番目のメモリバンクに書き込まれ得、２番目のＴＩ−ブロックは、１番目のメモリバンクに書き込まれたＴＩ−ブロックのセルが読み出されて出力される間、２番目のメモリバンクに書き込まれ得る。具体的な実行装置の名称、実行装置の位置又は実行装置の機能などは、設計者の意図に応じて変更可能である。

本発明の一実施例による１つのＴＩブロックは、Ｎｃ個のＦＥＣブロックで構成され得、ＦＥＣブロックの長さはＮｒｘ１であると仮定することができる。したがって、本発明の一実施例によるＴＩメモリは、ＮｒｘＮｃ行列の大きさと同一の大きさを有することができる。また、本発明の一実施例によるタイムインタリービングのデプスは、ＦＥＣブロックの長さと同一である。

図の（ａ）は、本発明の一実施例によるタイムインタリービングの書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図であり、（ｂ）は、本発明の一実施例によるタイムインタリービングの読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図である。

具体的には、（ａ）に示したように、本発明の一実施例による放送信号送信装置は、入力されたＦＥＣブロックを、ＮｒｘＮｃの大きさを有するＴＩメモリに列（ｃｏｌｕｍｎ）方向に順次書き込むことができる（Ｃｏｌｕｍｎ−ｗｉｓｅ ｗｒｉｔｉｎｇ）。１番目のＦＥＣブロック０は、ＴＩメモリの１番目の列に列方向に書き込まれ、２番目のＴＩ ＦＥＣブロックは、次の列に順次書き込まれ得る。

その後、（ｂ）に示したように、本発明の一実施例による放送信号送信装置は、列方向に書き込まれたＦＥＣブロックを、対角線、対角線（ｄｉａｇｏｎａｌ）方向に読み取ることができる。この場合、本発明の一実施例による放送信号送信装置は、一周期（ｏｎｅ ｐｅｒｉｏｄ）の間、対角線読み取りを行うことができる。

すなわち、（ｂ）に示したように、最も左側の列の最初の行から始まって、右側方向に最後の行まで対角線方向に読み取る動作が行われると、Ｎｒ個のセルが読み出され得る。

特に、１番目の周期の対角線読み取り（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ）動作は、メモリ行列の（０，０）から始まって列の最下端のセルを読み取るまで行われるので、互いに異なるＦＥＣブロック内のセルを均一にインタリーブすることができる。次の周期の対角線読み取り動作は、図において、（１）、（２）、（３）…の順に行われ得る。

図３１は、本発明の他の実施例によるタイムインタリービング過程を示す図である。

図３１は、上述した対角線型のＴＩの書き込み動作過程及び読み取り動作過程の他の実施例を示す。

本発明の一実施例による１つのＴＩブロックは４個のＦＥＣブロックで構成され、各ＦＥＣブロックの長さは８個のセルで構成され得る。したがって、ＴＩメモリの大きさは、８ｘ４行列配列（又は３２ｘ１）の大きさと同一であり、列の長さと行の長さは、それぞれ、ＦＥＣブロックの長さ（又はタイムインタリービングデプス）とＦＥＣの数と同一であることがわかる。

図３１の左側に示したＴＩ入力ＦＥＣブロックに対応するブロックは、タイムインタリーバーに順次入力されるＦＥＣブロックを示す。

図３１の中央に示したＴＩ ＦＥＣブロックに対応するブロックは、ＴＩメモリに格納されたｉ番目のＦＥＣブロックのｎ番目のセル値を示し、ＴＩメモリインデックスに対応する図は、ＴＩメモリに格納されたＦＥＣブロックのセルの順序を指示するメモリインデックスを示す。

(ａ）は、ＴＩ書き込み動作を示す。上述したように、順次入力されたＦＥＣブロックは、ＴＩメモリに列方向に順次書き込まれ得る。したがって、各ＦＥＣブロックのセルは、順次格納されてＴＩメモリインデックスに書き込まれるようになる。

(ｂ）は、ＴＩ読み取り動作を示す。図示のように、ＴＩメモリに格納されたセル値は、メモリインデックス０，９，１８，２７…の順に対角線方向に読み出されて出力され得る。また、対角線方向読み取りが始まるセルの位置又は対角線方向読み取りパターンは、設計者の意図に応じて変更可能である。

図３１の右側に示したＴＩアウトプットＦＥＣブロックに対応するブロックは、本発明の一実施例による対角線型のＴＩを通じて出力されたセル値を順次示す。ＴＩアウトプットメモリインデックスに対応するブロックは、対角線型のＴＩを通じて出力されたｃｅｌｌ値に対応するメモリインデックスを示す。

結果的に、本発明の一実施例によるタイムインタリーバーは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＩを行うことができる。

図３２は、本発明の一実施例によるＴＩアウトプットメモリインデックスを生成する過程を示す図である。

上述したように、本発明の一実施例によるタイムインタリーバーは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＩを行うことができる。

図３２に示した（ａ）は、上述した順次入力されるＦＥＣブロックに対して対角線型のＴＩのためのメモリインデックスを生成させるメモリインデックスの生成過程を示し、（ｂ）は、メモリインデックスの発生過程を示す数式である。

本発明の一実施例による放送信号受信装置に含まれたタイムデインタリーバー（又はタイムデインタリーバーブロック）は、上述した対角線型のＴＩの逆過程を行うことができる。すなわち、本発明の一実施例によるタイムデインタリーバーは、対角線型のＴＩが行われて伝送されたＦＥＣブロックの入力を受け、ＴＩメモリに対角線方向に書き込み動作を行った後、順次読み取り動作を行ってタイムデインタリービングを行うことができる。本発明の一実施例によるタイムデインタリービングは、対角線型のＴＤＩ又は対角線型のタイムデインタリービングと呼ぶことができる。具体的な実行装置の名称、実行装置の位置又は実行装置の機能などは、設計者の意図に応じて変更可能である。

図３３は、本発明の一実施例によるタイムデインタリービング過程を示す図である。

図３３に示したタイムデインタリービング過程は、図１６で説明したタイムインタリービング過程の逆過程に該当する。

図３３の（ａ）は、本発明の一実施例によるタイムデインタリービングの書き込み方向を示した図であり、（ｂ）は、本発明の一実施例によるタイムデインタリービングの読み取り方向を示した図である。

具体的には、（ａ）に示したように、本発明の一実施例によるタイムデインタリーバーは、送信側で対角線型のＴＩが行われたＦＥＣブロックの入力を受け、ＴＤＩ（タイムデインタリーバー）メモリに対角線方向に書き込むことができる（対角線書き込み動作）。

この場合、本発明の一実施例によるタイムインタリーバーは、一周期（ｏｎｅ ｐｅｒｉｏｄ）の間、対角線書き込み動作を行うことができる。

特に、１番目の周期の対角線書き込み動作は、メモリ行列の（０，０）から始まってｒｏｗの最下端のセルを読み取るまで行われる。各周期の対角線書き込み動作は、図において、（１）、（２）、（３）…の順に行われ得る。

また、（ｂ）に示したように、本発明の一実施例によるタイムデインタリーバーは、対角線方向に書き込まれたＦＥＣブロックを列方向に順次読み取り動作を行うことができる（列方向読み取り動作）。

図３４は、本発明の他の実施例によるタイムデインタリービング過程を示す図である。

図３４に示したタイムデインタリービング過程は、図１７で説明したタイムインタリービング過程の逆過程に該当する。

本発明の一実施例による１つのＴＩブロックは４個のＦＥＣブロックで構成され、各ＦＥＣブロックの長さは８個のセルで構成され得る。したがって、ＴＩメモリの大きさは８ｘ４行列配列（又は３２ｘ１）の大きさと同一であり、列の長さと行の長さは、それぞれ、ＦＥＣブロックの長さ（又はタイムインタリービングデプス）とＦＥＣの数と同一であることがわかる。

図３４の左側に示したＴＤＩ入力ＦＥＣブロックに対応するブロックは、タイムインタリーバーに順次入力されるＦＥＣブロックのセルを示し、ＴＤＩ入力メモリインデックスに対応するブロックは、順次入力されるＦＥＣブロックのセルに対応するメモリインデックスを示す。

図３４の中央に示したＴＤＩ ＦＥＣブロックに対応するブロックは、ＴＤＩメモリに格納されたｉ番目のＦＥＣブロックのｎ番目のセル値を示し、ＴＤＩメモリインデックスに対応する図は、ＴＤＩメモリに格納されたＦＥＣブロックのセルの順序を指示するメモリインデックスを示す。

図３４の（ａ）は、ＴＤＩ書き込み動作を示す。上述したように、順次入力されたＦＥＣブロックは、ＴＤＩメモリに対角線方向に順次書き込まれ得る。したがって、入力されたＦＥＣブロックのセルは、順次格納されてＴＤＩメモリインデックスに書き込まれる。

図３４の（ｂ）は、ＴＤＩ読み取り動作を示す。図示のように、ＴＤＩメモリに格納されたセル値は、メモリインデックス０，１，２，３…の順に列方向に読み出されて出力され得る。

図３４の右側に示したＴＤＩアウトプットＦＥＣブロックに対応するブロックは、本発明の一実施例によるタイムデインタリービングを通じて出力されたセル値を順次示す。ＴＤＩアウトプットメモリインデックスに対応するブロックは、本発明の一実施例によるタイムデインタリービングを通じて出力されたセル値に対応するメモリインデックスを示す。

結果的に、本発明の一実施例によるタイムデインタリーバーは、順次入力されるＦＥＣブロックに対してＴＤＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＤＩを行うことができる。

図３５は、本発明の一実施例によるＴＤＩアウトプットメモリインデックスを生成する過程を示す図である。

上述したように、本発明の一実施例によるタイムデインタリーバーは、順次入力されるＦＥＣブロックに対してＴＤＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＤＩを行うことができる。

図３５に示した（ａ）は、上述した順次入力されるＦＥＣブロックに対して対角線型のＴＤＩのためのメモリインデックスを生成させるメモリインデックス生成過程を示し、（ｂ）は、メモリインデックスの発生過程を示す数式である。

また、本発明の一実施例による放送信号送信装置は、複数のＦＥＣブロックが複数のＴＩブロックでパッキング（ｐａｃｋｉｎｇ）及び構成されて伝送されるＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムであってもよい。この場合、１つのＴＩブロックに含まれたＦＥＣブロックの数は、各ＴＩブロック別に異なってもよい。

図３６は、本発明の一実施例によるＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムを示す概念図である。

具体的には、図３６は、１つの信号フレームにマッピングされるＴＩブロックを示す図である。

上述したように、本発明の一実施例によるＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムの場合、放送信号送信装置は、複数のＦＥＣブロックを複数のＴＩブロックでパッキングして伝送することができる。この場合、１つのＴＩブロックに含まれるＦＥＣブロックの数は、ＴＩブロック毎に異なってもよい。

すなわち、図示のように、１つの信号フレームは、ＮＴＩ_ＮＵＭ個のＴＩブロックで構成され得、各ＴＩブロックは、ＮＦＥＣ_ＮＵＭ個のＦＥＣブロックを含むことができる。この場合、各ＴＩブロックに含まれたＦＥＣブロックの数は異なり得る。

以下では、上述したＶＤＲシステムで行われ得るタイムインタリービングについて説明する。これは、上述したタイムインタリービングの更に他の実施例であって、放送信号受信装置がシングルメモリを有する場合にも適用可能であるという利点を有する。

本発明の他の実施例によるタイムインタリービングは、上述と同様に、対角線型のＴＩと呼ぶことができ、本発明の一実施例による放送信号送信装置内のタイムインタリーバーで行うことができる。また、これに対する逆過程として、タイムデインタリービングは、対角線型のＴＤＩと呼ぶことができ、本発明の一実施例による放送信号受信装置内のタイムデインタリーバーで行うことができる。具体的な実行装置の名称、実行装置の位置又は実行装置の機能などは、設計者の意図に応じて変更可能である。以下、具体的な動作を説明する。

上述したように、ＴＩブロック内に含まれたＦＥＣブロックの数が互いに異なる場合、ＴＩブロック毎に互いに異なる対角線型のＴＩ方式を適用しなければならない。しかし、このような方式は、放送信号受信装置がシングルメモリを使う場合、これに対応するデインタリービングを行うことができないという問題がある。

したがって、本発明の放送信号送信装置は、一つの対角線型のＴＩ方式を決定し、全てのＴＩブロックに対して同一に適用させることを一実施例とすることができる。また、本発明の一実施例による放送信号送信装置は、これに対応して、シングルメモリを使用して複数のＴＩブロックを順次デインタリーブすることができる。

この場合、本発明の一実施例による放送信号送信装置は、全てのＴＩブロックに対して適用される一つの対角線型のＴＩ方法を、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定することができる。また、本発明の一実施例による放送信号送信装置は、一つの信号フレーム内で最も多いＦＥＣブロックの数と、最も少ないＦＥＣブロックの数との中間値に該当するＴＩブロック、又は任意のＴＩブロックを基準として、一つの対角線型のＴＩ方法を決定することができる。これは、設計者の意図に応じて変更可能である。

この場合、ＦＥＣブロックの数を最も多く含んでいるＴＩブロックと比較してＦＥＣブロックの数が少ないＴＩブロックに対して、上述した対角線型のＴＩをどのように適用するかが問題となり得る。

したがって、本発明の放送信号送信装置は、発生するメモリインデックスをモニタリングして、適用するか否かを決定することを一実施例とすることができる。

具体的には、本発明の放送信号送信装置は、発生したＴＩメモリインデックスが任意のＴＩブロック内の全セルの数を超える場合、超えるＴＩメモリインデックスを無視することを一実施例とすることができる。具体的には、ＴＩブロック内の全セルの数を超える場合、仮想のＦＥＣブロックを付け加えて（ゼロパディング）対角線型のＴＩを行うことができる。また、本発明の放送信号送信装置は、上述した対角線型のＴＩ方法を互いに異なるＴＩブロックに対して適用する際に、ＦＥＣブロックの数が少ないＴＩブロックから順次に、ＦＥＣブロックの数に応じて適用することを一実施例とすることができる。したがって、本発明の一実施例による放送信号受信装置は、シングルメモリを簡単に運営することができる。具体的な内容は後述する。

以下の数式は、上述した全てのＴＩブロックに対して適用される一つの対角線型のＴＩ方法を決定する過程を示す。

図３７は、本発明の更に他の実施例によるタイムインタリービング過程を示す図である。

具体的には、図３７は、ＶＤＲシステムにおいて対角線型のＴＩが適用された一実施例を示す。

図３７の（ａ）は、４個のＦＥＣブロックを含むＴＩブロック０に対して対角線型のＴＩが適用される過程を示し、（ｂ）は、５個のＦＥＣブロックを含むＴＩブロック１に対して対角線型のＴＩが適用される過程を示す。

ＴＩ ＦＥＣブロックに対応するブロックは、各ＴＩブロックに含まれたＦＥＣブロック及び各ＦＥＣブロックに含まれたセル値を示す。ＴＩメモリインデックスに対応するブロックは、ＴＩブロックに含まれたセル値に対応するメモリインデックスを示す。

各ＴＩブロックは一つの信号フレームに含まれ、各ＦＥＣブロックは８個のセルを含むことができる。

本発明の一実施例による放送信号送信装置は、２つのＴＩブロックに対して同一に適用するための対角線型のＴＩ方式を決定することができる。上述したように、本発明の一実施例による対角線型のＴＩ方式は、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定されるので、図３７の場合、ＴＩブロック１を基準として対角線型のＴＩ方式が決定される。したがって、ＴＩメモリの大きさは、８ｘ５行列配列（又は４０ｘ１）の大きさと同一であり得る。

図３７の（ａ）の上部に示すように、ＴＩブロック０に含まれたＦＥＣブロックは４個で、ＴＩブロック１に含まれたＦＥＣブロックの数よりも少ない。したがって、本発明の一実施例による放送信号送信装置は、ＴＩブロック０に対して、ＴＩブロックの最も最後にゼロ値を有するバーチャル（ｖｉｒｔｕａｌ）ＦＥＣブロック２３０００を付加（パディング）し、当該セルをＴＩメモリに列方向書き込み動作を行うことができる。バーチャルＦＥＣブロックが追加される位置は、設計者の意図に応じて変更可能である。

その後、（ａ）の下部に示すように、本発明の一実施例による放送信号送信装置は、ＴＩメモリに書き込まれたセルを対角線方向に読み取る動作を行うことができる。この場合、本発明の一実施例による放送信号送信装置は、バーチャルＦＥＣブロックに該当する最後の列の当該セルは無視し、読み取り動作を行うことができる。

ＴＩブロック１に対して、本発明の一実施例による放送信号送信装置は、（ｂ）の上部及び下部に示すように、上述した方法によって列方向の書き込み動作を行い、対角線読み取り動作を行うことができる。

上述したように、本発明の一実施例による対角線型のＴＩは、少ないＦＥＣブロックを含むＴＩブロックに対して先に適用されるので、図２４の場合、ＴＩブロック０に対して先に適用され得る。

図３８は、本発明の他の実施例によるＴＩアウトプットメモリインデックスを生成する過程を示す図である。

図３８は、上述した２つのＴＩブロック（ＴＩブロック０及びＴＩブロック１）に対してＴＩアウトプットメモリインデックスを生成する過程、及びＴＩアウトプットメモリインデックスに対応するＴＩアウトプットＦＥＣブロックを示す。

ＴＩアウトプットメモリインデックスに対応するブロックは、ＴＩアウトプットメモリインデックスを生成する過程を示し、ＴＩアウトプットＦＥＣブロックに対応するブロックは、生成されたＴＩアウトプットメモリインデックスに対応するＦＥＣブロックのセル値を示す。

図３８の（ａ）は、ＴＩブロック０のＴＩアウトプットメモリインデックスの発生過程を示す。（ａ）の上部に示すように、ＴＩメモリインデックスがＴＩブロック０内の全セルの数を超える場合、本発明の一実施例による放送信号送信装置は、バーチャルＦＥＣブロック内のセルに該当する３２〜３９番に対応するＴＩメモリインデックスを無視し得る。これを、スキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）と呼ぶことができる。その結果、（ａ）の中央に示すように、スキップされたＴＩメモリインデックスを除いて、読み取り動作を行うことができる最終アウトプットメモリインデックスが発生する。（ａ）の下部には、最終アウトプットメモリインデックスに対応する出力ＦＥＣブロックのセル値が示されている。

図３８の（ｂ）は、ＴＩブロック１のＴＩアウトプットメモリインデックスの発生過程を示す。ＴＩブロック１の場合、スキップ動作が適用されていないことが確認できる。具体的な過程は、上述したものと同一である。

以下の数式は、上述したＶＤＲシステムにおいて適用可能である対角線型のＴＩを行うためのアウトプットメモリインデックスの発生過程を示す。

上述した数式において、ｉｆ条件部は、上述したスキップ動作を示す。

図３９は、本発明の一実施例によるＴＩメモリインデックスの生成過程を示すフローチャートである。

上述したように、本発明の一実施例によるタイムインタリーバーは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＩを行うことができる。

図３９に示したように、本発明の一実施例による放送信号送信装置は、初期値を設定することができる（Ｓ２５０００）。すなわち、本発明の一実施例による放送信号送信装置は、全てのＴＩブロックに対して適用される一つの対角線型のＴＩ方法を、一つの信号フレーム内でＦＥＣブロックの数を最も多く含んでいるＴＩブロックを基準として決定することができる。

その後、本発明の一実施例による放送信号送信装置は、一時的なＴＩメモリインデックスを生成することができる（Ｓ２５１００）。すなわち、本発明の一実施例による放送信号送信装置は、ＦＥＣブロックの数が設定されたＴＩメモリインデックスよりも少ないＴＩブロックに対してバーチャルＦＥＣブロックを付加（パディング）して、ＴＩメモリに書き込むことができる。

その後、本発明の一実施例による放送信号送信装置は、生成されたＴＩメモリインデックスの利用可能性（可用性）（ａｖａｉｌａｂｉｌｉｔｙ）を評価することができる（Ｓ２５２００）。すなわち、本発明の一実施例による放送信号送信装置は、ＴＩメモリに書き込まれたセルを対角線方向に読み取ることができる。この場合、バーチャルＦＥＣブロックに該当するセルは無視し、読み取る動作を行うことができる。

その後、本発明の一実施例による放送信号送信装置は、最終ＴＩメモリインデックスを生成することができる（Ｓ２５３００）。

図３９に示したフローチャートは、図２２乃至図２４で説明したＴＩアウトプットメモリインデックスを生成する過程に対応し、設計者の意図に応じて変更可能である。

図４０は、本発明の更に他の実施例によるタイムデインタリービング過程を示す図である。

図４０に示したタイムデインタリービング過程は、図２３乃至図２５で説明したタイムインタリービング過程の逆過程に該当し、上述したＴＩブロック０及びＴＩブロック１を実施例として説明する。

特に、本発明の更に他の実施例によるタイムデインタリービングは、放送信号受信装置がシングルメモリを使う場合に適用され得る。

上述したシングルメモリの使用のために、インタリーブされたＴＩブロックに対する本発明の一実施例による読み取り動作及び書き込み動作は連続的に行わなければならない。すなわち、ＴＤＩ過程は、効率的なＴＤＩ実行につながるためのクローズドフォーム（ｃｌｏｓｅｄ−ｆｏｒｍ）のように表現され得る。

本発明の更に他の実施例によるタイムデインタリービングは、４つのステップの過程を通じて行うことができる。

図４０の（ａ）は、タイムデインタリービングの第１のステップ（ｓｔｅｐ １）を示す。本発明の一実施例によるタイムデインタリーバーは、ＴＩブロック０に対するＴＤＩ過程に先立ち、ＴＩルールを用いて、ＴＩ過程で無視された（又はスキップされた）メモリインデックスに対応するセル値をゼロ（ｚｅｒｏ）又は識別値にセットすることができる。すなわち、（ａ）の上部に示したブロックは、ＴＩブロック０の最終アウトプットメモリインデックスに対応する出力ＦＥＣブロックのセル値を示し、（ａ）の下部に示したブロックは、スキップ動作においてスキップされたメモリインデックスに対応するセル値をゼロにセットして生成したＦＥＣブロックのセル値を示す。

第２のステップ（ｓｔｅｐ ２）として、第１のステップによって出力されたアウトプットデータは、８ｘ５サイズのシングルメモリに書き込まれ得る。書き込み動作の方向は、ＴＩ過程の読み取り動作の方向と同一であり得る。本発明の一実施例による放送信号受信装置は、入力される１番目のＴＩブロックに対して、送信端のＴＩの１番目の逆過程として対角線書き込み動作を行うことができる。すなわち、対角線書き込み動作の方向は、送信端で行われた対角線読み取り動作の方向とは反対方向に行われ得る。

図４０の（ｂ）は、タイムデインタリービングの第３のステップ（ｓｔｅｐ ３）を示す。

ＴＤＩ ＦＥＣブロックに対応するブロックは、入力されるＦＥＣブロックのセル値を示す。ＴＤＩメモリインデックスに対応するブロックは、ＦＥＣブロックのセル値に対応するＴＤＩメモリインデックスを示す。

第２のステップに続いて列方向読み取り動作（ｃｏｌｕｍｎ−ｗｉｓｅ ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）を行うことができる。列方向読み取り動作の方向は、ＴＩ過程の書き込み動作の方向と同一である。この場合、もし、読み取り値がゼロ又は識別値にセットされていれば、当該値は無視（又はスキップ）し得る。このようなスキップ動作は、上述した放送信号送信装置で行われたスキップ動作に相応する。

以下の数式は、上述したＴＤＩメモリインデックスを発生する過程を示す。

上述した数式において、ｉｆ条件部は、上述したスキップ動作、すなわち、ＴＤＩ出力メモリインデックスに格納されているセル値が０（又は強制的に挿入した内容であることを確認できる任意の値）である場合にインデックスを無視する過程を示す。

図４１は、本発明の更に他の実施例によるタイムデインタリービング過程を示す図である。

上述したように、本発明の一実施例による放送信号受信装置は、シングルメモリを用いてタイムデインタリービングを行うことができる。したがって、上述したタイムデインタリービングの第４のステップ（ｓｔｅｐ４）として、本発明の一実施例による放送信号受信装置は、ＴＩブロック０を読み取ると同時にＴＩブロック１を書き込むことができる。

図４１の（ａ）は、ＴＩブロック０を読み取ると同時に書き込まれるＴＩブロック１のＴＤＩ ＦＥＣブロックとＴＤＩメモリインデックスを示す。上述したように、書き込み過程は、放送信号受信装置で行われた対角線読み取り動作の方向と反対方向に行われ得る。

図４１の（ｂ）は、ＴＩブロック１に対する書き込み動作によるアウトプットＴＤＩメモリインデックスを示す。この場合、格納されたＴＩブロック１内のＦＥＣブロックの配列は、放送信号送信装置のＴＩメモリに格納されたＦＥＣブロックの配列と異なり得る。すなわち、放送信号送信装置で行った書き込み動作と読み取り動作の逆過程は、シングルメモリの場合、同一に適用できない場合が発生することがある。

図４２は、本発明の一実施例による書き込み動作を示す。

上述したように、放送信号送信装置で行った書き込み動作及び読み取り動作の逆過程は、シングルメモリの場合に同一に適用できない場合を防止するために、本発明では、ＴＩメモリにマトリックスの形態でＦＥＣブロックを書き込む動作を提案する。

図４２に示した書き込み動作は、上述した本発明の一実施例によるタイムインタリービング及びタイムデインタリービングの両方に同一に適用することができる。

図４２の（ａ）は、ベクトル形態でＦＥＣブロックのセルをメモリに書き込む動作を示す。これは、上述した書き込み動作と同一である。

図４２の（ｂ）は、マトリックス形態でＦＥＣブロックのセルをメモリに書き込む動作を示す。すなわち、各ＦＥＣブロックは、ｍ ｂｙ ｎの形態のマトリックス形態で書き込まれ得る。

この場合、マトリックスの大きさは、設計者の意図に応じて変更可能であり、放送信号送信装置で行った書き込み動作及び読み取り動作の逆過程を、放送信号受信装置が、シングルメモリの場合にも同一に適用可能であるという利点がある。

図４３は、本発明の一実施例によるＴＤＩメモリインデックスの生成過程を示すフローチャートである。

上述したように、本発明の一実施例によるタイムデインタリーバーは、順次入力されるＦＥＣブロックに対してＴＩアウトプットメモリインデックス値を順次発生させて対角線型のＴＩを行うことができる。

図４３に示したように、本発明の一実施例による放送信号受信装置は、初期値を設定することができる（Ｓ２９０００）。すなわち、本発明の一実施例による放送信号受信装置は、１番目のＴＩブロックに対してＴＤＩ過程を行う前に、ＴＩルールを用いて、ＴＩ過程で無視された（又はスキップされた）メモリインデックスに対応するセル値をゼロ又は識別値にセットすることができる。

その後、本発明の一実施例による放送信号受信装置は、臨時ＴＩメモリインデックスを生成することができる（Ｓ２９１００）。本発明の一実施例による放送信号受信装置は、入力される１番目のＴＩブロックに対して、送信端のＴＩの１番目の逆過程として対角線読み取り動作を行うことができる。その後、本発明の一実施例による放送信号送信装置は、生成されたＴＩメモリインデックスの利用可能性を評価（ｅｖａｌｕａｔｅ）することができる（Ｓ２９２００）。その後、本発明の一実施例による放送信号送信装置は、最終ＴＩメモリインデックスを生成することができる（Ｓ２９３００）。

図４３に示したフローチャートは、図４０乃至図４２で説明したＴＤＩアウトプットメモリインデックスを生成する過程に対応し、設計者の意図に応じて変更可能である。

図４４は本発明の他の実施例によるタイムインタリービング過程を示した図である。

上述したように、本発明の一実施例による放送信号送信装置に含まれたタイムインタリーバー（又はタイムインタリーバーブロック）は多数のＦＥＣブロックに属するセルを互いに時間軸に沿ってインタリーブして出力する過程を遂行する。

本発明の他の実施例によるタイムインタリーバーは互いに異なるＦＥＣブロックを対角線（ｄｉａｇｏｎａｌ）方向に読み取り（ｒｅａｄｉｎｇ）するとき、読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜（ｄｉａｇｏｎａｌ ｓｌｏｐｅ）の大きさを変更してタイムインタリービングを遂行することができる。すなわち、本発明の一実施例によるタイムインタリーバーは、ＴＩ読み取りパターン（ｒｅａｄｉｎｇ ｐａｔｔｅｒｎ）又は対角線方向読み取りパターン（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｒｅａｄｉｎｇ ｐａｔｔｅｒｎ）を変更することができる。本発明の一実施例によるタイムインタリービングは対角線型タイムインタリービング（ｄｉａｇｏｎａｌ−ｔｙｐｅ Ｔｉｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）又は対角線型ＴＩ（ｄｉａｇｏｎａｌ−ｔｙｐｅ ＴＩ）、又はフレキシブル対角線型タイムインタリービング（ｆｌｅｘｉｂｌｅ ｄｉａｇｏｎａｌ−ｔｙｐｅ ｔｉｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）又はフレキシブル対角線型ＴＩ（ｆｌｅｘｉｂｌｅ ｄｉａｇｏｎａｌ−ｔｙｐｅ ＴＩ）と呼ぶことができる。

図面に示した（ａ）は本発明の一実施例によるタイムインタリービングの書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図であり、（ｂ）は本発明の一実施例によるタイムインタリービングの読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図である。

具体的に、（ａ）に示したように、本発明の一実施例による放送信号送信装置は入力されたＦＥＣブロックをＮｒ×Ｎｃの大きさを有するＴＩメモリ列（ｃｏｌｕｍｎ）方向に順次書き込む（ｗｒｉｔｉｎｇ）ことができる（Ｃｏｌｕｍｎ−ｗｉｓｅ ｗｒｉｔｉｎｇ）。具体的な説明は図３０で説明したようである。

その後、（ｂ）に示したように、本発明の一実施例による放送信号送信装置は列（ｃｏｌｕｍｎ）方向に書き込み（ｗｒｉｔｉｎｇ）されたＦＥＣブロックを対角線（ｄｉａｇｏｎａｌ）方向に読み取り（ｒｅａｄｉｎｇ）することができる。この場合、本発明の一実施例による放送信号送信装置は、一周期（ｏｎｅ ｐｅｒｉｏｄ）の間、対角線読み取り又は対角線方向読み取り（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ、ｄｉａｇｏｎａｌ−ｗｉｓｅ ｒｅａｄｉｎｇ）を遂行することができる。特に、この場合、図（ｂ）に示したように、ＴＩ読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜（ｄｉａｇｏｎａｌ ｓｌｏｐｅ）はＴＩブロックごとに又はスーパーフレーム単位ごとに違って設定できる。

すなわち、一番目列から（最左側列の一番目列から始めた右側方向に）最後の列まで対角線方向読み取りを行っているうち、Ｎｒ個のセルは（ｂ）に示したように読み取られる。

特に、（ｂ）に示したように、ＴＩ読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜はＴＩブロックごとに又はスーパーフレーム単位ごとに違って設定できる。図１６はＴＩ書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜が対角傾斜−１又は対角傾斜−２の場合を示している。

ＴＩ読み取り方向の対角傾斜が対角傾斜−１の場合、一番目周期に対応する対角線読み取り過程はメモリ行列の（０，０）で始めて行（ｒｏｗ）の最下端のセルを読み取るまで遂行されるので、互いに異なるＦＥＣブロック内のセルを均一にインタリーブすることができる。次の周期の対角線読み取りは図の（１）（２）（３）…の順に進むことができる。

また、ＴＩ読み取り方向の対角傾斜−２の場合、ＴＩ対角線読み取りはＴＩ読み取り方向の対角傾斜によって一番目周期の間にメモリ行列の（０，０）で始め、特定のシフト値による特定のＦＥＣブロックに含まれたセルを読み取るまで遂行できる。これは設計者の意図によって変更可能な事項である。

図４５は本発明による対角傾斜の実施例を示した図である。

図４５はＴＩブロックのＮｃの大きさが７、Ｎｒの大きさが１１である場合の対角傾斜−１から対角傾斜−６までの実施例を示す。本発明の一実施例による対角傾斜の大きさは設計者の意図によって変更可能である。

本発明の一実施例によるタイムインタリーバーは最大ＴＩメモリ大きさによってＴＩ読み取りの対角傾斜の大きさを変更してＴＩ読み取りパターン（ｒｅａｄｉｎｇ ｐａｔｔｅｒｎ）を変更することができる。ＴＩ読み取りパターンは時間軸上で連続的に伝送される信号フレームの集合であるスーパーフレーム単位で変更でき、ＴＩ読み取りパターンについての情報は上述したスタティックＰＬＳシグナリングデータによって伝送できる。

図４５に示したＴＩ読み取り（ｒｅａｄｉｎｇ）の対角傾斜を使う対角線型ＴＩの場合にも、上述した図３１で説明したタイムインタリービング過程又は図３２で説明したＴＩ出力メモリインデックスを生成する過程が同様に適用可能である。

すなわち、本発明の一実施例によるタイムインタリーバーは、図３１で説明したように、順次入力されるＦＥＣブロックに対してＴＩ出力メモリインデックス値を順次発生させて対角線型ＴＩを遂行することができる。

以下の数式は図４５で説明した多様なＴＩ読み取りの対角傾斜値が設定された場合、対角線型ＴＩを遂行するためのメモリインデックス発生過程を示す。

本発明の一実施例による放送信号受信装置に含まれたタイムデインタリーバー（又はタイムデインタリーバーブロック）は上述した対角線型ＴＩの逆過程を遂行することができる。すなわち、本発明の一実施例によるタイムデインタリーバーは対角線型ＴＩが遂行されて伝送されたＦＥＣブロックを入力されてＴＩメモリ対角線方向に書き込み動作を行った後、順次読み取り動作を行ってタイムデインタリービングを遂行することができる。本発明の一実施例によるタイムデインタリービングは対角線型ＴＤＩ（ｄｉａｇｏｎａｌ−ｔｙｐｅ ＴＤＩ）又は対角線型タイムデインタリービング（ｄｉａｇｏｎａｌ−ｔｙｐｅ ｔｉｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）又はフレキシブル対角線型タイムデインタリービング（ｆｌｅｘｉｂｌｅ ｄｉａｇｏｎａｌ−ｔｙｐｅ ｔｉｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）又はフレキシブル対角線型ＴＤＩ（ｆｌｅｘｉｂｌｅ ｄｉａｇｏｎａｌ−ｔｙｐｅ ＴＤＩ）と呼ぶことができる。具体的な遂行装置の名称、遂行装置の位置又は遂行装置の機能などは設計者の意図によって変更可能である。

図４６は本発明の一実施例によるタイムデインタリービング過程を示した図である。

図４６に示したタイムデインタリービング過程は図４４で説明したタイムインタリービング過程の逆過程に相当する。

（ａ）は本発明の一実施例によるタイムデインタリービングの書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図、（ｂ）は本発明の一実施例によるタイムデインタリービングの読み取り方向（ｒｅａｄｉｎｇ ｄｉｒｅｃｔｉｏｎ）を示す図である。

具体的には、（ａ）に示したように、本発明の一実施例によるタイムデインタリーバーは送信側で対角線型ＴＩが遂行されたＦＥＣブロックを受け、ＴＤＩ（ｔｉｍｅ ｄｅｉｎｔｅｒｌｅａｖｅｒ）メモリに対角線方向に書き取り（ｗｒｉｔｉｎｇ）を遂行することができる（Ｄｉａｇｏｎａｌ−ｗｉｓｅ ｗｒｉｔｉｎｇ）。

この場合、本発明の一実施例によるタイムインタリーバーは一周期（ｏｎｅ ｐｅｒｉｏｄ）の間に、対角線書き込み（ｄｉａｇｏｎａｌ ｗｒｉｔｉｎｇ）を遂行することができる。特に、図の（ａ）に示したように、ＴＤＩ読み取り方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜の値は各ＴＤＩブロックごとに又はスーパーフレーム単位ごとに違って設定できる。図２０はＴＤＩ書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜が対角傾斜−１又は対角傾斜−２の場合を示している。

ＴＤＩ書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜が対角傾斜−１の場合、一番目周期に相当する対角線書き込み（ｄｉａｇｏｎａｌ ｗｒｉｔｉｎｇ）はメモリ行列の（０，０）で始め、列の最下端のセルを読み取るまで遂行される。各周期の対角線書き込み（ｄｉａｇｏｎａｌ ｗｒｉｔｉｎｇ）は図の（１）（２）（３）…の順に進むことができる。

また、ＴＤＩ書き込み方向（ｗｒｉｔｉｎｇ ｄｉｒｅｃｔｉｏｎ）の対角傾斜が対角傾斜−２の場合、ＴＤＩ対角線書き込み（ｄｉａｇｏｎａｌ ｗｒｉｔｉｎｇ）は一番目周期の間にメモリ行列の（０，０）で始め、特定のシフト値による特定のＦＥＣブロックに含まれたセルを読み取るまで遂行できる。これは設計者の意図によって変更可能な事項である。また、（ｂ）に示したように、本発明の一実施例によるタイムデインタリーバーは対角線方向に使われたＦＥＣブロックを列（ｃｏｌｕｍｎ）方向に順次読み取り（ｒｅａｄｉｎｇ）を遂行することができる（Ｃｏｌｕｍｎ−ｗｉｓｅ ｒｅａｄｉｎｇ）。

図４５に示したＴＩ読み取り（ｒｅａｄｉｎｇ）の対角傾斜を使う対角線型ＴＩの場合にも、上述した図４６で説明したタイムデインタリービング過程が同様に適用可能である。

すなわち、本発明の一実施例によるタイムデインタリーバーは順次入力されるＦＥＣブロックに対してＴＤＩ出力メモリインデックス値を順次に発生させて対角線型ＴＤＩを遂行することができる。

図４７は本発明の一実施例によるＴＤＩ出力メモリインデックスを生成する過程を示した図である。

上述したように、本発明の一実施例によるタイムデインタリーバーは、順次入力されるＦＥＣブロックに対してＴＤＩ出力メモリインデックス値を順次発生させて対角線型ＴＤＩを遂行することができる。

図４７に示した（ａ）は上述した順次入力されるＦＥＣブロックに対して対角線型ＴＤＩのためのメモリインデックスを生成させるメモリインデックス生成過程を示し、（ｂ）はメモリインデックス発生過程を示した数式である。

以下の数式は図４５で説明した多様なＴＩ読み取り（ｒｅａｄｉｎｇ）の対角傾斜値が設定された場合、対角線型ＴＤＩを遂行するためのＴＤＩ出力メモリインデックス発生過程を示す。

図４８は本発明の他の実施例によるｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅシステムを示した概念図である。

具体的には、図４８に示した一つの伝送スーパーフレームはＮＩＦ＿ＮＵＭ個のインタリービングフレーム、（Ｉｎｔｅｒｌｅａｖｉｎｇ Ｆｒａｍｅ、ＩＦ）で構成され、各ＩＦはＮＦＥＣ＿ＮＵＭ個のＦＥＣブロックを含むことができる。この場合、各ＩＦに含まれたＦＥＣブロックの個数は互いに異なることができる。本発明の一実施例によるＩＦはタイムインタリービングを遂行するためのブロックに定義することができ、上述したＴＩブロックと呼ぶことができる。

具体的な内容は図３６で説明したようである。

上述したように、本発明の放送信号送信装置は、発生したＴＩメモリインデックスが任意のＩＦ内の全体セル個数を超える場合、該当のＩＦに対して仮想びＦＥＣブロックを付け加えて（ｚｅｒｏ ｐａｄｄｉｎｇ）対角線型ＴＩを遂行することができる。この場合、ｚｅｒｏ ｐａｄｄｉｎｇされた仮想のＦＥＣブロックはデータを含んでいないので、対角線型ＴＩの読み取り過程でスキップ（ｓｋｉｐ）される。これをスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）と呼ぶことができる。したがって、ＴＩ出力メモリインデックスは実際データを含むセルに対応する値のみを含むことができる。スキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）については後述する。

以下の数式は上述した全てのＩＦに対して適用される一つの対角線型ＴＩ方法を決定する過程を示す。具体的に、下記の数式は一つの対角線型ＴＩ方法を決定するに際して、一つのスーパーフレーム内でＦＥＣブロック個数を一番多く含んでいるＩＦに係わって列（ｃｏｌｕｍｎ）及び行（ｒｏｗ）の大きさを決定する過程を示す。

また、図３７で説明したバリアブルデータレート（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムにおいて対角線型ＴＩ（ｄｉａｇｏｎａｌ−ｔｙｐｅ ＴＩ）が適用された一実施例は複数のＦＥＣブロックを含むＩＦにも同様に適用可能である。

各ＩＦは一つのスーパーフレームに含まれることができる。

したがって、上述したように、ｚｅｒｏ ｐａｄｄｉｎｇによる対角線型ＴＩ方式を用いて、本発明の一実施例による放送信号受信装置はシングルメモリの場合にもこれに対応するデインタリービングを遂行することができる。

また、図３８で説明したＴＩ出力メモリインデックスを生成する過程は複数のＦＥＣブロックを含むＩＦにも同様に適用可能である。

以下の数式は上述したバリアブルデータレート（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）システムで適用可能な対角線型ＴＩを遂行するための出力メモリインデックス発生過程を示す。

上述した数式で、イフ（ｉｆ）条件部は上述したスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）を示す。また、この数式は上述した対角傾斜による対角線型ＴＩを遂行するための出力メモリインデックス発生過程を示す。したがって、対角傾斜値を一つの変数に規定している。本発明の一実施例による対角傾斜は上述したシフト値（ｓｈｉｆｔ ｖａｌｕｅ）と同一の意味として使われることができ、上述した数式のＳＴはインタリービングに使われるシフト値を意味し得る。

また、図３９で説明したフローチャートは複数のＦＥＣブロックを含むＩＦにも同様に適用可能である。

また、図４０及び図４１で説明した本発明のさらに他の実施例によるタイムデインタリービング過程は複数のＦＥＣブロックを含むＩＦにも同様に適用可能である。

以下の数式は複数のＦＥＣブロックを含むＩＦに適用されるＴＤＩメモリインデックスを発生する過程を示す。

上述した数式で、イフ（ｉｆ）条件部は上述したスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）、つまりＴＤＩ出力メモリインデックスに記憶されているセル値が０（又は強制で挿入した内容であることを確認ことができる任意の値）の場合、インデックスを無視する過程を示す。

また、この数式は上述した対角傾斜による対角線型ＴＩに対応するタイムデインタリービングを遂行するためのＴＤＩメモリインデックスを発生する過程を示す。

また、図４２で説明した本発明の一実施例による書き込み方法は複数のＦＥＣブロックを含むＩＦにも同様に適用可能である。

図４９は本発明の一実施例によるＴＤＩメモリインデックス生成過程を示したフローチャートである。

上述したように、本発明の一実施例によるタイムデインタリーバーは、順次入力されるＦＥＣブロックに対してＴＩ出力メモリインデックス値を順次発生させて対角線型ＴＩを遂行することができる。

図４９に示したように、本発明の一実施例による放送信号受信装置は、初期値（ｉｎｉｔｉａｌ ｖａｌｕｅｓ）を設定することができる（Ｓ３００００）。すなわち、本発明の一実施例による放送信号受信装置は、一番目ＩＦに対してＴＤＩを遂行するに先立ち、ＴＩルールを用いてＴＩ過程で無視されたメモリインデックスに対応するセル値をゼロ（ｚｅｒｏ）又は識別値（ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｖａｌｕｅ）に設定することができる。その後、本発明の一実施例による放送信号受信装置は、ＴＤＩに使われる対角傾斜を計算することができる（Ｓ３０１００）。

その後、本発明の一実施例による放送信号受信装置は、一時的ＴＩメモリインデックス（Ｔｅｍｐｏｒａｌ ＴＩ ｍｅｍｏｒｙ−ｉｎｄｅｘ）を生成することができる（Ｓ３０２００）。本発明の一実施例による放送信号受信装置は、入力される一番目ＩＦに対して送信端のＴＩの一番目逆過程として、対角線書き込み（ｄｉａｇｏｎａｌ ｗｒｉｔｉｎｇ）動作過程を遂行することができる。その後、本発明の一実施例による放送信号送信装置は、生成されたＴＩメモリインデックス（ｍｅｍｏｒｙ−ｉｎｄｅｘ）の利用可能性（ａｖａｉｌａｂｉｌｉｔｙ）を評価（ｅｖａｌｕａｔｅ）することができる（Ｓ３０３００）。その後、本発明の一実施例による放送信号送信装置は、最終ＴＩメモリインデックス（ｍｅｍｏｒｙ−ｉｎｄｅｘ）を生成することができる（Ｓ３０４００）。

図４９に示したフローチャートは上述したＴＤＩ出力メモリインデックスを生成する過程に対応し、設計者の意図によって変更可能である。

図５０は本発明の一実施例によるＩＦ単位のＴＩパターンバリエーション（Ｐａｔｔｅｒｎ Ｖａｒｉａｔｉｏｎ）を示す。

上述したように、本発明の一実施例による放送信号送信装置（又はタイムインタリーバー）はスーパーフレーム単位又はＩＦ単位で対角傾斜を異に適用することができる。

図５０は各ＩＦに対角傾斜を異に適用してＴＩパターンを変化させる実施例であって、ＩＦに含まれたＦＥＣブロックの個数が偶数の場合及び奇数の場合によって各ＩＦに対角傾斜を異に適用するための実施例を示す。ＦＥＣブロックの個数が偶数の場合、インタリービング深さ（ｉｎｔｅｒｌｅａｖｉｎｇ ｄｅｐｔｈ）を減少させる対角傾斜が存在し得るからである。

図５０に示した実施例は一つのスーパーフレーム内に含まれたＩＦの個数が６、各ＩＦに含まれたＦＥＣブロックの長さであるＮｒ値が１１である場合であって、対角傾斜はＦＥＣブロックの個数が７であるときに適用されるように決定された場合の実施例を示す。

（ａ）はＩＦに含まれたＦＥＣブロックの個数が奇数、つまり７の場合の実施例であって、本発明の一実施例によるタイムインタリーバーは６個のＩＦに対して図４５で説明した対角傾斜を重複しないようにランダムに選択して適用することができる。（ｂ）は各ＩＦに含まれたＦＥＣブロックの個数が偶数、つまり６の場合の実施例であって、図４５で説明した対角傾斜の値はＦＥＣブロックの個数が７であるときに適用されるように設定された場合の実施例を示す。この場合、本発明の一実施例によるタイムインタリーバーはそれぞれのＩＦが７個のＦＥＣブロックを含んでいると仮定し、すなわち上述した仮想の（ｖｉｒｔｕａｌ）ＦＥＣブロックを付け加え、任意の対角傾斜を適用して対角線読み取り（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ）を遂行することができる。この場合、上述したように、仮想の（ｖｉｒｔｕａｌ）ＦＥＣブロックのセルはスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）によって無視することができる。

本発明の一実施例による放送信号送信装置は一つのスーパーフレーム内に最も多いＦＥＣブロックを持っているＩＦを選択し、Ｎｃ値を決定することができる。Ｎｃを決定する過程は上述した数式１７の通りである。

その後、本発明の一実施例による放送信号送信装置は、決定されたＮｃ値が偶数であるかあるいは奇数であるかを判断し、偶数の場合、上述したように仮想の（ｖｉｒｔｕａｌ）ＦＥＣブロックを付け加えることができる。以下の数式は、Ｎｃ値が偶数の場合、仮想の（ｖｉｒｔｕａｌ）ＦＥＣブロックを付け加えて奇数に作る過程を示す。

その後、本発明の一実施例による放送信号送信装置は対角傾斜を多様な方法で順次又はランダムに発生させることができる。以下の数式はＱＰ（ｑｕａｄｒａｔｉｃ ｐｏｌｙｎｏｍｉａｌ）方式を用い、各ＩＦに使われる対角傾斜を生成する過程を示す。

ＱＰ方式は本発明の一実施例に相当し、ＰＰ（ｐｒｉｍｉｔｉｖｅ ｐｏｌｙｎｏｍｉａｌ）方式で取り替えられる。これは設計者の意図によって変更可能である。

次の数式は対角傾斜を順次発生させる過程を示す。

その後、本発明の一実施例による放送信号送信装置は、数式１７及び数式２０〜２２の過程で生成された変数を考慮してタイムインタリービングを遂行することができる。この場合、本発明の一実施例による放送信号送信装置のＴＩ出力メモリインデックスを生成する過程は上述した数式１８で表現することができる。上述した数式１８は数式２１及び２２によって生成された対角傾斜を主要変数として含むことができる。また、数式１８で説明したスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）はＮｃの長さが偶数であるか奇数であるかにかかわらず適用可能である。

本発明の一実施例による放送信号受信装置は、上述した放送信号送信装置に対応してタイムデインタリービングを遂行することができる。この場合、本発明の一実施例による放送信号受信装置のＴＤＩ出力メモリインデックスを生成する過程は上述した数式１９で表現できる。数式１９は数式２１及び２２で表現された生成過程で生成された対角傾斜を主要変数として含むことができる。また、数式１９で説明したスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）はＮｃの長さが偶数であるか奇数であるかにかかわらず適用可能である。

また、上述したように、ＴＩパターンについての情報は上述したスタティック（ｓｔａｔｉｃ）ＰＬＳシグナリングデータを介して伝送できる。ＴＩパターン変更可否についての情報はＴＩ＿Ｖａｒで表現でき、１ビットの大きさを有することができる。ＴＩ＿Ｖａｒの値が０の場合、ＴＩパターンの変化がないことを意味する。したがって、本発明の一実施例による放送信号受信機はデフォルト（ｄｅｆａｕｌｔ）値として変数ＳＴ値を１に決定することができる。ＴＩ＿Ｖａｒの値が１の場合、ＴＩパターンの変化があることを意味する。この場合、本発明の一実施例による放送信号受信機は変数ＳＴ値をＳＴｊに決定することができる。

下記数式は数式１８の他の実施例であって、複数のＦＥＣブロックを含むＩＦに適用される対角線型ＴＩを遂行するための出力メモリインデックスの発生過程を示す。

下記数式は数式１９の他の実施例であって、複数のＦＥＣブロックを含むＩＦに適用されるＴＤＩメモリインデックスを発生する過程を示す。

以下の数式はバーストチャネルで最大のパフォーマンスを提供するための最適のシフト値（ｓｈｉｆｔ ｖａｌｕｅ）の計算過程を示す。本発明の一実施例によるシフト値は読み取りが行われるＴＩパターンを決定するためのもので、対角傾斜の大きさと同一である。

したがって、ＩＦの個数が２であり、二つのＩＦ内のＦＥＣブロックのサイズが８で同一であり、一番目ＩＦのＦＥＣブロックの個数が４、二番目ＩＦのＦＥＣブロックの個数が５の場合、ＴＩのための行の最大大きさは８となり、列の最大大きさは５となる。

この場合、数式２５を使えば最適のシフト値は２となることが分かる。

以下の数式はバーストチャネルで最大のパフォーマンスを提供するための最適のシフト値（ｓｈｉｆｔ ｖａｌｕｅ）の計算過程を示す。

したがって、ＩＦの個数が２であり、二つのＩＦ内のＦＥＣブロックのサイズが８で同一であり、一番目ＩＦのＦＥＣブロックの個数が４、二番目ＩＦのＦＥＣブロックの個数が５の場合、ＴＩのための行の最大大きさは８となり、列の最大大きさは５となる。

この場合、数式２６を使えば最適のシフト値は３となることが分かる。

図５１は、本発明の一実施例によるＩＦインタリービングを示した図である。

本発明の一実施例によるＩＦインタリービングは、ＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）伝送システムのためのものであって、上述した対角線方向読み取り（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｒｅａｄｉｎｇ）のための同一のパターンを維持し、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックに対してスキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）を行うことを一実施例とする。

また、図示のように、ＩＦ内に含まれたＦＥＣブロックの個数が互いに異なる場合、同一のＩＦインタリービング（又はツイストされたブロックインタリービング、ｔｗｉｓｔｅｄ ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｉｎｇ）を決定して適用することができる。

これにより、受信機では、単一メモリを用いてＩＦデインタリービングを行うことができる。

以下では、インタフレームインタリービング（ｉｎｔｅｒ−ｆｒａｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）の実施例としてコンボリューショナルインタリービング（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｉｎｇ、又はＣＩ）を説明する。

本発明の一実施例によるＣＩは、ＩＦ間のインタリービングとして定義することができる。各ＩＦは、インタリービングユニット、すなわちＩＵ（ｉｎｔｅｒｌｅａｖｉｎｇ Ｕｎｉｔ）によって分けられる。

本発明の一実施例によるＣＩの出力ＩＦのうち、仮想（ｖｉｒｔｕａｌ）ＩＵに対してはスタートスキップ動作（ｓｔａｒｔ−ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）及びストップスキッピング動作（ｓｔｏｐ−ｓｋｉｐｐｉｎｇ ｏｐｅｒａｔｉｏｎ）が適用されてもよい。

図５２は、本発明の一実施例によるＣＩを示す図である。

図５２は、コンスタントデータレート（ｃｏｎｓｔａｎｔ ｄａｔａ−ｒａｔｅ）伝送を考慮したＣＩを示す図である。

図面の左側に示したブロックは、ＣＩの入力に該当するＩＦを示す。本図では、ＩＦが４つである実施例を示す。

図面の中央に示したブロックは、ＣＩを行うためのコンボリューショナルインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）内のレジスタブロック（ｒｅｇｉｓｔｅｒ ｂｌｏｃｋ）を示す。本発明の一実施例によるレジスタブロックの大きさは、上述したＩＵを基本単位として決定され得る。本図は、ＩＵの個数が３つである場合のレジスタブロックを示す。

図面の右側に示したブロックは、ＣＩの出力に該当するＩＦを示す。ＣＩの初期動作の場合、レジスタブロック内に一部のＩＵの場合、ＩＵの内部が完全に埋められないため、ダミー（ｄｕｍｍｙ）ＩＵが出力され得る。このようなダミーＩＵに対しては、上述したスタートスキッピング動作を行うことができる。本発明の一実施例によるダミーＩＵは仮想ＩＵと呼ぶこともできる。

ＣＩの最後の動作の場合、レジスタブロック内の一部のＩＵの内部が完全に埋められないため、同様にダミーＩＵが出力され得る。このようなダミーＩＵに対してはエンドスキッピング動作を行うことができる。

図５３は、本発明の他の実施例によるＣＩを示す図である。

図５３は、ＶＤＲ（ｖａｒｉａｂｌｅ ｄａｔａ−ｒａｔｅ）伝送を考慮したＣＩを示す。

図面の左側に示したブロックは、ＣＩの入力に該当するＩＦを示す。本図では、ＩＦが３つである実施例を示す。

本発明の一実施例によるＩＦの大きさは、ＩＦのうち最も大きい大きさに該当するＩＦの大きさによって決定され、決定されたＩＦの大きさを同一に保つことを一実施例とすることができる。また、ＣＩのメモリは、ＩＵの大きさによって決定されてもよい。

図面の右側は、ＣＩを行うためのコンボリューショナルインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）内のレジスタブロックを示す。

ＣＩのためのレジスタブロックの大きさは、各ＩＦブロックをＩＵに分割した後、大きさが最も大きいＩＵを基本単位として決定され得る。本図は、ＩＵの個数が３つである場合を示す。

ＣＩの初期動作の場合、レジスタブロック内に一部のＩＵの場合、ＩＵの内部が完全に埋められないため、ダミーＩＵが出力され得る。このようなダミーＩＵに対しては、上述したスタートスキッピング動作を行うことができる。

ＣＩの最後の動作の場合、レジスタブロック内の一部のＩＵの内部が完全に埋められないため、同様にダミーＩＵが出力され得る。このようなダミーＩＵに対してはエンドスキッピング動作を行うことができる。

図５４は、本発明の一実施例によるＣＩの出力ＩＦを示す図である。

図５４は、図５３で説明したＣＩの出力に該当し、ＩＵ内のＸで表記されたブロックは仮想ＩＵであって、上述したスタートスキッピング動作及びエンドスキッピング動作によって無視され得る。

図５５は、本発明の他の実施例によるタイムインタリーバーを示す。

上述したように、本発明の他の実施例によるタイムインタリーバーは、コンボリューショナルインタリーバー及びブロックインタリーバーを含むことができる。本発明の一実施例によるコンボリューショナルインタリーバーは、上述した図５１乃至図５３で説明したＣＩを行うことができ、本発明の一実施例によるブロックインタリーバーは、コンボリューショナルインタリーバーから出力されたＩＦに対して、上述した図２６乃至図５０で説明したインタリービングを行うことができる。本発明の一実施例によるブロックインタリーバーは、ツイストされたブロックインタリーバー（ｔｗｉｓｔｅｄ ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｅｒ）と呼ぶことができる。

コンボリューショナルインタリーバー及びブロックインタリーバーの位置及び呼称は、設計者の意図によって変更可能である。

図５６は、本発明の一実施例によるブロックインタリーバーの動作を示す図である。

本発明の一実施例によるブロックインタリーバーは、コンボリューショナルインタリーバーから出力されたＩＦに対して、図２６乃至図５０で説明したインタリービングを行うことができる。

本発明の一実施例によるブロックインタリーバーは、ＣＩの出力に対してスタートスキッピング動作及びエンドスキッピング動作を行い、ＩＵ内のデータを連続的に縦方向に積層させてＩＦブロックを得ることができる。本図は、３つのＩＦを得た場合を示す。その後、ブロックインタリーバーは、ＩＦブロックに対して、上述したダイアゴナル読み取り（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ）を行うことができる。上述したように、ＩＦブロック内の仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックのセルは、スキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）を通じて無視され得る。

図５７は、本発明の他の実施例によるブロックインタリーバーの動作を示す図である。

本発明の一実施例によるブロックインタリーバーは、ＣＩの出力に対してスタートスキッピング動作及びエンドスキッピング動作を行い、ＩＵ内のデータを連続的に横方向に積層させてＩＦブロックを得ることができる。その後、ブロックインタリーバーは、ＩＦブロックに対してダイアゴナル読み取り（ｄｉａｇｏｎａｌ ｒｅａｄｉｎｇ）を行うことができる。上述したように、ＩＦブロック内の仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックのセルは、スキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）を通じて無視され得る。

図５８は、本発明の他の実施例によるタイムデインタリーバーを示す図である。

本発明の他の実施例によるタイムデインタリーバーは、ブロックデインタリーバー及びコンボリューショナルデインターリーバーを含むことができる。本発明の他の実施例によるタイムデインタリーバーは、図５６で説明したタイムインタリーバーの逆過程に該当する動作を行うことができる。すなわち、本発明の一実施例によるブロックデインタリーバーは、図２６乃至図５０で説明したインタリービングの逆過程を行うことができ、本発明の一実施例によるコンボリューショナルデインターリーバーは、上述した図５１乃至図５３で説明したＣＩの逆過程を行うことができる。本発明の一実施例によるブロックデインタリーバーは、ツイストされたブロックデインタリーバー（ｔｗｉｓｔｅｄ ｂｌｏｃｋ ｄｅｉｎｔｅｒｌｅａｖｅｒ）と呼ぶことができる。

ブロックデインタリーバー及びコンボリューショナルデインターリーバーの位置及び呼称は、設計者の意図によって変更可能である。

本発明の一実施例によるコンボリューショナルインタリーバーの全般的な入出力動作の過程は、上述したＩＦに基づいて行われ得る。各ＩＦは、ＩＵに分割されてコンボリューショナルインタリーバーに入力され得る。この場合、ＩＵの個数の整数倍に対応してＩＦのＦＥＣブロックの大きさを割り当てることができる。このような割当過程は、受信機のデインタリービング過程で必要なプロセッシングの過負荷（ｂｕｒｄｅｎ）を効果的に低減することができる。

図５９は、本発明の他の実施例によるＣＩを示す図である。

図面の左側に示したブロックは、ＣＩの入力に該当するＩＦを示す。本図では、ＩＦが３つである実施例を示す。

図面の中央に示したブロックは、ＣＩを行うためのコンボリューショナルインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）内のレジスタブロック（ｒｅｇｉｓｔｅｒ ｂｌｏｃｋ）を示す。本発明の一実施例によるレジスタブロックの大きさは、上述したＩＵを基本単位として決定され得る。本図は、ＩＵの個数が３つである場合のレジスタブロックを示す。

図面の右側に示したブロックは、ＣＩの出力に該当するＩＦを示す。

図６０は、本発明の一実施例によるコンボリューショナルインタリーバーとブロックインタリーバーとの間のインターフェースプロセッシングを示す図である。

図示のように、インターフェースプロセッシングは、ＣＩのポストプロセッシング（ｐｏｓｔ−ｐｒｏｃｅｓｓｉｎｇ）に該当し、ブロックインタリービングのプレプロセッシング（ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ）に該当する。

本発明の一実施例によるインターフェースプロセッシングは、スキッピング動作（ｓｋｉｐｐｉｎｇ ｏｐｅｒａｔｉｏｎ）及びパラレルトゥーシリアル動作（ｐａｒａｌｌｅｌ ｔｏ ｓｅｒｉａｌ ｏｐｅｒａｔｉｏｎ）で構成されてもよい。スキッピング動作は、コンボリューショナルインタリーバーの出力に該当するＩＦ内の仮想ＦＥＣブロックに対して行うことができ、パラレルトゥーシリアル動作は、スキッピング動作が行われたＦＥＣブロックに対して行うことができる。特に、スキッピング動作は、受信機のデインタリービング過程で必要なプロセッシングの過負荷（ｂｕｒｄｅｎ）を効果的に低減することができる。

図６１は、本発明の他の実施例によるブロックインタリービングを示す図である。

ブロックインタリービングは、上述したインターフェースプロセッシングの出力データに対して行うことができる。具体的な内容は、図２６乃至図５０で説明した通りである。

図６２は、本発明の一実施例によるＶＢＲ（ｖａｒｉａｂｌｅ ｂｉｔ−ｒａｔｅ）システムを示した概念図である。

具体的に、図６２に示した一つの伝送スーパーフレームは、ＮＴＩ_ＮＵＭ個のＴＩグループで構成され、各ＴＩグループは、Ｎ ＢＬＯＣＫ_ＴＩ個のＦＥＣブロックを含むことができる。

この場合、各ＴＩグループに含まれたＦＥＣブロックの個数は、互いに異なってもよい。本発明の一実施例によるＴＩグループは、タイムインタリービングを行うためのブロックとして定義することができ、上述したＴＩブロック又はＩＦと同じ意味で使うことができる。

具体的な内容は、図３６及び図４８で説明した通りである。

本発明では、ＴＩグループ内に含まれたＦＥＣブロックの個数が互いに異なる場合、一つのツイストされたローカラムブロックインタリービングルール（ｔｗｉｓｔｅｄ ｒｏｗ−ｃｏｌｕｍｎ ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｉｎｇ ｒｕｌｅ）を用いてＴＩグループに対するインタリービングを行うことを一実施例とすることができる。これを通じて、受信機は、単一のメモリを用いてデインタリービングを行うことができる。

以下では、毎ＴＩグループごとにＦＥＣブロックの個数が可変できるＶＢＲ（ｖａｒｉａｂｌｅ ｂｉｔ−ｒａｔｅ）伝送を考慮した入力ＦＥＣブロックのメモリ配列方法及びタイムインタリーバーの読み取り（ｒｅａｄｉｎｇ）動作を説明する。

図６３は、本発明のブロックインタリービングの書き込み（ｗｒｉｔｉｎｇ）及び読み取り（ｒｅａｄｉｎｇ）動作の一実施例を示す。図６３は、図２６の他の実施例に該当する。具体的な内容は省略する。

図６４は、本発明の一実施例によるブロックインタリービングを示した数式である。

図示の数式は、各ＴＩグループ単位で適用されるブロックインタリービングを示す。数式に示したように、シフト値は、ＴＩグループに含まれたＦＥＣブロックの個数が奇数である場合及び偶数である場合のそれぞれに対して計算され得る。すなわち、本発明の一実施例によるブロックインタリービングは、ＦＥＣブロックの個数を奇数にした後、シフト値を計算することができる。

本発明の一実施例によるタイムインタリーバーは、スーパーフレーム内で最大のＦＥＣブロックの個数を有するＴＩグループを基準として、インタリービングと関連するパラメータを決定することができる。これによって、受信機は、単一のメモリを用いてデインタリービングを行うことができる。

このとき、決定されたＦＥＣブロックを最も多く含んでいるＴＩグループのＦＥＣブロックの個数よりも少ないＦＥＣブロックを有するＴＩグループに対しては、不足したＦＥＣブロックの個数に該当する仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを追加することができる。

本発明の一実施例による仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックは、実際のＦＥＣブロックの前に挿入することができる。その後、本発明の一実施例によるタイムインタリーバーは、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して、一つのツイストされたローカラムブロックインタリービングルール（ｔｗｉｓｔｅｄ ｒｏｗ−ｃｏｌｕｍｎ ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｉｎｇ ｒｕｌｅ）を用いてＴＩグループに対するインタリービングを行うことができる。また、本発明の一実施例によるタイムインタリーバーは、読み取り（ｒｅａｄｉｎｇ）動作で仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックに該当するメモリインデックス（ｍｅｍｏｒｙ−ｉｎｄｅｘ）が発生する場合、上述したスキップ動作を行うことができる。その後、書き込み（ｗｒｉｔｉｎｇ）動作のとき、入力されたＴＩグループのＦＥＣブロックの個数と、読み取り（ｒｅａｄｉｎｇ）のときの出力ＴＩグループのＦＥＣブロックの個数とを一致させる。結果的に、本発明の一実施例によるタイムインタリービングによれば、受信機で効率的なシングルメモリデインタリービング（ｓｉｎｇｌｅ−ｍｅｍｏｒｙ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を行うために仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを挿入しても、スキップ動作を通じて、実際に伝送されるデータレートの損失は発生しない。

図６５は、本発明の一実施例による仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを示す図である。

図面の左側は、最大ＦＥＣブロックの個数、ＴＩグループに含まれた実際のＦＥＣブロックの個数、及び最大ＦＥＣブロックの個数と実際のＦＥＣブロックの個数との間の差を示したパラメータ、及び仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックの個数を導出するための数式を示す。

図面の右側は、ＴＩグループ内に仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された実施例を示す。この場合、上述したように、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックは、実際のＦＥＣブロックの前に挿入することができる。

図６６は、本発明の一実施例による仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入された後、読み取り（ｒｅａｄｉｎｇ）動作を示した数式である。

図面に示したスキップ動作は、読み取り（ｒｅａｄｉｎｇ）動作で仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックをスキップする役割を行うことができる。

図６７は、本発明の一実施例によるタイムインタリービングのプロセスを示したフローチャートである。

本発明の一実施例によるタイムインタリーバーは、初期値（ｉｎｉｔｉａｌ ｖａｌｕｅ）をセットアップすることができる（Ｓ６７０００）。

その後、本発明の一実施例によるタイムインタリーバーは、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して実際のＦＥＣブロックを書き込むことができる（Ｓ６７１００）。

その後、本発明の一実施例によるタイムインタリーバーは、一時的なＴＩアドレス（ｔｅｍｐｏｒａｌ ＴＩ ａｄｄｒｅｓｓ）を生成することができる（Ｓ６７２００）。

その後、本発明の一実施例によるタイムインタリーバーは、生成されたＴＩ読み取りアドレス（ｒｅａｄｉｎｇ ａｄｄｒｅｓｓ）の利用可能性（ａｖａｉｌｉａｂｉｌｉｔｙ）を評価することができる（Ｓ６７３００）。その後、本発明の一実施例によるタイムインタリーバーは、最終ＴＩ読み取りアドレス（ｒｅａｄｉｎｇ ａｄｄｒｅｓｓ）を生成することができる（Ｓ６７４００）。

その後、本発明の一実施例によるタイムインタリーバーは、実際のＦＥＣブロックを読み取ることができる（Ｓ６７５００）。

図６８は、本発明の一実施例によるシフト値及び最大ＴＩブロックの大きさを決定する過程を示した数式である。

本図は、ＴＩグループが２個であり、ＴＩグループ内のセルの個数は３０であり、１番目のＴＩグループに含まれたＦＥＣブロックの個数が５であり、２番目のＴＩブロックに含まれたＦＥＣブロックの個数が６である場合の実施例を示す。最大ＦＥＣブロックの個数は６となるが、偶数であるため、シフト値を求めるための調整された最大ＦＥＣブロックの個数は７となり得、シフト値は４として計算され得る。

図６９乃至図７１は、図６８で説明した実施例のＴＩ過程を示す図である。

図６９は、本発明の一実施例による書き込み（ｗｒｉｔｉｎｇ）動作を示す。

図６９は、図６８で説明した２つのＴＩグループに対する書き込み（ｗｒｉｔｉｎｇ）動作を示す。

図面の左側に示したブロックは、ＴＩメモリアドレスアレイ（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ ａｒｒａｙ）を示し、図面の右側に示したブロックは、連続した２つのＴＩグループに対して、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックがそれぞれ２つ及び１つ挿入された場合の書き込み（ｗｒｉｔｉｎｇ）動作を示す。上述したように、調整された最大ＦＥＣブロックの個数は７であるため、１番目のＴＩグループには２つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入され、２番目のＴＩグループには１つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックが挿入される。

図７０は、本発明の一実施例による読み取り（ｒｅａｄｉｎｇ）動作を示す。

図面の左側に示したブロックは、ＴＩメモリアドレスアレイ（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ ａｒｒａｙ）を示し、図面の右側に示したブロックは、連続した２つのＴＩグループに対して、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックがそれぞれ２つ及び１つ挿入された場合の読み取り（ｒｅａｄｉｎｇ）動作を示す。この場合、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックにも、実際のＦＥＣブロックと同一に読み取り（ｒｅａｄｉｎｇ）動作が行われ得る。

図７１は、本発明の一実施例による読み取り（ｒｅａｄｉｎｇ）動作においてスキップ動作が行われた結果を示す。

図示のように、２つのＴＩグループ内には仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックがスキップされ得る。

図７２及び図７３は、図６９乃至図７１で説明したＴＩの逆過程であるタイムデインタリービングを示す。具体的には、図７２は、１番目のＴＩグループに対するタイムデインタリービングを示し、図７３は、２番目のＴＩグループに対するタイムデインタリービングを示す。

図７２は、本発明の一実施例によるタイムデインタリービングの書き込み（ｗｒｉｔｉｎｇ）過程を示す。

この場合、図６８で説明したパラメータを同一に適用することができる。

図面の左側に示したブロックは、ＴＩメモリアドレスアレイ（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ ａｒｒａｙ）を示し、図面の中央に示したブロックは、タイムデインタリーバーに入力された１番目のＴＩグループを示し、図面の右側に示したブロックは、連続した１番目のＴＩグループに対してスキップされた仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して行われた書き込み（ｗｒｉｔｉｎｇ）過程を示す。

図示のように、ＴＩ過程でスキップされた２つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックは、正確な読み取り（ｒｅａｄｉｎｇ）動作のために書き込み（ｗｒｉｔｉｎｇ）過程で復元されてもよい。この場合、スキップされた２つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックの位置及び量は、任意のアルゴリズムを通じて推定されてもよい。

図７３は、本発明の他の実施例によるタイムデインタリービングの書き込み（ｗｒｉｔｉｎｇ）過程を示す。

図面の左側に示したブロックは、ＴＩメモリアドレスアレイ（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ ａｒｒａｙ）を示し、図面の中央に示したブロックは、タイムデインタリーバーに入力された２番目のＴＩグループを示し、図面の右側に示したブロックは、連続した２番目のＴＩグループに対してスキップされた仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して行われた書き込み（ｗｒｉｔｉｎｇ）過程を示す。

図示のように、ＴＩ過程でスキップされた１つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックは、正確な読み取り（ｒｅａｄｉｎｇ）動作のために書き込み（ｗｒｉｔｉｎｇ）過程で復元されてもよい。この場合、スキップされた１つの仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックの位置及び量は、任意のアルゴリズムを通じて推定されてもよい。

図７４は、本発明の他の実施例によるタイムデインタリービングの読み取り（ｒｅａｄｉｎｇ）動作を示す数式である。

受信機で使用されるＴＤＩシフト値は、送信機で使用されたシフト値によって決定され得、スキップ動作（ｓｋｉｐ ｏｐｅｒａｔｉｏｎ）は、送信部とほぼ同様に読み取り（ｒｅａｄｉｎｇ）動作で仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックをスキップする役割を行うことができる。

図７５は、本発明の一実施例によるタイムデインタリービングのプロセスを示したフローチャートである。

本発明の一実施例によるタイムデインタリーバーは、初期値（ｉｎｉｔｉａｌ ｖａｌｕｅ）をセットアップすることができる（Ｓ７５０００）。

その後、本発明の一実施例によるタイムインタリーバーは、仮想（ｖｉｒｔｕａｌ）ＦＥＣブロックを考慮して実際のＦＥＣブロックを書き込むことができる（Ｓ７５１００）。

その後、本発明の一実施例によるタイムインタリーバーは、一時的ＴＤＩアドレス（ｔｅｍｐｏｒａｌ ＴＤＩ ａｄｄｒｅｓｓ）を生成することができる（Ｓ７５２００）。

その後、本発明の一実施例によるタイムインタリーバーは、生成されたＴＤＩ読み取りアドレス（ｒｅａｄｉｎｇ ａｄｄｒｅｓｓ）の利用可能性（ａｖａｉｌｉａｂｉｌｉｔｙ）を評価することができる（Ｓ７５３００）。その後、本発明の一実施例によるタイムインタリーバーは、最終ＴＤＩ読み取りアドレス（ｒｅａｄｉｎｇ ａｄｄｒｅｓｓ）を生成することができる（Ｓ７５４００）。

その後、本発明の一実施例によるタイムインタリーバーは、実際のＦＥＣブロックを読み取ることができる（Ｓ７５５００）。

図７６は本発明の他の実施例によるタイムインタリーバーを示したブロック図である。

具体的には、本発明の一実施例によるタイムインタリーバーはツイストされたブロックインタリーバー（ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｅｒ）とコンボリューショナルインタリーバー（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）を含むことができる。本発明の一実施例によるコンボリューショナルインタリーバーは前述したインタリービング方法を使うことができる。

本発明の一実施例によるタイムインタリーバーはブロックインタリービング（又はツイストされたブロックインタリービング）動作を遂行した後、コンボリューショナルインタリービング動作を遂行することができる。

本発明の一実施例によるタイムインタリーバーの各インタリーバーブロックは前述したツイストされたブロックインタリービング及びコンボリューショナルインタリービング方法を遂行することができる。したがって、本発明の一実施例によるタイムインタリーバーはインタリービングフレーム（Ｉｎｔｅｒｌｅａｖｉｎｇ ｆｒａｍｅ、ＩＦ）内のＦＥＣブロックの個数が一定したコンスタントビットレート（Ｃｏｎｓｔａｎｔ ｂｉｔ ｒａｔｅ、ＣＢＲ）システムだけではなくインタリービングフレーム内のＦＥＣブロックの個数が変わるバリアブルビットレート（Ｖａｒｉａｂｌｅ ｂｉｔ ｒａｔｅ、ＶＢＲ）システムにも適用可能である。

具体的には、本発明の一実施例によるタイムインタリーバーはインタリービングフレーム（ＩＦ）に基づいて動作することができる。この場合、各インタリービングフレームはインタリービングユニット（Ｉｎｔｅｒｌｅａｖｉｎｇ Ｕｎｉｔ）に分割されてコンボリューションインタリーバーに入力できる。

以下、タイムインタリーバー動作の一実施例として、ＣＢＲシステムであり、ＦＥＣブロックの大きさが３０、ＩＵは３である場合を説明する。

図７７〜図７９は本発明の一実施例によるツイストされたブロックインタリービング動作とコンボリューションインタリービング動作を示した図である。

具体的には、図７７はツイストされたブロックインタリービング動作を示した図である。上述したように、本発明の一実施例によるインタリービング動作はインタリービングフレーム（Ｉｎｔｅｒｌｅａｖｉｎｇ Ｆｒａｍｅ）に基づいて遂行できる。図面の左側は各ＩＦに適用される対角線方向読み取りプロセス（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｒｅａｄｉｎｇ ｐｒｏｃｅｓｓ）を示す。図面の右側は本発明の一実施例によるツイストされたブロックインタリーバーの出力ＩＦに適用される対角線方向書き込みプロセス（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｗｒｉｔｉｎｇ ｐｒｏｃｅｓｓ）を示す。各ＩＦに適用される具体的なツイストされたブロックインタリービング動作は前述した内容と同一であるので省略する。

図７８及び図７９はコンボリューショナルインタリービング動作を示した図である。

具体的に、図７８はコンボリューショナルインタリービング動作を示し、図７９はコンボリューショナルインタリーバーの読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）による出力（ｏｕｔｐｕｔ）フレームを示す。この図に示したコンボリューショマルインタリービング動作はＩＦに基づいて遂行され、コンボリューショナルインタリーバーの読み取り動作はフレームに基づいて遂行できる。具体的な詳細動作は前述した内容と同一である。

図８０は本発明の一実施例によるタイムデインタリーバーを示したブロック図である。

具体的には、本発明の一実施例によるタイムデインタリーバーは図７６〜図７９で説明した本発明の一実施例によるタイムインタリーバーの逆過程を遂行することができる。本発明の一実施例によるタイムデインタリーバーはコンボリューションデインタリーバー（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｄｅｉｎｔｅｒｌｅａｖｅｒ）とツイストされたブロックデインタリーバー（ｂｌｏｃｋ ｄｅｉｎｔｅｒｌｅａｖｅｒ）を含むことができる。

図８１はタイムインタリーバー及びタイムデインタリーバーのメモリ構成（ｍｅｍｏｒｙ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を示す図である。図面の左側は送信端のタイムインタリーバーのメモリ構成を示し、図面の右側は受信端のタイムデインタリーバーのメモリ構成を示す。

受信端のタイムデインタリーバーのメモリ構成は送信端のタイムインタリーバーのメモリ構成の逆方向に設計できる。具体的には、受信端のタイムデインタリーバーのメモリ構成は図７８に示した送信端のコンボリューショナルインタリービング動作を考慮して設計できる。

図８２は本発明の一実施例によるタイムデインタリービング動作を示した図である。具体的には、図８２は図７６〜図７９で説明したタイムインタリービングの逆動作に相応するタイムデインタリービング動作を示す。よって、各フレームに対してコンボリューショナルデインタリービングの遂行の後、ツイストされたブロックデインタリービングが遂行できる。

図７６〜図８２で説明したツイストされたブロックインタリービング（又はデインタリービング）及びコンボリューショナルインタリービング（又はデインタリービング）のそれぞれの動作は前述した本発明の一実施例によるインタリービング（又はデインタリービング）動作と同一であってもよい。

図８３は本発明の一実施例によるタイムインタリーバーの構造を示した図である。本発明の一実施例によるタイムインタリーバーはハイブリッドタイムインタリーバー（Ｈｙｂｒｉｄ Ｔｉｍｅ Ｉｎｔｅｒｌｅａｖｅｒ）と呼ぶことができる。

図８３に示したように、本発明の一実施例によるタイムインタリーバーはイントラフレームインタリービング（Ｉｎｔｒａ ｆｒａｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）とインタフレームインタリービング（Ｉｎｔｅｒ ｆｒａｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。具体的に、上述したツイストされたブロックインタリーバーがイントラフレームインタリービングを、コンボリューショナルインタリーバーがイントラフレームインタリービングを遂行することができる。各インタリービング（インタリーバー）ブロックの動作は前述した内容と同一である。

図８４はコンボリューショナルインタリービング後の読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）動作を示した図である。具体的に読み取り動作過程と読み取り（ｒｅａｄｉｎｇ）結果出力を示す。以下、ＣＢＲシステムであり、ＦＥＣブロックの大きさが３０、ＩＵは３である場合の具体的な読み取り動作を説明する。本発明の一実施例によるコンボリューショナルインタリーバーの読み取り動作はＩＦ（インタリービングフレーム）に基づいて遂行できる。すなわち、図面に示したように、同じフレーム内でＩＦ別に順に行方向（ｒｏｗ−ｗｉｓｅ）に読み取り動作を遂行することができる。

図８５は本発明の一実施例によるタイムデインタリーバー（Ｔｉｍｅ Ｄｅｉｎｔｅｒｌｅａｖｅｒ）の構造を示した図である。本発明の一実施例によるタイムデインタリーバーは図５０で説明したハイブリッドタイムインタリーバーの逆過程を遂行することができる。したがって、本発明の一実施例によるタイムデインタリーバーはハイブリッドタイムデインタリーバー（Ｈｙｂｒｉｄ Ｔｉｍｅ Ｄｅｉｎｔｅｒｌｅａｖｅｒ）と呼ぶことができる。

本発明の一実施例によるハイブリッドタイムデインタリーバーはインタフレームデインタリービング（Ｉｎｔｅｒ ｆｒａｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）とイントラフレームデインタリービング（Ｉｎｔｒａ ｆｒａｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。

図８６及び図８７は本発明の一実施例によるタイムデインタリービングの動作を示した図である。

図８６は本発明の一実施例によるコンボリューショナルデインタリービング動作を示した図である。図８６に示したコンボリューショナルデインタリービング動作は図７８で説明したコンボリューショナルインタリービング逆動作に相当し得る。具体的に、図８６は図８１で説明したタイムデインタリーバーのメモリ構成を有するタイムデインタリーバーの具体的な動作を示した図である。図８６の左側はタイムデインタリーバーに入力されるインタリービングフレーム（ＩＦ ｉｎｐｕｔｓ ｔｏ ｔｉｍｅ ｄｅｉｎｔｅｒｌｅａｖｅｒ）を示す図である。

図８６の本発明の一実施例によるコンボリューショナルデインタリービング動作はフレームの間に遂行され、コンボリューショナルデインタリーバーは入力フレームをＩＦ単位で出力することができる。

図８７は本発明の一実施例によるツイストされたデインタリービング動作を示した図である。

図８７に示したツイストされたデインタリービング動作は図７７で説明したツイストされたインタリービングの逆動作に相応することができる。図８７の左側はコンボリューショナルデインタリーバーの出力ＩＦを示す。図８７の右側はツイストされたブロックデインタリーバーの出力ＩＦを示す。具体的に、本発明の一実施例によるツイストされたデインタリーバーは対角線方向読み取りプロセス（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｒｅａｄｉｎｇ ｐｒｏｃｅｓｓ）と対角線方向書き込みプロセス（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｗｒｉｔｉｎｇ ｐｒｏｃｅｓｓ）を順次遂行することができる。結果的にツイストされたブロックデインタリーバーは図６４に示した入力ＩＦと同一のＩＦを出力することができる。

以下、ＰＬＰ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ Ｐｉｐｅ）モードによってコンボリューショナルインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎ Ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）とブロックインタリーバー（Ｂｌｏｃｋ Ｉｎｔｅｒｌｅａｖｅｒ、ＢＩ）を選択的に使うか、両者を使うタイムインタリーバーの構造及びタイムインタリービング方法を説明する。本発明の一実施例によるＰＬＰは上述したＤＰと同一の概念で使われるフィジカルパス（ｐｈｙｓｉｃａｌ ｐａｔｈ）であり、呼称は設計者の意図によって変更可能である。

本発明の一実施例によるＰＬＰモードは放送信号送信機又は放送信号送信装置で処理するＰＬＰ個数によってシングルＰＬＰ（ｓｉｎｇｌｅ ＰＬＰ）モード又はマルチプルＰＬＰ（ｍｕｌｔｉｐｌｅ ＰＬＰ）モードを含むことができる。シングルＰＬＰモードは放送信号送信装置で処理するＰＬＰ個数が一つの場合を意味する。シングルＰＬＰモードはシングルＰＬＰと呼ぶこともできる。

マルチプルＰＬＰモードは放送信号送信装置で処理するＰＬＰ個数が一つ以上の場合であり、マルチプルＰＬＰモードはマルチプルＰＬＰと呼ぶこともできる。

本発明では、ＰＬＰモードによって互いに異なるタイムインタリービング方法を適用するタイムインタリービングをハイブリッドタイムインタリービング（Ｈｙｂｒｉｄ Ｔｉｍｅ Ｉｎｔｅｒｌｅａｖｉｎｇ）と呼ぶことができる。本発明の一実施例によるハイブリッドタイムインタリービングは、マルチプルＰＬＰモードの場合、各ＰＬＰ別に（あるいはＰＬＰレベルで）適用される。

図８８はＰＬＰ個数によって適用するインタリービングタイプを表で示す図である。本発明の一実施例によるタイムインタリーバーはＰＬＰ＿ＮＵＭの値に基づいてインタリービングタイプ（Ｉｎｔｅｒｌｅａｖｉｎｇ ｔｙｐｅ）が決定できる。ＰＬＰ＿ＮＵＭはＰＬＰモードを示すシグナリングフィールド（ｓｉｇｎａｌｉｎｇ ｆｉｅｌｄ）である。ＰＬＰ＿ＮＵＭの値が１の場合、ＰＬＰモードはシングルＰＬＰである。本発明の一実施例によるシングルＰＬＰはコンボリューションインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）のみ適用可能である。

ＰＬＰ＿ＮＵＭの値が１より大きい場合、ＰＬＰモードはマルチプルＰＬＰである。本発明の一実施例によるマルチプルＰＬＰはコンボリューショナルインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｉｎｔｅｒｌｅａｖｅｒ、ＣＩ）とブロックインタリーバー（Ｂｌｏｃｋ Ｉｎｔｅｒｌｅａｖｅｒ、ＢＩ）が適用可能である。この場合、コンボリューショナルインタリーバーはインタフレームインタリービング（Ｉｎｔｅｒ ｆｒａｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができ、ブロックインタリーバーはイントラフレームインタリービング（Ｉｎｔｒａ ｆｒａｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。インタフレームインタリービング及びイントラフレームインタリービングの具体的な内容は前述した内容と同一である。

図８９は上述したハイブリッドタイムインタリーバー構造の第１実施例を含むブロック図である。第１実施例によるハイブリッドタイムインタリーバーはブロックインタリーバー（ＢＩ）とコンボリューショナルインタリーバー（ＣＩ）を含むことができる。本発明のタイムインタリーバーはＢＩＣＭチェーン（ＢＩＣＭ ｃｈａｉｎ）ブロックとフレームビルダー（Ｆｒａｍｅ Ｂｕｉｌｄｅｒ）の間に位置することができる。図８９及び図９０に示したＢＩＣＭチェーンブロックは図５に示したＢＩＣＭブロックの処理ブロック５０００のうちタイムインタリーバー５０５０を除いたブロックを含むことができる。図８９及び図９０に示したフレームビルダーは図１のフレームビルディング１０２０ブロックと同一の役目を果たすことができる。

上述したように、ハイブリッドタイムインタリーバー構造の第１実施例によるブロックインタリーバーはＰＬＰ＿ＮＵＭ値によって適用可否が決定できる。すなわち、ＰＬＰ＿ＮＵＭ＝１の場合、ブロックインタリーバーは適用されずに（ブロックインタリーバーオフ（ｏｆｆ））、コンボリューショナルインタリーバーのみ適用される。ＰＬＰ＿ＮＵＭ＞１の場合、ブロックインタリーバーとコンボリューショナルインタリーバーが皆適用（ブロックインタリーバーオン（ｏｎ））できる。ＰＬＰ＿ＮＵＭ＞１の場合に適用されるコンボリューショナルインタリーバーの構造及び動作はＰＬＰ＿ＮＵＭ＝１の場合に適用されるコンボリューショナルインタリーバーの構造及び動作と同一乃至類似であってもよい。

図９０は上述したハイブリッドタイムインタリーバー構造の第２実施例を含むブロック図である。

ハイブリッドタイムインタリーバー構造の第２実施例に含まれる各ブロックの動作は図８９で説明した内容と同一である。ハイブリッドタイムインタリーバー構造の第２実施例によるブロックインタリーバーはＰＬＰ＿ＮＵＭ値によって適用可否が決定できる。第２実施例によるハイブリッドタイムインタリーバーの各ブロックは本発明の実施例による動作を遂行することができる。この際、ＰＬＰ＿ＮＵＭ＝１の場合とＰＬＰ＿ＮＵＭ＞１の場合に適用されるコンボリューショナルインタリーバーの構造及び動作が互いに異なってもよい。

図９１はハイブリッドタイムデインタリーバーの構造の第１実施例を含むブロック図である。

第１実施例によるハイブリッドタイムデインタリーバーは上述した第１実施例によるハイブリッドタイムインタリーバーの逆動作に相応する動作を遂行することができる。よって、図９１の第１実施例によるハイブリッドタイムデインタリーバーはコンボリューショナルデインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＣＤＩ）とブロックデインタリーバー（Ｂｌｏｃｋ ｄｅｉｎｔｅｒｌｅａｖｅｒ、ＢＤＩ）を含むことができる。

ＰＬＰ＿ＮＵＭ＞１の場合に適用されるコンボリューショナルデインタリーバーの構造及び動作はＰＬＰ＿ＮＵＭ＝１の場合に適用されるコンボリューショナルデインタリーバーの構造及び動作と同一乃至類似であってもよい。

ハイブリッドタイムデインタリーバー構造の第１実施例によるブロックデインタリーバーはＰＬＰ＿ＮＵＭ値によって適用可否が決定できる。すなわち、ＰＬＰ＿ＮＵＭ＝１の場合、ブロックデインタリーバーは適用されずに（ブロックデインタリーバーオフ（ｏｆｆ））、コンボリューショナルデインタリーバーのみ適用される。

ハイブリッドタイムデインタリーバーのコンボリューショナルデインタリーバーはインタフレームデインタリービング（Ｉｎｔｅｒ ｆｒａｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができ、ブロックデインタリーバーはイントラフレームデインタリービング（Ｉｎｔｒａ ｆｒａｍｅ ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）を遂行することができる。インタフレームデインタリービング及びイントラフレームデインタリービングの具体的な内容は前述した内容と同一である。

図９１及び図９２に示したＢＩＣＭデコーディング（ＢＩＣＭ ｄｅｃｏｄｉｎｇ）ブロックは図８９及び図９０のＢＩＣＭチェーン（ＢＩＣＭ ｃｈａｉｎ）ブロックの逆動作を遂行することができる。

図９２はハイブリッドタイムデインタリーバーの構造の第２実施例を含むブロック図である。

第２実施例によるハイブリッドタイムデインタリーバーは上述した第２実施例によるハイブリッドタイムインタリーバーの逆動作に相応する動作を遂行することができる。ハイブリッドタイムデインタリーバー構造の第２実施例に含まれる各ブロックの動作は図９１で説明した内容と同一であってもよい。

ハイブリッドタイムデインタリーバー構造の第２実施例によるブロックデインタリーバーはＰＬＰ＿ＮＵＭ値によって適用可否が決定できる。第２実施例によるハイブリッドタイムデインタリーバーの各ブロックは本発明の実施例による動作を遂行することができる。この際、ＰＬＰ＿ＮＵＭ＝１の場合とＰＬＰ＿ＮＵＭ＞１の場合に適用されるコンボリューショナルデインタリーバーの構造及び動作が互いに異なってもよい。

以下、モジュレーションオーダー（ｍｏｄｕｌａｔｉｏｎ ｏｒｄｅｒ）が変化するとき、シームレス再構成（ｓｅａｍｌｅｓｓ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）が可能である本発明の一実施例によるタイムインタリービング及びタイムデインタリービング動作を説明する。

図９３は本発明の一実施例によるタイムインタリーバーの構造を示す図である。具体的に、本発明の一実施例によるタイムインタリーバーはコンボリューショナルインタリーバー（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）とブロックインタリーバー（ｂｌｏｃｋ ｉｎｔｅｒｌｅａｖｅｒ）を含むことができる。本発明の一実施例によるコンボリューショナルインタリーバーは既存のＤＶＢ−ＮＧＨシステムで用いるインタリービング法を用いることができる。

本発明の一実施例によるコンボリューショナルインタリーバーは伝送データレート（ｄａｔａ−ｒａｔｅ）を考慮して多数のインタリービングフレーム（ｉｎｔｅｒｌｅａｖｉｎｇ ｆｒａｍｅ、ＩＦ）をインタリーブすることができる。ここで、伝送データレートは一定（ｃｏｎｓｔａｎｔ）であるかあるいは可変（ｖａｒｉａｂｌｅ）できる。本発明の一実施例によるコンボリューショナルインタリーバーの全般的な入出力動作は既存（ＤＶＢ−ＮＧＨシステムなど）のコンボリューショナルインタリーバーと同一であってもよい。したがって、全般的な入出力動作過程はインタリービングフレームを基にする。

それぞれのインタリービングフレームはインタリービングユニット（ｉｎｔｅｒｌｅａｖｉｎｇｕｎｉｔ、ＩＵ）に分割できる。分割されたインタリービングユニットはコンボリューショナルインタリーバーに入力できる。この場合、分割されたインタリービングユニットの個数によって各インタリービングフレームが伝送されるフレームの個数が変更されることができ、これによるタイムダイバーシティ（ｔｉｍｅ ｄｉｖｅｒｓｉｔｙ）を得ることができる。

図９４は本発明の一実施例によるコンボリューショナルインタリーバーの動作過程を示した図である。具体的に、図９４はＩＦ＝４、ＩＵ＝３の場合、コンボリューショナルインタリーバー動作の一実施例を示す。本発明の一実施例によるコンボリューショナルインタリービング方法の概略的な内容は上述したものと同一である。

図９４の（ａ）は入力ＩＦ（Ｉｎｐｕｔ ＩＦｓ）を示した図である。具体的には、本発明の一実施例によるＩＦ−０、ＩＦ−１、ＩＦ−２、ＩＦ−３は順次コンボリューショナルインタリービングできる。この際、ＩＦ−１とＩＦ−２は他のモジュレーションオーダーを有することができる（モジュレーション変更、ｍｏｄｕｌａｔｉｏｎ ｃｈａｎｇｅ）。したがって、本発明の一実施例によるコンボリューショナルインタリーバーは２以上のモジュレーションオーダーを有する入力ＩＦｓを処理することができる。

モジュレーションオーダーによってＦＥＣブロックの大きさ、つまりＮｃｅｌｌｓ値が増加するか減少することができる。この図面はモジュレーションオーダーがＩＦ−２で増加してＮｃｅｌｌｓ値が小さくなる場合を示す。

図９４の（ｂ）は典型的なＣＩ動作（Ｔｙｐｉｃａｌ Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｉｎｔｅｒｌｅａｖｉｎｇ Ｏｐｅｒａｔｉｏｎ）を示す。図９４の（ｃ）は典型的なコンボリューショナルインタリーバーの出力ＩＦｓを示した図である。

図９５はブロックインタリービングの動作を示した図である。本発明の一実施例によるブロックインタリービング動作はコンボリューショナルインタリービングの後に遂行できる。本発明の一実施例によるブロックインタリービングはモジュレーションオーダーの変更によって発生し得る値がないセルをスキップ（ｓｋｉｐ）することができる。

図９５の（ａ）は本発明の一実施例によるコンボリューショナルインタリービング動作結果及びブロックインタリービング書き込み動作（ｗｒｉｔｉｎｇ ｏｐｅｒａｔｉｏｎ）を示した図である。本発明の一実施例による書き込み動作は、図面に示したように、列方向（ｃｏｌｕｍ−ｗｉｓｅ）に遂行できる。

図９５の（ｂ）は本発明の一実施例によるブロックインタリービング動作結果を示す図である。具体的には、書き込み動作（ｗｒｉｔｉｎｇ ｏｐｅｒａｔｉｏｎ）と読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）を全て遂行した後の出力を示す。本発明の一実施例による読み取り動作（ｒｅａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）は、図面に示したように、行方向（ｒｏｗ−ｗｉｓｅ）に遂行できる。この場合、セル（ｃｅｌｌ）が存在しない区間をスキップ（ｓｋｉｐ）することができる。モジュレーション変更が発生した場合、シームレス再構成（ｓｅａｍｌｅｓｓ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）が遂行されるために、各ＩＵのセル個数をシグナリング（ｓｉｇｎａｌｉｎｇ）することができる。

図９６はシームレス再構成（ｓｅａｍｌｅｓｓ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ）の遂行のために必要な各ＩＵのセル個数のシグナリング（ｓｉｇｎａｌｉｎｇ）を含むフォーループ（ｆｏｒ ｌｏｏｐ）構文である。

図面のフォーループ構文が含むシグナリングフィールド（ｓｉｇｎａｌｉｎｇ ｆｉｅｌｄ）はＰＬＳ２又はＰＬＳ２−ＤＹＮに含まれることができる。

ＮＵＭ＿ＰＬＰ＿ＰＥＲ＿ＬＳＦは現在フレームが含むＰＬＰの個数情報を提供する６ｂｉｔのシグナリングフィールドである。ＮＵＭ＿ＴＰＬＰと呼ぶことができ、これに基づいてタイムデビジョン（ｔｉｍｅ ｄｉｖｉｓｉｏｎ）されたマルチプルＰＬＰの個数が決定できる。

ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは、イントラフレームインタリービングの場合、インタリービングフレームが含むＴＩブロックの個数情報を指示することができる。ＴＩＭＥ＿ＩＬ＿ＬＥＮＧＴＨは、インタフレームインタリービングの場合、一つのＴＩブロックを伝送するシグナルフレームの個数情報を指示することができる。

ＰＬＰ＿ＮＵＭ＿ＢＬＯＣＫＳは上述したＤＰ＿ＮＵＭ＿ＢＬＯＣＫと同一のシグナリングフィールドと見なすことができる。ＰＬＰ＿ＮＵＭ＿ＣＥＬＬは本発明の一実施例によるシームレス再構成の遂行のために付け加えられるシグナリングフィールドである。ＰＬＰ＿ＮＵＭ＿ＣＥＬＬは一つのフレームに含まれるインタリービングユニット（ＩＵ）が含むセル（ｃｅｌｌ）の個数情報を示すシグナリングフィールドである。

上述したシグナリングフィールドの名称及び容量は設計者の意図によって変更可能な事項である。

図９７は本発明の一実施例によるタイムデインタリーバーの構造を示した図である。

具体的に、本発明の一実施例によるタイムデインタリーバーは図９３〜図９６で説明した本発明の一実施例によるタイムインタリーバーの逆過程を遂行することができる。本発明の一実施例によるタイムデインタリーバーは、ブロックデインタリーバー（Ｂｌｏｃｋ Ｄｅｉｎｔｅｒｌｅａｖｅｒ）とコンボリューショナルデインタリーバー（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｄｅｉｎｔｅｒｌｅａｖｅｒ）を含むことができる。各デインタリーバーの具体的な動作は上述した内容と同一であるので省略する。

図９８は本発明の一実施例による放送信号送信方法を示したフローチャートである。

本発明の実施例による放送信号送信装置は、少なくとも一つ以上の放送サービスコンポーネントを伝送するデータ（又はサービスデータ）をエンコードすることができる（Ｓ９８０００）。本発明の一実施例によるデータは、上述したように、各データに相当するＰＬＰ別に処理できる。データエンコーティングはＢＩＣＭ（Ｂｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｃｏｄｉｎｇ ＆ Ｍｏｄｕｌａｔｏｎ）ブロック１０１０によって遂行できる。

その後、本発明の実施例による放送信号送信装置はエンコードされたデータをマッピングすることができる（Ｓ９８０１０）。本発明の一実施例によるマッピング方式はＱＡＭ、ＱＰＳＫ、ＮＵＱ、ＮＵＣであってもよい。データのマッピングはＢＩＣＭブロックが含む星状マッパー（Ｃｏｎｓｔｅｌｌａｔｉｏｎ Ｍａｐｐｅｒ）ブロック６０２０によって遂行できる。

その後、本発明の実施例による放送信号送信装置はマッピングされたデータをタイムインタリーブすることができる（Ｓ９８０２０）。本発明の放送信号送信装置は、前述した実施例によるタイムインタリービングを遂行することができる。タイムインタリービングはタイムインタリーバー５０５０によって遂行できる。本発明の一実施例によるタイムインタリーバーはＢＩＣＭブロックに含まれるかあるいはＢＩＣＭブロックの後に位置することができる。若しくは、タイムインタリーバーはフレームビルディングブロック１０２０に含まれるかあるいはフレームビルディングの前に位置することができる。若しくは、本発明の一実施例によるタイムインタリーバーは星状マッパー５０３０とフレームビルディングブロック１０２０の間に位置することができる。

本発明の実施例によるタイムインタリーバーはＰＬＰの個数によって遂行できる。具体的に、ＰＬＰ個数が一つの場合、タイムインタリーバーはコンボリューショナルインタリービングを遂行することができる。ＰＬＰ個数が２以上の場合、タイムインタリーバーはブロックインタリービングとコンボリューションインタリービングを遂行することができる。

その後、本発明の実施例による放送信号送信装置は少なくとも一つのシグナルフレームを生成することができる（Ｓ９８０３０）。本発明の実施例によるシグナルフレームはＰＬＳデータ（又はシグナリングデータ）、サービスデータを含むことができる。シグナルフレーム生成はフレームビルディング（Ｆｒａｍｅ Ｂｕｉｌｄｉｎｇ）ブロック１０２０によって遂行できる。

その後、本発明の一実施例による放送信号送信装置は、生成された少なくとも一つ以上の信号フレームをＯＦＤＭ方式で変調することができる（Ｓ９８０４０）。信号フレームのＯＦＤＭ変調はＯＦＤＭ生成ブロック１０３０によって遂行できる。

その後、本発明の一実施例による放送信号送信装置は、生成された少なくとも一つ以上の変調された信号フレームを含む少なくとも一つ以上の放送信号を伝送することができる（Ｓ９８０５０）。

図９９は本発明の一実施例による放送信号受信方法を示したフローチャートである。

図９９は図９８で説明した放送信号送信方法の逆過程に相当する。

本発明の一実施例による放送信号受信装置は少なくとも一つ以上の放送信号を受信することができる（Ｓ９９０００）。本発明の一実施例による放送信号は少なくとも一つのシグナルフレームを含み、各シグナルフレームはプリアンブルとＰＬＳデータ（又はシグナリングデータ）、サービスデータを含むことができる。

本発明の一実施例による放送信号受信装置は、受信された少なくとも一つ以上の放送信号をＯＦＤＭ方式で復調することができる（Ｓ９９０１０）。放送信号の復調は同期及び復調（Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ＆ Ｄｅｍｏｄｕｌａｔｉｏｎ）ブロック９０００によって遂行できる。

その後、本発明の一実施例による放送信号受信装置は、少なくとも一つのシグナルフレームを復調された放送信号から分離することができる（Ｓ９９０２０）。シグナルフレームの分離はフレームパーシング（Ｆｒａｍｅ Ｐａｒｓｉｎｇ）ブロック９０１０によって遂行できる。

その後、本発明の一実施例による放送信号受信装置は、少なくとも一つ以上の放送サービスコンポーネントを伝送するサービスデータをタイムデインタリーブすることができる（Ｓ９９０３０）。本発明の一実施例によるタイムデインタリービングは前述した本発明の実施例によるタイムインタリービングの逆過程であってもよい。

具体的に、本発明の一実施例によるタイムデインタリーバーはＰＬＰの個数によって遂行できる。具体的に、ＰＬＰ個数が一つの場合、タイムデインタリーバーはコンボリューショナルデインタリービングを遂行することができる。ＰＬＰ個数が２以上の場合、タイムデインタリーバーはコンボリューショナルデインタリービングとブロックデインタリービングを遂行することができる。具体的な過程は前述したものと同一であるので省略する。

その後、本発明の一実施例による放送信号受信装置は、少なくとも一つ以上の放送サービスコンポーネントを伝送するサービスデータをデマッピングすることができる（Ｓ９９０４０）。

その後、本発明の一実施例による放送信号受信装置は、少なくとも一つ以上の放送サービスコンポーネントを伝送するサービスデータをデコードすることができる（Ｓ９９０５０）。データのデコーディングはデマッピング及びデコーディング（Ｄｅｍａｐｐｉｎｇ ＆ Ｄｅｃｏｄｉｎｇ）ブロック９０２０によって遂行できる。

本発明の思想や範囲を逸脱せずに本発明で多様な変更及び変形が可能であることは当業者に理解される。よって、本発明は添付の請求範囲及びその同等の範囲内で提供される本発明の変更及び変形を含むものに意図される。

本明細書で装置及び方法の発明が皆言及され、装置及び方法の発明の説明は互いに補って適用可能である。
〔発明を実施するための形態〕

多様な実施例が発明を実施するための最善の形態で説明された。

本発明は一連の放送信号提供分野に用いられる。

本発明の思想や範囲を逸脱せずに本発明で多様な変更及び変形が可能であることは当業者に自明である。よって、本発明は添付の請求範囲及びその同等の範囲内で提供される本発明の変更及び変形を含むものに意図される。

Claims (4)

1. 放送信号を受信する方法であって、
   放送信号を受信する段階と、
   前記受信された放送信号をＯＦＤＭ方式で復調する段階と、
   前記復調された放送信号から信号フレームをパーシング（ｐａｒｓｉｎｇ）する段階であって、前記信号フレームは少なくとも一つ以上のサービスデータを含む、段階と、
   前記少なくとも一つ以上のサービスデータをタイムデインタリーブする段階であって、前記タイムデインタリーブする段階は前記サービスデータを伝送するフィジカルパス（ｐｈｙｓｉｃａｌ ｐａｔｈ）の数によって変更される、段階と、
   前記タイムデインタリーブされたサービスデータをデマッピングする段階と、
   前記デマッピングされたサービスデータをデコードする段階を含む、放送信号受信方法。
2. 前記フィジカルパスの数が２以上の場合、前記タイムデインタリーブする段階は、
   前記サービスデータをコンボリューションデインタリーブする段階と、
   前記コンボリューションデインタリーブされたサービスデータを、前記サービスデータを伝送する前記フィジカルパス別にブロックデインタリーブする段階を含み、
   前記ブロックデインタリーブする段階は、
   少なくとも一つのＴＩブロックをメモリに対角線方向書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｗｒｉｔｉｎｇ）する段階と、
   前記対角線方向書き込みされたＴＩブロックを列方向読み取り（ｃｏｌｕｍｎ−ｗｉｓｅ ｒｅａｄｉｎｇ）する段階を含み、
   前記各ＴＩブロックはコンボリューショナルデインタリーブされたサービスデータを含む、請求項１に記載の放送信号受信方法。
3. 放送信号を受信する受信機と、
   前記受信された放送信号をＯＦＤＭ方式で復調する復調器と、
   前記復調された放送信号から信号フレームをパーシング（ｐａｒｓｉｎｇ）するフレームパーサーであって、前記信号フレームは少なくとも一つ以上のサービスデータを含む、フレームパーサーと、
   前記少なくとも一つ以上のサービスデータをタイムデインタリーブするタイムデインタリーバーであって、前記タイムデインタリーバーは前記サービスデータを伝送するフィジカルパス（ｐｈｙｓｉｃａｌ ｐａｔｈ）の数によって変更される、タイムデインターリーバーと、
   前記タイムデインタリーブされたサービスデータをデマッピングするデマッパーと、
   前記デマッピングされたサービスデータをデコードするデコーダーを含む、放送信号受信装置。
4. 前記フィジカルパスの数が２以上の場合、前記タイムデインタリーバーは、
   前記サービスデータをコンボリューションデインタリーバーと、
   フィジカルパス別に前記コンボリューショナルデインタリーブされたサービスデータをブロックデインタリーブするブロックデインタリーバーとを含み、
   前記ブロックデインタリーバーは、前記コンボリューショナルデインタリーブされたサービスデータを含む少なくとも一つのＴＩブロックをメモリに対角線方向書き込み（ｄｉａｇｏｎａｌ−ｗｉｓｅ ｗｒｉｔｉｎｇ）し、
   前記対角線方向書き込みされたＴＩブロックを列方向読み取り（ｃｏｌｕｍｎ−ｗｉｓｅ ｒｅａｄｉｎｇ）する、請求項３に記載の放送信号受信装置。