JP2010529766A - レートマッチングによる計算効率の高い畳み込み符号化 - Google Patents

Abstract

エラーコーディング回路は、２つ以上のパリティビット群を生成するために入力ビットストリームを符号化するための非系統的畳み込み符号器と、各パリティビット群内でパリティビットをインタリーブするためのインタリーバ回路と、所望のコードレートを得るために、選択された数の、群ごとに配列されたインタリーブされたパリティビットを出力するためのレートマッチング回路と、を含む。
【選択図】図２

Description

本願は、２００７年６月８日に出願された米国特許仮出願第６０／９４２、７７０号明細書の利益を主張する。

本発明は、一般に、移動通信ネットワークのためのエラーコーディングに関し、特に、レートマッチングによる計算効果の高い畳み込み符号化のための方法および装置に関する。

レートマッチングは、畳み込み符号器またはターボ符号器のような符号器のコードレートを、通信チャネルのデータ伝送レートに合わせるために移動通信システムにおいて利用される技術である。レートマッチングは、典型的に、通信チャネルのデータ伝送レートに合わせるために、符号器により出力される符号化されたビットを削除する（ｐｕｎｃｔｕｒｅ）、または繰り返す工程を含む。レートマッチングは、１つの符号器を、異なるデータ伝送レートの複数のデータチャネルのために利用することを可能とする。

従来のレートマッチング回路では、符号器が入力ビットストリームを受信し、２つ以上の符号化ビットストリームを生成する。インタリーバは、各符号化ビットストリームをインタリーブする。レートマッチング回路は、通信チャネルのデータ伝送レートに合わせるために、各インタリーブされたビットストリーム内の符号化されたビットをビット多重化し（ｂｉｔ−ｍｕｌｔｉｐｌｅｘ）、所望のビット数を有する送信機へと１つのビットストリームを出力する。レートマッチング回路により行なわれるビット多重化は、全てのインタリーブされたビットストリームからのインタリーブされたビットを混合する。符号器により出力されるビット数が必要数よりも大きい場合には、幾つかのインタリーブされたビットが削除される（ｐｕｎｃｔｕｒｅｄ）。反対に、符号器により出力されるビット数が必要とされるよりも小さい場合には、幾つかのビットが繰り返されてもよい。レートマッチング回路は、循環バッファまたは実時間多重化回路を用いて実装されうる。

過去に利用されたレートマッチング回路は良好な性能を提供するが、複雑さがより軽減された良好な性能を提供する、畳み込み符号のための新しいレートマッチング回路に対する必要性が未だにある。

本発明は、畳み込み符号器による利用のためのレートマッチングのための方法および装置に関する。情報シーケンスが非系統的畳み込み符号器に入力される。畳み込み符号器が、情報シーケンスを符号化し、２つ以上のパリティビットストリームを出力する。インタリービング回路が、異なるパリティビットストリーム内でパリティビットを混合することなく、各パリティビットストリーム内でパリティビットをインタリーブする。インタリーブされたパリティビットは、レートマッチング回路に出力される。レートマッチング回路が、データチャネルに合わせるために、選択された数のパリティビットを出力する。パリティビットは群順に出力される。すなわち、第１のパリティビット群からのパリティビットの全てが、次の群からのいずれのビットも出力される前に出力される。

本発明に係るレートマッチングのための方法および装置は、同一のインタリーバを、符号器により出力される異なるパリティビットストリームをインタリーブするために利用することを可能とし、移動端末のためのチャネル符号器の複雑さを軽減し、チャネル符号化の性能を改善する。

コーディング回路を含む例示的な送受信機を示す。 本発明の１の例示的な実施形態に係る符号化回路である。 １の例示的な実施形態に係る第１の例示的なレートマッチング回路を示す。 他の例示的な実施形態に係る第２の例示的なレートマッチング回路を示す。 例示的なレートマッチング回路により出力されるパリティビットの順序を示す。 伝送のために入力ビットストリームを符号化するための例示的な方法を示す。

図１は、移動通信システムのための通信端末１０の主な構成要素を示している。通信端末１０は、通信端末１０の動作全般を制御するためのシステムコントローラ１２と、動作のために必要なプログラムおよびデータを格納するためのメモリ１４と、遠隔装置へと信号を送信するための送信機２０と、遠隔装置からの信号を受信するための受信機３０と、を含む。送信機２０および受信機３０は、全二重オペレーションを可能にする送受切り替え器またはスイッチ１６により、１つ以上のアンテナ１８に接続されている。

送信機２０は、情報ソースから情報ストリームを受信し、無線チャネルを介した伝送に適した送信信号を生成するために情報ストリームを処理し、ＲＦキャリアへと送信信号を変調する。送信機２０は、ソース符号器２２と、チャネル符号器２４と、変調器２６と、を含む。ソース符号器２２は冗長性を取り除き、または、最大情報コンテンツに最適化された情報シーケンスを生成するために情報ビットストリームをランダム化する。ソース符号器２２からの情報シーケンスは、チャネル符号器２４に伝えられる。チャネル符号器２４は、符号化シーケンスを生成するために、ソース符号器２２により供給された情報シーケンスに冗長性の要素を取り入れる。チャネル符号器２４により追加された冗長性は、通信システムの誤り訂正の性能を高める役目を果たす。チャネル符号器２４の出力は送信シーケンスである。変調器２６は、チャネル符号器２４から送信シーケンスを受信し、通信チャネルの物理的性質に合い通信チャネルを介して効率よく送信されうる波形を生成する。

受信機３０は、通信チャネルを通じた移動により破損している、遠端装置から送信された信号を受信する。受信機の機能は、受信信号から元の情報ストリームを再構成することである。受信機３０は、復調器３２と、チャネル復号器３４と、ソース復号器３６と、を含む。復調器３２は受信信号を処理し、受信されたビットのシーケンスを生成し、この受信されたビットのシーケンスは、各受信されたビットまたはシンボルについてのハードまたはソフトな値を含んでもよい。受信信号が誤りなく通信チャネルを通じて送信された場合に、受信されたビットのシーケンスは、送信機での送信ビットのシーケンスと同一であろう。実際には、通信チャネルを通じた受信信号の移動は、受信信号に送信エラーをもたらす。チャネル復号器３４は、ビット誤りを検出し訂正するために、送信機２０でチャネル符号器２４により追加された冗長性を利用する。復調３２およびチャネル復調器３４が如何に良好に機能するかについての評価基準は、復号化された情報シーケンスにおいて生じるビット誤りの頻度である。最後のステップとして、ソース復号器３６が、情報ソースから元の情報ビットストリームを再構成する。

図２は、本発明の１の実施形態に係る例示的なチャネル符号器２４を示している。チャネル符号器２４は、符号器４０と、インタリービング回路４２と、レートマッチング回路４４と、を含む。チャネル符号器２４はさらに、幾つかの実施形態において、レートマッチング回路４４の後にチャネル・インタリーバ４６を含みうる。

符号器４０は、例えば、非系統的畳み込み符号器を含んでもよい。符号器４０は、入力シーケンスＩを受信し、２つ以上のパリティビットストリームＰ_１、Ｐ_２、・・・Ｐ_Ｎを生成する。例として、符号器４０は、拘束長ｋ＝７、生成多項式［１３３、１７１、１６５］_０の１／３Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実装しうる。この畳み込み符号は、最適距離スペクトル（ＯＤＳ：ｏｐｔｉｍａｌ ｄｉｓｔａｎｃｅ ｓｐｅｃｔｒａ）による、最大自由距離（ＭＦＤ：ｍａｘｉｍｕｍ ｆｒｅｅ ｄｉｓｔａｎｃｅ）符号のクラスに属する。この符号のクラスは、符号ワード間の自由距離を最大化し、全ての距離において重み（ｗｅｉｇｈｔ）が最も軽い。この畳み込み符号の他の利点は、レート１／２の符号が、多項式［１６５］_０により生成される符号化ビットを削除することによって得られうるということである。得られる１／２レートの畳み込み符号は、生成多項式［１３３、１７１］_０によって与えられる。当業者は、レート１／３およびレート１／２の畳み込み符号の入れ子型構造を、チャネル符号器２４の複雑さを軽減するために利用出来ることが分かるであろう。

インタリービング回路４２は、畳み込み符号器４０からの３つのパリティビットストリームを別々に処理するために、３つのインタリーバ４２ａ、４２ｂ、４２ｃを含んでいる。当業者は、各パリティビットストリームが生成多項式のうちの１つに対応することが分かるであろう。図２では、パリティビットストリームがＰ_１、Ｐ_２、およびＰ_３で示されている。パリティビットＰ_１は、生成多項式［１３３］_０に対応し、パリティビットＰ_２は、生成多項式［１７１］_０に対応し、パリティビットＰ_３は、生成多項式［１６５］_０に対応する。以下で詳細に記載するように、パリティビットの群多重化（ｇｒｏｕｐ ｍｕｌｔｉｐｌｅｘｉｎｇ）によって、同一のインタリーバ４２ａ、４２ｂ、４３ｃを、パリティビットストリームＰ_１、Ｐ_２、Ｐ_３それぞれのために使用することが可能となる。各符号化ビットストリームＰ_１、Ｐ_２、Ｐ_３のために同じインタリーバ構造を利用する能力によって、チャネル符号器２４の複雑さが軽減される。対照的に、ビットレベルの多重化を実装するレートマッチング回路は、異なるインタリーバが異なるパリティビットストリームＰ_１、Ｐ_２、Ｐ_３のために利用されることを必要とする。各パリティビットストリームのために同一のインタリーバを利用する能力は本発明の１つの効果であるが、当業者は、インタリービング回路４２がパリティビットストリームそれぞれのための異なるインタリーバ４２ａ、４２ｂ、４２ｃを含みうることが分かるであろう。

インタリーバ２４ａ、４２ｂ、４２ｃにより出力されたインタリーブされたパリティビットストリームＰ’_１、Ｐ’_２、Ｐ’_３が、レートマッチング回路４４に出力される。レートマッチング回路４４は、以下に記載するようにパリティビットストリームＰ’_１、Ｐ’_２、Ｐ’_３の群多重化を行ない、出力シーケンスＣを生成する。追加的に、レートマッチング回路４４は、データ伝送チャネルに出力ビット数を合わせるために、幾つかのパリティビットを削除してもよく、または繰り返してもよい。

先に述べたように、例示的な実施形態における畳み込み符号器４０は、レート１／３の畳み込み符号を含む。従って、レート１／３の畳み込み符号が必要な場合、レートマッチング回路４４は、全ての３つのパリティビットストリームにおいて全てのパリティビットを出力する。レートマッチング回路４４は、群多重化フォーマット（ｇｒｏｕｐ−ｍｕｌｔｉｐｌｅｘｅｄ ｆｏｒｍａｔ）でパリティビットを出力する。すなわち、レートマッチング回路４４は、最初にパリティビットストリームＰ_１に対応するパリティビットを出力し、続いてパリティビットストリームＰ_２においてパリティビットを出力し、その後にパリティビットストリームＰ_３においてパリティビットを出力する。３つのパリティビットストリームＰ_１、Ｐ_２、Ｐ_３におけるパリティビットは、従来のレートマッチング回路におけるように混合されず、代わりに群単位で出力される。

データ通信チャネルに合わせるために１／３より速いコードレートが必要な場合に、レートマッチング回路４４は、選択されたパリティビットを削除することによって、全てのパリティビットよりも少なく出力する。パリティビットを削除する際には、レートマッチング回路４４は、最初に、パリティビットストリームＰ_３に対応するパリティビットを削除し、続いて、パリティビットストリームＰ_２に対応するパリティビットを削除する。すなわち、パリティビットストリームＰ_３からのパリティビットが全て削除されるまで、パリティビットストリームＰ_２からのパリティビットは削除されない。削除されていない残りのパリティビットは、先に述べたように群順に出力される。このように、レート１／２の畳み込み符号について、レートマッチング回路４４は、パリティビットストリームＰ_３に対応する全てのビットを削除する。１／２〜１／３の間のコードレートを得るために、レートマッチング回路４４は、パリティビットストリームＰ_３に対応する、全てのビットではなく幾つかのビットを削除する。１／２より大きいコードレートを得るために、レートマッチング回路４４は、パリティビットストリームＰ_３に対応する全てのパリティビットと、パリティビットストリームＰ_２に対応する幾つかのパリティビットストリームと、を削除する。

データ通信チャネルに合わせるために１／３未満のコードレートが必要な場合には、レートマッチング回路４４は、先に述べたように、Ｐ_１、Ｐ_２、Ｐ_３の群多重化された順序で、各パリティビットストリームにおいてパリティビットを出力し、その後、所望数のビットが出力されるまで、同じ出力シーケンスを順に繰り返す。すなわち、３つのパリティビットストリームＰ_１、Ｐ_２、Ｐ_３全てにおける全パリティビットが出力された後に、必要数のパリティビットに達するまで、レートマッチング回路４４は、最初に、パリティビットストリームＰ_１に対応する繰り返されたパリティビットを出力し、続いて、パリティビットストリームＰ_２からの繰り返されたパリティビットを出力し、その後、パリティビットストリームＰ_３からのパリティビットを出力する。

図３および図４は、レートマッチング回路４４の２つの例示的な実装を示している。図３に示されるレートマッチング回路４４は、循環バッファ５０を含んでいる。インタリーブされたパリティビットストリームＰ’_１、Ｐ’_２、Ｐ’_３が、循環バッファ５０の対応するセクションに読み込まれる。このように、循環バッファ５０内のパリティビットは、群ごとに配列されている。レートマッチング回路４４の出力ビットが、その後、循環バッファ５０から引き続いて読み出される。必要数のビットが循環バッファ５０のサイズよりも大きい場合には、読み出しは、循環バッファ５０の最後から始めへと戻る（ｗｒａｐ）。

図４に示される実施形態において、群多重化回路５２が、循環バッファ５０の代わりに使用されている。群多重化回路５２は、３つのパリティビットストリームからのパリティビットを読み出すために、「オンザフライで」（“ｏｎ ｔｈｅ ｆｌｙ”）インタリービングアドレスを生成する。このオンザフライでのアドレス指定は、循環バッファ５０と同じ出力シーケンスＣを生成するが、出力ビットをバッファリングする必要はない。

先に述べたように、レートマッチング回路４４により実装される群多重化によって、同じインタリーバを、パリティビットストリームＰ_１、Ｐ_２、Ｐ_３それぞれのために利用することが可能となる。ターボ符号器においてレートマッチングのための良好な性能を提供するために、ビット逆順（ＢＲＯ：ｂｉｔ ｒｅｖｅｒｓｅ ｏｒｄｅｒ）インタリーバが発見されている。長さ３２のＢＲＯインタリーバは、以下のように与えられる。

BRO32=[0 16 8 24 4 20 12 28 2 18 10 26 6 22 14 30 方程式１
1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31]

任意のパリティビットストリーム長を調整するために、ＢＲＯインタリーバは一般に、パリティビットストリームを含むだけ十分に大きい矩形インタリーバのための列置換（ｃｏｌｕｍｎ ｐｅｒｍｕｔａｔｉｏｎ）パターンとしてとして利用される。すなわち、長さＮ_Ｐのパリティビットストリームについて、インタリーバ４２ａ、４２ｂ、４２ｃが、３２列、ｃｅｉｌ（Ｎ_ｐ／３２）行の矩形インタリーバとして定義される。（Ｎ_I＝３２＊ｃｅｉｌ（Ｎ_ｐ／３２）により与えられる）矩形インタリーバのサイズがパリティビットストリーム長よりも大きい場合は、Ｎ_Ｄ＝Ｎ_Ｉ−Ｎ_Ｐ個のダミービットが、パリティビットストリームの前に埋め込まれる。（パリティビットおよび潜在的なダミービットを含む）入力ストリームが、第１行および第１列から開始して、行ごとにインタリーバに書き込まれる。その後、３２列が、選択された列置換パターンに基づいて置換される（ｐｅｒｍｕｔｅｄ）。列置換の後に、インタリーバの内容が、第１列および第１行から開始して、列ごとに読み出されうる。ダミービットは、存在する場合には、矩形インタリーバの内容が読み出されると破棄される。

畳み込み符号について、列置換（ｃｏｌｕｍｎ−ｐｅｒｍｕｔｉｎｇ）ＢＲＯインタリーバは、好適に、各パリティビット群において奇数のビットが、同じパリティビット群内の偶数のビットよりも先に出力されるように、修正されるべきである。パリティビットの順序が図５に示されている。

１の例示的な実施形態において、インタリービング回路４２のためのインタリーバ４２ａ、４２ｂ、４２ｃは、列置換のための逆ＢＲＯインタリーバ（ｒｅｖｅｒｓｅ ＢＲＯ ｉｎｔｅｒｌｅａｖｅｒ）を含んでもよい。逆ＢＲＯインタリーバは、以下のように与えられる。

R-BRO32=[31 15 23 7 27 11 19 3 29 13 21 5 25 9 17 1 方程式２
30 14 22 6 26 10 18 2 28 12 20 4 24 8 16 0]

逆ＢＲＯインタリーバは、ビットが従来のＢＲＯインタリーバと比べて逆の順序に出力されるように、従来のＢＲＯインタリーバを修正することにより実装される。

第２の実施形態において、インタリービング回路４２のためのインタリーバ４２ａ、４２ｂ、４２ｃは、列置換のための巡回シフト型（ｃｙｃｌｉｃａｌｌｙ−ｓｈｉｆｔｅｄ）ＢＲＯインタリーバを含んでもよい。巡回シフト型ＢＲＯインタリーバの一例が、以下のように与えられる。

CS-BRO32=[1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31 方程式３
0 16 8 24 4 20 12 28 2 28 10 26 6 22 14 30]

第３の実施形態において、インタリービング回路４２のためのインタリーバ４２ａ、４２ｂ、４２ｃは、列置換のためのモジュロオフセット（ｍｏｄｕｌｏ−ｏｆｆｓｅｔ）インタリーバを含んでもよい。例示的なモジュロオフセット・インタリーバが、以下のように与えられる。

MO-BRO32=[3 19 11 27 7 23 15 31 5 21 13 29 9 25 17 1 方程式４
4 20 12 28 8 24 16 0 6 22 14 30 10 26 18 2]

方程式４により表されるモジュロオフセット・インタリーバは、インタリーバ４２の長さを法とする（ｍｏｄｕｌｏ）従来のＢＲＯインタリーバの出力インデックスに所定のオフセットを加算することによって実装されうる。インタリーバアドレスに加算されるオフセットは、奇数であるべきである。

符号器４０から出力されるパリティビットストリームに対して行なわれるインタリービングのために、レートマッチング回路４４からの出力シーケンスは、かなりランダム化された順序（ｒａｎｄｏｍｉｚｅｄ ｏｒｄｅｒ）になっている。しかし、レートマッチング回路４４の群多重化のお陰で、パリティビット群の間でのインタリービングはない。従って、状況によっては、チャネルインタリービングの深度を改善するために、レートマッチング回路４４の後にチャネル・インタリーバ４６を含むのが望ましいこともある。例えば、変調フォーマットが、各変調シンボルへと偶数のパリティビットをマッピングする場合に、レートマッチング回路４４からの出力ビットを、２つのサブブロック（ｃ_０、ｃ_１、ｃ_{Ｎ／２−１}）と、（ｃ_Ｎ／２、ｃ_{Ｎ／２＋１}、ｃ_Ｎ−１）とに均等に分割することが可能である。２つのサブブロックは、その後、ビット多重化され、変調器に送信されうる。例としてＱＰＳＫ変調を利用して、第１の変調されたシンボルが、ｃ_０およびｃ_Ｎ／２により定められ、第２の変調シンボルが、ｃ_１およびｃ_{Ｎ／２＋１}により定められる。

図６は、本発明の１の実施形態に係るチャネル符号器２４により実施される例示的な方法１００を示している。処理は、情報シーケンスＩがチャネル符号器２４に入力される場合に開始する。チャネル符号器２４は、２つ以上のパリティビットストリームを生成するために、情報シーケンスＩを符号化する（ブロック１０２）。先に述べたように、符号化は非系統的畳み込み符号器により行なわれる。パリティビットストリームＰ_１、Ｐ_２、・・・Ｐ_Ｎが、インタリービング回路４２に入力される。インタリービング回路４２は、インタリーブされたパリティビットストリームＰ’_１、Ｐ’_２、・・・Ｐ’_Ｎを生成するために、各パリティビットをインタリーブする（ブロック１０４）。インタリーブされたパリティビットストリームは、その後、レートマッチング回路４４に供給される。レートマッチング回路４４は、データチャネルに合わせるために、選択された数のパリティビットを出力する（ブロック１０６）。パリティビットは、先に記載したように群順に出力される。すなわち、パリティビットストリームＰ_１に対応する全てのパリティビットが、パリティビットＰ_２等に対応する群からいずれのパリティビットも出力される前に出力される。データチャネルに合わせるために、全てのパリティビットよりも少ないビットが必要な場合には、パリティビットストリームＰ_Ｎに対応する群から最初に、パリティビットＰ_Ｎ−１等に対応する群からいずれのパリティビットも削除される前に、パリティビットが削除される。データチャネルに合わせるために必要なパリティビットの数が、チャネル符号器２４により出力されるパリティビットの数を超える場合には、全てのパリティビットが、先に述べたように群ごとに配列されて出力され、その後、出力シーケンスが、必要数のパリティビットに達するまで繰り返される。本発明の幾つかの実施形態において、レートマッチング回路４４からの出力シーケンスＣは、インタリービングの深度を改善するために、チャネル・インタリーバ４２によりインタリーブされてもよい（ブロック１０８）。しかし、この最後のインタリービングのステップは任意である。

特定の実装の関連において本発明を記載してきたが、当業者は、記載されるレートマッチング技術が、異なるレートの符号器、および異なる長さのインタリーバに適用されうることが分かるであろう。さらに、好適な実施形態は全ての３つのパリティビットストリームのために同一のインタリーバを利用するが、異なるパリティビットストリームに対して異なるインタリーバを適用することが可能である。

本発明は、当然のことながら、本発明の範囲および本発明の本質的な特徴から逸脱することなく、本明細書で記載する方法とは別の特定のやり方で実行することが可能である。従って、本実施形態は、全ての観点において例示的なものであり限定するものではないと見なされ、添付の請求項の意味および均等の範囲内で起こる全ての変更が、その中に含まれるものとする。

Claims (20)

1. ２つ以上のパリティビット群を生成するために入力ビットストリームを符号化するための非系統的畳み込み符号器と、
   各パリティビット群内でパリティビットをインタリーブするためのインタリーバ回路と、
   所望のコードレートを得るために、選択された数の、群ごとに配列された前記インタリーブされたパリティビットを出力するためのレートマッチング回路と、
   を含む、エラーコーディング回路。
2. 前記レートマッチング回路は、群ごとに配列された前記インタリーブされたパリティビットを格納するための循環バッファを含む、請求項１に記載のエラーコーディング回路。
3. 前記レートマッチング回路は群多重化回路を含む、請求項１に記載のエラーコーディング回路。
4. 前記インタリーバ回路は、各パリティビット群について同一のインタリービングを適用するように構成される、請求項１に記載のエラーコーディング回路。
5. 前記インタリーバ回路は、各パリティビット群について異なるインタリービングを適用するように構成される、請求項１に記載のエラーコーディング回路。
6. 前記レートマッチング回路は、各群内で、偶数のパリティビットの前に奇数のパリティビットを出力する、請求項１に記載のエラーコーディング回路。
7. 前記インタリーバ回路は、各パリティビット群内で前記奇数のパリティビットが前記偶数のパリティビットより先に来るようにパリティビットを配列するように構成される、請求項６に記載のエラーコーディング回路。
8. 前記インタリーバ回路は、列置換のための逆ビット逆順インタリーバを実装する、請求項７に記載のエラーコーディング回路。
9. 前記インタリーバ回路は、列置換のための巡回シフト型ビット逆順インタリーバを実装する、請求項７に記載のエラーコーディング回路。
10. 前記インタリーバ回路は、列置換のためのモジュロオフセット・ビット逆順インタリーバを実装する、請求項７に記載のエラーコーディング回路。
11. 入力ビットストリームをエラーコーディングするための方法であって、
    前記方法は、
    ２つ以上のパリティビット群を生成するために、非系統的畳み込み符号器において前記入力ビットストリームを符号化する工程と、
    各パリティビット群内でパリティビットをインタリーブする工程と、
    所望のコードレートを得るために、選択された数の、群ごとに配列された前記インタリーブされたパリティビットを出力する工程と、
    を含む、方法。
12. 群ごとに配列された前記インタリーブされたパリティビットを循環バッファに格納する工程をさらに含み、前記インタリーブされたパリティビットは、前記循環バッファから出力される、請求項１１に記載の方法。
13. 前記ビットが出力される間に群多重化回路内で前記パリティビットを群多重化する工程をさらに含む、請求項１１に記載の方法。
14. 同一のインタリービングが各パリティビット群に適用される、請求項１１に記載の方法。
15. 異なるインタリービングが各パリティビット群に適用される、請求項１１に記載の方法。
16. 所望のコードレートを得るために、選択された数の、群ごとに配列された前記インタリーブされたパリティビットを出力する工程はさらに、各郡内で、偶数のパリティビットを出力する前に奇数のパリティビットを出力する工程を含む、請求項１１に記載の方法。
17. 前記インタリービングは、各パリティビット群内で前記偶数のパリティビットよりも前記奇数のパリティビットが先に来るようにパリティビットを配列する、請求項１６に記載の方法。
18. 前記インタリービングは、列置換のための逆ビット逆順インタリービングを含む、請求項１７に記載の方法。
19. 前記インタリービングは、列置換のための巡回シフト型ビット逆順インタリービングを含む、請求項１７に記載の方法。
20. 前記インタリービングは、列置換のためのモジュロオフセット・ビット逆順インタリービングを含む、請求項１７に記載の方法。
    

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