ES2615540T3 - Codificación convolucional computacionalmente eficiente con adaptación de tasa - Google Patents

Codificación convolucional computacionalmente eficiente con adaptación de tasa Download PDF

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Abstract

Un circuito de codificación de error (24) que comprende: un codificador convolucional no sistemático (40) para codificar un flujo de bits de entrada (I) para producir dos o más grupos de bits de paridad (P1, P2, P3); un circuito intercalador (42) para intercalar bits de paridad dentro de cada grupo de bits de paridad; y un circuito de adaptación de tasa (44) para sacar (C) un número seleccionado de dichos bits de paridad intercalados (P1', P2', P3') ordenados por grupo para obtener una tasa de código deseada, en el que dicho circuito de adaptación de tasa comprende un circuito de multiplexación de grupo (52).

Description

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DESCRIPCION
Codificacion convolucional computacionalmente eficiente con adaptacion de tasa Referencia cruzada a solicitudes relacionadas
Esta solicitud reivindica el beneficio de la Solicitud Provisional de EE.UU. N° 60/942.770, presentada el 8 de junio de 2007.
Campo tecnico
La presente invencion se refiere de manera general a codificacion de error para redes de comunicaciones moviles y, mas particularmente, a un metodo y aparato para codificacion convolucional computacionalmente eficiente con adaptacion de tasa.
Antecedentes
La adaptacion de tasa es una tecnica usada en sistemas de comunicacion movil para adaptar una tasa de codigo de un codificador tal como un codificador convolucional o turbo codificador a la tasa de transmision de datos de un canal de comunicacion. La adaptacion de tasa tfpicamente implica perforacion o repeticion de bits codificados sacados por el codificador para adaptar a la tasa de transmision de datos del canal de comunicacion. La adaptacion de tasa permite que un unico codificador sea usado para una pluralidad de canales de datos con diferentes tasas de transmision de datos.
En un circuito de adaptacion de tasa convencional, un codificador recibe un flujo de bits de entrada y genera dos o mas flujos de bits codificados. Un intercalador intercala cada flujo de bits codificado. Un circuito de adaptacion de tasa multiplexa en bits los bits codificados en cada flujo de bits intercalados y saca un unico flujo de bits al transmisor que tiene un numero de bits deseado para adaptar a la tasa de transmision de datos del canal de comunicacion. La multiplexacion de bits realizada por el circuito de adaptacion de tasa entremezcla los bits intercalados de todos los flujos de bits intercalados. Si el numero de bits sacados por el codificador es mayor que el numero requerido, algunos de los bits intercalados se perforan. Por el contrario, si el numero de bits sacados por el codificador es menor que el requerido, algunos de los bits se pueden repetir. El circuito de adaptacion de tasa se puede implementar usando un almacenador temporal circular o un circuito de multiplexacion en tiempo real.
El documento EP 1511209 A describe un aparato y un metodo capaces de evitar la degradacion de rendimiento durante un proceso de decodificacion de canal. Se realiza un intercalado de bits con respecto a los bits de paridad entre los bits codificados sacados a traves de una unidad de codificacion de canal, evitando por ello que un periodo de repeticion de los bits de paridad se adapte a un periodo de perforacion para una adaptacion de tasa. Se realiza un desintercalado de bits con respecto a los bits de paridad durante un proceso de decodificacion de canal, de modo que los bits de paridad tengan un periodo de repeticion identico a los bits de paridad iniciales. De esta manera, el periodo de repeticion de los bits de paridad no se adapta con el periodo de perforacion para la adaptacion de tasa, evitando por ello una degradacion del rendimiento durante el proceso de decodificacion de canal.
El documento EP 1545036 A describe un aparato que tiene: un turbo codificador para generar una secuencia de sfmbolos de informacion y una pluralidad de secuencias de sfmbolo de paridad codificando la secuencia de sfmbolos de informacion; un intercalador de canal para intercalar individualmente las secuencias de sfmbolos, generando nuevas secuencias de sfmbolos de paridad multiplexando los sfmbolos de secuencias de sfmbolos de paridad con los mismos niveles de prioridad y concatenando en serie la secuencia de sfmbolos de informacion y las nuevas secuencias de sfmbolos de paridad; y un generador de Turbo Codigo Cuasi-Complementario, QCTC, para generar un subcodigo con una tasa de codigo dada seleccionando recursivamente un numero predeterminado de sfmbolos a partir de la secuencia de sfmbolos concatenada en una posicion de inicio dada.
El documento WO 02/062002 A describe tecnicas de codificacion para un sistema de comunicacion capaz de transmitir datos en una serie de canales de transmision a diferentes tasas de bits de informacion en base a la SNR lograda de los canales. Un codigo base se usa en combinacion con perforacion comun o variable para lograr tasas de codificacion diferentes requeridas por los canales de transmision. Los datos (es decir, los bits de informacion) para una transmision de datos se codifican con el codigo base y los bits codificados para cada canal (o grupo de canales con las capacidades de transmision similares) se perforan para lograr la tasa de codificacion requerida. Los bits codificados se pueden intercalar (por ejemplo, para combatir el desvanecimiento y eliminar la correlacion entre bits codificados en cada sfmbolo de modulacion) anterior a la perforacion. Los bits codificados no perforados se agrupan en sfmbolos no binarios (por ejemplo, usando correlacion de Gray). El sfmbolo de modulacion se puede preacondicionar y anterior para su transmision.
El documento EP 1045521 A describe un metodo de y aparato para adatar una tasa de bits de datos, en una matriz de bits de datos intercalados por un proceso de intercalado predeterminado, a una tasa deseada mediante borrado de bits de datos redundantes o repeticion de bits de datos derivados de la matriz, incluye los pasos de determinar en una matriz no intercalada de los bits de datos un patron de bits a ser borrados o repetidos para proporcionar la tasa de datos deseada, decodificar una direccion de cada bit en dicho patron de una manera inversa al proceso de
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intercalado para producir una direccion respectiva del bit en la matriz de bits de datos intercalados y borrar o repetir el bit respectivo en los bits de datos intercalados en dependencia de la direccion respectiva. La decodificacion de direccion se realiza de la misma manera que una codificacion de direcciones para producir los bits de datos intercalados a partir de la matriz no intercalada de los bits de datos.; Tambien esta descrito un proceso de intercalado ventajoso para intercalado de canal en un sistema de comunicaciones inalambrico CDMA de 3a generacion, un metodo de arrastrado para una segunda etapa de intercalado en tal sistema y como se puede aplicar convenientemente la adaptacion de tasa a los datos turbo codificados codificados.
Aunque los circuitos de adaptacion de tasa usados en el pasado proporcionan buen rendimiento, se mantiene una necesidad de nuevos circuitos de adaptacion de tasa para codigos convolucionales con menor complejidad que proporcionen buen rendimiento.
Compendio
La presente invencion se refiere a un metodo y aparato para adaptacion de tasa para uso con un codificador
convolucional. Una secuencia de informacion se introduce a un codificador convolucional no sistematico. El
codificador convolucional codifica la secuencia de informacion y saca dos o mas flujos de bits de paridad. Un circuito de intercalado intercala los bits de paridad en cada flujo de bits de paridad sin mezclar los bits de paridad en
diferentes flujos de bits de paridad. Los bits de paridad intercalados se introducen a un circuito de adaptacion de
tasa. El circuito de adaptacion de tasa saca un numero seleccionado de bits de paridad para adaptarse al canal de datos. Los bits de paridad se sacan en orden de grupo. Es decir, todos los bits de paridad de un primer grupo de bits de paridad se sacan antes que se saque cualquier bit de paridad del siguiente grupo.
El metodo y aparato para adaptacion de tasa segun la presente invencion permite que intercaladores identicos sean usados para intercalar diferentes flujos de bits de paridad sacados por el codificador, reduce la complejidad del codificador de canal para terminales moviles y proporciona el rendimiento de codificacion de canal.
Breve descripcion de los dibujos
La Fig. 1 ilustra un transceptor ejemplar que incluye un circuito de codificacion.
La Fig. 2 ilustra un circuito de codificacion segun una realizacion ejemplar de la invencion.
La Fig. 3 ilustra un primer circuito de adaptacion de tasa ejemplar segun una realizacion ejemplar.
La Fig. 4 ilustra un segundo circuito de adaptacion de tasa ejemplar segun otra realizacion ejemplar.
La Fig. 5 ilustra el orden de los bits de paridad sacados por un circuito de adaptacion de tasa ejemplar.
La Fig. 6 ilustra un metodo ejemplar para codificar un flujo de bits de entrada para su transmision.
Descripcion detallada
La Fig. 1 ilustra los componentes principales de un terminal de comunicacion 10 para un sistema de comunicacion movil. El terminal de comunicacion 10 comprende un controlador de sistema 12 para controlar la operacion global del terminal de comunicacion 10, una memoria 14 para almacenar programas y datos necesarios para su operacion,
un transmisor 20 para transmitir senales a un dispositivo remoto y un receptor 30 para recibir senales desde un
dispositivo remoto. El transmisor 20 y receptor 30 estan acoplados a una o mas antenas 18 mediante un duplexor o conmutador 16 que permite una operacion duplex completa.
El transmisor 20 recibe un flujo de informacion desde una fuente de informacion, procesa el flujo de informacion para generar una senal de transmision adecuada para transmision sobre un canal radio y modula la senal de transmision sobre una portadora de RF. El transmisor 20 incluye un codificador de fuente 22, un codificador de canal 24 y un modulador 26. El codificador de fuente 22 elimina redundancia o aleatoriza el flujo de bits de informacion para producir una secuencia de informacion que se optimiza para contenido de informacion maximo. La secuencia de informacion del codificador de fuente 22 se pasa al codificador de canal 24. El codificador de canal 24 introduce un elemento de redundancia en la secuencia de informacion suministrada por el codificador de fuente 22 para generar una secuencia codificada. La redundancia anadida por el codificador de canal 24 sirve para mejorar la capacidad de correccion de error del sistema de comunicacion. La salida del codificador de canal 24 es la secuencia de transmision. El modulador 26 recibe la secuencia de transmision del codificador de canal 24 y genera formas de onda que tanto se acomodan a la naturaleza de ffsica del canal de comunicacion como que se pueden transmitir eficientemente sobre el canal de comunicacion.
El receptor 30 recibe senales transmitidas desde un dispositivo de extremo lejano que se han danado por el paso a traves del canal de comunicacion. La funcion del receptor es reconstruir el flujo de informacion original a partir de la senal recibida. El receptor 30 incluye un demodulador 32, un decodificador de canal 34 y un decodificador de fuente 36. El demodulador 32 procesa la senal recibida y genera una secuencia de bits recibida, que puede comprender valores firmes o flexibles para cada bit o sfmbolo recibido. Si la senal recibida se transmite sin error a traves del canal de comunicacion, la secuencia de bits recibida sena identica a la secuencia de bits de transmision en el
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transmisor. En la practica real, el paso de la senal recibida a traves del canal de comunicacion introduce errores de transmision en la senal recibida. El decodificador de canal 34 usa la redundancia anadida por el codificador de canal 24 en el transmisor 20 para detectar y corregir los errores de bit. Una medida de lo bien que funcionan la demodulacion 32 y un decodificador de canal 34 es la frecuencia con la cual ocurren errores de bit en la secuencia de informacion decodificada. Como paso final, un decodificador de fuente 36 reconstruye el flujo de bits de la informacion original a partir de la fuente de informacion.
La Fig. 2 ilustra un codificador de canal ejemplar 24 segun una realizacion de la invencion. El codificador de canal 24 incluye un codificador 40, un circuito de intercalado 42 y un circuito de adaptacion de tasa 44. El codificador de canal 24, en algunas realizaciones, puede incluir ademas un intercalador de canal 46 siguiendo al circuito de adaptacion de tasa 44.
El codificador 40 puede comprender, por ejemplo, un codificador convolucional no sistematico. El codificador 40 recibe una secuencia de entrada I y genera dos o mas flujos de bits de paridad Pi, P2, ... Pn. Como ejemplo, el codificador 40 puede implementar un codigo convolucional de mordedura de cola de 1/3 de tasa con una longitud de restriccion k=7 y el polinomio generador [133, 171, 165]0. Este codigo convolucional pertenece a la clase de codigos de distancia libre maxima (MFD) con espectro de distancia optimo (ODS). Esta clase de codigos maximiza las distancias libres entre palabras de codigo y tiene las ponderaciones mas bajas en todas las distancias. Otra ventaja de este codigo convolucional es que un codigo de 1/2 de tasa se puede obtener perforando los bits codificados producidos por el polinomio [165]0. El codigo convolucional de 1/2 de tasa resultante se da por el polinomio generador [133, 171]0. Los expertos en la tecnica apreciaran que la estructura de anidamiento de codigos convolucionales de 1/3 de tasa y de 1/2 de tasa se pueden utilizar para reducir la complejidad del codificador de canal 24.
El circuito de intercalado 42 comprende tres intercaladores 42a, 42b, 42c para procesar por separado los tres flujos de bits de paridad del codificador convolucional 40. Los expertos en la tecnica apreciaran que cada flujo de bits de paridad corresponde a uno de los polinomios generadores. Los flujos de bits de paridad se indican en la Fig. 2 por P1, P2 y P3. El flujo de bits de paridad P1 corresponde al polinomio generador [133]0, el flujo de bits de paridad P2 corresponde al polinomio generador [171]0 y el flujo de bits de paridad P3 corresponde al polinomio generador [165]0. Como se describira en mayor detalle mas adelante, la multiplexacion de grupo de los bits de paridad permite que intercaladores identicos 42a, 42b, 42c sean usados para cada uno de los flujos de bits de paridad P1, P2, P3, respectivamente. La capacidad de usar la misma estructura de intercalador para cada flujo de bits codificado P1, P2, P3 reduce la complejidad del codificador de canal 24. Por el contrario, los circuitos de adaptacion de tasa que implementan multiplexacion de nivel de bit requieren que diferentes intercaladores sean usados para los diferentes flujos de bits de paridad P1, P2, P3. Mientras que la capacidad de usar un intercalador identico para cada flujo de bits de paridad es una ventaja de la invencion, los expertos en la tecnica apreciaran que el circuito de intercalado 42 podna comprender diferentes intercaladores 42a, 42b, 42c para cada uno de los flujos de bits de paridad.
Los flujos de bits de paridad intercalados P’1, P’2, P’3 sacados por los intercaladores 24a, 42b, 42c se introducen al circuito de adaptacion de tasa 44. El circuito de adaptacion de tasa 44 realiza multiplexacion de grupo del flujo de bits de paridad P’1, P’2, P’3 como se describe en lo sucesivo y saca una secuencia de salida C. Adicionalmente, el circuito de adaptacion de tasa 44 puede perforar o repetir algunos de los bits de paridad para adaptar el numero de bits de salida al canal de transmision de datos.
Como se describio anteriormente, el codificador convolucional 40 en la realizacion ejemplar comprende un codigo convolucional de 1/3 de tasa. Por lo tanto, cuando se requiere un codigo convolucional de 1/3 de tasa, el circuito de adaptacion de tasa 44 saca todos los bits de paridad en todos de los tres flujos de bits de paridad. El circuito de adaptacion de tasa 44 saca los bits de paridad en formato multiplexado en grupo. Es decir, el circuito de adaptacion de tasa 44 saca los bits de paridad que corresponden al flujo de bits de paridad P1 primero, siguiendo por los bits de paridad en el flujo de bits de paridad P2, que luego es seguido por los bits de paridad en el flujo de bits de paridad P3. Los bits de paridad en los tres flujos de bits de paridad P1, P2, P3 no se entremezclan como en un circuito de adaptacion de tasa convencional, sino que en su lugar se sacan en grupos.
Cuando se requiere una tasa de codigo mayor que 1/3 para adaptar al canal de comunicacion de datos, el circuito de adaptacion de tasa 44 saca menos que todos los bits de paridad perforando los seleccionados de los bits de paridad. Cuando se perforan los bits de paridad, el circuito de adaptacion de tasa 44 perfora los bits de paridad que corresponden al flujo de bits de paridad P3 primero, seguido por los bits de paridad que corresponden al flujo de bits de paridad P2. Es decir, no se perforan bits de paridad del flujo de bits de paridad P2 hasta que se perforan todos los bits de paridad del flujo de bits de paridad P3. Los bits de paridad restantes que no se han perforado se sacan en orden de grupo como se describio previamente. De esta manera, para un codigo convolucional de 1/2 de tasa, el circuito de adaptacion de tasa 44 perfora todos los bits que corresponden al flujo de bits de paridad P3. Para obtener una tasa de codigo entre 1/2 y 1/3, el circuito de adaptacion de tasa 44 perfora algunos, pero no todos, los bits de paridad que corresponden al flujo de bits de paridad P3. Para obtener tasas de codigo mayores que 1/2, el circuito de adaptacion de tasa 44 perfora todos los bits de paridad que corresponden al flujo de bits de paridad P3 y algunos de los flujos de bits de paridad que corresponden al flujo de bits de paridad P2.
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Cuando se requieren tasas de codigo menores que 1/3 para adaptar el canal de comunicacion de datos, el circuito de adaptacion de tasa 44 saca los bits de paridad en cada flujo de bits de paridad en orden multiplexado de grupo Pi, P2, P3 como se describio previamente y luego repite la misma secuencia de salida en orden hasta que se haya sacado el numero deseado de bits. Es decir, despues de que se hayan sacado todos los bits de paridad en todos de los tres flujos de bits de paridad Pi, P2, P3, el circuito de adaptacion de tasa 44 sacara los bits de paridad repetidos que corresponden al flujo de bits de paridad Pi primero, seguido por bits de paridad repetidos del flujo de bits de paridad P2, seguido luego por los bits de paridad del flujo de bits de paridad P3 hasta que se alcance el numero requerido de bits de paridad.
Las Fig. 3 y 4 ilustran dos implementaciones ejemplares del circuito de adaptacion de tasa 44. El circuito de adaptacion de tasa 44 mostrado en la Fig. 3 incluye un almacenador temporal circular 50. Los flujos de bits de paridad intercalados P’1, P’2 P'3, se leen en las secciones correspondientes del almacenador temporal circular 50. De esta manera, los bits de paridad dentro del almacenador temporal circular 50 se ordenan por grupo. Los bits de salida del circuito de adaptacion de tasa 44 se leen entonces secuencialmente del almacenador temporal circular 50. Si el numero requerido de bits es mayor que el tamano del almacenador temporal circular 50, la lectura se envuelve desde el final del almacenador temporal circular 50 hasta el principio.
En la realizacion mostrada en la Fig. 4, un circuito de multiplexacion de grupo 52 se usa en lugar del almacenador temporal circular 50. El circuito de multiplexacion de grupo 52 genera direcciones de intercalado “sobre la marcha” para leer los bits de paridad de los tres flujos de bits de paridad. Este direccionamiento sobre la marcha genera la misma secuencia de salida C que el almacenador temporal circular 50 pero sin la necesidad de almacenar temporalmente los bits de salida.
Como se senalo previamente, la multiplexacion de grupo implementada por el circuito de adaptacion de tasa 44 permite que el mismo intercalador sea usado para cada uno de los flujos de bits de paridad Pi, P2, P3. Se ha encontrado que los intercaladores de orden inverso de bits (BRO) proporcionan buen rendimiento para adaptacion de tasa en turbo codificadores. Un intercalador BRO de longitud 32 se da por:
BRO32 = [0 16 8 24 4 20 12 28 2 18 10 26 6 22 14 30 Ec. 1
1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31]
Para acomodar una longitud de flujo de bits de paridad arbitraria, el intercalador BRO se usa comunmente como el
patron de permutacion de columnas para un intercalador rectangular que es lo bastante grande para contener el flujo de bits de paridad, Es decir, para un flujo de bits de paridad de longitud Np, los intercaladores 42a, 42b, 42c se definen como intercaladores rectangulares de 32 columnas y techo(Np/32) filas. Si el tamano del intercalador rectangular (dado por Ni=32*techo(Np/32)) es mayor que la longitud del flujo de bits de paridad, Nd=Ni-Np bits ficticios se rellenan en la parte delantera del flujo de bits de paridad. El flujo de entrada (incluyendo los bits de paridad y potencialmente los bits ficticios) se escribe en el intercalador fila por fila comenzando desde la primera fila y la primera columna. Las 32 columnas se permutan luego en base al patron de permutacion de columnas elegido. Despues de la permutacion de columnas, los contenidos del intercalador se pueden leer columna por columna comenzando desde la primera columna y la primera fila. Los bits ficticios, si estan presentes, se descartan cuando se leen los contenidos del intercalador rectangular.
Para codigos convolucionales, los intercaladores BRO de permutacion de columnas se debenan modificar preferiblemente de modo que los bits indexados impares en cada grupo de bits de paridad se saquen delante de los bits indexados pares en el mismo grupo de bits de paridad. La ordenacion de los bits de paridad se ilustra en la Fig. 5.
En una realizacion ejemplar, los intercaladores 42a, 42b, 42c para el circuito de intercalado 42 pueden comprender intercaladores BRO inversos para permutacion de columnas. El intercalador BRO inverso se da por:
R-BRO32 = [31 15 23 7 27 11 19 3 29 13 21 5 25 9 17 1 Ec. 2
30 14 22 6 26 10 18 2 28 12 20 4 24 8 16 0]
El intercalador BRO inverso se implementa modificando un intercalador BRO convencional de modo que los bits se
saquen en un orden inverso comparado con un intercalador BRO convencional.
En una segunda realizacion, los intercaladores 42a, 42b, 42c para el circuito de intercalado 42 pueden comprender intercaladores BRO desplazados dclicamente para permutacion de columnas. Un ejemplo de un intercalador BRO desplazado dclicamente se da por:
CS-BRO32 = [1 17 9 25 5 21 13 29 3 19 11 27 7 23 15 31 Ec. 3
0 16 8 24 4 20 12 28 2 18 10 26 6 22 14 30]
El intercalador BRO desplazado dclicamente se implementa desplazando los bits de salida de un intercalador BRO convencional en dieciseis lugares.
5
10
15
20
25
30
35
40
45
En una tercera realizacion, los intercaladores 42a, 42b, 42c para el circuito de intercalado 42 pueden comprender un intercalador BRO de modulo desplazado para permutacion de columnas. Un intercalador de modulo desplazado ejemplar se da por:
MO-BRO32 = [3 19 11 27 7 23 15 31 5 21 13 29 9 25 17 1 Ec. 4
4 20 12 28 8 24 16 0 6 22 14 30 10 26 18 2]
El intercalador de modulo desplazado representado por la Ec. 4 se puede implementar anadiendo un desplazamiento predeterminado al mdice de salida del intercalador BRO convencional modulo la longitud del intercalador 42. El desplazamiento anadido a las direcciones del intercalador debena ser un numero impar.
Debido al intercalado realizado en los flujos de bits de paridad sacados del codificador 40, la secuencia de salida del circuito de adaptacion de tasa 44 tiene un orden bastante aleatorizado. No obstante, debido a la multiplexacion de grupo del circuito de adaptacion de tasa 44, no hay intercalado entre los grupos de los bits de paridad. Por lo tanto, en algunas circunstancias, puede ser deseable incluir un intercalador de canal 46 siguiendo al circuito de adaptacion de tasa 44 para mejorar la profundidad del intercalado de canal. Por ejemplo, si el formato de modulacion correlaciona un numero par de bits de paridad a cada sfmbolo de modulacion, es posible dividir uniformemente los bits de salida del circuito de adaptacion de tasa 44 en dos subbloques (co, ci, cn/2-i) y (cn/2, cn/2+i, cn+i). Los dos subbloques entonces pueden ser multiplexados en bits y enviados al modulador. Usando modulacion QPSK como ejemplo, el primer sfmbolo modulado se determina por co y cn/2, el segundo sfmbolo de modulacion se determina por ci y cn/2+i y asf sucesivamente.
La Fig. 6 ilustra un metodo ejemplar 100 implementado por el codificador de canal 24 segun una realizacion de la invencion. El procesamiento comienza cuando una secuencia de informacion I se introduce al codificador de canal 24. El codificador de canal 24 codifica la secuencia de informacion I para generar dos o mas flujos de bits de paridad (bloque 102). Como se senalo previamente, la codificacion se realiza por un codificador convolucional no sistematico. Los flujos de bits de paridad Pi, P2 ...Pn se introducen al circuito de intercalado 42. El circuito de intercalado 42 intercala cada flujo de bits de paridad para generar flujos de bits de paridad intercalados P’i, P’2 ...P'n (bloque 104). Los flujos de bits de paridad intercalados entonces se suministran al circuito de adaptacion de tasa 44. El circuito de adaptacion de tasa 44 saca un numero seleccionado de los bits de paridad a adaptar al canal de datos (bloque 106). Los bits de paridad se sacan en orden de grupo como se describio previamente. Es decir, todos los bits de paridad que corresponden al flujo de bits de paridad P1 se sacan antes de que cualquier bit de paridad se saque del grupo que corresponde al flujo de bits de paridad P2 y asf sucesivamente. Si se requieren menos que todos los bits de paridad para adaptarse al canal de datos, los bits de paridad se perforan primero del grupo que corresponde al flujo de bits de paridad Pn, antes de que se perfore cualquier bit de paridad del grupo que corresponde al flujo de bits de paridad Pn-1 y asf sucesivamente. Si el numero de bits de paridad necesario para adaptarse al canal de datos excede el numero de bits de paridad sacado por el codificador de canal 24, todos los bits de paridad se sacan ordenados por grupo como se describio previamente y luego se repite la secuencia de salida hasta que se haya alcanzado el numero requerido de bits de paridad. En algunas realizaciones de la invencion, la secuencia de salida C del circuito de adaptacion de tasa 44 se puede intercalar por el intercalador de canal 42 para mejorar la profundidad de intercalado (bloque 108). Este paso de intercalado final, no obstante, es opcional.
Aunque la presente invencion se ha descrito en el contexto de una implementacion espedfica, los expertos en la tecnica apreciaran que las tecnicas de adaptacion de tasa descritas se pueden aplicar a codificadores con diferentes tasas e intercaladores de diferentes longitudes. Ademas, aunque la realizacion preferida usa un intercalador identico para todos de los tres flujos de bits de paridad, es posible aplicar diferentes intercaladores a diferentes flujos de bits de paridad.
La presente invencion, por supuesto, puede ser llevada a cabo de otras formas espedficas distintas de las expuestas en la presente memoria sin apartarse del alcance y las caractensticas esenciales de la invencion. Las presentes realizaciones, por lo tanto, tienen que ser consideradas en todos los aspectos como ilustrativas y no restrictivas y todos los cambios que quedan dentro del significado e intervalo de equivalencia de las reivindicaciones adjuntas se pretende que esten abarcados dentro de las mismas.

Claims (15)

  1. 5
    10
    15
    20
    25
    30
    35
    40
    REIVINDICACIONES
    1. Un circuito de codificacion de error (24) que comprende:
    un codificador convolucional no sistematico (40) para codificar un flujo de bits de entrada (I) para producir dos o mas grupos de bits de paridad (Pi, P2, P3);
    un circuito intercalador (42) para intercalar bits de paridad dentro de cada grupo de bits de paridad; y
    un circuito de adaptacion de tasa (44) para sacar (C) un numero seleccionado de dichos bits de paridad intercalados (Pi', P2', P3') ordenados por grupo para obtener una tasa de codigo deseada, en el que dicho circuito de adaptacion de tasa comprende un circuito de multiplexacion de grupo (52).
  2. 2. El circuito de codificacion de error (24) de la reivindicacion 1 en el que dicho circuito intercalador (42) se configura para aplicar intercalado identico para cada grupo de bits de paridad.
  3. 3. El circuito de codificacion de error (24) de la reivindicacion 1 en el que dicho circuito intercalador (42) se configura para aplicar un intercalado diferente para cada grupo de bits de paridad.
  4. 4. El circuito de codificacion de error (24) de la reivindicacion 1 en el que dicho circuito adaptacion de tasa (44) saca bits de paridad impares dentro de cada grupo anterior a los bits de paridad pares.
  5. 5. El circuito de codificacion de error (24) de la reivindicacion 4 en el que dicho circuito intercalador (42) se configura para ordenar los bits de paridad de manera que los bits de paridad impares preceden a los bits de paridad pares dentro de cada grupo de bits de paridad.
  6. 6. El circuito de codificacion de error (24) de la reivindicacion 5 en el que dicho circuito intercalador (42) implementa un intercalador de orden inverso de bits inverso para permutacion de columnas.
  7. 7. El circuito de codificacion de error (24) de la reivindicacion 5 en el que dicho circuito intercalador (42) implementa un intercalador de orden inverso de bits desplazados dclicamente para permutacion de columnas.
  8. 8. El circuito de codificacion de error (24) de la reivindicacion 5 en el que dicho circuito intercalador (42) implementa un intercalador de orden inverso de bits de modulo desplazado para permutacion de columnas.
  9. 9. Un metodo (100) para codificacion de error de un flujo de bits de entrada (I), dicho metodo que comprende:
    codificar (102) dicho flujo de bits de entrada en un codificador convolucional no sistematico (40) para producir dos o mas grupos de bits de paridad (P1, P2, P3);
    intercalar (104) los bits de paridad dentro de cada grupo de bits de paridad;
    sacar (106) (C) un numero seleccionado de dichos bits de paridad intercalados (P1', P2', P3') ordenados por grupo para obtener una tasa de codigo deseada; y
    multiplexar en grupo dichos bits de paridad en un circuito de multiplexacion de grupo (52) mientras que dichos bits estan siendo sacados.
  10. 10. El metodo de la reivindicacion 9 en el que se aplica intercalado identico para cada grupo de bits de paridad.
  11. 11. El metodo de la reivindicacion 9 en el que se aplica un intercalado diferente para cada grupo de bits de paridad.
  12. 12. El metodo de la reivindicacion 9 en el que sacar (106) (C) un numero seleccionado de dichos bits de paridad intercalados (P1', P2', P3') ordenados por grupo para obtener una tasa de codigo deseada ademas comprende sacar los bits de paridad impares dentro de cada grupo antes de sacar los bits de paridad pares.
  13. 13. El metodo de la reivindicacion 12 en el que dicho intercalado (104) ordena los bits de paridad de manera que los bits de paridad impares precedan a los bits de paridad pares dentro de cada grupo de bits de paridad.
  14. 14. El metodo de la reivindicacion 13 en el que dicho intercalado (104) comprende un intercalado de orden inverso de bits desplazados dclicamente para permutacion de columnas.
  15. 15. El metodo de la reivindicacion 13 en el que dicho intercalado (104) comprende uno de un intercalado de orden inverso de bits invertidos para permutacion de columnas y un intercalado de orden inverso de bits de modulo desplazado para permutacion de columnas.
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