CN1218563A - 对交织数据流进行去交织的方法和装置 - Google Patents

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Abstract

一种去交织多个数据块的方法和装置,每个数据块以数据组序列形式发送,一个数据组包括N个字的单个比特位置上的N个数据比特。接收(1004)第一数据块,在存储器(402)中以定义N个字中每个字的存储器位置的方式予以存储(1006)。如下接收下一数据块:处理(1008)事先存储在存储器中的N个字的至少一部分,从而提供空闲的存储器位置,之后接收(1012)包括下一数据块的下一数据组的至少一部分的新数据。将新数据存储(1014)在至少一部分空闲存储器位置中,继续处理直至完整地接收到并存储下一数据块。然后重新定义(1018)N个字的存储器位置,从而去交织下一数据块。

Description

对交织数据流进行去交织的方法和装置
相关申请
在1997年2月11日授于Mantel等人的美国专利第5,602,875号，名为“Method and Apparatus for Encoding and Decoding Informationin a Digital Communication System”。
本发明一般涉及通信接收机，尤其涉及对通信接收机接收的交织数据流进行去交织的一种方法和装置。
现代数据通信系统使用交织数据传输以改善脉冲串的抗干扰能力。这种系统一般在传输前以矩行阵列的形式在存储器中排列码字。在传输期间，阵列中所有码字第一比特位置的比特在一组中发送，其次是在下一组中发送所有码字下一比特位置的比特，依此类推，直至所有码字的所有比特都已发送。在通信接收机接收这些成组比特时，必须对这些比特进行去交织以恢复码字。
现有技术接收机使用两个存储器阵列完成所需去交织。其操作过程是两个存储器阵列的第一个接收第一交织数据块。然后处理第一数据块，去交织数据并恢复码字。因为需要时间处理第一数据块，并且因为第二数据块在第一数据块结束之后很快会到达，所以在第一数据块正在处理期间，两个存储器阵列的第二个接收第二数据块。继续这种处理，轮流使用两个存储器阵列接收并处理到来的数据块。
因为采用较大的数据块，所以在现代高速数据通信系统中存在着一个问题。例如，1024比特的块大小并非罕见，而现有技术去交织需要两个独立的1024比特存储器阵列以及存储器支持电路。需要两个独立的1024比特存储器阵列会大大增加包含存储器阵列的集成电路的规格和成本。此外，功率耗费是便携通信应用中最大的问题，而两个存储器阵列却增加了功率耗费。
这样，需要一种能够完成去交织却仅需要单个存储器阵列的方法和装置。
本发明的一个方面是一种去交织以多个数据块形式发送的交织数据流的方法。数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特。数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特。该方法包括下述步骤：(a)接收交织数据流的第一数据块，以及(b)在存储器中以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块。该方法还包括下述步骤：(c)接收下一数据块。接收下一数据块的步骤包括步骤(d)：除非所有的N个字都已经处理完毕，否则处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置，以及(e)之后接收包括下一数据块的下一数据组的至少一部分新数据。接收下一数据块的步骤还包括步骤(f)：将新数据存储在至少一部分空闲存储器位置中，以及(g)：重复步骤(d)、(e)和(f)，直至完整地接收到并存储下一数据块。接收下一数据块的步骤还包括步骤(h)：在完整地接收到并存储下一数据块之后，重新定义N个字的存储器位置，从而去交织下一数据块。
本发明的另一方面是一种去交织以多个数据块形式发送的交织数据流的装置。数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特。数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特。该装置包括一个接收机，用以接收交织数据流的第一数据块，以及耦合到该接收机的一个存储器，以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块。该装置还包括耦合到接收机和存储器的一个处理器，用以控制下一数据块的接收。编程控制该处理器，使得除非所有的N个字都已经处理完毕，否则该处理器处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置，接收包括下一数据块的下一数据组的至少一部分新数据。该处理器还在程序控制下将新数据存储在至少一部分空闲存储器位置中，继续处理事先存储的N个字，接收并将新数据存储在提供的空闲存储器位置中，直至完整地接收到并存储下一数据块。该处理器还接受程序控制，在完整地接收并存储下一数据块之后，重新定义N个字的存储器位置，从而去交织下一数据块。
本发明的另一方面是一种去交织以多个数据块形式发送的交织数据流的通信接收机。数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特。数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特。该通信接收机包括一根天线，用以接收携带多个数据块的无线信号，以及一个耦合到天线的接收机，用以接收交织数据流的第一数据块。该通信接收机还包括耦合到该接收机的一个存储器，以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块，以及一个耦合到该存储器的用户接口，用以传达多个数据块所表示的用户信息。该通信接收机还包括耦合到接收机和存储器的一个处理器，用以控制下一数据块的接收。编程控制该处理器，使得除非所有的N个字都已处理完毕，否则该处理器处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置，接收包括下一数据块的下一数据组的至少一部分新数据。该处理器还在程序控制下将新数据存储在至少一部分空闲存储器位置中，继续处理事先存储的N个字，接收并将新数据存储在提供的空闲存储器位置中，直至完整地接收到并存储下一数据块。该处理器还接受程序控制，在完整地接收并存储下一数据块之后，重新定义N个字的存储器位置，从而去交织下一数据块。
图1是按照本发明优选实施例的通信接收机的电气框图；
图2是按照本发明一种实施例去交织偶数数据块的存储器结构图；
图3是按照本发明一种实施例去交织奇数数据块的存储器结构图；
图4是按照本发明优选实施例的去交织器的电气框图；
图5是按照本发明优选实施例的数据读-改-写逻辑电路的电气框图；
图6是按照本发明优选实施例的数据读逻辑电路的电气框图；
图7是按照本发明优选实施例的读计数器逻辑电路的电气框图；
图8是按照本发明优选实施例的选择解码器逻辑电路的电气框图；
图9是按照本发明优选实施例的位修改选择逻辑电路的电气框图；
图10是按照本发明优选实施例的去交织方法的流程图。
参看图1，按照本发明优选实施例的通信接收机100的电气框图包括一个天线102，采用本领域众所周知的技术，从传统数据通信系统基础设施(未示出)接收串行发送的携带交织数据块的射频(RF)信号。交织数据最好采用众所周知的数据传输协议，例如摩托罗拉的FLEXTM数字选择呼叫信令协议进行传输。该协议采用众所周知的检错纠错技术，从而只要任一码字中出现的误码不是太多，就能够忍受传输期间发生的误码。应当理解，也可以使用其他合适的双向协议，例如ReFLEXTM和InFLEXionTM。如前所述，每个数据块中所有码字的第一比特位中的交织数据比特在一个数据组中发送，其后是该块的所有码字的下一比特位中的比特在下一数据组中发送，依次类推，直至已经发送了块中所有码字的所有比特。
天线102耦合到采用传统解调技术的接收机104，用以接收RF信号。接收机104接收的无线信号产生解调数据，这些数据通过比特数据线路105传送到去交织器106，按照本发明进行去交织以恢复其中包含的码字。去交织器106通过字总线107耦合到处理系统110，处理去交织数据以从中得到消息。控制总线109将处理系统的控制信号传送到去交织器106，以控制去交织器106的操作。传统功率开关108耦合到处理系统110，用于控制接收机104的供电，从而提供了省电功能。
为了完成通信接收机100的必需功能，处理系统110包括微处理机116、随机存取存储器(RAM)112、只读存储器(ROM)114以及电可擦除可编程只读存储器(EEPROM)118。处理系统110最好类似于摩托罗拉公司生产的M68HC08微控制器。
应当理解，处理系统110可以使用其他类似的处理器，并且可以根据需要，增加相同或者可选类型的附加处理器以对处理系统110的处理需求进行处理。还应当理解，ROM114以及RAM112可以采用其他类型的存储器，例如EEPROM或者FLASH。还需要理解，RAM112和ROM114可以单独或者一起作为微处理器116的一个集成部件生产。
通过ROM114，可以对处理系统110进行编程，使之处理到来的消息。处理系统110解码接收消息去交织码字中的地址，比较解码地址和存储在EEPROM118中的一个或多个地址，如果检测到匹配。则继续处理消息中的剩余部分。
一旦处理系统110处理完消息，它将该消息存储在RAM112中，生成一个呼叫通知信号以通知用户已接收到消息。该呼叫通知信号被导向传统的音频或触觉通知设备122以生成一个可闻或振动呼叫通知信号。
用户可以通过用户控制120接入该消息，它提供了诸如锁定、解锁、删除、读等功能。具体而言，通过使用用户控制120所提供的适当功能，从RAM112中恢复消息，并通过用户接口130传达给用户。用户接口130最好包括显示器124，还可以包括音频放大器126和扬声器128组合。显示器124例如是一个传统的液晶显示器(LCD)，最好用于显示数据消息。音频放大器126和扬声器128(如果包括)用于音频话音消息的再生。
参看图2和3，这两张图分别用于描述按照本发明的一种实施例去交织偶数和奇数数据块所用的存储器结构200、300。存储器结构最好以32比特x32比特(1024比特)的单个存储器阵列202的形式生成。数据组中接收的数据帧的第一数据块(块0)以及所有偶数数据块的比特数据，都存储在采用图1所示存储器结构200的存储器阵列202中。在接收对应于所有码字的一个比特位置的每个数据组时，其中的比特以列的形式存储在存储器阵列202中。在接收完第一数据块的所有比特之后，第一数据块的32个码字已经去交织(因为32个码字中的每一个的位置都已被定义)，可以直接从存储器阵列202的行中读出。
在接收第二块(块1)的第一数据比特之前，已经从存储器阵列202的第一行中读出了块0的第一32比特字(字0)以进行进一步处理。读出该第一字而产生的空闲存储器位置用于存储下一数据组，即下一块(块1)的字0到31的所有比特0位置比特。如前所述，到接收块1字0的第一比特1时，已从存储器阵列202的第二行读出了块0字1。因此，字0到31的比特1位置比特可以存储在块0字1所让出的空闲存储器位置。图2描述了块1以及所有奇数数据块的数据如何存储在存储器阵列202。注意到，在存储器阵列202中存储了块1的所有数据组之后，32个字的存储器位置已经被重新定义成存储器阵列202的列(如图3所示)。因此，32个码字已经去交织，可以直接从存储器阵列202的列中直接读出。
应当理解，作为一种可选方案，偶数数据块成行读入到存储器阵列202中，去交织码字则成列读出，而奇数数据块成列读入到存储器阵列202中，去交织码字则成行读出。还需要理解，作为一种可选方案，可以采用其他更复杂的存储器结构存储数据块并恢复去交织码字。还需要理解，作为一种可选方案，数据块不需要是正方形的，即数据块可以是N×M，其中N和M不相等。例如，按照本发明，可以去交织8个32比特码字的数据块。当然，在非正方形数据块情况下，将比特映射到存储器阵列将不会象交换每两块的行和列一样简单。
在按照本发明的优选实施例中，用以去交织数据块的存储器阵列是128个8比特字的RAM402(图4)。选择这种配置是因为它需要较少的支持逻辑，并且因为它导致较小的压模区(die area)，即32×32的RAM比128×8的RAM需要更多的支持逻辑和更大的压模区。在这种情况下，尽管数据块是正方的，但因为存储器阵列本身不是正方形，所以不能简单地将不同数据块的行和列互换来将比特映射到RAM402，下面予以详细解释。
RAM402中存储了每个数据块的1024个比特，可以选择其中的比特位置以尽可能减少RAM402的读和写访问的次数，从而达到省电的目的。RAM402的读和写地址由下式定义：
对写偶数数据块的到来数据组：
bit_adr(9∶0)=bit_cnt(7∶5,9,4∶0,8)。         (1)
对读偶数数据块的去交织码字：
bit_adr(9∶0)=word_dat_adr(2∶0,4,9∶5,3)。    (2)
对写奇数数据块的到来数据组：
bit_adr(9∶0)=bit_cnt(4∶1,7∶5,9∶8,0)。      (3)
对读奇数数据块的去交织码字：
bit_adr(9∶0)=word_dat_adr(9∶6,2∶0,4,3,5)。  (4)
在上述各式中，小括号中的数字定义了参数的不同比特之间的对应关系。例如，式(1)说明了参数“bit_adr”的比特9到0分别对应于参数“bit_cnt”的比特7到5、9、4到0以及8。
参数“bit_cnt”记录了进入RAM402的比特数。“bit_cnt”的值开始于0，即块的第一比特，结束于1023，指示了块的最后一个比特。每次一个新比特到达去交织器106,“bit_adr”的值加1。参数“bit_adr”指示了数据比特存储在RAM402中的比特位置。“bit_adr”的7个最大有效位(MSB)指向RAM402的128个存储器字中的一个，该存储器字中存储了该数据比特，而3个最小有效位(LSB)指示了存储器中8个比特位置中输入比特数据存储在那个比特位置。参数“word_dat_adr”表明了需要从RAM402中读出的一个32比特字。“word_dat_adr”的5个MSB表明了每个32比特字，而5个LSB指示32比特字中的32比特的每一个比特。
对偶数数据块而言，RAM402中的字仅在接收了每4个数据比特之后才更新一次。注意到“bit_cnt”增加4之后，“bit_adr”的7个MSB随之发生变化，即可发现这一点。这导致一个数据块中所有1024比特中的256次读-改-写(512次存储器访问)。因为需要从RAM402中读出的32比特字已经分布在16个存储器位置，所以读出这个字需要16次2比特读操作。这样，读出所有1024个比特需要512次读。这使得偶数数据块必须总共访问1024次RAM402。
对奇数数据块而言，RAM402中的字仅在接收了每2个数据比特之后才更新一次。注意到“bit_cnt”增加2之后，“bit_adr”的7个MSB随之发生变化，即可发现这一点。这导致一个数据块中所有1024比特中的512次读-改-写(1024次存储器访问)。因为需要从RAM402中读出的32比特字已经分布在8个存储器位置，所以读出这个字需要8次4比特读操作。这样，读出所有1024个比特需要256次读。这使得奇数数据块必须总共访问1280次RAM402。
如果比特数据在RAM402中的存储位置是连续的，那么偶数块将需要1024次读-改-写(2048次存储器访问)以及128次读，奇数块将需要128次写以及1024次读。这总共需要3328次存储器访问。按照本发明优选实施例采用的较复杂的存储器结构仅需要2304次存储器访问。这有效地减少了约31％的存储器访问次数，从而达到了省电的目的。
图4是按照本发明优选实施例的去交织器106的电气框图。该去交织器包括耦合到处理器404的RAM402，用于控制从接收机104通过bit_data线路105到达的数据块的去交织。处理器4040包括耦合到RAM402的数据读-改-写逻辑电路408，它通过生成8比特ram_in(RAM输入)信号428将到来的数据块写入RAM402。此外，处理器4040包括耦合到bit_data线路105的传统比特计数器406，用以在接收数据块时对数据块的比特进行计数，并且生成一个确定接收比特当前数量的10比特bit_cnt(比特计数)信号450(该信号时式(1)和(3)中的bit_cnt值)。
处理器404还包括比特修改逻辑电路410，用于生成一个8比特bit_mod_set(比特修改选择)信号，在按照式(1)和(3)将数据写入RAM402时，选择RAM402中寻址字的哪个比特从RAM402中读出并存储在数据读-改-写逻辑电路408的寄存器506(图5)中。比特修改选择逻辑电路410对bit_cnt信号450、传统复用器418所生成的read_mod_en(读-改选通)信号446作出响应，传统复用器418具有耦合到比特修改选择逻辑电路410的0输入的传统与门，对bit_cnt信号450作出反应，并接受处理系统110通过控制总线109输送的odd_block信号432的控制。处理器404还包括耦合到odd_block信号432、耦合到read_en(读选通)信号446以及start_read信号434的读计数器逻辑电路412，后两个信号都是由处理系统110生成并通过控制总线109输送。读计数器逻辑电路412生成word_cnt(字计数)信号442和read_cnt(读计数)信号444，由传统复用器442选择使用，传统复用器442由odd_block信号432控制，用于在读取RAM402中去交织码字时控制RAM402的寻址。
处理器404还包括传统复用器416，它对bit_cnt信号450作出反应，并由odd_block信号432控制，用以通过传统解码器414选择RAM402中寻址字的8个比特位置中的一个以写入到来的数据比特。比特位置还是按照(1)和(3)式选择。写入到来的数据比特的RAM402中的字地址由复用器402确定，并进一步由复用器424根据read_en信号436选出，其中复用器402耦合到bit_cnt信号450并由odd_block信号控制。处理器404还包括一个数据读逻辑电路426，它耦合到RAM402以接收ram_out(RAM输入)信号430，从RAM_402中读取数据。数据读逻辑电路426还耦合到word_cnt信号442、read_cnt信号444、odd_block信号432以及read_cnt信号436以按照(2)和(4)式控制RAM402中32比特字的读取。随着每个字的读取，在字总线107上将其输出，由处理系统110进一步处理。为了省电，最好仅在处理器404需要从RAM402中读写数据时，才通过附加电路(未示出)以本领域中众所周知的方式选通RAM402。
去交织器106最好以单个连续集成电路形式生产。应当理解，作为一种可选方案，去交织器106也可以以多个集成电路，或者离散设备的形式生产。另一方面，应当理解，作为另一种可选方案，去交织器106和处理系统110可以以单个客户化的集成电路形式生产。这些可选方案以及其他可选方案都没有偏离所声明的发明的范围和内容。
图5-9详细描述了去交织器106的主要部件。参看图5，示出了按照本发明优选实施例的数据读-改-写逻辑电路408的电气框图。数据读-改-写逻辑电路408包括8个传统复用器502，它们根据bit_mod_sel信号438，选择从ram_out信号430中读出RAM402中的哪些比特并存储在8个传统寄存器506中。数据读-改-写逻辑电路408还包括8个传统复用器504，它们响应于bit_sel信号440，选择哪个寄存器506从bit_data线路105接收到来的数据比特。如果已经完成了当前在RAM402中寻址字的读-改操作，则存储在寄存器506中的修改后的数据生成一个合适的ram_in信号428，在RAM402的下一写周期内将修改后的数据写入RAM402。
图6是按照本发明优选实施例的数据读逻辑电路426的电气框图。数据读逻辑电路426包括选择解码器电路602，用以生成4个3比特mux_sel(多选择)信号604-610，选择ram_out信号430的哪些比特需要通过4个8∶1复用器614的每一个，在4个8比特移位寄存器616中累积。选择解码器电路602还生成一个4比特shift_en(移位选通)信号612，用以确定移位寄存器616中哪一个记录并随后移位通过复用器614的数据值。选择解码器电路602负责选出word_cnt信号442、read_cnt信号444以及read_en信号436和odd_block信号432的比特，生成mux_sel信号604-610和shift_en信号612，按照(2)和(4)式从RAM402中恢复32比特码字。
图7是按照本发明优选实施例的读计数器逻辑电路412的电气框图。读计数器逻辑电路412包括如图所示耦合的传统组合逻辑电路702、704、705、706，一个传统的读计数器708，用以生成read_cnt信号444，以及一个传统的字计数器710，用以生成word_cnt信号442。读计数器708和字计数器都由start_read信号434重置。读计数器由read_en信号436增量。读计数器708还在read_cnt信号444达到用以恢复码字的读最大数量时重置(即偶数块为16，奇数块为8)。字计数器710在read_cnt信号444达到用以恢复码字的读最大数量时增量。
图8是按照本发明优选实施例的选择解码器逻辑电路602的电气框图。选择解码器逻辑电路602包括4个传统复用器802，它们由odd_block信号432控制并耦合到word_cnt信号442选出的比特以及附加硬布线比特以生成mux_sel信号604-610。选择解码器逻辑电路602还包括传统组合逻辑804、806、808，如图所示耦合到read_cnt信号444、odd_block信号432以及read_en信号436以生成shift_en信号612。mux_sel信号604-610与shift_en信号612共同按照(2)和(4)式从RAM402中读出去交织码字。
图9是按照本发明优选实施例的比特修改选择逻辑电路410的电气框图。比特修改选择逻辑电路410包括一个传统解码器902，耦合到bit_cnt信号450以及odd_block信号432以生成成对耦合到8个NOR门910的第一输入的4个选择信号。比特修改选择逻辑电路410还包括附加传统逻辑电路904、906和908，如图所示耦合到NOR门910的选出的第二和第三输入。如果read_mod_en信号446为高电平，则比特修改选择逻辑电路410将bit_mod_sel信号438的8个比特中的6个用于奇数数据块。如果bit_count信号的8个比特为高电平，则比特修改选择逻辑电路410将bit_mod_sel信号438的0、2、4和6比特用于偶数数据块，而在bit_count信号的8个比特为低电平，则将bit_mod_sel信号438的1、3、5和7比特用于偶数数据块。因此，bit_mod_sel信号438由数据读-改-写逻辑电路408以前述方式使用，按照(1)和(3)式将到来的数据比特写入RAM402。
图10是按照本发明优选实施例的去交织方法的流程图。该流程图开始于判定框1002，判定操作比特速率为1600bps、3200bps还是6400bps。如果比特速率时1600或3200bps，则以传统方式最好通过RAM402的两个不同部分接收并去交织到来的数据块。去交织则最好通过附加的传统硬件(未示出)完成。可选地，传统去交织也可以由处理系统110在软件控制下完成。
另一方面，如果比特速率是6400bps，则按照本发明进行去交织。在步骤1004，接收到第一数据块。该数据块包括代表N个字的交织数据，这N个字在M个比特位置上具有M个比特，并作为数据组序列发送，每个数据组包括对应于所有N个字的单个比特位置的N个数据比特。在步骤1006，处理系统110和处理器404共同以定义N个字中每个字的存储器位置的方式将第一数据块存储在RAM402中。因为定义了N个字的位置，并且可以直接从RAM402中读出N个字，所以可以通过这种定义去交织第一数据块。
在步骤1008中，处理器404以及处理系统110至少共同处理存储在RAM402中的N个字的一部分，从而在RAM402中提供空闲的存储器位置。在步骤1012中，处理器404从接收机104接收新数据。新数据至少包括下一数据块的下一数据组的一部分。处理器404随后将新数据存储1014在RAM402中至少一部分空闲存储器位置。在步骤1016中，处理器404和处理系统110共同确定是否接收到完整的下一数据块。如果不是，则流程进行到步骤1010，检查是否已经从RAM402中读出并处理了以前存储的数据块的所有N个字。如果不是，则流程返回步骤1008，处理N个字的其他部分。如果已经处理了所有N个字，则流程跳过步骤1008，直接返回到步骤1012以接收其他新数据。
在步骤1016，如果处理器404和处理系统110确定已接收到完整的下一数据块，则处理器404和处理系统110共同重新定义1018(新存储)的N个字的存储器位置，然后去交织新存储的N个字。接着，流程返回步骤1008，开始处理新存储的N个字。只要接收到新数据块，则该处理不断重复。
因此现在应该看到，本发明显然提供了一种方法和装置，有效地实现了交织数据信号的去交织，而仅使用了单个存储器阵列进行去交织处理。该方法和装置还尽可能地减少了存储器阵列的存储，从而在本发明所采用的便携设备中有效地省电并延长了电池寿命。
本领域的普通技术人员自然可以提出本发明的多种其他实施例和改进。相应地，本发明的范围仅按照后附权利要求书界定。

Claims (10)

1．一种去交织以多个数据块形式发送的交织数据流的方法，数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特，数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特，该方法包括下述步骤：
(a)接收交织数据流的第一数据块，
(b)在存储器中以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块；以及
(c)接收下一数据块，包括步骤：
(d)除非所有的所述N个字都已经处理完毕，否则处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置，
(e)之后接收包括所述下一数据块的下一数据组的至少一部分新数据；
(f)将新数据存储在至少一部分空闲存储器位置中；
(g)重复步骤(d)、(e)和(f)，直至完整地接收到并存储所述下一数据块；以及
(h)在完整地接收到并存储所述下一数据块之后，重新定义N个字的存储器位置，从而去交织所述下一数据块。
2．根据权利要求1的方法，
其中N=M，以及
其中步骤(d)包括处理事先存储在存储器中的N个字中的一个字的步骤，以及
其中步骤(e)包括接收所述下一数据块的下一数据组的步骤，以及
其中步骤(f)包括将所述下一数据组存储在原先用于存储所述N个字中一个字的空闲存储器位置中的步骤。
3．根据权利要求1的方法，其中步骤(f)包括步骤：
存储新数据，使得存储多个数据块中的一个所需的存储器访问次数，以及读出多个数据块中的一个的N个字所需的存储器访问次数尽可能地少。
4．一种去交织以多个数据块形式发送的交织数据流的装置，数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特，数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特，该装置包括：
一个接收机，用以接收交织数据流的第一数据块；
耦合到该接收机的一个存储器，以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块；以及
耦合到接收机和存储器的一个处理器，用以控制下一数据块的接收，其中编程控制该处理器，使得：
除非所有的所述N个字都已经处理完毕，否则处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置；
接收包括所述下一数据块的下一数据组的至少一部分的新数据；
将新数据存储在至少一部分空闲存储器位置中；
继续处理事先存储的N个字，接收并将新数据存储在提供的空闲存储器位置中，直至完整地接收到并存储所述下一数据块；以及
在完整地接收并存储所述下一数据块之后，重新定义N个字的存储器位置，从而去交织下一数据块。
5．根据权利要求7的装置，
其中N=M，以及
其中还编程控制该处理器，使之处理事先存储在存储器中的N个字中的一个字，接收所述下一数据块的下一数据组，以及将所述下一数据组存储在原先用于存储所述N个字中一个字的空闲存储器位置中。
6．根据权利要求7的装置，其中还编程控制该处理器，使之存储新数据的方式能够使存储多个数据块中的一个所需的存储器访问次数，以及读出多个数据块中的一个的N个字所需的存储器访问次数尽可能地少。
7．一种去交织以多个数据块形式发送的交织数据流的通信接收机，数据块包括代表N个字的交织数据，这些字在M个比特位置上具有M个比特，数据块以数据组序列形式发送，一个数据组包括所有N个字的单个比特位置上的N个数据比特，该通信接收机包括：
一根天线，用以接收携带多个数据块的无线信号；
一个耦合到天线的接收机，用以接收交织数据流的第一数据块；
耦合到该接收机的一个存储器，以定义N个字中每个字的存储器位置的方式存储第一数据块，从而去交织第一数据块；
一个耦合到存储器的用户接口，用以传达多个数据块所表示的用户信息；以及
耦合到接收机和存储器的一个处理器，用以控制下一数据块的接收，其中编程控制该处理器，使得：
除非所有的N个字都已处理完毕，否则处理事先存储在存储器中的N个字的至少一部分，从而提供空闲的存储器位置；
接收包括所述下一数据块的下一数据组的至少一部分的新数据；
将新数据存储在至少一部分空闲存储器位置中；
继续处理事先存储的N个字，接收并将新数据存储在提供的空闲存储器位置中，直至完整地接收到并存储所述下一数据块；以及
在完整地接收并存储所述下一数据块之后，重新定义N个字的存储器位置，从而去交织下一数据块。
8．根据权利要求7的通信接收机，其中还编程控制该处理器，使之继续接收并去交织多个数据块中的另一数据块。
9．根据权利要求7的通信接收机，
其中N=M，以及
其中还编程控制该处理器，使之处理事先存储在存储器中的N个字中的一个字，接收所述下一数据块的下一数据组，以及将所述下一数据组存储在原先用于存储所述N个字中一个字的空闲存储器位置中。
10．根据权利要求7的通信接收机，其中还编程控制该处理器，使之存储新数据的方式能够使存储多个数据块中的一个所需的存储器访问次数，以及读出多个数据块中的一个的N个字所需的存储器访问次数尽可能地少。
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