CN1138379C - 格式化数据帧的方法和装置 - Google Patents

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Abstract

可变尺寸数据群集的数据帧格式，包括重复的数据段，每个数据段含有固定数目的符号，设计为数据段同步字符和数据字节。该帧包括一个标题段，该标题段包括该数据帧的一个帧同步码和一个数据群集尺寸码。对于所有可变尺寸数据群集，数据帧含有错误校正组，并且，选择帧尺寸，以产生整数个错误校正组和每帧的数据字节。

Description

格式化数据帧的方法和装置
本发明一般涉及数字传送系统，并尤其涉及具有选择来便于接收器操作的数据帧结构和电路装置的数字数据传送系统，该接收器操作比如是符号至字节转换、去交插和正向纠错，以及与传送环境的信噪比(S/N比)相关的数据速率，以便提高系统容量。
美国专利5,087,975所公开的残留边带(VSB)系统用于在标准6MHz电视频道上以连续M级符号的形式传送电视信号。例如，该电视信号可包括一个或两个压缩宽带HDTV信号或许多压缩NTSC信号。用于表征符号的级别数M可随情况而变化，但符号速率最好是固定的，例如684H的速率(大约10.76兆符号/秒)，其中H是NTSC水平扫描频率。在任何特定情况下使用的符号级数主要是用于表征传送媒体的S/N比的函数，在S/N比小的情况下使用较小符号级数。人们相信容纳24、16、8、4和2的符号级的能力提供恰当的灵活性以满足大部分系统中的条件。将能了解到M的较小值能以减小传送位速率为代价提供改善的S/N比性能。例如，假设速率为10.76兆符号/秒，则2级VSB信号(每符号1位)提供10.76兆位/秒的传送位速率，4级VSB信号(每符号2位)提供21.52兆位/秒的传送位速率及一直高至24级VSB信号能提供大约48.43兆位/秒的传送位速率。
一般都知道，当信号(频道)频率增加时，有线电视台的S/N比性能下降。前述的M级VSB传送系统的属性，即当M减小时改善S/N比性能的属性，用作本发明的一个方面以便在CATV分布系统的较高频率频道中补偿S/N比的恶化。也即，根据本发明的这一方面，在CATV系统中使用较大M值传送较低频率频道并使用较小M值传送较高频率频道以实现VSB传送。虽然因此会减小较高频率频道的位速率，但可用可与较低频率频道的S/N比相比的S/N比重现所接收的信号。
此外，根据本发明的其它方面，系统效率，特别是涉及接收器操作的诸如数据去除交插、符号至字节转换和正向纠错可通过下法极大地提高：选择一种在所发射信号的可变M级VSB符号的约束范围内便于进行这些操作的数据帧结构。
于是，本发明的主要目的是提供一种用于数字数据传送的新颖的数据格式。
本发明的另一目的是提供在具有可变数据群集的数字信息信号的传送中有用的新颖数据帧结构。
通过阅读下面结合附图的描述，本发明的这些和其他目的和优点更为明显。
图1阐述本发明的新型数据帧结构；
图2的表显示本发明的数据群集尺寸与其它参数的关系；
图3是根据本发明的发射器的简化框图；
图3A的表阐述图3的发射器中字节至符号转换器的实施；
图3B的图阐述有线台中S/N比随频率的变化及为优化有线台操作对VSB模式的指定；
图4是根据本发明构成的接收器的简化框图；
图5是图4的接收器的数据处理器部分的更详细视图；
图6是图5的数据处理器的符号至字节转换器的更详细视图；
图7的图是用于将卷积地交插的数据流去除交插的示例简单线性存储器阵列；
图8是一个一般化的电路，用于产生图7所示的存储器阵列的存储地址；
图9是适用于本发明的实际实施例的ROM的存储器阵列；
图10是用于替代图9的ROM的电路。
本发明的新型数据帧的结构在图1中得到阐述。该数据帧格式是本发明的主题。一般由参考数10标识的数据帧包括313个标识为DS0至DS312的数据段(DS)。每个数据段包括S个数据符号和P个定义数据段同步字符的符号，其中在最佳实方式中，S等于832，P等于4。每个数据段同步字符11包括4个2级符号，其形式最好采用共同未决申请系列号894,388中所公开的形式。第一数据段DS0只包括2级符号。这些2级符号代表伪随机序列帧同步码，及一个8符号VSB模式信号或控制信号用于标识数据帧的剩余312数据段的数据域的符号的级别M(例如24、16、8、4或2)。8位VSB模式控制字节的前3位用于标识VSB模式及其余5位包括可由接收器用于检测差错的奇偶校验位。在前面提到的CATV分布系统中，例如，VSB模式信号为低频率频道标识比较大的M而为较高频率频道标识较小M。在地面广播环境中，VSB模式最可能为M＝2，4或8。
参照图2的表，数据段DS1至DS312的每个数据符号代表4.5位(M＝24)、4位(M＝16)、3位(M＝8)、2位(M＝4)或1位(M＝2)。由于每帧的数据符号数量是固定的(312×832＝259,584)，每帧的数据字节数将如所显示那样变化。也即，对于VSB模式M＝24每帧包括146,016个数据字节，对于VSB模式M＝16每帧129,792个数据字节；对于VSB模式M＝8每帧97,344个数据字节；对于VSB模式M＝4每帧64,896个数据字节；及对于VSB模式M＝2每帧32,448个数据字节。然而，虽然每帧的数据字节数随VSB模式M而变化，但可看出对一定的M值(24、16、8、4或2)每帧的字节数是一个整数值。帧10的这种结构特性实际上简化了接收器的设计，使得不论VSB模式如何(即24、16、8、4或2级符号)，帧同步将以对应于一个数据字节数的整数值的速率实现。下面将更详细地阐释，接收器正向纠错电路，接收器符号至字节转换器，及接收器去除交插器最好与发射的信号实现帧同步。只要对每个VSB模式在每个数据帧中都有整数的字节、正向纠错块和交插块，帧同步信号即可直接用于这些目的。
本发明接收器中使用Reed-Solomon(RS)正向纠错法。MPEG(动画专家组)委员会建立了188字节的标准传输包尺寸。将20个奇偶校验字节加到每个这类传输包上就得到208个数据字节的RS块尺寸，允许为每个RS块纠正10个字节差错。图2中可见，208个字节的RS块尺寸的有利结果是对所有选择的VSB模式每帧的RS块数是一个整数，因而允许接收器RS解码器由帧同步信号实现同步。根据本发明，交插块(I块)定义为包括26个RS块(5,408数据字节)，这也导致每帧有整数个I块，而不管所选择的VSB模式(见图2)，从而在采用块交插算法的情形下(数据以行格式存储并以列格式读出)，还允许使用帧同步信号，以周期性地同步接收器的去除交插器。对于卷积地交插，必须选择参数B(随后定义)的尺寸，使得每个帧(不管VSB模式)包括整数B个数据字节，从而允许帧同步。在本发明的最佳实施例中，为B＝26个数据字节。另外，每帧使用整数个数据字节，不管VSB模式，使得能够进行接收器的符号至字节转换器的直接帧同步。
图3是根据本发明构成的发射器的简化框图。电视信号源12连至卷积式交插器13，而后者又向字节至符号转换器和变换器14提供交插的数据字节。将能看到信号源12可能包括压缩HDTV信号(决定于VSB模式，或可能为两个压缩HDTV信号)或多个压缩NTSC信号。转换器(及变换器)14的符号输出量提供给帧格式化器15，后者具有数据、数据段同步和帧同步的输入量，并与转换器14一起由VSB模式控制信号所控制。符合与图1和2有关的前面描述过的安排的格式化帧送至数模(D/A)转换器16并接着送至VSB发射器17以便在6MHz电视频道上传送。传送媒体可包括有线电视台或地面广播环境。在这两种情况下，每个传送的6MHz频道都需要一个这类发射器。
图3A的表阐述一种用于实现字节至符号转换器的方法。表包括4列，VSB模式M＝16、M＝8、M＝4和M＝2中每一模式各占一列。转换器14对所加的VSB模式控制信号作出响应，进行操作，使用图3A的表中所标识的列将输入的数据字节转换为输出的数据符号。例如，对于VSB模式M＝16，输入的数据字节11010101转换为两个连续的数据符号，其相对幅值为+88和-40。对于VSB模式M＝8，输入的数据字节转换为三个连续的数据符号，其相对幅值为+80、+48和-16(假定下一个数据字节的第一位为1)或+80、+48和-48(假定下一个数据字节的第一位为0)。对于VSB模式M＝4，数据字节将转换为4个连续的符号，其相对幅值为+96、-32、-32和-32。最后对于VSB模式M＝2，将提供8个输出的符号，其相对幅值为+64、+64、-64、+64、-64、+64、-64和+64。在VSB模式M＝24的情况下，转换器和变换器14包括恰当的存储器和查询表，用于将连续的9组输入的数据位变换为两个连续的24级输出符号。在这种方式下每个符号可看作代表4.5位(即9位/2符号)。
对照上述内容，可发现每个VSB模式的符号的相对级别是均匀分布的并处于所有更高VSB模式的所选符号的相对级别的中间。例如，VSB模式M＝8的相对级别+112处于VSB模式M＝16的相对级别+120和+104的中间，相对级别+96处于VSB模式M＝8的相对级别+112和+80的中间及VSB模式M＝16的相对级别+104和+88的中间，VSB模式M＝2的相对级别+64处于VSB模式M＝4的相对级别+96和+32的中间，VSB模式M＝8的+80和+48的中间及VSB模式M＝16的+72和+56的中间，并以此类推。在传送之前符号级别最好距离所示数值偏移一个预定量(例如+20)，以提供小的引导从而便于在接收器中获取载波。还可以观察到，与只低一点的VSB模式比较，每个符号用于表征每个VSB模式的数据速率增加一位，而它的S/N比性能则减少一半。
上面所述代表当前以芯片式实施的本发明的版本情况，其中16VSB是最高模式。对于熟悉技术的人员讲，很明显24VSB模式实施需要本发明所提及的不同相对级别。用于处理24VSB模式信号的技术的设备将在下面讨论并在上面的共同未决申请D-6718中提出权利要求。
图3B阐述有线台的S/N比一般地随频率的增加而跌落。如本发明中所规定的，用于较低频率电视信号的较高S/N比传送特性可有利地用来应用较高VSB传送(以及较高数据速率)以得到类似性能。频谱的“噪音较大”部分(低S/N比)可用于较低VSB模式的信号。明显地这种技术使有线台的使用得到优化。
图4是一个根据本发明构成的接收器的简化框图。来自图3的发射器的接收到的RF电视信号包括一个具有图1帧格式的M级VSB信号。接收到的信号由调谐器20转换为IF频率并送至VSB解调器22。VSB解调器22以大约10.76兆符号/秒的速率产生一个包括M级符号的模拟量基带输出信号。模数(A/D)转换器24将模拟量信号采样并将符号转换为二进制形式及将它们送至数据处理器26。数据处理器26提供一个反馈信号用于控制A/D24以保证模拟量基带信号在恰当的符号时刻采样(参见共同未决申请系列号894，388)。数据处理器26将处理的二进制数据以对应于图3中电视信号源12输出量的数据字节的形式送至多路解调器28，后者将接收到的数据分配至每个都包括恰当的解压缩电路的视频处理器30和音频处理器32。
图5中更详细地显示数据处理器26。来自A/D的二进制符号送至数据获取电路34，该电路34完成如下一系列功能：产生用于控制A/D24的反馈信号，产生一个符号时钟信号，产生一个帧同步(FSYNC)信号和产生一个8倍符号时钟信号。对于除VSB模式M＝24以外的所有VSB模式，符号时钟信号都有大约10.76MHz的频率，而对于VSB模式M＝24，下面将阐述的，它的频率减少一半至大约5.38MHz。最佳实施例中所用FSYNC近似地为41Hz。数据段DS0的帧同步码允许获取FSYNC信号，后者在时间上与每个数据帧10的数据段DS1的第一数据符号重合。
来自A/D24的二进制符号(代表来自VSB解调器22的采样的模拟信号的幅值)由数据获取电路34提供至多级分割器36，后者根据图3A的表将接收到的符号转换成位。如同发射器的情况一样，对于VSB模式M＝24，分割器36包括恰当的存储器和查询表，用于将每个连续地接收到的符号对变换为9位的输出数据。分割器36将每帧的数据段DS0的VSB模式控制字节(8个2级符号)的分割值连至VSB模式解码器37，后者检测模式控制字节的前3位并导出一个3位VSB模式选择信号。此信号标识接收到的符号的VSB模式(M＝24、16、8、4或2)，用于在相应帧的余下部分控制数据获取电路34，分割器36和符号至字节转换器38。模式控制字节的其它5位用于由VSB模式解码器37进行差错检测。包括9线输出总线的分割器36对VSB模式选择信号作出响应，用于将代表符号幅值的二进制信号转换为它们的相应的位值。因此在M＝2 VSB模式中每个二进制符号幅值信号转换为9条输出线中的1条线上的相应的1位信号，在M＝4 VSB模式中转换为2条输出线上相应的2位信号，在M＝8 VSB模式中转换为3条输出线上的相应的3位信号以及在M＝16 VSB模式中转换为4条输出线上的相应的4位信号。在M＝24 VSB模式中两个连续的符号以一半符号时钟率的速率转换为相应的9位信号(在所有9条输出线上)。
分割器36的9线输出量连同来自解码器37的3位VSB模式选择信号和来自数据获取电路34的定时信号送到符号至字节转换器38，后者的输出量送至去除交插器40，此后者的输出量又送至RS解码器42。符号至字节转换器38为每个VSB模式将代表接收到的符号的输入位转换为一系列8位数据字节。去除交插器40将由转换器38提供的卷积地交插的数据字节去除交插以及RS解码器42在去除交插的数据字节上完成纠错。
图6中显示符号至字节转换器38的更多细节。来自分割器36的9条数据符号总线和来自数据获取电路34的符号时钟信号提供给一个1×9并行输入，串行输出的寄存器44。3位VSB模式信号，符号时钟信号和8位符号时钟信号提供给可变脉冲发生器46的输入端。发生器46对每个接收到的符号时钟作出响应，以8倍符号时钟率产生一系列脉冲(位时钟)，该系列包括用于VSB模式M＝2的1个脉冲，用于VSB模式M＝4的两个脉冲，用于VSB模式M＝8的3个脉冲，和用于VSB模式M＝16的4个脉冲。一系列9个脉冲用于VSB模式M＝24，此时符号时钟减半。
例如，假定VSB模式M＝8，对符号时钟作出响应，来自分割器36的3位(代表接收到的符号)同时写入寄存器44的3个高地址。与此同时，符号时钟将脉冲发生器46启动，后者产生3位时钟(以8倍于符号时钟率的速率)并将它送至寄存器44的读取(RD)输入端，一个1×8串行输入、并行输出寄存器48的写(WR)输入端和一个除8电路除法器50的输入端。由于FSYNC始终代表字节边界，所以在每个数据帧10的起始点都由FSYNC将除法器50复位以便使转换器38与接收到的数据同步。对3位时钟脉冲作出响应，先前装入寄存器44的3位串行地自寄存器44中读出并写入寄存器48。来自分割器36的下一个3位符号以同样方式处理，结果是6位存放在寄存器48中。在下一个(即第3个)3位符号的前2位自寄存器44写入寄存器48后，除法器50产生一个输出量(字节时钟)，导致存放于寄存器48内的积累的8位数据字节被读出(并行地)。第3个符号的余下1位存入寄存器48并与后面的3位符号的前7位一起作为下一个数据字节读出。以此方式，转换器38将输入的3位符号(对于M＝8)安排为一串连续的8位输出数据字节，并以字节时钟的速率将它们提供给去除交插器40。
对于VSB模式M＝2、4和16也执行基本上相似的过程，不同之处是随着VSB模式的不同，组成数据字节的时间周期将会长些或短些。例如，在VSB模式M＝2和4中，脉冲发生器46对每个符号时钟信号作出响应而产生的位时钟分别包括1和2个脉冲，以便需要8和4个符号时钟信号来产生相应的数据字节(不同于用于VSB模式M＝8的2-2/3)。
对于VSB模式M＝24，分割器36将两个4、5位符号以一半符号时钟率合并为9位并将这些信号送至转换器38。结果对每个符号时钟作出响应，来自分割器36的9位装入寄存器44。接着该9位自寄存器44串行地读出并写入寄存器48。然而，在第8这类位写入寄存器后，除法器50即产生一个字节时钟输出量，将这8位作为一个数据字节自寄存器48中读出。然后在两个符号时期后，余下的1位与下一符号的前7位作为一个数据字节一起自寄存器48读出。
转换器38进一步包括一个除法器52，它也由FSYNC复位以便将它的操作与每个数据帧10的起始点同步。具体说，除法器52是一个除以208计数器，用由除法器50产生的字节时钟定时，以便与每一个数据帧的第一数据字节同步地产生一个用于标识每个208数据字节块的起始点的RS块起始信号。下面将阐述，此信号用于使RS解码器42的操作同步化。除法器52包括一个装置，用于对符号和字节时钟作出响应，将输入的单符号宽FSYNC转换为输出的一字节宽FSYNC。
如上所描述的，转换器38的输出量送至去除交插器40。下面将进一步详细地阐述，去除交插器40使用最少存储器将自转换器38接收到的卷积地交插的数据字节去除交插。
众所周知，发射器端进行交插操作(参阅图3的交插器13)从而将连续的数据字节彼此隔开以便于发射的数据抵制突发干扰。在接收器中，交插的字节必须去除交插以重新建立它们在正向纠错前的原有关系。因此有一定持续时间的突发干扰将只破坏去除交插的RS块中的有限数量的字节，而被破坏的字节可由RS解码器纠正。在选择所用交插算法时预先估计在最快字节时钟率下(也即对应于VSB模式M＝24)最长可预计突发干扰持续时间，以保证RS解码器有能力纠正被破坏的去除交插的数据字节。因此，当最长可预计突发干扰持续时间增加时，交插算法应将连续的数据字节隔开得更远些。另一种方案是可使用功能更强的RS码，但这种方案的缺点是开销更大，也即需要更多字节用于纠错。还有，当参照最高字节时钟率(对应于24VSB)设计系统时，由于交插模型不论VSB模式如何是在一定数量字节上，因此当VSB模式和相应的字节率降低时，突发差错的保护作用增大。
卷积式交插算法通常用于使发射的数据抵制突发干扰。这种算法将连续字节组的个别字节推迟不同数量，以便在数据帧的一部分或全部内将字节有效地散开。去除交插是将接收到的字节按相反数量推迟而实现的。在实现这类系统中，有三个参数至关重要：最大可预计突发长度BL，RS解码器所能纠正的字节差错数T和RS块尺寸N。如前所述，数据帧内最好有整数数量的RS块以便用帧同步信号FSYNC将RS解码器同步化。选择交插组尺寸(对它讲最好每帧内的数量是整数)使之等于参数B＝BL/T，选择不同推迟量为RS块尺寸N的整数倍，即可使RS解码器有能力在大至BL字节时钟的最长可预计持续时间内纠正去除交插的数据中的突发干扰。
考虑一个系统的简化例子，其中最长可预计突发长度为4个数据字节时钟及RS解码器有能力在每8个数据字节RS块中纠正一个数据字节差错(即BL＝4，T＝1，N＝8)。使用这些参数算出交插块尺寸B＝BL/T＝4/1＝4。利用这些参数完成卷积式交插，以便对于每B＝4个数据字节的组，第一数据字节的推迟量为0，第二字节的推迟量为1N＝8个数据字节时钟，第三字节的推迟量为2N＝16个数据字节时钟及第四字节的推迟量为3N＝24个数据字节时钟。去除交插是将推迟量颠倒过来而实现的，以便对于每B＝4个接收到的交插的数据字节的组，第一字节推迟3N＝24个数据字节时钟，第二字节推迟2N＝16个数据字节时钟，第三字节推迟1N＝8个数据字节时钟，及第四字节推迟量为0。
常规的卷积量去除交插器在实现上述算法时包括具有(B-1)N/2个存储地址的存储器。B和N的实际值要比上述简化例子中所用值大出很多，由于需用大量移位寄存器，这导致一个不实用的体系结构。另一可能应用的方案的体积结构使用标准的线性存储器阵列，带有大量的由硬件实现的F1F0头和尾指针。这是一项非常复杂的任务，因而完全不合需要。
为解决这些问题，本发明采用的线性存储器阵列带有一个地址发生器，用于产生一个读写地址的重复序列，从而能正确地将接收到的数据去除交插。该存储器阵列具有相对小的尺寸，在需要将不同推迟量加至每组的相应的数据字节上之外只多用一个存储地址。下面结合上面所用简化例子描述本发明，但本发明可推广至使用更实际的参数的实施中。本发明的这一方面在上述共同未决申请D-6727中单独保护。
已经发现具有〔((B-1)N/2)+1〕个存储地址的线性存储器阵列可由一个特定的读写地址序列所访问以正确地将卷积地交插的数据流去除交插。地址序列如下导出：首先写一列以0开始的〔((B-1)N/2)+1〕个连续整数。这由图7的寻址矩阵的第1列所代表，这是用于B＝4和N＝8的简化例子。接着第2列的内容与第1列相同，但写法不同，写入时要将内容下旋(B-1)N/B＝(3×2)＝6排。这是图7的矩阵中的第2列。将第2列下旋(B-2)N/B＝(2×2)＝4排即导出第3列，最后将第3列下旋(B-3)N/B＝(1×2)＝2排即导出第4列也即最后1列。此矩阵的尺寸是B＝4列和〔((B-1)N/2)+1〕＝13排，排的数量就是去除交插线性存储器阵列的所需尺寸。如矩阵中的数值每次读出一排，则在应用去除交插存储器时它们可用作读地址以便连续地将接收到的数据去除交插，也即，在所访问的存储地址读出旧数据并在同一地址内写入新数据。
图8中阐述了用于产生图7的地址矩阵的电路。一个除以B计数器60由FSYNC复位，对来自转换器38的字节时钟作出响应，用于提供一个自最小数至最大数的计数的重复序列，例如自0至(B-1)的重复序列，从而以字节时钟率对一个具有B个字的ROM62访问。ROM62存放着包括地址矩阵的第一列的B个字。除法器60的进位输出量用于以较慢的1/B字节时钟率向第二除法器提供时钟信号，除法器64的除法比是((B-1)N/2)+1。除法器64和ROM62的输出量在加法器66中相加，在通过模〔((B-1)N/2)+1〕转换器68后用于对具有((B-1)N/2)+1个存储地址的线性去除交插存储器阵列进行访问。转换器68最好包括一个电路，它或者将它的输入信号直接送至它的输出端，或者当输入量大于((B-1)N/2)+1时从输入信号中减去此值后再送至它的输出端。
对于上面描述过的简化例子，也即B＝4和N＝8，除法器60(÷4)重复地产生输出计数序列0、1、2、3，用于以字节时钟率访问和读取存放于ROM62中的4个字0，7，3，1。除法器64(÷13)重复地以1/4字节时钟率产生输出序列0、1、2、…12。结果对于每组4个连续字节时钟，自ROM62中读出的4个字0、7、3、1在加法器66中各自与除法器64的输出量相加，从而在由模13转换器68处理后，产生图7的地址矩阵的一排。例如，矩阵的第一排0、7、3、1是在前四个字节时钟期间通过将0(来自除法器64)加到ROM62输出量0、7、3、1而产生的。在下面四个字节时钟期间内数值1(来自除法器64)加至由ROM62产生的0、7、3、1字上，从而产生地址矩阵的第二排1、8、4、2以及以此类推，直至最后将1 2加至4个字0、7、3、1的每个字上，从而产生最后一排12、6(＝19模13)、2(＝15模13)、0(0＝13模13)。
每个在模13转换器输出端产生的地址信号将RAM70的读写操作初始化。即是，每个地址首先使存放于所访问的存储地址内的数据字节被读出至总线72上，然后新的交插的数据字节写入同一存储地址。遵循此处所公开的寻址方案，自RAM70读取的数据字节将具有正确的去除交插格式。仔细阅读图7的矩阵即可看出这一事实：输入的数据字节是正确地去除交插的。具体说，可回忆每4个数据字节的组是以下法卷积地交插的：将第一字节推迟0，将第二字节推迟8个字节时钟，将第三字节推迟16个字节时钟及将第四字节推迟24个字节时钟。理论上，在实现去除交插时将第一个接收到的数据字节推迟24个字节时钟，将第二个接收到的数据字节推迟16个字节时钟，将第三个接收到的数据字节推迟8个字节时钟及将第四个接收到的数据字节推迟0个字节时钟。将一个字节时钟推迟量加到每个接收到的数据字节上将不会影响去除交插过程，从而25、17、9、1个数据时钟的推迟量等效于使用24、16、8、0个数据时钟的去除交插推迟量。参照图7的矩阵，第一个接收到的数据字节写入RAM70的存储地址0及在25个字节时钟之后在第2列、第7排处读出(也即在推迟25个字节时钟之后)，第2个字节写入存储地址7及在17个字节时钟之后在第3列、第5排处读出(也即在推迟17个字节时钟之后)，第3个字节写入存储地址3及在9个字节时钟之后在第4列、第3排处读出(也即在推迟9个字节时钟之后)以及第四个字节写入存储地址1及在1个字节时钟之后在第1列、第2排处读出(也即在推迟1个字节时钟之后)。从此分析明显地看出该去除交插算法是正确地执行的。
在本发明的实际构成的实施例中选用以下参数：BL＝260字节，T＝10和N＝208。因此B＝BL/T＝26字节，这意味着对所有VSB模式都涉及整数的帧尺寸。在图8的电路中，除法器60是一个除以26除法器(周期地由FSYNC复位)，该除法器60顺序地访问ROM62的26个字，后者包括图9中所示地址矩阵的第一排(0、2401、…1)。除法器64是一个除以2601除法器及转换器68是一个模2601转换器。电路的实施例的操作与简化例中所描述的操作完全相同。
将能看到，图8自动地适配于不同接收到的VSB模式。当VSB模式变化时，电路对字节时钟作出响应，简单地运行于提高的或减低的速率。总线72上的去除交插的数据连同来自转换器38的FSYNC信号和RS块起始信号一起送至RS解码器42，后者纠正去除交插的数据字节的差错。由于在每个数据帧的起始点处将RS解码器42与FSYNC同步，同时如前所解释的、不论VSB模式如何每帧RS块数都是整数，所以RS解码器42的运行很方便。
图10显示一个可用于替代图8的ROM62以产生矩阵的第一排地址的电路。该电路实现下列式子用于产生第一排地址C(X)：
C(0)＝0；
C(X)＝〔C(X-1)-(B-X)N/B〕mod〔(B-1)N/2+1〕，
其中X＝1，…(B-1)。
对于简化例(也即B＝4和N＝8)，C(X)项成为C(X)＝〔C(X-1)-(4-X)2〕mod13。因此，例如，如X＝1，则C(X)＝(0-6)mod13＝-6mod13＝7。相似地，对于X＝2，C(X)＝C(7-4)mod13＝3。以及最后，对于X＝3，C(X)＝(3-2)mod13＝1。较大矩阵的第一排可类似地利用这些关系导出。电路包括一个输入用的除以B反向除法器80，它由FSYNC复位并由字节时钟定时。对于复位作出响应，除法器80的输出量将锁存器82清零。除法器80的输出量按颠倒顺序(B-1，B-2，…0)提供，以便当它在加法器84中按一(1)增量时，其结果为(B-X)。变量(B-X)在乘法器86中乘以N/B以获得表达式(B-X)N/B。这在减法器88中被从锁存器82的输出量C(X-1)中减去，以提供C(X-1)-(B-X)N/B。最后，减法器的输出量连至一个模〔((B-1)N/2)+1〕电路，并对字节时钟作出响应，暂时地存放在锁存器82内。
下述权利要求书针对于本发明的涉及可变尺寸数据群集的一方面。将懂得本发明仅由权利要求限定。

Claims (10)

1.格式化数据帧的方法，包括：提供给定数目DS的重复数据段，每个所述数据段含有固定数目S的代表多个数据位和一个P一符号数据段同步字符的M级符号，并选择M、P、S和DS，使得所述数据帧包括多个所述数据位，所述数据位代表整数数目的数据字节，其中M包括所选择的多个整数值中的任一个，并且其中所述数据段中的一个包括一个标题段，该标题段包括一个为所述帧定义M的所选值的群集尺寸码和一个帧同步码。
2.权利要求1的方法，包括将错误校正块定义为包括预定数目的所述数据字节的步骤，并且其中所选值导致所述数据帧包括整数数目的所述错误校正块。
3.权利要求1的方法，其中所述多个整数值至少包括2、4、8和16。
4.权利要求1的方法，其中所述标题段构成所述帧的第一数据段，并且其中所述帧同步码和所述群集尺寸码包括两级符号。
5.数据接收器，包括用于接收信息信号的调谐器，该信息信号包括多个重复帧，每帧包括给定数目DS的重复数据段，所述数据段的每个含有固定数目S的M级符号，该符号代表多个数据位和一个P-符号数据段同步字符，DS、P、S和M相关，使得所述数据帧的每个包括多个所述数据位，所述数据位代表整数数目的数据字节，该数据接收器还包括用于检测和量化所述接收的信息信号的解调器和A/D转换器，以及用于处理所述检测并量化的信息信号的数据处理器，其中所述数据段中的一个包括一个标题段，该标题段包括一个为所述帧定义M的所选值的群集尺寸码和一个帧同步码。
6.权利要求5的接收器，包括根据所述信息信号用于在所述帧的每个的开始处产生复位信号的电路，响应于所述复位信号，所述数据处理器在所述帧的每个的开始处得以复位。
7.权利要求6的接收器，其中所述信息信号的所述帧的每个包括整数数目的错误校正块，并且其中所述数据处理器包括一个正向纠错电路，用于对所述错误校正块进行纠错，并且响应于所述复位信号，在所述帧的每个的开始处得以复位。
8.权利要求5或6或7的接收器，其中M包括选择的多个整数值中的任一个。
9.权利要求8的接收器，其中所述多个整数值至少包括2、4、8和16。
10.权利要求7的接收器，其中所述标题段构成所述帧的第一数据段，并且其中所述帧同步码和所述群集尺寸码包括两级符号。
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