CN1359560A - 用于多级信道交错器/去交错器的地址生成装置 - Google Patents

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Abstract

一种地址生成装置,用于对按B行和F列存储在交错器存储器中的数据进行编址,其中F不是正整数k的2k。一个行计数器响应B个时钟脉冲,当行计数器计数到B－1时输出进位信号,当输出第一行地址时输出0值,输出偏移值F与行计数器以前的输出值相加的值,并当输出进位信号时,产生计数器复位信号。B是行数。列计数器响应进位信号,以增量1增加计数值。一个映射器按照预定的排列规则,排列该列计数器的输出。一个加法器用行计数器的输出作为读地址的最高有效位(MSB),用映射器的输出作为读地址的最低有效位(LSB)来产生读地址。

Description

用于多级信道交错器/去交 错器的地址生成装置
                         技术领域
本发明一般涉及用于无线通信系统的多级信道交错器/去交错器，并且特别是，涉及用于多级信道交错器/去交错器的地址生成装置。
                         背景技术
一般来说，存在着信道衰落效应的无线通信系统实施用于减轻信道衰落的信道交错和去交错，以保证通过有线或无线传送的数字源数据稳定地通信。例如，IMT-2000(国际移动电信-2000)无线通信系统，即，UMTS(通用移动电信系统)或CDMA-2000(码分多址-2000)无线通信系统都包括用于减轻信道衰落的信道交错器和去交错器。
关于3GPP(第三代合作伙伴项目(3rd Generation PartnershipProject))的基本无线帧结构，该无线帧的长度为10ms并由16个时隙组成。因此，系统各个部分的标准化都是根据上述帧结构实现的。一个固定尺寸的多级交错器(FS-MIL)是列数固定为32的2维交错器，它被确定为第二交错器的工作假设。该MIL交错器被设计为支持16时隙的帧结构，并且发送相对于每时隙2列的数据。因为第一交错器和第二交错器两者均具有支持列数为2的幂的硬件结构，所以有可能利用一个硬件模块支持第一交错器和第二交错器两者，因此降低了硬件复杂性。
与此同时，北美的IMT-2000系统的异名对应系统的CDMA-2000系统和欧洲的UMTS都正在发展中。但是，CDMA-2000系统使用每帧16时隙的无线帧结构，而UMTS使用每帧15时隙的无线帧结构。因此，现有的，基于每帧16时隙设计的CDMA-2000信道交错器不可能用于UMTS信道交错器。因而有必要设计基于每帧15时隙的UMTS信道交错器。
图1表示在一般第二交错器中使用的基本MIL交错技术。一个10ms的输入序列按图1所示的方式进行交错。当输入序列的长度是L≤FxB时，输入序列被存储在大小为FxB的2维存储器中，其中F是交错器的列数，B是交错器的行数。另外，B是对于固定的F的满足L≤FxB的最小整数。此刻，数据被连续地每次一行地存储在交错器中。换言之，数据在被存储到第二行之前，被存储在第一行并填满第一行，以此类推。这样，从顶行开始，数据每次被存入一行，直至数据被填至底行。连续存储的输入序列，被作为相对于给定列的相应行的数据连续地输出，这些列按表1所示的列-间排列图形排列。表1表示对于F＝32的排列图形。
[表1]
交错间隔 列数(F)     列-间排列图形
    10ms     1     C0
    20ms     2     C0、C1
    30ms     4     C0、C2、C1、C3
    40ms     8     C0、C4、C2、C6、C1、C5、C3、C7
图2表示根据现有技术用于MIL交错器的地址生成装置。在这个地址生成装置中，列数是2的幂32。尽管对该地址生成装置的描述是对于应用到信道交错器的情况作出的，但是，本专业的技术人员将可以理解，该地址生成装置也可以应用到信道去交错器。
参照图2，该地址生成装置包括一个行计数器210、一个列计数器230、一个映射器240、一个5位移位器220、以及一个加法器250，这些是产生用于第二信道交错器的地址的部件。行计数器210和列计数器230分别计数交错存储器(未表示出)的行数和列数。在存储器中，输入数据被按行和列的次序连续地存储。映射器240将由列计数器230计数的各个列映射到被排列的各个列上。例如，映射器240按照如表1所示列-间排列图形排列的各个列输出由计数器230计数的各个列。位移位器220按位移动由行计数器210计数的值。加法器250用位移位器220的输出作为新地址的最高有效位(MSB)，用映射器240的输出作为新地址的最低有效位(LSB)来形成新地址。这样的地址被用于输出作为2维交错数据的数据，这些数据是连续地按行和列的次序存储在存储器中的。
与此同时，用于MIL交错器的常规地址产生装置含有位移位器220。当列数是2的幂32时，这种位移位器220是由5位移位器实现的。
如上所述，当列数是2的幂32时，为了从行计数器210获得地址，由5位移位器220执行移位操作。这里，位移位器220的硬件复杂性较低。
但是，如果每帧的时隙数从16变化到15，列数也将改变，而且很有可能新的列数将不再是2的幂。例如，如果假设每时隙的列数是2，并且总列数是30，则需要30个乘法器，并且乘法器的硬件尺寸将增加大约是相对于MIL第二交错器的硬件尺寸的两倍。当MIL交错器的列数按如上所述不再是2的幂时，则不可能象在MIL第一交错器中一样对列数1、2、4、和8做移位操作。因此，在这里要求乘法器的数目与列数相当。在这种情况下，交错器的总的硬件复杂性将增加大约两倍。
                          发明内容
因此，本发明的一个目的是，提供一种用于实现MIL交错器的地址生成装置，它能够降低硬件复杂性。
本发明的另一个目的是，提供一种即使在MIL交错器的列数不是2的幂的情况下也不增加硬件复杂度的，实施交错操作的地址生成装置。
本发明的再一个目的是，提供一种用单一模块为MIL第一和第二交错器产生地址的装置。
为了实现上述的和其它的各个目的，提供一种地址产生装置，它从具有B行和F列的交错器存储器读出数据，存储器中的数据遵循预定的列排列规则每次交错一列。另外，交错器存储器中的列数F不等于2的整数幂，即，F≠2k，其中k是正整数。行计数器响应于B个时钟脉冲，以增量F输出从0到(B-1)xF的偏移值，每个偏移值伴随连续的时钟脉冲输出，并当B个时钟脉冲完成时，产生进位信号。列计数器在响应进位信号时以增量1增加计数值。映射器排列从列计数器输出的信号序列。加法器将映射器输出的排列信号序列与行计数器输出的信号相加，以产生各个地址。
                        附图说明
从下面结合附图的详细描述中，本发明的上述和其它的目的、特点和优点将变得更加清楚，其中：
图1是表示基本交错技术的图；
图2是表示根据现有技术的，用于MIL信道交错器/去交错器的地址产生装置的框图；
图3是表示根据本发明的一个实施例的用于MIL交错器/去交错器的地址产生装置的框图；
图4是表示根据本发明的另一个实施例的用于MIL交错器/去交错器的地址产生装置的框图；
图5是表示根据本发明的再另一个实施例的用于MIL交错器/去交错器的地址产生装置的框图。
                       具体实施方式
下面将参照附图描述本发明的一个优选实施例。在下面的描述中，公知的功能或结构不予以详细地描述，因为这样做有可能在不必要的细节上混淆了本发明。
图3表示按照本发明的一个实施例的一个用于MIL第二交错器的地址生成装置，其中列数假设为给定的F。
参照图3，按照本发明的一个实施例的地址产生装置包括：一个行地址发生器310、一个列地址发生器340、和一个加法器370，该加法器用行计数器330的输出作为交错地址的最高有效位(MSB)，用映射器360的输出作为交错地址的最低有效位(LSB)来形成实际交错地址。用于产生实际交错地址的加法器370通过将行地址产生器310和列地址产生器340产生的行地址和列地址相加产生实际地址。行地址发生器310由加法器320和行计数器330组成，而列地址发生器340由列地址计数器350和映射器360组成。
图3的地址产生装置利用加法器320产生具有偏移量的行地址，而不是象在MIL第二交错器的地址产生过程中执行相乘，因此有可能利用较低的硬件复杂性实现相同的交错功能。
首先，参照图3，对MIL第二交错器的操作进行描述。
如图3所示的行地址发生器310包括行计数器330和加法器320。行计数器330从0到B-1进行计数，其中B＝行数。开始时，当行计数器330的计数等于0时，行计数器330输出0值。只要行计数器330产生一个输出，行计数器330中的计数就响应时钟脉冲，增加1。然后，行计数器330的输出被输入到加法器370和加法器320。加法器320将行计数器330的输出与偏移值‘C’相加，并将相加后的值输入到行计数器330，如图3所示。在本发明的优选实施例中，C＝30。行计数器330接收加法器320的输出，并将接收的值作为它自己的输出(即，加法器320的输出通过行计数器330进行传送)。只要行计数器330输出一个新的值，行计数器的计数就增加1。重复上述过程，直至行计数器330的计数达到B-1。这样，在每个时钟周期以后，行计数器330的输出增加‘C’。在行计数器330的计数达到B-1以后，行计数器330输出一个等于C*(B-1)的值，因为加法器320将C*(B-2)[前次的输出]与‘C’相加，并输入C*(B-1)的值到行计数器330。只要行计数器输出C*(B-1)的值，行计数器中的计数就不再增加1，而是复位到0。此时，行计数器330输出一个进位信号到列计数器350。在行计数器330中的计数复位到0以后，如上所述，行计数器330输出一个0值，然后重复上述过程。
每当产生复位信号(或进位)时，列计数器350就按增量1增加计数值，并从0到29计数。例如，列计数器350首先输出‘0’，当累加器330第一次产生进位信号时产生‘1’，然后当累加器330产生下一个进位信号时产生‘2’。
对于列的排列，映射器360将相对于列计数器350的输出值0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29，映射为0、15、1、16、2、17、3、18、4、19、5、20、6、21、7、22、8、23、9、24、10、25、11、26、12、27、13、28、14、29。当交错器的列数是32时，根据下表2执行列的排列。但是，当交错器的列数是30时，列的排列方法可能不同于交错器的列数是2k的排列方法。因此，映射器360的映射次序可能由于排列方法的不同而不同。交错地址是利用行计数器330的输出作为最高有效位(MSB)和利用映射器360的输出作为最低有效位(LSB)生成的。
[表2]
列数(F)     列-间排列图形
  32     C0、C16、C8、C24、C20、C12、C28、C18、C2、C26、C10、C22、C6、C30、C14、C17、C1、C25、C9、C21、C5、C29、C13、C3、C19、C11、C27、C7、C23、C15、C31
下面将描述地址生成装置的操作。为简单起见，这里假设，列计数器350输出的计数值不经过映射器360的列排列。
例如，如果假设行数B＝5和列数F＝30，在响应每个时钟脉冲时，行地址生成器310连续地输出从0到4(＝B-1＝5-1)偏移值为30的值，即0、30、60、90、120。此刻，由于列地址生成器340的列计数器350输出‘0’作为计数值，加法器370将连续地输出0、30、60、90、120作为交错地址。当输出120时，行地址生成器310的行计数器330产生一个进位。而当行计数器330计数到行数B时，行地址生成器310产生一个将行计数器330复位为0的复位信号。列计数器350响应进位信号，将计数值增加1，输出‘1’，而行地址生成器310响应时钟脉冲，连续输出0、30、60、90、120，即从0到4(＝B-1)偏移值为30的值。结果是，加法器370通过将行地址生成器310的输出值加到列地址生成器340的输出值上，连续地输出作为交错地址的16(0+16)、46(30+16)、76(60+16)、106(90+16)、136(120+16)。当下次重复上述操作的时候，加法器370将连续地输出作为交错地址的8(0+8)、38(30+8)、68(60+8)、98(90+8)、128(120+8)。重复执行这种操作直至加法器370连续输出作为交错地址的31(0+31)、61(30+31)、91(60+31)、121(90+31)、151(120+31)。
图4表示按照本发明的另一个实施例的MIL交错器的地址生成装置，其中第二交错器结构是通过第一交错器和一个单一模块实现的。
参照图4，当MIL交错器作为第一交错器操作时，复用器(或选择器)410和430选择‘0’，而当MIL交错器作为第二交错器操作时，复用器410和430选择‘1’，以至于允许MIL信道交错器如图3所示操作。行计数器330、列计数器350、以及映射器360由第一和第二交错器共享，从而使硬件复杂性最小化。
按照本发明的图4实施例的地址生成装置包括第一选择器410。该第一选择器410分别在其第一和第二输入节点0和1接收第一偏移值1和第二偏移值30，并且按照是第一还是第二交错器选择信号(在图4中表示为“1st、2nd”)被输入到选择器410，有选择地输出一个接收到的偏移值。加法器320将从第一选择器410有选择地提供的偏移值与行计数器330的输出值相加。行计数器330输出经加法器320相加后的地址，它是复用器410的输出和行计数器330的输出相加的结果。在响应了B个时钟脉冲，执行了0到(B-1)次计数操作后，行计数器330产生一个进位信号到列计数器350，并将行计数器复位为0。行计数器330的输出经移位器420被应用到第二选择器430的输入节点0，并被直接应用到第二选择器430的另一个输入节点1。行计数器330的输出还被应用到加法器320。当列数是2的幂，如1、2、4和8时，移位器420由0位、1位、2位和3位移位器组成。第二选择器430根据是第一还是第二交错器选择信号(“1st和2ed”)被输入到第二选择器430，选择在其第一和第二输入节点0和1接收的一个值，并输出该选择的值作为行地址。
每当产生复位信号(或进位)时，列计数器350从0到29逐一地增加计数值。映射器360根据列排列/随机化图形映射列计数器350产生的计数输出。加法器370通过将第二选择器430产生的行地址与映射器360产生的列地址相加，产生交错地址。该生成的地址被用于输出作为交错数据，按行和列的次序存储在交错器存储器中的数据。
参照图4，将对用于组合的MIL第一/第二交错器的地址生成装置的操作进行描述。这里，选择信号1st被用在MUX 410和MUX 430上，用于选择第一交错操作，选择信号2nd被用在MUX 410和MUX 430上，用于选择第二交错操作
在图4所示的MIL交错器的第一交错期间，功能块选择复用器410和430的‘0’路径，此时的交错操作相当于如图2所示现有的交错操作。此时，按照表1实施列的排列。移位器420的长度还取决于交错器的列数F。例如，当列数是2的幂时，即1、2、4和8时，移位器420分别由0位、1位、2位和3位移位器组成。
在MIL交错器的第二交错期间，功能块执行如下操作。在第二交错期间，选择复用器410和430的‘1’路径，当MIL第二交错器的列数是30时，行计数器330的偏移值为30，每响应B个时钟脉冲，行计数器330就执行一次从0到B-1的计数操作，保持偏移值为30，并产生行地址信号，它是代表偏移值与行计数器的反馈值相加的值的信号。
每当产生复位信号(或进位)时，列计数器350从0到29逐一地增加其计数值。对于列排列，映射器360将列计数器350的输出0、1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30映射到0、15、1、16、2、17、3、18、4、19、5、20、6、21、7、22、8、23、9、24、10、25、11、26、12、27、13、28、14、29。当交错器的列数是32时，按照表2实施列的排列。但是，当交错器的列数是30时，列排列方法可以不同于交错器的列数是2k时的。因此，映射器360的映射次序可能由于排列方法的不同而不同。加法器370将行计数器330和列计数器350产生的行地址和列地址相加，以产生实际的交错地址。
图5表示按照本发明的再另一个实施例的用于MIL交错的地址产生装置，其中选择信号1st被用在MUX 410和MUX430上，用于选择第一交错操作，选择信号2nd被用在MUX 410和MUX430上，用于选择第二交错操作。此外，‘模式0’是用在MUX 460上的一个选择信号，用于通过将相应列的偏移值与计算后的行地址相加来实现交错，而‘模式1’是一个选择信号，用于通过初始化相应列地址的行地址来实现交错。信号‘模式0’和‘模式1’被提供给各复用器(或选择器)440、450和460。
除了图4所示的地址生成装置的结构外，按照本发明的再另一个目的的地址生成装置包括选择器440、450和460。选择器440和450连接在行计数器330与加法器320之间，而选择器460连接在映射器360与加法器370之间。选择器440和460受模式控制信号(模式0、1)的控制，选择器450受行计数器330产生的进位的控制。
首先，将对当接收到模式信号‘模式0’时地址生成装置是如何操作的进行描述。
在响应信号‘模式0’时，选择器440接通将行计数器330的输出应用到加法器320的连接，选择器460接通将映射器360的输出应用到加法器370的连接。当行计数器330连续地输出偏移值1与行计数器330以前的输出相加的值时，选择器450将其输入节点0与选择器440的输入节点1相连接。当行计数器330产生进位信号时，选择器450将其输入节点1与选择器440的输入节点1相连接。但是，无论选择器450的选择信号的输出操作如何，选择器440的输入节点0总是连接到输出节点。因此，具有这种连接的结构产生行地址，然后将产生的行地址与对应的列地址相加，从而生成如图4所示结构的交错地址。
接下来，将对接收到模式信号‘模式1’时地址生成装置是如何操作的进行描述。为了简单起见，这里假设行数B＝5，列数F＝30，并且省略了映射器360。
在响应信号‘模式1’时，选择器440进行接通将选择器450的输出应用到加法器320的连接，选择器460接通将‘0’相加到加法器370的连接。当行计数器330连续地输出行计数器330以前的输出值与偏移值30相加的值时，选择器450将其输入节点0与选择器440的输入节点1相连接。当行计数器330产生进位信号时，选择器450将其输入节点1与选择器440的输入节点1相连接。因此，在具有这种连接的结构中，行计数器330响应0到4(＝B-1＝5-1)个时钟脉冲，连续输出具有偏移值30的值0、30、60、90、120。在这种状态下，行计数器330产生一个进位信号，选择器450响应该进位信号，将其输入节点1连接到选择器440的输入节点1。因此，列计数器350产生‘1’作为下一个计数值，并且这个输出值‘1’通过选择器450和选择器440被应用到加法器320。其结果是，加法器320在其输入节点接收‘1’，而行计数器330响应该接收到的值‘1’，连续输出值1、31、61、91、121。此后，行计数器330通过重复上述操作将连续输出值2、32、62、92、122。因此，具有这样的连接的结构通过初始化相应列地址的行地址产生交错地址。即，该地址生成装置通过首先将行地址与列地址相加产生交错地址，然后通过选择器430和加法器370输出产生的交错地址。
[表3]
    电路     硬件数量
使用乘法器的MIL(现有技术)     加法器     90
    乘法器     206
    移位器     45
    列计数器     65
    行计数器     65
    映射电路     40
    总数     511
使用偏移加法器的MIL(本发明)     加法器     90
    移位器     45
    列计数器     65
行计数器(偏移加法器)     90
    映射电路     40
    总数     330
从表3可以注意到，当MIL第二交错器的列数不是2的幂时，即当由于不可能象在列数为1，2，4，和8的MIL第一交错器中那样进行位移操作，而使所需的乘法器的数量对应于列数时，常规的地址生成装置的总的硬件复杂性与本新颖的地址生成装置相比大约是两倍。本新颖的地址生成装置的总的硬件复杂性大约是常规的地址生成装置的硬件复杂性的1/2。
如上所述，有可能用较低的硬件复杂性实现相同的交错功能，这是通过在MIL第二交错器的行地址计算过程中用一个加法器产生具有偏移值的行地址替代乘法器来实现的。此外，本发明通过用一个加法器替代乘法器，共享用于第一交错器和第二交错器的硬件，实现了可以使系统总的硬件复杂性最小化的交错器。
虽然本发明已经结合其某些优选实施例进行了表示与描述，但是本专业的技术人员将理解，在不超出按照后附的权利要求书予以限定的本发明的精神和范围的情况下，可以作出形式上和细节上的各种变化。

Claims (9)

1.一种用于对按B行和F列存储在交错器存储器中的数据进行编址的地址生成装置，其中F不是正整数k的2k，该装置包括：
一个响应B个时钟脉冲的行计数器，它用于当该行计数器计数到B-1时输出进位信号，用于当输出第一行地址时，输出0值，用于输出偏移值F与该行计数器前一次的输出值相加后的值，以及用于当完成B个时钟脉冲时产生进位信号，其中B是行数；
一个列计数器，用于在响应进位信号时按增量1增加其计数值；
一个映射器，用于按照预定的排列规则排列列计数器的输出；
一个加法器，用于将行计数器的输出作为读地址的最高有效位(MSB)，将映射器的输出作为读地址的最低有效位(LSB)来产生读地址。
2.一种用于对按B行和F列存储在交错器存储器中的交错数据产生地址的装置，其中F不是正整数k的2k，该装置包括：
一个行地址生成器，用于在每响应B个时钟脉冲的时候，产生B个行地址，所述的B个行地址包括一个0值和由连续输出从1到(B-1)次的数F所确定的各个值，以及在产生B个行地址时，产生一个进位信号；
一个列地址发生器，用于输出一个计数值，该计数值在每次响应进位信号时增加增量1，并通过按照预定的排列规则排列计数值，产生列地址；和
一个加法器，用于将行地址与列地址相加产生地址。
3.按照权利要求2的装置，其中行地址生成器包括：
一个行计数器，用于在响应B个时钟脉冲的第一个脉冲时输出0值，在每次响应其余的(B-1)个时钟脉冲时接收一个输入值，并输出相加的值作为行地址；和
一个加法器，它也接收行计数器的输出和作为偏移值的列的数F，将行计数器的输出与偏移值相加，并对剩余的(B-1)个时钟脉冲中的每一个，将相加后的值提供给行计数器。
4.按照权利要求2的装置，其中列地址生成器包括：
一个列计数器，用于输出一个计数值，该计数值在响应进位信号时增加增量1；和
一个映射器，用于按照排列规则，将列计数器输出的计数值排列为输出列地址。
5.一种地址生成装置，它用于含有交错器存储器的第一交错器或第二交错器，在该存储器中的数据是按行与列的次序存储的，该装置包括：
一个第一选择器，用于按照交错器选择信号，选择性地输出用于第一交错器的第一偏移值或用于第二交错器的第二偏移值；
一个行地址发生器，用于在响应B个时钟时，产生B个行地址，所述的B个行地址包括一个0值和由连续地将选择后的第一或第二偏移值与以前从1到(B-1)次行地址的输出相加所确定的值，并且当产生B个行地址时，产生一个进位信号；
一个列地址发生器，用于用于输出一个计数值，它在响应该进位信号时增加增量1，并通过按照当前排列图形，排列计数值，产生一个列地址；
一个移位器，用于将行地址移位F位；
一个第二选择器，用于根据交错器的选择信号选择性地输出该移位器的输出和行地址；和
一个加法器，用于将第二选择器的输出地址与列地址相加，生成地址。
6.按照权利要求5的装置，其中行地址发生器包括：
一个行计数器，用于在响应B个时钟脉冲的第一个脉冲时输出0值，在响应其余的(B-1)个时钟脉冲时，接收通过将一个偏移值与行计数器的前一次输出值相加所确定的值，并将该值作为行地址输出；和
一个加法器，它接收行计数器的前一次输出以及第一或第二偏移值中被选出的一个，将行计数器的输出与选择的偏移值相加，并对剩余的(B-1)个时钟脉冲中的每个，对行计数器提供相加后的值。
7.按照权利要求5的装置，其中列地址发生器包括：
一个列计数器，用于输出一个计数值，该计数值在响应进位信号时增加增量1；和
一个映射器，用于按照排列图形将列计数器输出的计数值，排列成输出列地址。
8.按照权利要求5的装置，其中第一偏移值是1。
9.按照权利要求5的装置，其中第二偏移值是列数。
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