CN1745554A - 起止同步串行通信电路以及包括该电路的半导体集成电路 - Google Patents

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Abstract

当探测到起始位时，起始位探测电路(15a)输出用于启动时钟信号发生电路(16)的振荡操作。当锁定用于表示串行通信结束的结束代码时，闩锁电路(21)将该结束代码输出到解码器(26)。解码器(26)解码该结束代码，并输出用于停止时钟信号发生电路(16)的振荡操作的信号。因此可以降低时钟信号发生电路(16)的功耗。

Description

起止同步串行通信电路以及包括该电路的半导体集成电路
技术领域
本发明涉及起止同步型串行通信电路以及包括起止同步型串行通信电路的半导体集成电路。
背景技术
用于接收起止同步串行数据并将其转化成并行数据，并且还将并行数据转化成串行数据和发送串行数据的通用异步收发报机(UART)是已知的。
例如，日本专利申请No.2002-1688853(专利参考1)公开了，即使在起止同步型串行数据传输装置中大幅改变数据传输速度时，降低数据损耗的技术。
本发明通过测量起始位的位宽，使用接收到的时钟确定传输速度，并以对应于所确定的传输速度的分频值对接收的时钟进行分频而精确地接收串行数据。
专利参考1：
日本专利申请No.2001-168853(问题及其解决方法的概述)
起止同步型串行通信电路包括用于根据串行数据的传输速度而产生时钟信号的时钟信号发生电路，并希望降低该时钟信号发生电路的功耗。为此，当不发送/接收串行数据时，降低时钟信号发生电路的振荡频率，从而降低其功耗。然而，通过降低振荡频率难以大幅度地降低功耗。
发明内容
本发明的目标在于降低起止同步型通信电路的时钟信号发生电路的功耗。
本发明的起止同步型通信电路包括：转换电路，用于接收由外部处理器输出的串行数据并将其转换成并行数据；时钟信号发生电路，用于向该转换电路提供时钟信号；探测电路，用于探测从处理器发送的、指示时钟信号发生电路停止其振荡操作的结束代码；以及控制电路，当探测电路探测到表示开始传输串行数据的起始位时启动时钟信号发生电路的振荡操作，当探测电路探测到结束代码时则停止时钟信号发生电路的振荡操作。
根据本发明，当开始串行通信时，可开始时钟信号发生电路的振荡操作，而当接收到结束代码时，可停止时钟信号发生电路的振荡操作。因此可以降低该时钟信号发生电路的功耗。特别地，当在半导体集成电路中安装串行通信电路时，可降低该半导体集成电路的功耗。
在本发明中，该探测电路包括闩锁电路，用于锁定处理器输出的地址数据指定地址的、跟随该地址数据或者与该地址数据一起发送的结束代码。
通过以这种配置传输来自处理器的指定闩锁电路地址的地址数据以及结束数据，可以停止时钟信号发生电路的振荡操作并降低其功耗。在本发明中，探测电路探测由处理器作为结束代码输出的地址数据。当探测电路探测到该地址数据时，控制电路停止时钟信号发生电路的振荡操作。例如，备选地，当处理器输出的结束代码为特定地址而非数据，接收器端探测该特定地址，则可停止时钟信号发生电路的振荡操作。
如果处理器以这种配置输出地址数据作为结束代码，则可停止该振荡操作。这种情况下，由于仅探测地址数据就已经足够，故无需任何用于锁定数据的电路。
在本发明中，该探测电路包括解码器，用于解码从处理器输出的结束代码并停止时钟信号发生电路的振荡操作。
如果处理器发送表示发送结束的结束代码，接收器端解码该结束代码，在这种配置下，可停止时钟信号发生电路的振荡操作并且降低其功耗。
例如，该处理器对应于图1所示的中央处理单元(CPU)12，该转换电路对应于图1所示的发送/接收电路15。该时钟信号发生电路对应于图1所示的时钟信号发生电路，该探测电路对应于图1所示的闩锁电路21和解码器26。该控制电路对应于图1所示的RS触发器24。
附图说明
图1示出了第一优选实施例的接收电路的主要部分。
图2(A)和(B)为数据结构的实例。
图3示出了接收电路的详细电路图。
图4为接收电路的工作时序图。
图5示出了第二优选实施例的接收电路的主要部分。
具体实施方式
下面参考附图描述本发明的优选实施例。图1示出了本发明第一优选实施例中FM/AM接收器的接收电路的主要部分。
接收电路11包括CPU12和设有FM/AM接收电路及串行通信电路的半导体集成电路13。CPU12和半导体集成电路13安装在相同的印刷电路板上。使用互补金属-氧化物半导体(CMOS)工艺制作该半导体集成电路13，其中的FM/AM接收电路和串行通信电路由金属-氧化物半导体场效应晶体管(MOSFET)组成。
在图1中，CPU12输出的串行数据通过串口14输入到由通用异步收发报机(UART)等组成的发送/接收电路14。发送/接收电路15对应于转换电路。
发送/接收电路15包括例如10位接收移位寄存器、闩锁电路、接收计时控制电路、发送时序控制电路等。发送/接收电路15依次与时钟信号发生电路16输出的时钟信号CK同步地移位串行数据，并存储该数据。所存储的8位数据输出为并行数据。
发送/接收电路15在自动频道选择时还将FM/AM接收电路(未在图1中示出)输出的接收电场强度的探测数据等转换成串行数据，并将其输出到CPU 12。
在本优选实施例中，在CPU12和半导体集成电路13之间建立起止同步型串行通信。这种情况下，以具有指定数据长度的字符为单位，例如8位字符单位，发送串行数据，且起始位和终止位分别插入到该字符的头部和尾部。此外，首先使用该8位中的4位输出用于指定数据输出目的地的地址数据，然后输出另外8位数据。
时钟信号发生电路16向发送/接收电路15提供时钟信号CK，其中通过对连接到其输入端22的晶体振荡器所产生的信号进行分频而获得该时钟信号CK。
地址解码器17解码发送/接收电路15输出的并行数据。如果解码结果与分配到闩锁电路18至21的地址相一致，则地址解码器17输出地址选择信号A0至A3以启动相应的闩锁电路18至21。
每个闩锁电路18至20锁定用于设定局部振荡器电路(未在图1中示出)的参考频率的数据和用于设定广播站等的频率的数据，并将锁定的数据输出到其相应电路。
闩锁电路21锁定用于停止时钟信号发生电路16的振荡操作的结束代码。当地址选择信号A3为允许时，闩锁电路21锁定发送/接收电路15输出的并行数据，即表示发送结束的结束代码，并将锁定的结束代码输出到解码器26。
解码器26解码该结束代码并输出低电平信号至与电路25的一个输入端。
硬件重置信号输入到与电路25的另一个输入端，且与电路25的输出被输出到RS触发器24的设置端S。该硬件重置信号通常为高电平，当硬件被重置时其为低电平。
串行数据以及与电路25的输出分别输入到RS触发器24的重置端R和设置端S，且Q输出被输出到时钟信号发生电路16。在RS触发器24中，Q输出初始设定为低电平。
当CPU12输出起始位时，RS触发器24输出高电平信号并启动时钟信号发生电路16的振荡操作。当CPU12和与电路25输出结束代码和低电平停止信号或者硬件重置信号时，RS触发器24输出低电平信号并停止时钟信号发生电路16的振荡操作。
图2(A)、(B)示出了CPU12输出的串行数据结构的实例。
图2(A)示出了使用2个字节发送地址和数据情况下的数据结构。这种情况下，首先发送4位地址，然后发送8位数据。这种情况下，低位的4位用于地址数据。然后，在该地址之后作为数据发送用于停止时钟信号发生电路16工作的结束代码。
图2(B)示出使用1个字节发送地址和数据的情况下的数据结构。这种情况下，高位的4位和低位的4位分别被分配给地址和数据。
图3分别示出了图1所示的发送/接收电路15和地址解码器17的详细电路图。
由10位移位寄存器组成的串行/并行转换电路41将CPU12输出的8位串行数据转换成并行数据，并将该并行数据输出到地址闩锁电路51和闩锁电路18至21。
10位计数器42对时钟信号发生电路16输出的时钟信号进行计数。计数到10个时钟之后，10位计数器42将相加信号(count-up signal)“a”输出到T触发器43。
T触发器43使10位计数器42的相加信号“a”反转。该T触发器43的Q输出信号“b”输出到上升沿探测电路44和下降沿探测电路45。
上升沿探测电路44探测T触发器43的Q输出信号“b”的上升沿，并将具有特定宽度的高电平闩锁信号c输出到地址闩锁电路51。
当闩锁信号“c”为高电平时，地址闩锁电路51锁定串行/并行转换电路41输出的地址数据的8位。
下降沿探测电路45探测T触发器43的Q输出信号“b”的下降沿，并将具有特定宽度的高电平信号“d”输出到反相器46和与门53至56。反相器46的输出被输出到由移位寄存器等组成的延迟电路47并对其施加特定的延迟之后，被输出到与门48和49的一个输入端。通常为高电平的硬件重置信号被输入到与门48的另一个输入端。与门48的输出被输入到10位计数器42的重置端。类似地，硬件重置信号被输入到与门49的另一个输入端。
当反相器46、延迟电路47和与门48和49使硬件重置信号为低电平时，或者当下降沿探测电路45探测到T触发器43的Q输出信号“b”的下降沿并经过特定的延迟时间时，该10位计数器42和T触发器43被重置。
地址解码器52解码由地址闩锁电路51锁定的地址数据，并向与门53至56输出用于指定闩锁电路18至21中相应闩锁电路的信号。
当地址解码器52输出高电平信号且当下降沿探测电路45输出高电平探测信号“d”时，每个与门53至56输出用于选择闩锁电路18至21之一的选择信号A0至A3。
上述地址闩锁电路51、地址解码器52、以及与门53至56对应于图1所示的地址解码器17。
停止探测电路57将对闩锁电路21输出的结束代码或通过提取特定位而获得的数据的解码结果输出到单触发电路58。当停止探测电路57输出低电平信号时，单触发电路58将具有特定宽度的低电平信号“g”输出到与门25。
接着，参考图4所示时序图描述具有上述配置的接收电路的串行通信每次开始和终止时的相应操作。
当串行通信开始时，如图4(1)所示，CPU12输出保持低电平一定时间的起始位、8位串行数据、以及保持高电平一定时间的终止位。
当低电平起始位输入到RS触发器24的重置端R时，Q输出信号呈高电平。如图4(10)所示，当RS触发器24输出高电平信号时，时钟信号发生电路16开始其振荡操作。
在发送通知数据传输开始的起始位之后，CPU12在需要时发送一定时间的无效数据，直到时钟信号发生电路16的振荡稳定，并随后发送有效串行数据。
如果终止数据传输或者数据接收，则CPU12发送指定闩锁电路21的地址数据以及结束代码。
10位计数器42对时钟信号发生电路16输出的时钟信号进行计数。计数到10个时钟之后，10位计数器42输出相加信号“a”，其时序如图4(2)所示。
如图4(3)所示，就在CPU12输出用于指定闩锁电路21的地址数据之前，T触发器43被重置，且Q输出信号“b”变为低电平。当CPU12输出用于指定闩锁电路21的地址数据且10位计数器42输出相加信号“a”时，Q输出信号“b”变为高电平。
当Q输出信号“b”从低电平变为高电平时，上升沿探测电路44探测信号“b”的上升沿，并且如图4(4)所示输出具有特定宽度的上升沿探测信号“c”。地址闩锁电路51与上升沿探测信号“c”的时序同步地锁定由串行/并行转换电路41输出的地址数据(用于指定闩锁电路21的地址)。地址解码器52解码地址闩锁电路51锁定的地址，并输出用于选择闩锁电路21的高电平信号“e”(图4(6))。
然后，当在CPU 12输出结束代码之后，接收到结束代码之后的终止位时，10位计数器42输出相加信号“a”。
如图4(3)所示，当10位计数器42输出相加信号“a”时，T触发器43的Q输出信号的电平由高变成低。上升沿探测电路45探测Q输出信号“b”的这一变化，且如图4(5)所示，上升沿探测电路45输出具有特定宽度的高电平上升沿探测信号“d”。
当上升沿探测信号“d”为高电平时，与门56(地址解码器52将高电平信号“e”输出到与门56)此时打开，且与门56将高电平选择信号“f”(A3)输出到闩锁电路21(图4(7))。
当与门56输出选择信号“f”时，闩锁电路21锁定由串行/并行转换电路41输出的结束代码。停止探测电路57解码由闩锁电路21锁定的结束代码，并将低电平信号输出到单触发电路58(图4(8))。当输入低电平信号时，单触发电路58将具有特定宽度的低电平信号“g”输出到与门25(图4(9))。
当低电平信号“g”被输入到与门25时，RS触发器24的设置端为低电平，且Q输出信号为高电平。当RS触发器24的Q输出信号为低电平时，时钟信号发生电路16停止振荡操作(图4(10))。
根据上述优选实施例，当输出起始位时，开始时钟信号发生电路16的振荡操作。当探测到从CPU12输出用于指示时钟信号发生电路16停止振荡操作的结束代码时，时钟信号发生电路16的振荡操作停止。因此，当不发送/接收数据时，可以彻底停止时钟信号发生电路16的振荡操作。因此可以降低时钟信号发生电路16的功耗。
接着，图5示出了本发明第二优选实施例中接收电路31的主要部分。在图5中，与图1中相同的电路模块用相同的参考数字表示，省略了对它们的描述。
在图5中，解码器32解码被闩锁电路21锁定的数据，且解码结果输出到与电路33的一个输入端。硬件重置信号被输入到与电路33的另一个输入端，且与电路33的输出被输入到与电路34的一个输入端。
从CPU12输出的起始位被输入到与非门电路35的一个输入端，与非门电路34的输出被输入到与非门电路35的另一个输入端。与非门电路35的输出被输入到时钟信号发生电路16以及与非门电路34的另一个输入端。
下面分别描述上述电路的操作。最初，与非门电路35的输出设为低电平，且时钟信号发生电路16停止振荡操作。
当CPU12输出一起始位且与非门电路35的输入为低电平时，其输出为高电平。然后，高电平控制信号被输出到时钟信号发生电路16，时钟信号发生电路16开始其振荡操作。
当终止发送或接收数据时，CPU12以8位数据发送结束代码。
当地址解码器17输出地址选择信号A3时，闩锁电路21锁定由发送/接收电路15随后输出的结束代码。解码器32解码被锁定的数据并将低电平数据的一位输出到与电路33。
当与电路33的输入为低电平时，低电平信号输出到与非门电路34，且与非门电路34为高电平。对起始位的探测结束之后，起始位探测电路15a的输出被切换成高电平，与非门电路35的两个输入都为高电平。与非门电路35输出到时钟信号发生电路16的控制信号为低电平。其结果为，该时钟信号发生电路停止其振荡操作。
根据第二优选实施例，可以进行用于产生通信时钟信号的时钟信号发生电路16的振荡操作。否则，停止时钟信号发生电路16的振荡操作。因此可以降低时钟信号发生电路16的功耗。
接着，描述本发明的第三优选实施例。通过在一个电路模块中集合包括如下部分的控制电路可实现该第三实施例，该控制电路包括：结束代码探测电路，用于探测指示时钟信号发生电路16停止其振荡操作的结束代码(对应于图1所示的闩锁电路21)；以及基于结束代码探测电路的起始位和探测信号而开始或终止时钟信号发生电路16的振荡操作的电路(对应于图1所示的RS触发器24)。
通过仅在发送/接收串行数据时操作该时钟信号发生电路，该第三优选实施例可降低时钟信号发生电路16的功耗。
本发明的配置不限于上述优选实施例，本发明也可以配置成如下形式。
(a)用于控制时钟信号发生电路16的振荡操作的控制电路不限于使用在优选实施例中所描述的闩锁电路21和RS触发器24的控制电路，还可以使用其它的电路。
(b)本发明的申请目的不限于FM/AM接收器的接收电路和半导体集成电路，本发明也可以应用于具有串行通信电路的任何电路和任何半导体集成电路。
根据本发明，由于可在开始串行通信时开始时钟信号发生电路的振荡操作，且当串行通信终止时可停止该振荡操作，因此可以降低该时钟信号发生电路的功耗。

Claims (6)

1、一种起止同步型串行通信电路，包括：
转换电路，用于接收由外部处理器输出的串行数据并将该数据转换成并行数据；
时钟信号发生电路，用于向该转换电路提供时钟信号；
探测电路，用于探测从处理器发送的、指示时钟信号发生电路停止其振荡操作的结束代码；以及
控制电路，当探测到表示开始传输串行数据的起始位时启动时钟信号发生电路的振荡操作，当探测到结束代码时则停止时钟信号发生电路的振荡操作。
2、根据权利要求1的起止同步型串行通信电路，其中：
所述探测电路包括闩锁电路，用于锁定处理器输出的地址数据指定地址的、且跟随该地址数据或者与该地址数据一起发送的结束代码。
3、根据权利要求1的起止同步型串行通信电路，其中：
所述探测电路探测由处理器作为结束代码输出的地址数据，以及
当所述探测电路探测到该地址数据时，所述控制电路停止所述时钟信号发生电路的振荡操作。
4、根据权利要求1的起止同步型串行通信电路，其中：
所述探测电路包括解码器，用于解码处理器输出的结束代码并输出用于停止所述时钟信号发生电路的振荡操作的信号。
5、一种包括起止同步型串行通信电路的半导体集成电路，所述起止同步型串行通信电路包括：
转换电路，用于接收由外部处理器输出的串行数据并将该数据转换成并行数据；
时钟信号发生电路，用于向该转换电路提供时钟信号；
探测电路，用于探测从处理器发送的、指示时钟信号发生电路停止其振荡操作的结束代码；以及
控制电路，当探测到表示开始传输串行数据的起始位时启动时钟信号发生电路的振荡操作，当探测到结束代码时则停止时钟信号发生电路的振荡操作。
6、根据权利要求5的包括起止同步型串行通信电路的半导体集成电路，其中：
所述探测电路包括闩锁电路，用于锁定处理器输出的地址数据指定地址的、且跟随该地址数据或者与该地址数据一起发送的结束代码。
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