JP2003069542A - シリアル通信装置及びその制御方法 - Google Patents
シリアル通信装置及びその制御方法Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 低消費電力のシリアル通信装置及びその制御
方法を提供すること。 【解決手段】 クロック信号を発生するクロック供給手
段２０に、前記クロック信号を供給するか否かを判断す
るクロック制御手段３０を接続する。演算手段６０がク
ロック制御手段３０に対し、制御するか否かの信号を出
力する。クロック制御手段３０が、通信状態に応じて前
記クロック信号をシリアル通信手段１０に供給する。論
理手段７０は、演算手段６０から出力される信号ＰＯＵ
Ｔ２とシリアル通信手段１０のレディ出力端子とを入力
する。その結果に基づいてものを他のシリアル通信手段
１１０に出力する。
方法を提供すること。 【解決手段】 クロック信号を発生するクロック供給手
段２０に、前記クロック信号を供給するか否かを判断す
るクロック制御手段３０を接続する。演算手段６０がク
ロック制御手段３０に対し、制御するか否かの信号を出
力する。クロック制御手段３０が、通信状態に応じて前
記クロック信号をシリアル通信手段１０に供給する。論
理手段７０は、演算手段６０から出力される信号ＰＯＵ
Ｔ２とシリアル通信手段１０のレディ出力端子とを入力
する。その結果に基づいてものを他のシリアル通信手段
１１０に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、調歩同期式（非同期
式）シリアル通信装置およびその通信方法に係り、特
に、ハンドシェイクを行うシリアル通信装置の消費電力
を低減する装置およびその方法に係る。
式）シリアル通信装置およびその通信方法に係り、特
に、ハンドシェイクを行うシリアル通信装置の消費電力
を低減する装置およびその方法に係る。
【０００２】
【従来の技術】ＰＤＡ（Personal Digital Assistan
t）等の携帯可能なコンピュータ・システムの普及に伴
って、コンピュータ・システムの小型軽量化、低消費電
力化に対する要求が強くなってきている。調歩同期式シ
リアル通信装置は、ElectronicIndustries Associatio
n（以下EIAと記す）のRS232Cなど古くから規格化され、
回路規模が小さくコストが低いなどの理由でデータ通信
に広く使われている。
t）等の携帯可能なコンピュータ・システムの普及に伴
って、コンピュータ・システムの小型軽量化、低消費電
力化に対する要求が強くなってきている。調歩同期式シ
リアル通信装置は、ElectronicIndustries Associatio
n（以下EIAと記す）のRS232Cなど古くから規格化され、
回路規模が小さくコストが低いなどの理由でデータ通信
に広く使われている。
【０００３】図１３に、調歩同期式シリアル通信と同期
式シリアル通信の特徴を比較した。調歩同期式シリアル
通信と同期式シリアル通信の特徴的な違いは、同期用信
号線（同期クロック信号）が必要か否かである。
式シリアル通信の特徴を比較した。調歩同期式シリアル
通信と同期式シリアル通信の特徴的な違いは、同期用信
号線（同期クロック信号）が必要か否かである。
【０００４】調歩同期式シリアル通信は、同期用信号線
が不要である代わりにデータ受信時のクロック供給が必
要である。調歩同期式シリアル通信手段の受信動作は、
スタートビットを検出した後に一定の時間間隔（ボーレ
イト）で信号レベルがHighかLowかを７回（７ビット）
か８回（８ビット）判断し、かつ、ストップビットが正
常かを判断する。これらの受信動作をするためには、ボ
ーレイト以上の周波数のクロックを調歩同期式シリアル
通信手段に供給する必要がある。従って、調歩同期式シ
リアル通信手段が受信動作またはデータ受信を待ってい
る状態では、ボーレイト以上の周波数をもつクロックで
調歩同期式シリアル通信の回路が動作しているので、そ
の分の電力を消費している。
が不要である代わりにデータ受信時のクロック供給が必
要である。調歩同期式シリアル通信手段の受信動作は、
スタートビットを検出した後に一定の時間間隔（ボーレ
イト）で信号レベルがHighかLowかを７回（７ビット）
か８回（８ビット）判断し、かつ、ストップビットが正
常かを判断する。これらの受信動作をするためには、ボ
ーレイト以上の周波数のクロックを調歩同期式シリアル
通信手段に供給する必要がある。従って、調歩同期式シ
リアル通信手段が受信動作またはデータ受信を待ってい
る状態では、ボーレイト以上の周波数をもつクロックで
調歩同期式シリアル通信の回路が動作しているので、そ
の分の電力を消費している。
【０００５】一方、同期式シリアル通信の受信動作は、
マスター側からの同期用信号線（同期クロック）に同期
してシリアル入力端子の信号レベルがHighかLowかをシ
フトレジスタなどにラッチしていく構成が可能である。
つまり、データ受信側が同期用信号線を入力するスレー
ブ側である場合、同期用信号線からのクロック以外を同
期式シリアル通信手段に供給する必要がない。従って、
同期式シリアル通信手段がデータ受信を待っている状態
では、同期用信号線からのクロックも停止しているの
で、同期式シリアル通信の回路は、ほとんど電力を消費
しない。同期式シリアル通信は、同期用信号線を配線す
ることが大きな問題とならない機器内のデータ通信に適
していると言える。
マスター側からの同期用信号線（同期クロック）に同期
してシリアル入力端子の信号レベルがHighかLowかをシ
フトレジスタなどにラッチしていく構成が可能である。
つまり、データ受信側が同期用信号線を入力するスレー
ブ側である場合、同期用信号線からのクロック以外を同
期式シリアル通信手段に供給する必要がない。従って、
同期式シリアル通信手段がデータ受信を待っている状態
では、同期用信号線からのクロックも停止しているの
で、同期式シリアル通信の回路は、ほとんど電力を消費
しない。同期式シリアル通信は、同期用信号線を配線す
ることが大きな問題とならない機器内のデータ通信に適
していると言える。
【０００６】消費電力の問題とは別に、汎用性という側
面から両者を比較すると次のようになる。調歩同期式シ
リアル通信は、同期用信号線が不要という理由から、機
器間の特に無線通信に応用可能という特徴がある。ま
た、同期信号線が不要という利便性によるのか、同期式
に比べてより多くの機器で使われているようである。例
えば、Bluetoothのハードウェア仕様を規定した「Speci
fication of the Bluetooth System Ver1.0B（１
９９９年１２月１日発行） Part H」には、USB、RS23
2CとUARTの３つが規定されているが、同期式シリアル通
信は規定されていない。また別の例では、あるワンチッ
プマイコンには、調歩同期式シリアル通信装置が周辺回
路として内蔵されているが、同期式シリアル通信装置が
周辺回路として内蔵されていない、といったことがあ
る。つまり、機器内のデータ通信の場合、消費電力の点
で有利な同期式シリアル通信を使いたくても、上記の汎
用性の問題から消費電力の点で不利な調歩同期式シリア
ル通信を使わざるを得ないという状況が度々ある。
面から両者を比較すると次のようになる。調歩同期式シ
リアル通信は、同期用信号線が不要という理由から、機
器間の特に無線通信に応用可能という特徴がある。ま
た、同期信号線が不要という利便性によるのか、同期式
に比べてより多くの機器で使われているようである。例
えば、Bluetoothのハードウェア仕様を規定した「Speci
fication of the Bluetooth System Ver1.0B（１
９９９年１２月１日発行） Part H」には、USB、RS23
2CとUARTの３つが規定されているが、同期式シリアル通
信は規定されていない。また別の例では、あるワンチッ
プマイコンには、調歩同期式シリアル通信装置が周辺回
路として内蔵されているが、同期式シリアル通信装置が
周辺回路として内蔵されていない、といったことがあ
る。つまり、機器内のデータ通信の場合、消費電力の点
で有利な同期式シリアル通信を使いたくても、上記の汎
用性の問題から消費電力の点で不利な調歩同期式シリア
ル通信を使わざるを得ないという状況が度々ある。
【０００７】
【発明が解決しようとする課題】従来のシリアル通信及
びその制御方法は、調歩同期式シリアル通信手段がデー
タ受信を待っている状態では、ボーレイト以上の周波数
をもつクロックで調歩同期式シリアル通信の回路が動作
しているので、その分の電力を消費している、という問
題点がある。
びその制御方法は、調歩同期式シリアル通信手段がデー
タ受信を待っている状態では、ボーレイト以上の周波数
をもつクロックで調歩同期式シリアル通信の回路が動作
しているので、その分の電力を消費している、という問
題点がある。
【０００８】
【課題を解決するための手段】本発明は、クロック信号
を発生するクロック供給手段と、前記クロック供給手段
の前記クロック信号を入力し、前記クロック供給手段の
前記クロック信号を供給するか否かを判断するクロック
制御手段と、前記クロック制御手段からの前記クロック
信号を入力し、シリアル通信を行うシリアル通信手段
と、前記シリアル通信手段から割り込み信号を入力し、
前記クロック制御手段に制御するか否かの信号を出力す
る演算手段と、前記演算手段から出力される信号のうち
前記クロック制御手段へ出力された信号とは異なる信号
と前記シリアル通信手段のレディ出力端子からの出力と
を入力し、前記シリアル通信手段と通信される他のシリ
アル通信手段に出力する論理手段と、を有するシリアル
通信装置である。
を発生するクロック供給手段と、前記クロック供給手段
の前記クロック信号を入力し、前記クロック供給手段の
前記クロック信号を供給するか否かを判断するクロック
制御手段と、前記クロック制御手段からの前記クロック
信号を入力し、シリアル通信を行うシリアル通信手段
と、前記シリアル通信手段から割り込み信号を入力し、
前記クロック制御手段に制御するか否かの信号を出力す
る演算手段と、前記演算手段から出力される信号のうち
前記クロック制御手段へ出力された信号とは異なる信号
と前記シリアル通信手段のレディ出力端子からの出力と
を入力し、前記シリアル通信手段と通信される他のシリ
アル通信手段に出力する論理手段と、を有するシリアル
通信装置である。
【０００９】本発明は、前記演算手段から出力されて前
記論理手段に入力される信号が、前記他のシリアル通信
手段にも入力されるシリアル通信装置である。
記論理手段に入力される信号が、前記他のシリアル通信
手段にも入力されるシリアル通信装置である。
【００１０】本発明は、前記演算手段から出力されて前
記論理手段に入力される信号が、前記他のシリアル通信
手段に対して通信するか否かを行う他の演算手段にも入
力されるシリアル通信装置である。
記論理手段に入力される信号が、前記他のシリアル通信
手段に対して通信するか否かを行う他の演算手段にも入
力されるシリアル通信装置である。
【００１１】本発明は、（１）通信を禁止する信号を出
力するステップと、（２）通信用のクロックを停止する
ステップと、（３）通信用クロックを供給するステップ
と、（４） 通信を要求する信号を出力するステップ
と、（５）前記（１）及び前記（２）のステップと前記
（３）及び前記（４）のステップとを交互に繰り返すス
テップとを有する制御方法である。
力するステップと、（２）通信用のクロックを停止する
ステップと、（３）通信用クロックを供給するステップ
と、（４） 通信を要求する信号を出力するステップ
と、（５）前記（１）及び前記（２）のステップと前記
（３）及び前記（４）のステップとを交互に繰り返すス
テップとを有する制御方法である。
【００１２】本発明は、受信データを保存しておく受信
バッファを備え前記受信バッファに受信データが連続し
て一定時間以上存在しない場合に、前記（１）及び前記
（２）のステップを実施するステップと、一定時間の後
に前記（３）及び前記（４）のステップを実施するステ
ップを有する制御方法である。
バッファを備え前記受信バッファに受信データが連続し
て一定時間以上存在しない場合に、前記（１）及び前記
（２）のステップを実施するステップと、一定時間の後
に前記（３）及び前記（４）のステップを実施するステ
ップを有する制御方法である。
【００１３】本発明は、受信データを保存しておく受信
バッファを備え、前記受信バッファに受信データが連続
して一定時間以上存在しない場合に、送信禁止かつクロ
ック停止の状態に切り替えるステップと、通信禁止状態
の場合に通信要求状態にするためのダミーデータを送信
するステップと、前記ダミーデータを受け取ると、クロ
ック供給かつ送信要求の状態に切り替えるステップと、
通信相手がレディ状態の場合にデータを送信するステッ
プと、を有する制御方法である。
バッファを備え、前記受信バッファに受信データが連続
して一定時間以上存在しない場合に、送信禁止かつクロ
ック停止の状態に切り替えるステップと、通信禁止状態
の場合に通信要求状態にするためのダミーデータを送信
するステップと、前記ダミーデータを受け取ると、クロ
ック供給かつ送信要求の状態に切り替えるステップと、
通信相手がレディ状態の場合にデータを送信するステッ
プと、を有する制御方法である。
【００１４】本発明は、受信データを保存しておく受信
バッファを備え、前記受信バッファに受信データが連続
して一定時間以上存在しない場合に、送信禁止かつクロ
ック停止の状態に切り替えるステップと、送信禁止状態
の場合は送信要求状態にするための信号レベルを出力す
るステップと、前記送信要求状態にするための前記信号
レベルを受け取ると、クロック供給かつ送信要求の状態
に切り替えるステップと、通信相手がレディ状態の場合
にデータを送信するステップと、を有する制御方法であ
る。
バッファを備え、前記受信バッファに受信データが連続
して一定時間以上存在しない場合に、送信禁止かつクロ
ック停止の状態に切り替えるステップと、送信禁止状態
の場合は送信要求状態にするための信号レベルを出力す
るステップと、前記送信要求状態にするための前記信号
レベルを受け取ると、クロック供給かつ送信要求の状態
に切り替えるステップと、通信相手がレディ状態の場合
にデータを送信するステップと、を有する制御方法であ
る。
【００１５】実際にデータを送受信していないときには
クロックを停止し、調歩同期式シリアル通信の回路で消
費する電力を小さくする。単純にクロックを停止する
と、シリアル通信不能となってしまう。通信不能の問題
を解決するために、調歩同期式のシリアル通信装置に元
々備わっているハンドシェイク機能を応用利用する。
クロックを停止し、調歩同期式シリアル通信の回路で消
費する電力を小さくする。単純にクロックを停止する
と、シリアル通信不能となってしまう。通信不能の問題
を解決するために、調歩同期式のシリアル通信装置に元
々備わっているハンドシェイク機能を応用利用する。
【００１６】調歩同期式のシリアル通信装置は、受信デ
ータを受信し損なうのを防止するために、送信側と受信
側がお互いに相手の状態を確認しながらデータ転送す
る。お互いに相手の状況を確認しながらデータ転送する
ことをハンドシェイクと言う。例えば、RS232Cのハンド
シェイクは、「新プロトコルハンドブック（プロトコル
ハンドブック編集委員会編 朝日新聞社 1994年10月5
日発行）第１章RS232C 1-2ハンドシェイク」に記載さ
れている。また、その応用例として、「Specification
of the Bluetooth System Ver1.0B（１９９９年
１２月１日発行） Part H:4 HCI(HOST CONTROLLER
INTERFACE) UART TRANSPORT LAYER」により簡単な
ハンドシェイクが記載されている。
ータを受信し損なうのを防止するために、送信側と受信
側がお互いに相手の状態を確認しながらデータ転送す
る。お互いに相手の状況を確認しながらデータ転送する
ことをハンドシェイクと言う。例えば、RS232Cのハンド
シェイクは、「新プロトコルハンドブック（プロトコル
ハンドブック編集委員会編 朝日新聞社 1994年10月5
日発行）第１章RS232C 1-2ハンドシェイク」に記載さ
れている。また、その応用例として、「Specification
of the Bluetooth System Ver1.0B（１９９９年
１２月１日発行） Part H:4 HCI(HOST CONTROLLER
INTERFACE) UART TRANSPORT LAYER」により簡単な
ハンドシェイクが記載されている。
【００１７】調歩同期式のシリアル通信装置のハンドシ
ェイクの一般的な一例を図４、図８と図１２を用いて説
明する。図４は、従来の調歩同期式シリアル通信の構成
を示すブロック図である。一対の調歩同期式のシリアル
通信装置UART-A１０とUART-B１１０、それぞれのシリア
ル通信装置を制御する演算装置CPU-A６０とCPU-B１６０
が図４のように接続されている。図８は、ハンドシェイ
ク動作を説明する流れ図で、シリアル通信装置UART-B１
１０が送信し、シリアル通信装置UART-A１０が受信する
ときのハンドシェイクの様子を示している。
ェイクの一般的な一例を図４、図８と図１２を用いて説
明する。図４は、従来の調歩同期式シリアル通信の構成
を示すブロック図である。一対の調歩同期式のシリアル
通信装置UART-A１０とUART-B１１０、それぞれのシリア
ル通信装置を制御する演算装置CPU-A６０とCPU-B１６０
が図４のように接続されている。図８は、ハンドシェイ
ク動作を説明する流れ図で、シリアル通信装置UART-B１
１０が送信し、シリアル通信装置UART-A１０が受信する
ときのハンドシェイクの様子を示している。
【００１８】H400からH403の実線と点線で区切られた領
域は、左から演算装置CPU-A６０、シリアル通信装置UAR
T-A１０、シリアル通信装置UART-B１１０、と演算装置C
PU-B１６０の動作内容を示している。
域は、左から演算装置CPU-A６０、シリアル通信装置UAR
T-A１０、シリアル通信装置UART-B１１０、と演算装置C
PU-B１６０の動作内容を示している。
【００１９】演算装置CPU-A６０が受信側のシリアル通
信装置UART-A１０をクローズした状態(H410)では、シリ
アル通信装置UART-A１０は受信不能なのでレディ出力端
子(RTS)を非レディ状態(RTS=0)とする。非レディ状態
は、送信側のシリアル通信装置UART-B１１０のCTS端子=
0として伝わる。非レディ状態(CTS=0)では、演算装置CP
U-B１６０がシリアル通信装置UART-B１１０の送信バッ
ファ１６２に書込み(H411)送信要求を出しても、送信待
ち(H412)となる。
信装置UART-A１０をクローズした状態(H410)では、シリ
アル通信装置UART-A１０は受信不能なのでレディ出力端
子(RTS)を非レディ状態(RTS=0)とする。非レディ状態
は、送信側のシリアル通信装置UART-B１１０のCTS端子=
0として伝わる。非レディ状態(CTS=0)では、演算装置CP
U-B１６０がシリアル通信装置UART-B１１０の送信バッ
ファ１６２に書込み(H411)送信要求を出しても、送信待
ち(H412)となる。
【００２０】次に、演算装置CPU-A６０が受信側のシリ
アル通信装置UART-A１０をオープンし受信バッファ１６
をクリヤする(H413)と、シリアル通信装置UART-A１０は
受信可能となるのでレディ出力端子(RTS)をレディ状態
(RTS=1)とする。レディ状態は、送信側のシリアル通信
装置UART-B１１０のCTS端子=1として伝わる。レディ状
態(CTS=1)になると、シリアル通信装置UART-B１１０は
送信開始(H414)する。送信バッファ１６２に貯まってい
るデータを順にシリアル出力端子SOUTに出力する。受信
側のシリアル通信装置UART-A１０は、送られてくるデー
タを順にシリアル入力端子(SIN)から入力する。入力し
たデータを演算装置CPU-A６０が演算処理する。
アル通信装置UART-A１０をオープンし受信バッファ１６
をクリヤする(H413)と、シリアル通信装置UART-A１０は
受信可能となるのでレディ出力端子(RTS)をレディ状態
(RTS=1)とする。レディ状態は、送信側のシリアル通信
装置UART-B１１０のCTS端子=1として伝わる。レディ状
態(CTS=1)になると、シリアル通信装置UART-B１１０は
送信開始(H414)する。送信バッファ１６２に貯まってい
るデータを順にシリアル出力端子SOUTに出力する。受信
側のシリアル通信装置UART-A１０は、送られてくるデー
タを順にシリアル入力端子(SIN)から入力する。入力し
たデータを演算装置CPU-A６０が演算処理する。
【００２１】受信側の演算装置CPU-A６０の演算処理が
追いつかないなどの理由により、シリアル通信装置UART
-A１０の受信バッファ１６が満杯になる(H415)と、シリ
アル通信装置UART-A１０はこれ以上受信不能なのでレデ
ィ出力端子(RTS)を非レディ状態(RTS=0)とする。非レデ
ィ状態(CTS=0)では、送信バッファ１６２に未送信のデ
ータが残っていてもシリアル通信装置UART-B１１０は、
送信待ち(H416)となる。
追いつかないなどの理由により、シリアル通信装置UART
-A１０の受信バッファ１６が満杯になる(H415)と、シリ
アル通信装置UART-A１０はこれ以上受信不能なのでレデ
ィ出力端子(RTS)を非レディ状態(RTS=0)とする。非レデ
ィ状態(CTS=0)では、送信バッファ１６２に未送信のデ
ータが残っていてもシリアル通信装置UART-B１１０は、
送信待ち(H416)となる。
【００２２】受信側の演算装置CPU-A６０の演算処理が
進行し、受信バッファ１６に受信の余裕ができ受信バッ
ファフル解除する(H417)と、シリアル通信装置UART-A１
０は再び受信可能となるのでレディ出力端子(RTS)をレ
ディ状態(RTS=1)とする。レディ状態(CTS=1)となり、送
信バッファ１６２に未送信のデータが残っていれば、シ
リアル通信装置UART-B１１０は、再び送信開始(H418)す
る。
進行し、受信バッファ１６に受信の余裕ができ受信バッ
ファフル解除する(H417)と、シリアル通信装置UART-A１
０は再び受信可能となるのでレディ出力端子(RTS)をレ
ディ状態(RTS=1)とする。レディ状態(CTS=1)となり、送
信バッファ１６２に未送信のデータが残っていれば、シ
リアル通信装置UART-B１１０は、再び送信開始(H418)す
る。
【００２３】以上が、一般的な調歩同期式シリアル通信
装置における、受信データを受信し損なうのを防止する
ためのハンドシェイクの一例である。このハンドシェイ
クを実現するのに図４の個々の構成部品は、図１２に示
した流れ図のように動作する。
装置における、受信データを受信し損なうのを防止する
ためのハンドシェイクの一例である。このハンドシェイ
クを実現するのに図４の個々の構成部品は、図１２に示
した流れ図のように動作する。
【００２４】送信側の演算装置CPU-B１６０で送信要求
が発生すると、送信バッファ１６２にデータを書くため
に、CPU-B１６０の送信データ書き処理(S400)が実施さ
れる。CPU-B１６０の送信データ書き処理(S400)では、
送信バッファ１６２が満杯でない(Not Full)なら、送
信バッファ１６２にデータを書き(S402)、送信バッファ
１６２が満杯(Full)なら、送信バッファ１６２にデータ
を書かずに待つ。
が発生すると、送信バッファ１６２にデータを書くため
に、CPU-B１６０の送信データ書き処理(S400)が実施さ
れる。CPU-B１６０の送信データ書き処理(S400)では、
送信バッファ１６２が満杯でない(Not Full)なら、送
信バッファ１６２にデータを書き(S402)、送信バッファ
１６２が満杯(Full)なら、送信バッファ１６２にデータ
を書かずに待つ。
【００２５】送信側のシリアル通信装置UART-B１１０
は、UART-B１１０の送信(S410)の流れ図に従って動作す
る。送信バッファ１６２にデータがあり(S411)かつレデ
ィ状態(CTS=1)の時に、送信(S413)する。それ以外の条
件下では、送信しないで待つ。
は、UART-B１１０の送信(S410)の流れ図に従って動作す
る。送信バッファ１６２にデータがあり(S411)かつレデ
ィ状態(CTS=1)の時に、送信(S413)する。それ以外の条
件下では、送信しないで待つ。
【００２６】受信側のシリアル通信装置UART-A１０は、
UART-A１０の送信(S420)の流れ図に従って動作する。受
信データがあるなら、受信データをバッファに転送(S42
1)する。受信バッファ１６が満杯でない(Not Full)な
ら、続けて受信データをバッファに転送(S421)する。受
信バッファ１６が満杯(Full)になったら、RTS=0(非レデ
ィ)(S423)とする。
UART-A１０の送信(S420)の流れ図に従って動作する。受
信データがあるなら、受信データをバッファに転送(S42
1)する。受信バッファ１６が満杯でない(Not Full)な
ら、続けて受信データをバッファに転送(S421)する。受
信バッファ１６が満杯(Full)になったら、RTS=0(非レデ
ィ)(S423)とする。
【００２７】受信側の演算装置CPU-A６０で受信データ
読みの要求が発生すると、CPU-A６０の受信データ読み
処理(S430)が実施される。CPU-A６０の受信データ読み
処理(S430)では、受信バッファ１６のデータを要求され
た量(バイト数)だけ読み出し、要求元のユーザ領域に転
送(S431)する。受信バッファ１６からデータを読み出し
受信バッファ１６に余裕(空き領域)ができたら、RTS=1
(レディ)(S433)とする。
読みの要求が発生すると、CPU-A６０の受信データ読み
処理(S430)が実施される。CPU-A６０の受信データ読み
処理(S430)では、受信バッファ１６のデータを要求され
た量(バイト数)だけ読み出し、要求元のユーザ領域に転
送(S431)する。受信バッファ１６からデータを読み出し
受信バッファ１６に余裕(空き領域)ができたら、RTS=1
(レディ)(S433)とする。
【００２８】本発明では課題を解決するために、ある条
件（実施例により個々の条件は異なるが、非レディ状態
に移行するための条件という意味で総じて以下「条件
１」と言う。）が成り立ったときに、非レディ状態(RTS
=CTS=0)とし、送信側に送信禁止を伝え、受信側のクロ
ックを停止し、調歩同期式シリアル通信の回路で消費す
る電力を小さくした。また、別の条件（実施例により個
々の条件は異なるが、レディ状態に移行するための条件
という意味で総じて以下「条件２」と言う。）が成り立
ったときに、受信側のクロックを供給開始し、レディ状
態(RTS=CTS=1)とし、シリアル通信を可能とした。
件（実施例により個々の条件は異なるが、非レディ状態
に移行するための条件という意味で総じて以下「条件
１」と言う。）が成り立ったときに、非レディ状態(RTS
=CTS=0)とし、送信側に送信禁止を伝え、受信側のクロ
ックを停止し、調歩同期式シリアル通信の回路で消費す
る電力を小さくした。また、別の条件（実施例により個
々の条件は異なるが、レディ状態に移行するための条件
という意味で総じて以下「条件２」と言う。）が成り立
ったときに、受信側のクロックを供給開始し、レディ状
態(RTS=CTS=1)とし、シリアル通信を可能とした。
【００２９】非レディ状態(RTS=CTS=0)にするときの条
件１は、「一定時間以上受信バッファが空」という条件
が一般的である。つまり、一定時間以上受信していなけ
れば(送信されてこないなら)、今後も送信されてこない
可能性が高い。という考えに基づいている。また、シリ
アル通信データの内容によってはさほど高い応答性が要
求されないような場合もあり得る。そのような場合、非
レディ状態(RTS=CTS=0)にするときの条件１は、単に
「一定時間待つ」という条件が簡易なので好ましい。
件１は、「一定時間以上受信バッファが空」という条件
が一般的である。つまり、一定時間以上受信していなけ
れば(送信されてこないなら)、今後も送信されてこない
可能性が高い。という考えに基づいている。また、シリ
アル通信データの内容によってはさほど高い応答性が要
求されないような場合もあり得る。そのような場合、非
レディ状態(RTS=CTS=0)にするときの条件１は、単に
「一定時間待つ」という条件が簡易なので好ましい。
【００３０】レディ状態(RTS=CTS=1)にするときの条件
２は、「送信側からの送信要求がある時」という条件が
最も合理的である。しかし送信側からの送信要求を受信
側で検知するには、ハード的な回路や配線を追加する必
要がある場合がほとんどである。ハード的な回路や配線
を追加することが可能な状況では、追加するのが最も合
理的であろう。しかしハード的な追加に制約がある場
合、レディ状態(RTS=CTS=1)にするときの条件２は、単
に「一定時間待つ」という条件が簡易なので良い。
２は、「送信側からの送信要求がある時」という条件が
最も合理的である。しかし送信側からの送信要求を受信
側で検知するには、ハード的な回路や配線を追加する必
要がある場合がほとんどである。ハード的な回路や配線
を追加することが可能な状況では、追加するのが最も合
理的であろう。しかしハード的な追加に制約がある場
合、レディ状態(RTS=CTS=1)にするときの条件２は、単
に「一定時間待つ」という条件が簡易なので良い。
【００３１】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。
る。
【００３２】＜第１の実施例＞本発明による第１の実施
例を図１、図５と図９を用いて説明する。図１は、本発
明による調歩同期式シリアル通信の第１実施例の構成を
示すブロック図である。一対の調歩同期式のシリアル通
信装置UART-A１０とUART-B１１０、一対の演算装置CPU-
A６０とCPU-B１６０に加え、クロック制御手段SW３０と
論理積手段AND７０が図１のように接続されている。図
５は、クロックを停止および供給するときのハンドシェ
イク動作を説明する流れ図で、シリアル通信装置UART-B
１１０が送信し、シリアル通信装置UART-A１０が受信す
るときのハンドシェイクの様子を示している。
例を図１、図５と図９を用いて説明する。図１は、本発
明による調歩同期式シリアル通信の第１実施例の構成を
示すブロック図である。一対の調歩同期式のシリアル通
信装置UART-A１０とUART-B１１０、一対の演算装置CPU-
A６０とCPU-B１６０に加え、クロック制御手段SW３０と
論理積手段AND７０が図１のように接続されている。図
５は、クロックを停止および供給するときのハンドシェ
イク動作を説明する流れ図で、シリアル通信装置UART-B
１１０が送信し、シリアル通信装置UART-A１０が受信す
るときのハンドシェイクの様子を示している。
【００３３】演算装置CPU-A６０が受信側のシリアル通
信装置UART-A１０をクローズした状態(H110)から、シリ
アル通信装置UART-B１１０が送信開始(H114)するまで
は、図８と同じである。図５には図示していないが場合
によっては、図８に示したような、受信側の演算装置CP
U-A６０の演算処理が追いつかないなどの理由により、
シリアル通信装置UART-A１０の受信バッファ１６が満杯
になる(H415)から、シリアル通信装置UART-B１１０が送
信開始(H418)するまでのハンドシェイクが発生すること
も有り得る。いづれにしても、送信側シリアル通信装置
UART-B１１０から受信側シリアル通信装置UART-A１０へ
の送信は、いずれ（有限時間内に）一連の送信が完了(H
115)する。
信装置UART-A１０をクローズした状態(H110)から、シリ
アル通信装置UART-B１１０が送信開始(H114)するまで
は、図８と同じである。図５には図示していないが場合
によっては、図８に示したような、受信側の演算装置CP
U-A６０の演算処理が追いつかないなどの理由により、
シリアル通信装置UART-A１０の受信バッファ１６が満杯
になる(H415)から、シリアル通信装置UART-B１１０が送
信開始(H418)するまでのハンドシェイクが発生すること
も有り得る。いづれにしても、送信側シリアル通信装置
UART-B１１０から受信側シリアル通信装置UART-A１０へ
の送信は、いずれ（有限時間内に）一連の送信が完了(H
115)する。
【００３４】一連の送信が完了(H115)すると、一定時間
以上受信バッファ１６が空(H116)になる。ここで条件１
が成立する。すると、受信側の演算装置CPU-A６０は、
論理積手段AND７０へ出力端子POUT2から論理０を出力し
送信禁止(H117)とし、クロック制御手段SW３０へ出力端
子POUT1から論理０を出力しクロック停止(H117)とす
る。クロックが停止するので、シリアル通信装置UA RT-
A１０の回路で消費する電力が小さくなる。論理積手段A
ND７０は、出力端子POUT2から論理０を受け取るので、
送信側のシリアル通信装置UART-B１１０を非レディ状態
(CTS=0)にする。従って、送信側のシリアル通信装置UAR
T-B１１０は、送信待ち(H118)となる。
以上受信バッファ１６が空(H116)になる。ここで条件１
が成立する。すると、受信側の演算装置CPU-A６０は、
論理積手段AND７０へ出力端子POUT2から論理０を出力し
送信禁止(H117)とし、クロック制御手段SW３０へ出力端
子POUT1から論理０を出力しクロック停止(H117)とす
る。クロックが停止するので、シリアル通信装置UA RT-
A１０の回路で消費する電力が小さくなる。論理積手段A
ND７０は、出力端子POUT2から論理０を受け取るので、
送信側のシリアル通信装置UART-B１１０を非レディ状態
(CTS=0)にする。従って、送信側のシリアル通信装置UAR
T-B１１０は、送信待ち(H118)となる。
【００３５】以上の消費電力が小さい状態を一定時間保
持(H119)した後に（条件２成立）、受信側の演算装置CP
U-A６０は、クロック制御手段SW３０へ出力端子POUT1か
ら論理１を出力しクロック供給(H120)とし、クロック供
給後シリアル通信装置U ART-A１０の準備が整ったのを
見計らって、論理積手段AND７０へ出力端子POUT2から論
理１を出力し送信要求(H120)とする。論理積手段AND７
０は、出力端子POUT2から論理１を受け取るので、送信
側のシリアル通信装置UART-B１１０をレディ状態(CTS=
1)にする。送信側のシリアル通信装置UART-B１１０は、
送信バッファ１６２にデータがあれば送信(H121)する。
送信バッファ１６２にデータが無ければ、無論送信しな
い。
持(H119)した後に（条件２成立）、受信側の演算装置CP
U-A６０は、クロック制御手段SW３０へ出力端子POUT1か
ら論理１を出力しクロック供給(H120)とし、クロック供
給後シリアル通信装置U ART-A１０の準備が整ったのを
見計らって、論理積手段AND７０へ出力端子POUT2から論
理１を出力し送信要求(H120)とする。論理積手段AND７
０は、出力端子POUT2から論理１を受け取るので、送信
側のシリアル通信装置UART-B１１０をレディ状態(CTS=
1)にする。送信側のシリアル通信装置UART-B１１０は、
送信バッファ１６２にデータがあれば送信(H121)する。
送信バッファ１６２にデータが無ければ、無論送信しな
い。
【００３６】以上が、本発明による第１の実施例のハン
ドシェイクである。このハンドシェイクを実現するのに
図１の個々の構成部品は、図４の流れ図である図１２の
ように動作し、かつ演算手段CPU-A６０の出力端子(POUT
1,POUT2)は、図９に示したCPU-AのPOUT制御(S100)のよ
うに動作する。一定時間以上受信バッファ１６が空（条
件１が成立）なら、送信禁止(S102)かつクロック停止(S
103)とし、消費電力が小さい状態を一定時間保持した後
に（条件２成立）、クロック供給(S105)かつ送信要求(S
106)とする。また、演算手段CPU-A６０の出力端子POUT
1、POUT2は、図９に示したCPU-AのPOUT制御２(S110)の
ように動作しても良い。この場合、受信バッファ１６が
空か否かには関係なく、送信禁止かつクロック停止の状
態とクロック供給かつ送信要求の状態を一定時間ごとに
交互に繰り返す。なお、送信側のシリアル通信装置UART
-B１１０が送信したくとも一定時間で強制的に非レディ
状態(CTS=0)とされるので、平均的通信速度が低下して
しまったり、応答性が悪くなることがある。
ドシェイクである。このハンドシェイクを実現するのに
図１の個々の構成部品は、図４の流れ図である図１２の
ように動作し、かつ演算手段CPU-A６０の出力端子(POUT
1,POUT2)は、図９に示したCPU-AのPOUT制御(S100)のよ
うに動作する。一定時間以上受信バッファ１６が空（条
件１が成立）なら、送信禁止(S102)かつクロック停止(S
103)とし、消費電力が小さい状態を一定時間保持した後
に（条件２成立）、クロック供給(S105)かつ送信要求(S
106)とする。また、演算手段CPU-A６０の出力端子POUT
1、POUT2は、図９に示したCPU-AのPOUT制御２(S110)の
ように動作しても良い。この場合、受信バッファ１６が
空か否かには関係なく、送信禁止かつクロック停止の状
態とクロック供給かつ送信要求の状態を一定時間ごとに
交互に繰り返す。なお、送信側のシリアル通信装置UART
-B１１０が送信したくとも一定時間で強制的に非レディ
状態(CTS=0)とされるので、平均的通信速度が低下して
しまったり、応答性が悪くなることがある。
【００３７】＜第２の実施例＞第２の実施例は、第１の
実施例において送信側のシリアル通信装置UART-B１１０
が送信しようとしていなくても、一定時間ごとに受信側
のシリアル通信装置UART-A１０にクロックを供給し、送
信データが有るか否かをチェックする必要がある、とい
う点を改良したものである。チェックのたびごとにクロ
ックを供給することがなくなり、チェックの間における
消費電力をさらに低減することができる。
実施例において送信側のシリアル通信装置UART-B１１０
が送信しようとしていなくても、一定時間ごとに受信側
のシリアル通信装置UART-A１０にクロックを供給し、送
信データが有るか否かをチェックする必要がある、とい
う点を改良したものである。チェックのたびごとにクロ
ックを供給することがなくなり、チェックの間における
消費電力をさらに低減することができる。
【００３８】本発明による第２の実施例を図２、図６と
図１０を用いて説明する。図２は、本発明による調歩同
期式シリアル通信の第２実施例の構成を示すブロック図
である。第１の実施例に加え、シリアル通信手段UART-B
１１０のシリアル出力端子SOUTからキー入力手段KEYに
接続する４４。また、演算手段CPU-A６０の出力端子POU
T2を送信側シリアル通信装置UART-B１１０の送信禁止入
力端子PIN1に接続する７２。
図１０を用いて説明する。図２は、本発明による調歩同
期式シリアル通信の第２実施例の構成を示すブロック図
である。第１の実施例に加え、シリアル通信手段UART-B
１１０のシリアル出力端子SOUTからキー入力手段KEYに
接続する４４。また、演算手段CPU-A６０の出力端子POU
T2を送信側シリアル通信装置UART-B１１０の送信禁止入
力端子PIN1に接続する７２。
【００３９】ここで、従来のキー入力手段KEYとボタン
スイッチBTNの動作を演算装置CPU-A６０の動作と関連さ
せて簡単に説明しておく。演算装置CPU-A６０は、各部
品から割込み信号を入力し、現在の状況と割込み信号の
種類に従って分岐し、各種処理を実行し、結果を表示パ
ネルに表示、あるいは報知音などを出力する。全ての処
理が終了すると、演算装置CPU-A６０は、クロックを停
止するなどして消費電流を低減する状態に移行する。こ
の消費電流を低減した状態から再び演算装置CPU-A６０
が動作する状態に移行させる方法の１つとして割込みが
ある。演算装置CPU-A６０に割込み信号を出力する各部
品としては、通常シリアル通信装置UART-A１０やキー入
力手段KEYがある。キー入力手段KEYは、割込み信号発生
装置とし一般的な部品である。キー入力手段KEYは、電
気的接点を有するボタンスイッチBTNからの信号４２、
４３を入力し、演算装置CPU-A６０に対して割込み信号
を出力する。演算装置CPU-A６０は、クロックを停止す
るなどして消費電流を低減する状態にあっても、割込み
信号によってクロックを再度動作させ、キー割込み処理
を実行する。
スイッチBTNの動作を演算装置CPU-A６０の動作と関連さ
せて簡単に説明しておく。演算装置CPU-A６０は、各部
品から割込み信号を入力し、現在の状況と割込み信号の
種類に従って分岐し、各種処理を実行し、結果を表示パ
ネルに表示、あるいは報知音などを出力する。全ての処
理が終了すると、演算装置CPU-A６０は、クロックを停
止するなどして消費電流を低減する状態に移行する。こ
の消費電流を低減した状態から再び演算装置CPU-A６０
が動作する状態に移行させる方法の１つとして割込みが
ある。演算装置CPU-A６０に割込み信号を出力する各部
品としては、通常シリアル通信装置UART-A１０やキー入
力手段KEYがある。キー入力手段KEYは、割込み信号発生
装置とし一般的な部品である。キー入力手段KEYは、電
気的接点を有するボタンスイッチBTNからの信号４２、
４３を入力し、演算装置CPU-A６０に対して割込み信号
を出力する。演算装置CPU-A６０は、クロックを停止す
るなどして消費電流を低減する状態にあっても、割込み
信号によってクロックを再度動作させ、キー割込み処理
を実行する。
【００４０】図６は、クロックを停止および供給すると
きのハンドシェイク動作を説明する流れ図で、シリアル
通信装置UART-B１１０が送信し、シリアル通信装置UART
-A１０が受信するときのハンドシェイクの様子を示して
いる。演算装置CPU-A６０が受信側のシリアル通信装置U
ART-A１０をクローズした状態(H210)から、演算装置CPU
-A６０が送信禁止とし、クロック停止(H217)するまで
は、図５と同じである。送信禁止かつクロック停止の状
態に移行する条件（条件１）までは、図５と同じである
が、クロック供給かつ送信要求の状態に移行する条件
（条件２）は、異なる。条件２は、送信側からダミーデ
ータを送出することで引き起こされる。その動作を説明
する。
きのハンドシェイク動作を説明する流れ図で、シリアル
通信装置UART-B１１０が送信し、シリアル通信装置UART
-A１０が受信するときのハンドシェイクの様子を示して
いる。演算装置CPU-A６０が受信側のシリアル通信装置U
ART-A１０をクローズした状態(H210)から、演算装置CPU
-A６０が送信禁止とし、クロック停止(H217)するまで
は、図５と同じである。送信禁止かつクロック停止の状
態に移行する条件（条件１）までは、図５と同じである
が、クロック供給かつ送信要求の状態に移行する条件
（条件２）は、異なる。条件２は、送信側からダミーデ
ータを送出することで引き起こされる。その動作を説明
する。
【００４１】送信側のシリアル通信装置UART-B１１０の
送信処理は、図１０に示したUART-Bの送信(S200)の流れ
に従って動作する。つまり、シリアル通信装置UART-B１
１０は、送信バッファ１６２にデータがある時(S201)、
相手が送信禁止状態か否かを検出する送信禁止入力端子
PIN1によって受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能な状況なのか、クロックが停
止され受信不可能な状況なのかを判断する(S202)。クロ
ックが供給され受信可能な状況(PIN1=1)なら、通常通り
にレディ状態(CTS)を判断して送信するが、クロックが
停止され受信不可能な状況(PIN1=0)なら、シリアル出力
端子SOUTからダミーデータを送出する(S203)。
送信処理は、図１０に示したUART-Bの送信(S200)の流れ
に従って動作する。つまり、シリアル通信装置UART-B１
１０は、送信バッファ１６２にデータがある時(S201)、
相手が送信禁止状態か否かを検出する送信禁止入力端子
PIN1によって受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能な状況なのか、クロックが停
止され受信不可能な状況なのかを判断する(S202)。クロ
ックが供給され受信可能な状況(PIN1=1)なら、通常通り
にレディ状態(CTS)を判断して送信するが、クロックが
停止され受信不可能な状況(PIN1=0)なら、シリアル出力
端子SOUTからダミーデータを送出する(S203)。
【００４２】シリアル出力端子SOUTから送出されたダミ
ーデータは、受信側のキー入力手段KEYに入力さる４
４。キー入力手段KEYと演算装置CPU-A６０は、図１０の
KEYの処理(S220)に示した流れ図に従って動作する。い
ずれかのキー入力信号が有った場合、それがシリアル通
信装置UART-B１１０からの送信信号か否か、つまりキー
入力手段の入力線４４への信号か否かを判断する(S22
1)。シリアル通信装置UART-B１１０からの信号であるな
ら、演算手段CPU-A６０の出力端子POUT2が送信禁止(論
理０)か否かを判断し(S222)、送信禁止状態(POUT2=0)な
ら、演算装置CPU-A６０は、出力端子POUT1を論理１とし
クロック供給する(S223)。さらに、演算装置CPU-A６０
は、出力端子POUT2を論理１とし送信要求とする(S22
4)。シリアル通信装置UART-B１１０からの送信信号であ
り、かつ送信禁止状態(POUT2=0)なら、条件２が成立し
たことになる。
ーデータは、受信側のキー入力手段KEYに入力さる４
４。キー入力手段KEYと演算装置CPU-A６０は、図１０の
KEYの処理(S220)に示した流れ図に従って動作する。い
ずれかのキー入力信号が有った場合、それがシリアル通
信装置UART-B１１０からの送信信号か否か、つまりキー
入力手段の入力線４４への信号か否かを判断する(S22
1)。シリアル通信装置UART-B１１０からの信号であるな
ら、演算手段CPU-A６０の出力端子POUT2が送信禁止(論
理０)か否かを判断し(S222)、送信禁止状態(POUT2=0)な
ら、演算装置CPU-A６０は、出力端子POUT1を論理１とし
クロック供給する(S223)。さらに、演算装置CPU-A６０
は、出力端子POUT2を論理１とし送信要求とする(S22
4)。シリアル通信装置UART-B１１０からの送信信号であ
り、かつ送信禁止状態(POUT2=0)なら、条件２が成立し
たことになる。
【００４３】ここで処理時間などの問題がないなら、演
算手段CPU-A６０の出力端子POUT2が送信禁止(論理０)か
否かを判断しないで、常に演算装置CPU-A６０が、出力
端子POUT1を論理１としクロック供給し(S223)、出力端
子POUT2を論理１とし送信要求(S224)しても良い。この
場合、シリアル通信装置UART-B１１０からの送信信号で
あることのみで条件２が成立したことになる。ただし、
図２の構成において、ダミーデータなのか通常のデータ
なのかを判断する手段を備えていないので、シリアル通
信装置UART-B１１０からの送信信号が発生するたびごと
に、キー入力手段KEYと演算装置CPU-A６０は、図１０の
KEYの処理(S220)に示した流れ図に従って動作してしま
う。従って、KEYの処理(S220)はより短いことが望まし
い。
算手段CPU-A６０の出力端子POUT2が送信禁止(論理０)か
否かを判断しないで、常に演算装置CPU-A６０が、出力
端子POUT1を論理１としクロック供給し(S223)、出力端
子POUT2を論理１とし送信要求(S224)しても良い。この
場合、シリアル通信装置UART-B１１０からの送信信号で
あることのみで条件２が成立したことになる。ただし、
図２の構成において、ダミーデータなのか通常のデータ
なのかを判断する手段を備えていないので、シリアル通
信装置UART-B１１０からの送信信号が発生するたびごと
に、キー入力手段KEYと演算装置CPU-A６０は、図１０の
KEYの処理(S220)に示した流れ図に従って動作してしま
う。従って、KEYの処理(S220)はより短いことが望まし
い。
【００４４】ここまでの動作を図２のブロック図と図６
の流れ図で説明する。P IN1=0の状態で、演算装置CPU-B
１６０が送信バッファ１６２に送信データを書込む(H21
8)と、シリアル通信装置UART-B１１０がダミーデータを
送出し、キー入力手段KEYに伝える。キー入力手段KEY
は、演算装置CPU-A６０に対して割込み信号６２を発生
する。割込み信号を受けた演算装置CPU-A６０は、シリ
アル通信装置UART-B１１０からの送信信号か否かを判断
し(H219)、シリアル通信装置UART-B１１０からの送信信
号なら、出力端子POUT1を論理１としクロック供給し、
出力端子POUT2を論理１とし送信要求とする(H220)。こ
れで、受信側のシリアル通信装置UART-A１０にクロック
が供給され受信可能となり、かつ送信側のシリアル通信
装置UART-B１１０が送信を開始する(H221)。無論、シリ
アル通信装置UART-B１１０からの信号である(S221)と判
断したとき、既に受信側のシリアル通信装置UART-A１０
にクロックが供給されているなら、クロック供給(S223)
と送信要求(S224)を実行する必要は無い。
の流れ図で説明する。P IN1=0の状態で、演算装置CPU-B
１６０が送信バッファ１６２に送信データを書込む(H21
8)と、シリアル通信装置UART-B１１０がダミーデータを
送出し、キー入力手段KEYに伝える。キー入力手段KEY
は、演算装置CPU-A６０に対して割込み信号６２を発生
する。割込み信号を受けた演算装置CPU-A６０は、シリ
アル通信装置UART-B１１０からの送信信号か否かを判断
し(H219)、シリアル通信装置UART-B１１０からの送信信
号なら、出力端子POUT1を論理１としクロック供給し、
出力端子POUT2を論理１とし送信要求とする(H220)。こ
れで、受信側のシリアル通信装置UART-A１０にクロック
が供給され受信可能となり、かつ送信側のシリアル通信
装置UART-B１１０が送信を開始する(H221)。無論、シリ
アル通信装置UART-B１１０からの信号である(S221)と判
断したとき、既に受信側のシリアル通信装置UART-A１０
にクロックが供給されているなら、クロック供給(S223)
と送信要求(S224)を実行する必要は無い。
【００４５】以上が、本発明による第２の実施例の動作
である。第２の実施例では、送信側で送信要求が発生す
るとシリアル通信装置UART-B１１０のシリアル出力端子
SOUTからダミーデータを送出して、受信側のシリアル通
信装置UART-A１０へのクロック供給を開始するようにし
ているので、第１の実施例のようにチェックのたびごと
にクロックを供給するという電力消費をさらに低減する
ことができる。また、第１の実施例ではチェックの周期
（時間）だけ送信側の送信要求に対する受信側の受信動
作の応答が遅れるという点も、第２の実施例ではダミー
データを送信して受信側の受信動作を開始させるので、
ダミーデータ送出時間のみの遅れですみ、受信動作の応
答が良い。
である。第２の実施例では、送信側で送信要求が発生す
るとシリアル通信装置UART-B１１０のシリアル出力端子
SOUTからダミーデータを送出して、受信側のシリアル通
信装置UART-A１０へのクロック供給を開始するようにし
ているので、第１の実施例のようにチェックのたびごと
にクロックを供給するという電力消費をさらに低減する
ことができる。また、第１の実施例ではチェックの周期
（時間）だけ送信側の送信要求に対する受信側の受信動
作の応答が遅れるという点も、第２の実施例ではダミー
データを送信して受信側の受信動作を開始させるので、
ダミーデータ送出時間のみの遅れですみ、受信動作の応
答が良い。
【００４６】＜第３の実施例＞第３の実施例は、第２の
実施例において、受信側のシリアル通信装置UART-A１０
へのクロック供給を開始するために、シリアル通信装置
UART-B１１０のシリアル出力端子SOUTからダミーデータ
を送出した後に実データを送出するので、実データ送出
までに最低でも１バイトのダミーデータ送出時間を要す
る、という点を改良したものである。無論、受信側のシ
リアル通信装置UART-A１０にクロックが供給され準備が
整うまでの時間と比べて１バイトのダミーデータ送出時
間が小さい場合、この１バイトのダミーデータ送出時間
は問題とはならない。本発明による第３の実施例は、こ
の１バイトのダミーデータ送出時間を短縮する一例であ
る。
実施例において、受信側のシリアル通信装置UART-A１０
へのクロック供給を開始するために、シリアル通信装置
UART-B１１０のシリアル出力端子SOUTからダミーデータ
を送出した後に実データを送出するので、実データ送出
までに最低でも１バイトのダミーデータ送出時間を要す
る、という点を改良したものである。無論、受信側のシ
リアル通信装置UART-A１０にクロックが供給され準備が
整うまでの時間と比べて１バイトのダミーデータ送出時
間が小さい場合、この１バイトのダミーデータ送出時間
は問題とはならない。本発明による第３の実施例は、こ
の１バイトのダミーデータ送出時間を短縮する一例であ
る。
【００４７】本発明による第３の実施例を図３、図７と
図１１を用いて説明する。図３は、本発明による調歩同
期式シリアル通信の第３実施例の構成を示すブロック図
である。第１の実施例に加え、送信側演算手段CPU-B１
６０の出力端子POUT3からキー入力手段KEYに接続する(4
5)。また、受信側演算手段CPU-A６０の出力端子POUT2を
演算手段CPU-B１６０の送信禁止入力端子PIN3に接続す
る７３。図７は、クロックを停止および供給するときの
ハンドシェイク動作を説明する流れ図で、シリアル通信
装置UART-B１１０が送信し、シリアル通信装置UART-A１
０が受信するときのハンドシェイクの様子を示してい
る。
図１１を用いて説明する。図３は、本発明による調歩同
期式シリアル通信の第３実施例の構成を示すブロック図
である。第１の実施例に加え、送信側演算手段CPU-B１
６０の出力端子POUT3からキー入力手段KEYに接続する(4
5)。また、受信側演算手段CPU-A６０の出力端子POUT2を
演算手段CPU-B１６０の送信禁止入力端子PIN3に接続す
る７３。図７は、クロックを停止および供給するときの
ハンドシェイク動作を説明する流れ図で、シリアル通信
装置UART-B１１０が送信し、シリアル通信装置UART-A１
０が受信するときのハンドシェイクの様子を示してい
る。
【００４８】演算装置CPU-A６０が受信側のシリアル通
信装置UART-A１０をクローズした状態(H310)から、演算
装置CPU-A６０が送信禁止とし、クロック停止(H317)す
るまでは、図５と同じである。送信禁止かつクロック停
止の状態に移行する条件（条件１）までは、図５と同じ
だが、クロック供給かつ送信要求の状態に移行する条件
（条件２）は、異なる。条件２は、送信側の演算手段CP
U-B１６０の出力端子POUT3にレベル信号を出力すること
で引き起こされる。その動作を説明する。
信装置UART-A１０をクローズした状態(H310)から、演算
装置CPU-A６０が送信禁止とし、クロック停止(H317)す
るまでは、図５と同じである。送信禁止かつクロック停
止の状態に移行する条件（条件１）までは、図５と同じ
だが、クロック供給かつ送信要求の状態に移行する条件
（条件２）は、異なる。条件２は、送信側の演算手段CP
U-B１６０の出力端子POUT3にレベル信号を出力すること
で引き起こされる。その動作を説明する。
【００４９】送信側の演算手段CPU-B１６０の送信処理
は、図１１に示したCPU-Bの送信データ書き(S300)の流
れに従って動作する。つまり、演算手段CPU-B１６０
は、送信バッファ１６２が満杯でない(Not Full)時、
相手が送信禁止状態か否かを検出する送信禁止入力端子
PIN3によって受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能な状況なのか、クロックが停
止され受信不可能な状況なのかを判断する(S302)。クロ
ックが供給され受信可能な状況(PIN3=1)なら、通常通り
にレディ状態(CTS)を判断して送信するが、クロックが
停止され受信不可能な状況(PIN3=0)なら、送信側演算手
段CPU-B１６０の出力端子POUT3から送信要求状態にする
ための信号レベルを出力する(S303)。
は、図１１に示したCPU-Bの送信データ書き(S300)の流
れに従って動作する。つまり、演算手段CPU-B１６０
は、送信バッファ１６２が満杯でない(Not Full)時、
相手が送信禁止状態か否かを検出する送信禁止入力端子
PIN3によって受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能な状況なのか、クロックが停
止され受信不可能な状況なのかを判断する(S302)。クロ
ックが供給され受信可能な状況(PIN3=1)なら、通常通り
にレディ状態(CTS)を判断して送信するが、クロックが
停止され受信不可能な状況(PIN3=0)なら、送信側演算手
段CPU-B１６０の出力端子POUT3から送信要求状態にする
ための信号レベルを出力する(S303)。
【００５０】送信側演算手段CPU-B１６０の出力端子POU
T3から送信要求状態にするための信号レベルは、受信側
のキー入力手段KEYに入力さる(45)。キー入力手段KEYと
演算装置CPU-A６０は、第２の実施例と同様に、図１１
のKEYの処理(S320)に示した流れ図に従って動作する。
いずれかのキー入力信号が有ったとき、それが演算装置
CPU-B１６０の出力端子POUT3からの信号か否か、つまり
キー入力手段の入力線(45)への信号か否かを判断する(S
321)。演算装置CPU-B１６０の出力端子POUT3からの信号
であるなら、演算手段CPU-A６０の出力端子POUT2が送信
禁止(論理０)か否かを判断し(S322)、送信禁止状態(POU
T2=0)なら、演算装置CPU-A６０は、出力端子PO UT1を論
理１としクロック供給する(S323)。さらに、演算装置CP
U-A６０は、出力端子POUT2を論理１とし送信要求とする
(S324)。演算装置CPU-B１６０の出力端子POUT3からの信
号であり、かつ送信禁止状態(POUT2=0)なら、条件２が
成立したことになる。
T3から送信要求状態にするための信号レベルは、受信側
のキー入力手段KEYに入力さる(45)。キー入力手段KEYと
演算装置CPU-A６０は、第２の実施例と同様に、図１１
のKEYの処理(S320)に示した流れ図に従って動作する。
いずれかのキー入力信号が有ったとき、それが演算装置
CPU-B１６０の出力端子POUT3からの信号か否か、つまり
キー入力手段の入力線(45)への信号か否かを判断する(S
321)。演算装置CPU-B１６０の出力端子POUT3からの信号
であるなら、演算手段CPU-A６０の出力端子POUT2が送信
禁止(論理０)か否かを判断し(S322)、送信禁止状態(POU
T2=0)なら、演算装置CPU-A６０は、出力端子PO UT1を論
理１としクロック供給する(S323)。さらに、演算装置CP
U-A６０は、出力端子POUT2を論理１とし送信要求とする
(S324)。演算装置CPU-B１６０の出力端子POUT3からの信
号であり、かつ送信禁止状態(POUT2=0)なら、条件２が
成立したことになる。
【００５１】第２の実施例と同様に、ここで処理時間な
どの問題がないなら、演算手段CPU-A６０の出力端子POU
T2が送信禁止(論理０)か否かを判断しないで、常に演算
装置CPU-A６０が、出力端子POUT1を論理１としクロック
供給し(S323)、出力端子POUT2を論理１とし送信要求(S3
24)しても良い。この場合、演算装置CPU-B１６０の出力
端子POUT3からの信号であることのみで条件２が成立し
たことになる。第２の実施例と異なり、図３の構成にお
いて、キー入力手段の入力線(45)への信号を送信側演算
手段CPU-B１６０からの送信要求専用とすることができ
るので、キー入力手段の入力線(45)への信号発生は、常
に送信側からの送信要求と判断して何ら問題ない。
どの問題がないなら、演算手段CPU-A６０の出力端子POU
T2が送信禁止(論理０)か否かを判断しないで、常に演算
装置CPU-A６０が、出力端子POUT1を論理１としクロック
供給し(S323)、出力端子POUT2を論理１とし送信要求(S3
24)しても良い。この場合、演算装置CPU-B１６０の出力
端子POUT3からの信号であることのみで条件２が成立し
たことになる。第２の実施例と異なり、図３の構成にお
いて、キー入力手段の入力線(45)への信号を送信側演算
手段CPU-B１６０からの送信要求専用とすることができ
るので、キー入力手段の入力線(45)への信号発生は、常
に送信側からの送信要求と判断して何ら問題ない。
【００５２】ここまでの動作を図３のブロック図と図７
の流れ図で説明する。演算装置CPU-B１６０が送信バッ
ファ１６２に送信データを書込もうとする時、PIN3=0な
ら(H318)、出力端子POUT3から送信要求状態にするため
の信号レベルを出力した後に送信バッファ１６２に送信
データを書込む(H323)。出力端子POUT3から出力した信
号レベルは、キー入力手段KEYに伝わる。キー入力手段K
EYは、演算装置CPU-A６０に対して割込み信号(62)を発
生する。割込み信号を受けた演算装置CPU-A６０は、演
算装置CPU-B１６０の出力端子POUT3からの送信要求信号
か否かを判断し(H319)、出力端子POUT3からの送信要求
信号なら、出力端子POUT1を論理１としクロック供給
し、出力端子POUT2を論理１とし送信要求とする(H32
0)。これで、受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能となり、かつ送信側のシリア
ル通信装置UART-B１１０が送信バッファ１６２にデータ
があれば、送信を開始する(H321)。無論、演算装置CPU-
B１６０の出力端子POUT3からの信号である(S321)と判断
したとき、既に受信側のシリアル通信装置UART-A１０に
クロックが供給されているなら、クロック供給(S323)と
送信要求(S3 24)を実行する必要は無い。
の流れ図で説明する。演算装置CPU-B１６０が送信バッ
ファ１６２に送信データを書込もうとする時、PIN3=0な
ら(H318)、出力端子POUT3から送信要求状態にするため
の信号レベルを出力した後に送信バッファ１６２に送信
データを書込む(H323)。出力端子POUT3から出力した信
号レベルは、キー入力手段KEYに伝わる。キー入力手段K
EYは、演算装置CPU-A６０に対して割込み信号(62)を発
生する。割込み信号を受けた演算装置CPU-A６０は、演
算装置CPU-B１６０の出力端子POUT3からの送信要求信号
か否かを判断し(H319)、出力端子POUT3からの送信要求
信号なら、出力端子POUT1を論理１としクロック供給
し、出力端子POUT2を論理１とし送信要求とする(H32
0)。これで、受信側のシリアル通信装置UART-A１０にク
ロックが供給され受信可能となり、かつ送信側のシリア
ル通信装置UART-B１１０が送信バッファ１６２にデータ
があれば、送信を開始する(H321)。無論、演算装置CPU-
B１６０の出力端子POUT3からの信号である(S321)と判断
したとき、既に受信側のシリアル通信装置UART-A１０に
クロックが供給されているなら、クロック供給(S323)と
送信要求(S3 24)を実行する必要は無い。
【００５３】以上が、本発明による第３の実施例の動作
である。第３の実施例では、送信側で送信要求が発生す
ると演算装置CPU-B１６０の出力端子POUT3から送信要求
状態にするための信号レベルを出力して、受信側のシリ
アル通信装置UART-A１０へのクロック供給を開始するよ
うにしているので、第２の実施例のようなシリアル通信
装置UART-B１１０がダミーデータを送出するだけの時間
が不要である。
である。第３の実施例では、送信側で送信要求が発生す
ると演算装置CPU-B１６０の出力端子POUT3から送信要求
状態にするための信号レベルを出力して、受信側のシリ
アル通信装置UART-A１０へのクロック供給を開始するよ
うにしているので、第２の実施例のようなシリアル通信
装置UART-B１１０がダミーデータを送出するだけの時間
が不要である。
【００５４】
【発明の効果】本発明によれば、同期式シリアル通信と
比較して、データ受信待ち時の消費電力が大きい調歩同
期式シリアル通信を使用しても、データ受信待ち時の調
歩同期式シリアル通信手段へのクロックを停止するの
で、消費電力を小さくするこができる。
比較して、データ受信待ち時の消費電力が大きい調歩同
期式シリアル通信を使用しても、データ受信待ち時の調
歩同期式シリアル通信手段へのクロックを停止するの
で、消費電力を小さくするこができる。
【図１】本発明による調歩同期式シリアル通信の第１実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】本発明による調歩同期式シリアル通信の第２実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図３】本発明による調歩同期式シリアル通信の第３実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図４】従来の調歩同期式シリアル通信の構成を示すブ
ロック図である。
ロック図である。
【図５】図１のハンドシェイク動作を説明する流れ図で
ある。
ある。
【図６】図２のハンドシェイク動作を説明する流れ図で
ある。
ある。
【図７】図３のハンドシェイク動作を説明する流れ図で
ある。
ある。
【図８】図４のハンドシェイク動作を説明する流れ図で
ある。
ある。
【図９】図１の個々の構成部品の動作を説明する流れ図
である。
である。
【図１０】図２の個々の構成部品の動作を説明する流れ
図である。
図である。
【図１１】図３の個々の構成部品の動作を説明する流れ
図である。
図である。
【図１２】図１、図２、図３と図４の個々の構成部品の
動作を説明する流れ図である。
動作を説明する流れ図である。
【図１３】調歩同期式シリアル通信と同期式シリアル通
信の特徴を比較した表である。
信の特徴を比較した表である。
１０ シリアル通信手段（ＵＡＲＴ−Ａ）
２０ クロック供給手段
３０ クロック制御手段
４０ ＢＴＮ
５０ ＫＥＹ
６０ 演算手段（ＣＰＵ−Ａ）
７０ 演算手段
１１０ シリアル通信手段（ＵＡＲＴ−Ｂ）
１６０ 演算手段（ＣＰＵ−Ｂ）
Claims (7)
- 【請求項１】 クロック信号を発生するクロック供給手
段と、 前記クロック供給手段の前記クロック信号を入力し、前
記クロック供給手段の前記クロック信号を供給するか否
かを判断するクロック制御手段と、 前記クロック制御手段からの前記クロック信号を入力
し、シリアル通信を行うシリアル通信手段と、 前記シリアル通信手段から割り込み信号を入力し、前記
クロック制御手段に制御するか否かの信号を出力する演
算手段と、 前記演算手段から出力される信号のうち前記クロック制
御手段へ出力された信号とは異なる信号と前記シリアル
通信手段のレディ出力端子からの出力とを入力し、前記
シリアル通信手段と通信される他のシリアル通信手段に
出力する論理手段と、 を有するシリアル通信装置。 - 【請求項２】 前記演算手段から出力されて前記論理手
段に入力される信号が、前記他のシリアル通信手段にも
入力される請求項１記載のシリアル通信装置。 - 【請求項３】 前記演算手段から出力されて前記論理手
段に入力される信号が、前記他のシリアル通信手段に対
して通信するか否かを行う他の演算手段にも入力される
請求項１記載のシリアル通信装置。 - 【請求項４】 （１） 通信を禁止する信号を出力するステップと、 （２） 通信用のクロックを停止するステップと、 （３） 通信用クロックを供給するステップと、 （４） 通信を要求する信号を出力するステップと、 （５） 前記（１）及び前記（２）のステップと前記
（３）及び前記（４）のステップとを交互に繰り返すス
テップとを有する制御方法。 - 【請求項５】 受信データを保存しておく受信バッファ
を備え前記受信バッファに受信データが連続して一定時
間以上存在しない場合に、前記（１）及び前記（２）の
ステップを実施するステップと、 一定時間の後に前記（３）及び前記（４）のステップを
実施するステップと、を有する制御方法。 - 【請求項６】 受信データを保存しておく受信バッファ
を備え、前記受信バッファに受信データが連続して一定
時間以上存在しない場合に、送信禁止かつクロック停止
の状態に切り替えるステップと、 通信禁止状態の場合に通信要求状態にするためのダミー
データを送信するステップと、 前記ダミーデータを受け取ると、クロック供給かつ送信
要求の状態に切り替えるステップと、 通信相手がレディ状態の場合にデータを送信するステッ
プと、 を有する制御方法。 - 【請求項７】 受信データを保存しておく受信バッファ
を備え、前記受信バッファに受信データが連続して一定
時間以上存在しない場合に、送信禁止かつクロック停止
の状態に切り替えるステップと、 送信禁止状態の場合は送信要求状態にするための信号レ
ベルを出力するステップと、 前記送信要求状態にするための前記信号レベルを受け取
ると、クロック供給かつ送信要求の状態に切り替えるス
テップと、 通信相手がレディ状態の場合にデータを送信するステッ
プと、 を有する制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258355A JP2003069542A (ja) | 2001-08-28 | 2001-08-28 | シリアル通信装置及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258355A JP2003069542A (ja) | 2001-08-28 | 2001-08-28 | シリアル通信装置及びその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069542A true JP2003069542A (ja) | 2003-03-07 |
Family
ID=19085892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258355A Pending JP2003069542A (ja) | 2001-08-28 | 2001-08-28 | シリアル通信装置及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068814A1 (ja) * | 2003-01-31 | 2004-08-12 | Kabushiki Kaisha Toyota Jidoshokki | 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路 |
| JP2010266595A (ja) * | 2009-05-13 | 2010-11-25 | Canon Inc | カメラ及び前記カメラに装着される交換レンズ |
-
2001
- 2001-08-28 JP JP2001258355A patent/JP2003069542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068814A1 (ja) * | 2003-01-31 | 2004-08-12 | Kabushiki Kaisha Toyota Jidoshokki | 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路 |
| JP2010266595A (ja) * | 2009-05-13 | 2010-11-25 | Canon Inc | カメラ及び前記カメラに装着される交換レンズ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |