JP3356129B2 - 通信機器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＡＮ（ローカル
・エリア・ネットワーク）用バスとしての通信線に接続
された各通信機器（所謂ノード）が任意のタイミングで
送信者になることができるマルチマスタ式の通信システ
ムに関し、特に、その通信システムを形成するノードと
しての通信機器に関するものである。

【０００２】

【従来の技術】従来より、この種のマルチマスタ式のＬ
ＡＮ通信システムでは、アービトレーション（通信線の
使用権の調停）が行われる。つまり、通信線に接続され
た各通信機器は、通信線の状態を監視しながら自分の送
信を行うようになっており、他の機器と送信が重なっ
て、自分が送信したデータ（通信線へ出力したビット
値）と通信線上のビット値とが異なった時には、アービ
トレーションに負けたと判断して、直ちに送信動作を中
止し、他の機器が送信したデータを受信する側に転じな
ければならない。

【０００３】次に、こうしたアービトレーションについ
て、具体例を挙げて説明する。まず、図６（ａ）に示す
ように、ＬＡＮ用バスとしての通信線２にＡ〜Ｄの４つ
のユニット（通信機器）が接続されているとする。そし
て、各ユニットＡ〜Ｄは、常に通信線２の状態をモニタ
しており、通信線２上にデータが存在していないときに
は、いつでもデータを出力することができる。更に、各
ユニットＡ〜Ｄには、それぞれ個別のアドレスが割り振
られており、各自が自分のアドレスと他ユニットのアド
レスとを予め知っている。

【０００４】また、通信線２上には、データが、予め定
められたフォーマットの通信フレームという形で伝送さ
れる。図６（ｂ）に、通信フレームの一例を示す。図６
（ｂ）において、最初の「ＳＯＦ（スタート・オブ・フ
レーム）」は、通信フレームの始まりを示すものであ
り、この例では１ビットである。

【０００５】例えば、通信線２上にデータが存在してい
ない状態（アイドル状態）が“０”であるとし、ＳＯＦ
が“１”であるとすると、各ユニットＡ〜Ｄは、通信線
２の状態が“０”から“１”に変化したときに、他の何
れかのユニットがこれからデータを出力するということ
を知ることとなる。

【０００６】次の「マスタアドレス」は、通信フレーム
の最初のデータ領域であり、この「マスタアドレス」に
は、データを送信するユニットのアドレスが入る。そし
て、その次の「スレーブアドレス」には、通信したい相
手のアドレスが入る。尚、この例において、「マスタア
ドレス」及び「スレーブアドレス」のビット数は、夫
々、４ビットである。そして、例えば、図６（ａ）にお
けるユニットＡが、ユニットＢへデータを送信しようと
する場合、マスタアドレスには、ユニットＡのアドレス
である“０１１１”が入り、スレーブアドレスには、ユ
ニットＢのアドレスである“０１００”が入る。

【０００７】次の「電文長ビット」には、送信したいデ
ータの数、或いは、そのデータの長さが入り、その次
に、送信したいデータである「データ」が順次配置され
る。尚、この例において、「電文長ビット」のビット数
は４ビットであり、それに続く「データ」は、８ビット
で１つの固まりになっている。そして、この例では、
「電文長ビット」に続く「データ」が４つあり、このた
め、電文長ビットには、２進数で４を示す“０１００”
が入る。

【０００８】次の「ＣＲＣ」は、誤りチェック用のデー
タであり、この例では８ビットである。最後の「ＥＯＦ
（エンド・オブ・フレーム）」は、通信フレームの終了
を示し、この例では、２ビット長の“００”が用いられ
る。

【０００９】ここで、図６のようなＬＡＮ通信システム
では、各ユニットＡ〜Ｄの何れもがデータを送信するこ
とができるため、通信線２上でデータが衝突する可能性
がある。そのため、アービトレーションが存在し、下記
（１）〜（４）のような取り決めがある。

【００１０】（１）全てのユニットＡ〜Ｄは、常に通信
線２の状態を監視していなければならない。 （２）各ユニットＡ〜Ｄは、通信線２上に通信フレーム
が送信されたことを検知した場合、その通信フレームが
終了するまで、自分の通信フレームを送信してはいけな
い。

【００１１】（３）通信線２上に同時に“０”と“１”
が出力された場合は、どちらかの値が優先されるような
通信線２の仕様になっている。尚、図６の例では、
“１”の方が優先される。 （４）各ユニットＡ〜Ｄは、自分が出力したビット値と
通信線２上の実際のビット値とが異なっていることを検
知した場合（即ち、２つ以上のユニットが同時に送信を
開始し、しかも、自分の方が、上記マスタアドレスによ
って決まる優先順位が低い場合）には、直ちに送信を止
めて、受信のみの動作に転じる。

【００１２】上記（１）〜（４）の規定により、例え
ば、図６におけるユニットＡ，Ｂ，Ｃが同時に通信フレ
ームの送信を開始した場合には、図７のようなアービト
レーションが行われる。まず、ユニットＡが、ユニット
Ｂに対してデータを送信したとすると、ユニットＡから
出力される通信フレームのマスタアドレスには、自分の
アドレス“０１１１”が入り、スレーブアドレスにはユ
ニットＢのアドレス“０１００”が入る。同様に、ユニ
ットＢがユニットＣに対してデータを送信しようとし、
また、ユニットＣがユニットＤに対してデータを送信し
ようとしたとする。

【００１３】この場合、ユニットＣは、図７のの時点
において、上記取り決め（３）により、自分が出力した
“０”よりも他のユニットＡ，Ｂが出力した“１”の方
が通信線２上で優先されるため、上記取り決め（４）に
より、アービトレーションに負けたと判断し、送信を止
めて受信側にまわることとなる。そして、ユニットＢに
ついても、図７のの時点で同様のことが起きる。

【００１４】このため、結局、ユニットＡから出力され
る通信フレームだけが通信線２上に生き残って、ユニッ
トＡからユニットＢへの通信が成立することとなる。ま
た、送信を止めたユニットＢ，Ｃは、ユニットＡの送信
が終了した後、送信を開始することとなる。

【００１５】つまり、この種のＬＡＮ通信システムで
は、通信フレームの最初のデータ領域（図６（ｂ）のマ
スタアドレスの領域）が、通信線の使用権を調停するた
めの複数ビットからなるアービトレーション領域として
設定されており、各通信機器は、そのアービトレーショ
ン領域の送信中に、自分が通信線へ出力したビット値と
通信線上のビット値とが異なっていることを検知する
と、送信動作を止めて受信のみの動作に転じることによ
り、アービトレーション（通信線の調停）が行われるよ
うになっている。

【００１６】そして、以上のようなアービトレーション
によって、通信フレームが壊されることなく、全ての通
信機器が送信を行うことができるのである。

【００１７】

【発明が解決しようとする課題】ところで、従来より、
こうしたマルチマスタ式のＬＡＮ通信システムを形成す
る通信機器では、前述の如く、送信時においてアービト
レーションに負けたと判断すると、直ちに受信側にまわ
らなければならないため、図８に示す如く、通信線２と
の間でデータをやり取りするためのＬＡＮ通信装置４内
に、送信用と受信用との２つのバッファ６，８を持つ必
要があり、しかも、その各バッファ６，８として、最大
ビット数の１通信フレーム分の記憶容量のものを用意し
なければならなかった。

【００１８】具体的に説明すると、従来の通信機器にお
いて、ＬＡＮ通信装置４は、それと共に備えられるＣＰ
Ｕ（図示省略）によって、送信用バッファ６に１通信フ
レーム分の送信データ（送信対象のデータ）が書き込ま
れる。そして、例えば、ＣＰＵからの送信指令を受ける
と、送信用バッファ６内のデータを通信線２へ１ビット
ずつ出力する送信動作と、通信線２上のデータを１ビッ
トずつ受信して受信用バッファ８に格納する動作とを行
い、上記アービトレーション領域の送信中に、自分が出
力したビット値と通信線２上のビット値とが異なってい
ることを検知した場合には、上記送信動作だけを止めて
受信のみの動作を継続するようにしている。このため、
アービトレーションに負けても、他の機器からの１通信
フレーム分のデータが受信用バッファ８に格納されるこ
ととなり、ＣＰＵは、適当なタイミングで、その受信用
バッファ８からデータを読み出し処理することができ
る。

【００１９】しかしながら、上記従来の通信機器では、
ＬＡＮ通信装置４内に２通信フレーム分のデータを記憶
するためのハードウエア資源が必要となってしまい、コ
ストアップを招いてしまう。そこで、本発明は、マルチ
マスタ式の通信システムを、より少ないハードウエア資
源で形成することができる通信機器を提供することを目
的としている。

【００２０】

【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項１に記載の本発明の
通信機器は、通信線を介して他の機器と接続されること
により、その通信線上に伝送される通信フレームの最初
のデータ領域が該通信線の使用権を調停するための複数
のビットからなるアービトレーション領域として設定さ
れている通信システムを形成し、前記アービトレーショ
ン領域の送信中に、自分が通信線へ出力したビット値と
通信線上のビット値とが異なっていることを検知する
と、送信動作を止めて受信のみの動作に転じるものであ
る。

【００２１】そして、本発明の通信機器は、ＣＰＵと、
該ＣＰＵによって送信対象の送信データが書き込まれる
と共に、該ＣＰＵによって受信データが読み出されるメ
モリと、通信装置とを備えており、通信装置は、データ
の記憶容量が前記通信フレームよりも小さく且つ前記ア
ービトレーション領域よりは大きいビット数Ｎに設定さ
れた送信データ記憶部，データの記憶容量が前記ビット
数Ｎに設定された受信データ記憶部，Ｎビットのデータ
を記憶して該データを前記通信線へ１ビットずつ出力す
る送信動作と、前記通信線上のデータを１ビットずつ受
信して記憶する受信動作とを行う送受信部，及び該送受
信部の送信動作によって前記通信線へ出力されたビット
値と前記通信線上のビット値とが異なっているか否かを
判定して、その両ビット値が異なっていることを検知す
ると前記ＣＰＵへ割込信号を出力する判定部、を有して
いる。

【００２２】更に、本発明の通信機器は、前記通信装置
と前記メモリとをデータ転送可能に接続する内部バス
と、前記通信装置と前記メモリとの間のＮビット毎のデ
ータ転送を制御すると共に、そのデータ転送の方向が前
記ＣＰＵによって設定されるＤＭＡ（ダイレクト・メモ
リ・アクセス）コントローラとを備えており、ＤＭＡコ
ントローラは、データ転送の方向がメモリから通信装置
への読出方向に設定されている場合には、通信装置から
ＤＭＡ要求が出される毎に、メモリから前記内部バスへ
前記送信データをＮビットずつ出力させ、逆に、データ
転送の方向が通信装置からメモリへの書込方向に設定さ
れている場合には、通信装置からＤＭＡ要求が出される
毎に、前記内部バス上のＮビットデータをメモリに格納
させる。

【００２３】そして、本発明の通信機器では、通信線へ
のデータ送信時に、ＣＰＵが、前記ＤＭＡコントローラ
によるデータ転送の方向を、メモリから通信装置への読
出方向に設定すると共に、通信装置へ送信要求を出す。
すると、通信装置は、ＣＰＵからの送信要求に伴い、Ｄ
ＭＡコントローラへＤＭＡ要求を出して、前記内部バス
から送信データ記憶部に前記メモリ内の送信データの最
初のＮビットを格納すると共に、該送信データ記憶部に
格納したＮビットデータを送受信部に記憶させて、該送
受信部に前記送信動作と前記受信動作とを開始させる。
そして更に、通信装置は、判定部から前記割込信号が出
力されない場合には、送受信部が前記Ｎビットのデータ
を全て送信し終える前にＤＭＡコントローラへＤＭＡ要
求を出して、前記内部バスから送信データ記憶部に前記
メモリ内の送信データの次のＮビットを格納する動作
と、送受信部が前記Ｎビットのデータを全て送信し終え
た時に送信データ記憶部内のＮビットデータ（即ち、次
のＮビットデータ）を送受信部に再記憶させる動作とを
繰り返すことにより、送受信部に前記メモリ内の送信デ
ータを継続して送信させる。

【００２４】つまり、ＤＭＡコントローラは、データ転
送の方向がＣＰＵによってメモリから通信装置への読出
方向に設定されている場合、通信装置からＤＭＡ要求が
出される毎に、メモリから内部バスへ送信データをＮビ
ットずつ出力させるため、通信装置は、このＤＭＡコン
トローラへＤＭＡ要求を出すことにより、メモリ内の送
信データをＮビットずつ内部バスから送信データ記憶部
へ格納すると共に、その格納したＮビットデータを送受
信部に送信させる。

【００２５】また特に、本発明の通信機器では、通信装
置の判定部から前記割込信号が出力されると（つまり、
送受信部の送信動作によって通信線へ出力されたビット
値と通信線上の実際のビット値とが異なった時であり、
当該通信機器がアービトレーションに負けた時）、ＣＰ
Ｕが、その割込信号に応じて起動される割込処理によ
り、前記ＤＭＡコントローラによるデータ転送の方向
を、通信装置からメモリへの書込方向に再設定する。

【００２６】そして更に、通信装置は、判定部から前記
割込信号が出力されると、送受信部の送信動作を停止さ
せて、該送受信部が前記受信動作によりＮビットの受信
を完了する毎に、そのＮビットの受信データを受信デー
タ記憶部に転送すると共に、ＤＭＡコントローラへＤＭ
Ａ要求を出して、受信データ記憶部内のＮビットデータ
を前記内部バスへ出力することにより、該データ（Ｎビ
ットの受信データ）を前記メモリに格納させる。

【００２７】つまり、ＤＭＡコントローラは、データ転
送の方向がＣＰＵによって通信装置からメモリへの書込
方向に設定されている場合、通信装置からＤＭＡ要求が
出される毎に、内部バス上のＮビットデータをメモリに
格納させるため、通信装置は、上記動作を行うことによ
り、送信を開始してから受信した全てのデータをメモリ
に順次格納させるのである。

【００２８】このような本発明の通信機器によれば、通
信装置内に設ける送信データ記憶部及び受信データ記憶
部として、１通信フレーム分の記憶容量のものを用いる
必要がなく、その記憶容量（記憶可能なビット数Ｎ）と
しては、次の条件を満たせば良い。

【００２９】即ち、アービトレーション領域のビット数
をＭ（＜Ｎ）とし、送受信部が「Ｎ−Ｍ」ビット分を受
信する時間をＴ１とし、判定部が割込信号を出力してか
らＣＰＵによってＤＭＡコントローラによるデータ転送
の方向が前記書込方向に再設定されるまでに要する時間
をＴ２とすると、上記ビット数Ｎは、「Ｔ１＞Ｔ２」が
成立する値であれば良い。

【００３０】つまり、このように設定すれば、仮にアー
ビトレーション領域の最終ビットでアービトレーション
負け（通信線へ出力したビット値と通信線上のビット値
とが異なること）が起こったとしても、その時点から残
りの「Ｎ−Ｍ」ビット分の受信データが送受信部によっ
て受信されるまでの間に（換言すれば、受信データをメ
モリに書き込むためのＤＭＡ要求が通信装置から出され
るまでの間に）、ＤＭＡコントローラによるデータ転送
の方向を前記読出方向から前記書込方向に確実に切り換
えることができ、延いては、送信を開始してから受信し
た全てのデータをメモリ内に確実に格納することができ
るからである。

【００３１】そして、上記再設定に要する時間Ｔ２は、
一般に２，３ビット分程度の受信時間に相当するため、
本発明の通信機器によれば、通信装置内に設ける送信デ
ータ記憶部及び受信データ記憶部の記憶容量を、「Ｍ＋
４」ビット程度にまで抑えることができ、従来の通信機
器に比べると格段に小さくすることができるのである。

【００３２】しかも、本発明の通信機器によれば、ＤＭ
Ａコントローラによるデータ転送の方向をＣＰＵによっ
て切り換えるようにしており、メモリと通信装置との間
のデータ転送に１チャンネルのＤＭＡしか用いないた
め、メモリと他の周辺装置とのＤＭＡチャンネルが不足
してしまうことを防ぐことができる。特に、この種の通
信機器では、ＣＰＵの処理負荷を減らすために、メモリ
と他の周辺機器との間でもＤＭＡによるデータ転送が行
われるが、本発明によれば、ＤＭＡチャンネルの増加を
最小限に抑えることができる。

【００３３】以上のように本発明の通信機器によれば、
アービトレーションがあるマルチマスタ式の通信システ
ムを、より少ないハードウエア資源で形成することがで
きる。ところで、本発明の通信機器において、通信装置
の送信データ記憶部と受信データ記憶部は、１つずつ設
けるようにしても良いが、１つのデータバッファを両記
憶部として共用するように構成しても良い。

【００３４】そこで、請求項２に記載の通信機器では、
前記通信装置が、送信データ記憶部及び受信データ記憶
部として、その両方として使用される１つのデータバッ
ファを備えている。そして、前記送受信部は、前記内部
バスから前記データバッファに格納される送信対象のＮ
ビットデータを記憶するため、及び前記通信線上のデー
タを１ビットずつ受信して記憶するためのシフトレジス
タを有しており、該シフトレジスタを１ビットずつシフ
ト動作させると共に、そのシフト動作に同期して前記シ
フトレジスタの先頭ビットを前記通信線へ順次出力する
ことにより、前記送信動作を行い、また、前記シフト動
作に同期して前記通信線上のデータを前記シフトレジス
タの最後尾ビットに順次格納することにより、前記受信
動作を行うように構成されている。

【００３５】つまり、請求項２に記載の通信機器におい
て、通信装置は、ＣＰＵからの送信要求を受けると、Ｄ
ＭＡコントローラへＤＭＡ要求を出して、内部バスから
上記データバッファにメモリ内の送信データの最初のＮ
ビットを格納すると共に、該データバッファに格納した
Ｎビットデータを送受信部のシフトレジスタに記憶させ
て、該送受信部に送信動作と受信動作とを開始させる。
そして更に、通信装置は、判定部から割込信号が出力さ
れない場合には、送受信部がＮビットのデータを全て送
信し終える前にＤＭＡコントローラへＤＭＡ要求を出し
て、内部バスから上記データバッファにメモリ内の送信
データの次のＮビットを格納する動作と、送受信部がＮ
ビットのデータを全て送信し終えた時に上記データバッ
ファ内のＮビットデータ（即ち、次のＮビットデータ）
を送受信部のシフトレジスタに再記憶させる動作とを繰
り返すことにより、送受信部にメモリ内の送信データを
継続して送信させる。

【００３６】また、通信装置は、判定部から割込信号が
出力されると、送受信部の送信動作（即ち、通信線への
データ出力動作）を停止させて、該送受信部が前記受信
動作によりＮビットの受信を完了する毎（即ち、上記シ
フトレジスタにＮビット分の受信データが格納される
毎）に、そのＮビットの受信データを上記データバッフ
ァに転送すると共に、ＤＭＡコントローラへＤＭＡ要求
を出して、そのデータバッファ内のＮビットデータを内
部バスへ出力することにより、該Ｎビットの受信データ
をメモリに格納させる。

【００３７】このような請求項２の通信機器によれば、
データ記憶用のハードウエア資源を更に少なくすること
ができ、有利である。

【００３８】

【発明の実施の形態】以下、本発明が適用された実施形
態の通信機器について、図面を用いて説明する。尚、本
実施形態の通信機器は、図６及び図７を用いて説明した
ＬＡＮ通信システムのユニットＡ〜Ｄとして用いられる
ものである。つまり、本実施形態の通信機器は、図６
（ａ）の如く通信線２を介して他の機器（ユニット）と
接続されることにより、通信フレームの最初のデータ領
域が４ビットのアービトレーション領域（マスタアドレ
ス）として設定されているＬＡＮ通信システムを形成す
ると共に、そのアービトレーション領域としてのマスタ
アドレスの送信中に、自分が通信線２へ出力したビット
値と通信線２上の実際のビット値とが異なっていること
を検知すると、送信動作を止めて受信のみの動作に転じ
るものである。

【００３９】まず図１は、第１実施形態の通信機器の構
成を表す構成図である。図１に示すように、本第１実施
形態の通信機器は、各種の演算処理を行うＣＰＵ１０
と、このＣＰＵ１０によってアクセス可能であると共
に、当該通信機器からのデータ送信時にＣＰＵ１０によ
って送信対象の送信データが書き込まれるメモリ（本実
施形態ではＲＡＭ）１２と、通信線２との間でデータを
やり取りするためのＬＡＮ通信装置１４（通信装置に相
当）と、そのＬＡＮ通信装置１４とメモリ１２との間の
Ｎビット（本実施形態では８ビットであり、Ｎ＝８であ
る）毎のデータ転送を制御するＤＭＡコントローラ１６
とを備えている。

【００４０】そして、上記ＣＰＵ１０，メモリ１２，Ｌ
ＡＮ通信装置１４，及びＤＭＡコントローラ１６の各々
は、アドレスバス及びデータバスからなる内部バス１８
によって互いにデータ転送可能に接続されている。尚、
以下の説明において、内部バス１８のうちのアドレスバ
スとデータバスとを特に区別する場合には、アドレスバ
スの方を内部アドレスバス１８ａといい、データバスの
方を内部データバス１８ｂという。一方、ＬＡＮ通信装
置１４とメモリ１２は、専用の内部バス（アドレスバス
及びデータバス）によって独立に接続するように構成し
ても良い。

【００４１】ここで、ＤＭＡコントローラ１６は、制御
するＤＭＡのチャンネル（ＤＭＡチャンネル）を複数持
っており、そのチャンネルのうちの１つ（本実施形態で
は第１チャンネル）によって、ＬＡＮ通信装置１４とメ
モリ１２との間のデータ転送を制御し、他のチャンネル
によって、ＬＡＮ通信装置１４以外の他の周辺装置（図
示省略）とメモリ１２との間のデータ転送を制御してい
る。また、ＤＭＡコントローラ１６は、各ＤＭＡチャン
ネル毎に内部レジスタを備えており、その各内部レジス
タには、該当するチャンネルでのメモリ１２側から見た
データ転送方向を示すフラグと、該当するチャンネルで
のデータ転送対象となるメモリ１２の先頭アドレスと
が、ＣＰＵ１０によって書き込まれる。

【００４２】そして、ＤＭＡコントローラ１６は、上記
各内部レジスタのうちの第１チャンネルに対応する内部
レジスタ３０に、ＣＰＵ１０によって読出（リード）方
向を示すフラグが書き込まれることにより、ＬＡＮ通信
装置１４とメモリ１２との間のデータ転送の方向（即
ち、第１チャンネルのデータ転送方向）がメモリ１２か
らＬＡＮ通信装置１４への読出方向に設定され、逆に、
上記内部レジスタ３０に、ＣＰＵ１０によって書込（ラ
イト）方向を示すフラグが書き込まれることにより、Ｌ
ＡＮ通信装置１４とメモリ１２との間のデータ転送の方
向がＬＡＮ通信装置１４からメモリ１２への書込方向に
設定される。

【００４３】そして更に、ＤＭＡコントローラ１６は、
ＬＡＮ通信装置１４とメモリ１２との間のデータ転送の
方向が上記読出方向に設定されている場合に、図２
（ａ）に示す如く、ＬＡＮ通信装置１４からのＤＭＡ要
求信号を受けると（Ｓ１１０：ＹＥＳ）、内部バス１８
が空いたタイミングを見はからって、メモリ１２へ読出
信号を出力すると共に、上記内部アドレスバス１８ａ
へ、送信対象の送信データが書き込まれているメモリ１
２のアドレスを出力することにより、メモリ１２から上
記内部データバス１８ｂへ８ビット分の送信データを出
力させる（Ｓ１２０）。また、これと同時に、ＤＭＡコ
ントローラ１６は、ＬＡＮ通信装置１４へＤＭＡ許可信
号を出力することにより、メモリ１２から内部データバ
ス１８ｂへ８ビット分の送信データが出力されたこと
を、ＬＡＮ通信装置１４に知らせる（Ｓ１３０）。

【００４４】尚、本実施形態において、メモリ１２は、
１アドレス当たりに８ビット（１バイト）のデータが格
納されるものである。また、ＤＭＡコントローラ１６の
上記内部レジスタ３０には、ＣＰＵ１０によって、送信
データが書き込まれたメモリ１２の先頭アドレスが書き
込まれるようになっている。そして、ＤＭＡコントロー
ラ１６は、ＬＡＮ通信装置１４とメモリ１２との間のデ
ータ転送の方向が読出方向に設定されてから、最初にＬ
ＡＮ通信装置１４からのＤＭＡ要求信号を受けた場合に
は、上記内部レジスタ３０内のアドレス値を内部アドレ
スバス１８ａへそのまま出力し、その後は、ＬＡＮ通信
装置１４からのＤＭＡ要求信号を受ける毎に、上記内部
レジスタ３０内のアドレス値を１つずつインクリメント
して、上記内部アドレスバス１８ａへ出力する。

【００４５】このため、ＤＭＡコントローラ１６は、Ｌ
ＡＮ通信装置１４とメモリ１２との間のデータ転送の方
向がメモリ１２からＬＡＮ通信装置１４への読出方向に
設定されている場合には、ＬＡＮ通信装置１４からＤＭ
Ａ要求としてのＤＭＡ要求信号が出される毎に、メモリ
１２から内部データバス１８ｂへ送信データを８ビット
ずつ出力させると共に、ＬＡＮ通信装置１４へＤＭＡ許
可信号を出力することとなる。

【００４６】また、ＤＭＡコントローラ１６は、ＬＡＮ
通信装置１４とメモリ１２との間のデータ転送の方向が
上記書込方向に設定されている場合に、図２（ｂ）に示
す如く、ＬＡＮ通信装置１４からのＤＭＡ要求信号を受
けると（Ｓ１６０：ＹＥＳ）、内部バス１８が空いたタ
イミングを見はからって、ＬＡＮ通信装置１４へＤＭＡ
許可信号を出力する（Ｓ１７０）。すると、後述するよ
うにＬＡＮ通信装置１４は通信線２から受信した８ビッ
トの受信データを内部データバス１８ｂへ出力するた
め、ＤＭＡコントローラ１６は、上記ＤＭＡ許可信号の
出力とほぼ同時に、メモリ１２へ書込信号を出力すると
共に、受信データを格納するためのメモリ１２のアドレ
スを上記内部アドレスバス１８ａへ出力することによ
り、ＬＡＮ通信装置１４から内部データバス１８ｂへ出
力される８ビットの受信データをメモリ１２に格納させ
る（Ｓ１８０）。

【００４７】尚、ＤＭＡコントローラ１６は、ＬＡＮ通
信装置１４とメモリ１２との間のデータ転送の方向が書
込方向に設定されてから、最初にＬＡＮ通信装置１４か
らのＤＭＡ要求信号を受けた場合には、上記内部レジス
タ３０内のアドレス値を内部アドレスバス１８ａへその
まま出力し、その後は、ＬＡＮ通信装置１４からのＤＭ
Ａ要求信号を受ける毎に、上記内部レジスタ３０内のア
ドレス値を１つずつインクリメントして、上記内部アド
レスバス１８ａへ出力する。

【００４８】このため、ＤＭＡコントローラ１６は、Ｌ
ＡＮ通信装置１４とメモリ１２との間のデータ転送の方
向がＬＡＮ通信装置１４からメモリ１２への書込方向に
設定されている場合には、ＬＡＮ通信装置１４からＤＭ
Ａ要求としてのＤＭＡ要求信号が出される毎に、ＬＡＮ
通信装置１４へＤＭＡ許可信号を出力すると共に、その
ＤＭＡ許可信号に応じてＬＡＮ通信装置１４から内部デ
ータバス１８ｂへ出力される８ビットの受信データを、
メモリ１２に順次格納させることとなる。

【００４９】一方、ＣＰＵ１０は、当該通信機器から通
信線２への（他のユニットへの）送信タイミングになる
と、図３（ａ）に示す送信時処理を実行する。即ち、ま
ずＣＰＵ１０は、最初のＳ２１０にて、送信対象である
１通信フレーム分の送信データをメモリ１２に書き込
む。尚、メモリ１２に書き込まれる送信データは、図６
（ｂ）に示した通信フレームのうち、ＳＯＦとＥＯＦと
を除いたデータであり、メモリ１２へは、アービトレー
ション領域としてのマスタアドレスから順に書き込まれ
る。

【００５０】そして、ＣＰＵ１０は、次のＳ２２０に
て、ＤＭＡコントローラ１６に対し、ＬＡＮ通信装置１
４とメモリ１２との間のＤＭＡ転送の設定を行う（Ｓ２
２０）。具体的には、ＤＭＡコントローラ１６の上記内
部レジスタ３０に読出方向を示すフラグを書き込むこと
により、ＬＡＮ通信装置１４とメモリ１２との間のデー
タ転送の方向をメモリ１２からＬＡＮ通信装置１４への
読出方向に設定すると共に、その内部レジスタ３０に、
上記Ｓ２１０で送信データを書き込んだメモリ１２の先
頭アドレスを書き込む。

【００５１】そして更に、ＣＰＵ１０は、次のＳ２３０
にて、ＬＡＮ通信装置１４へ送信要求を出し、その後、
当該送信時処理を終了して他の処理へ移る。尚、ＬＡＮ
通信装置１４への送信要求の出力は、ＬＡＮ通信装置１
４内の後述する制御回路２８に備えられているフラグ用
レジスタに、送信要求フラグを書き込むことによって行
われる。

【００５２】また、ＣＰＵ１０は、後述するようにＬＡ
Ｎ通信装置１４から割込信号が出力されると、図３
（ｂ）に示す割込処理を実行する。そして、その割込処
理のＳ３１０にて、ＤＭＡコントローラ１６の上記内部
レジスタ３０に書込方向を示すフラグを書き込むことに
より、ＬＡＮ通信装置１４とメモリ１２との間のデータ
転送の方向をＬＡＮ通信装置１４からメモリ１２への書
込方向に再設定する（設定し直す）。

【００５３】一方また、ＬＡＮ通信装置１４は、データ
の記憶容量が１通信フレーム分よりも小さく且つアービ
トレーション領域（４ビット）よりは大きい８ビットに
設定された送信データ記憶部としての送信データバッフ
ァ２０ｔと、同じくデータの記憶容量が８ビットに設定
された受信データ記憶部としての受信データバッファ２
０ｒと、上記送信データバッファ２０ｔ内の８ビットデ
ータを記憶して、該データを通信線２へ１ビットずつ出
力する送信動作と通信線２上のデータを１ビットずつ受
信して記憶する受信動作とを行う送受信部２１と、この
送受信部２１の送信動作によって通信線２へ出力された
ビット値と通信線２上の実際のビット値とが異なってい
るか否かを判定して、その両ビット値が異なっているこ
とを検知するとＣＰＵ１０へ前述の割込信号を出力す
る、判定部としての一致判定回路２６と、それらを制御
すると共に、ＤＭＡコントローラ１６との間でＤＭＡ要
求信号及びＤＭＡ許可信号のやり取りを行う制御回路２
８とを備えている。

【００５４】送受信部２１は、送信データバッファ２０
ｔ内の８ビットデータが転送される８ビットのシフトレ
ジスタ（以下、シフタという）２２ｔと、通信線２へ送
信データのビット値を出力するための送信ドライバ２４
ｔと、通信線２のビット値を入力するための受信ドライ
バ２４ｒと、受信ドライバ２４ｒを介して入力されるビ
ット値を、受信データとして順次記憶する８ビットのシ
フタ２２ｒとを備えている。

【００５５】そして、送受信部２１は、制御回路２８に
よる制御に従い、シフタ２２ｔを１ビットずつシフト動
作させると共に、そのシフト動作に同期して該シフタ２
２ｔの先頭ビットを送信ドライバ２４ｔから通信線２へ
順次出力することにより、１ビットずつの送信動作を行
い、また、制御回路２８による制御に従い、シフタ２２
ｒを１ビットずつシフト動作させると共に、そのシフト
動作に同期して受信ドライバ２４ｒから出力される通信
線２のビット値を該シフタ２２ｒへ順次格納することに
より、１ビットずつの受信動作を行う。

【００５６】次に、本通信機器の送信時の動作につい
て、ＬＡＮ通信装置１４の動作を表す図４を中心にして
説明する。まず、前述したように、通信線２へのデータ
送信時には、ＣＰＵ１０が、ＳＯＦとＥＯＦとを除いた
１通信フレーム分の送信データをメモリ１２に書き込む
と共に、ＤＭＡコントローラ１６に対してＬＡＮ通信装
置１４とメモリ１２との間のＤＭＡ転送の設定を行い、
更に、ＬＡＮ通信装置１４へ送信要求を出す。そして、
この時のＣＰＵ１０によるＤＭＡ転送の設定により、Ｌ
ＡＮ通信装置１４とメモリ１２との間のデータ転送の方
向が、メモリ１２からＬＡＮ通信装置１４への読出方向
に設定される。

【００５７】尚、この時点で、送受信部２１における送
信ドライバ２４ｔへの入力ラインには、シフタ２２ｔ内
のデータに拘わらず論理“０”の信号が与えられてお
り、その送信ドライバ２４ｔから通信線２へは“０”が
常時出力されている。つまり、データを送信していない
無送信状態となっている。

【００５８】ここで、図４に示すように、ＬＡＮ通信装
置１４の制御回路２８は、ＣＰＵ１０からの送信要求を
受けると（即ち、前述したフラグ用レジスタにＣＰＵ１
０によって送信要求フラグが書き込まれると）、送信デ
ータを取得するために、ＤＭＡコントローラ１６へＤＭ
Ａ要求信号を出力する（Ｓ４１０）。

【００５９】すると、ＤＭＡコントローラ１６は、前述
した動作により、メモリ１２から内部データバス１８ｂ
へ８ビット分の送信データ（この時には、送信データの
最初の８ビット）を出力させると共に、ＬＡＮ通信装置
１４へＤＭＡ許可信号を出力するため、ＬＡＮ通信装置
１４の制御回路２８は、ＤＭＡコントローラ１６から上
記ＤＭＡ許可信号が出力されるのを待ち（Ｓ４２０）、
そのＤＭＡ許可信号を受けると（Ｓ４２０：ＹＥＳ）、
内部データバス１８ｂから送信データバッファ２０ｔ
へ、メモリ１２内の送信データの最初の８ビット（即
ち、マスタアドレス及びスレーブアドレス）を格納させ
る（Ｓ４３０）。

【００６０】次に、ＬＡＮ通信装置１４の制御回路２８
は、通信線２がアイドル状態（何れのユニットも送信し
ていない“０”の状態）であるか否かを判定し（Ｓ４４
０）、アイドル状態であれば（Ｓ４４０：ＹＥＳ）、送
受信部２１の送信ドライバ２４ｔへの入力ラインに論理
“１”の信号を与えることにより、その送信ドライバ２
４ｔから通信線２へＳＯＦ（１ビット長の“１”）を出
力させる（Ｓ４５０）。

【００６１】尚、上記Ｓ４４０の判定では、一致判定回
路２６から割込信号が出力されていない場合に、通信線
２がアイドル状態であると判定する。つまり、一致判定
回路２６は、送信ドライバ２４ｔの入力ラインと受信ド
ライバ２４ｒの出力ラインとの両論理値が互いに異なっ
ている場合に、ハイレベルの割込信号を出力するように
なっており、また、上記Ｓ４４０の判定時には、送信ド
ライバ２４ｔの入力ラインが“０”になっているためで
ある。よって仮に、他のユニットの方が先に通信線２へ
ＳＯＦ（“１”）を出力したならば、受信ドライバ２４
ｒの出力ラインだけが“１”になって一致判定回路２６
から割込信号が出力されるため、制御回路２８は、通信
線２がアイドル状態ではないと判定することとなる。

【００６２】次に、上記Ｓ４５０の動作でＳＯＦの送信
を行った後、ＬＡＮ通信装置１４の制御回路２８は、通
信線２へ今回出力したビット値と通信線２上の実際のビ
ット値とが一致しているか否かを判定する（Ｓ４６
０）。尚、この判定も、一致判定回路２６の出力に基づ
き行われ、一致判定回路２６から割込信号が出力されて
いない場合に、上記両ビット値が一致していると判定す
る。但し、この場合には、自分が論理“１”のＳＯＦを
送信しており、しかも、前述した（３）の取り決めによ
り、通信線２上では“０”よりも“１”の方が優先され
るため、上記Ｓ４６０の判定では、通常、常に両ビット
値が一致していると判定される。

【００６３】そして、上記Ｓ４６０の判定にて、通信線
へ出力したビット値と通信線２上の実際のビット値とが
一致していると判定すると（Ｓ４６０：ＹＥＳ）、ＬＡ
Ｎ通信装置１４の制御回路２８は、送信データバッファ
２０ｔ内の８ビットの送信データを送受信部２１のシフ
タ２２ｔに記憶させ（Ｓ４７０）、送受信部２１に前述
した１ビットずつの送信動作と受信動作とを開始させる
（Ｓ４８０）。

【００６４】すると、送受信部２１は、シフタ２２ｔの
各ビットを送信ドライバ２４ｔから通信線２へ順次出力
すると共に、その送信動作に同期して、受信ドライバ２
４ｒからの受信ビット値をシフタ２２ｒへ順次格納する
こととなる。そして以後、ＬＡＮ通信装置１４の制御回
路２８は、下記（Ｔ−１）〜（Ｔ−３）の制御動作を行
う。

【００６５】（Ｔ−１）：まず、制御回路２８は、送受
信部２１の送信ドライバ２４ｔから通信線２へ１ビット
のデータが出力される毎に、通信線２へ今回出力された
ビット値と通信線２上の実際のビット値とが一致してい
るか否かを、一致判定回路２６の出力に基づいて判定す
る（Ｓ４９０）。

【００６６】つまり、送受信部２１は、シフト動作させ
るシフタ２２ｔの先頭ビットを送信ドライバ２４ｔの入
力ラインへ順次与えることにより、そのシフタ２２ｔに
格納されたデータを１ビットずつ送信するため、仮に、
通信線２へ出力されたビット値と通信線２上の実際のビ
ット値とが異なれば、一致判定回路２６から割込信号が
出力されるからである。

【００６７】（Ｔ−２）：また、制御回路２８は、上記
Ｓ４９０の判定で、今回の出力ビット値と通信線２上の
ビット値とが一致していると判定した場合（即ち、一致
判定回路２６から割込信号が出力されない場合）には
（Ｓ４９０：ＹＥＳ）、送受信部２１がシフタ２２ｔに
記憶された８ビットデータの内の所定ビット目（例えば
４ビット目）を送信した時点で、前述した図４のＳ４１
０〜Ｓ４３０と全く同じ動作を行うことにより、内部デ
ータバス１８ｂから送信データバッファ２０ｔへ、メモ
リ１２内の送信データの次の８ビットを格納させる。つ
まり、ＤＭＡコントローラ１６は、データ転送の方向が
メモリ１２からＬＡＮ通信装置１４への読出方向に設定
されている場合、ＬＡＮ通信装置１４からＤＭＡ要求信
号が出力される毎に、メモリ１２から内部データバス１
８ｂへ、送信データを８ビットずつ出力させるからであ
る。

【００６８】更に、制御回路２８は、送受信部２１がシ
フタ２２ｔに記憶された８ビットデータを全て送信し終
えた時に、送信データバッファ２０ｔ内の８ビットデー
タ（つまり、次に送信すべき８ビットデータ）を送受信
部２１のシフタ２２ｔに再記憶させる。

【００６９】そして、制御回路２８は、一致判定回路２
６から割込信号が出力されない場合に、上記送信データ
バッファ２０ｔへのデータ格納動作と、上記シフタ２２
ｒへの再記憶動作とを繰り返すことにより、送受信部２
１にメモリ１２内の送信データを継続して送信させる。

【００７０】（Ｔ−３）：そして、制御回路２８は、送
受信部２１によってメモリ１２内の送信データが全て送
信されると（Ｓ５００：ＹＥＳ）、送信ドライバ２４ｔ
への入力ラインに論理“０”の信号を与えることによ
り、その送信ドライバ２４ｔから通信線２へＥＯＦ（２
ビット長の“０”）を出力させる（Ｓ５１０）。

【００７１】以上の動作により、当該通信機器から通信
線２への１通信フレーム分の送信が行われる。一方、Ｌ
ＡＮ通信装置１４の制御回路２８は、上記Ｓ４６０又は
Ｓ４９０の判定で、通信線２へ今回出力したビット値と
通信線２上の実際のビット値とが一致していない（異な
っている）と判定すると、送受信部２１の送信動作を停
止させて、送信ドライバ２４ｔを無送信状態（“０”の
出力状態）に保持させる（Ｓ５２０）。そして、この場
合、一致判定回路２６からＣＰＵ１０へ割込信号が出力
されることとなり、また、ＬＡＮ通信装置１４の送受信
部２１は、受信動作のみを行うこととなる（Ｓ５３
０）。

【００７２】また、ＬＡＮ通信装置１４の制御回路２８
は、上記Ｓ４４０の判定で、通信線２へ今回出力したビ
ット値と通信線２上の実際のビット値とが一致していな
いと判定すると、送信ドライバ２４ｔからＳＯＦを出力
させることなく、送受信部２１に受信動作だけを開始さ
せる。そして、この場合にも、一致判定回路２６からＣ
ＰＵ１０へ割込信号が出力されることとなり、また、Ｌ
ＡＮ通信装置１４の送受信部２１は、受信動作のみを行
うこととなる（Ｓ５３０）。

【００７３】ここで、ＬＡＮ通信装置１４の一致判定回
路２６から割込信号が出力されると、ＣＰＵ１０は、前
述した図３（ｂ）の割込処理を実行して、ＤＭＡコント
ローラ１６によるＬＡＮ通信装置１４とメモリ１２との
間のデータ転送方向を、ＬＡＮ通信装置１４からメモリ
１２への書込方向に設定し直すこととなる。

【００７４】そして、ＬＡＮ通信装置１４の制御回路２
８は、一致判定回路２６から割込信号が出力されると、
送受信部２１に１ビットずつの受信動作だけを行わせる
と共に、以後は、下記（Ｒ−１）〜（Ｒ−３）の制御動
作を行う。 （Ｒ−１）：まず、制御回路２８は、送受信部２１が受
信動作によって８ビットの受信を完了すると（つまり、
シフタ２２ｒに８ビットの受信データが格納される
と）、その８ビットの受信データを受信データバッファ
２０ｒに転送すると共に、ＤＭＡコントローラ１６へＤ
ＭＡ要求信号を出力する。

【００７５】すると、ＤＭＡコントローラ１６は、この
場合、ＬＡＮ通信装置１４とメモリ１２との間のデータ
転送方向がメモリ１２への書込方向に再設定されている
ため、前述したようにＬＡＮ通信装置１４へＤＭＡ許可
信号を出力する。 （Ｒ−２）：そこで、制御回路２８は、ＤＭＡコントロ
ーラ１６からのＤＭＡ許可信号を待ち、そのＤＭＡ許可
信号を受けると、受信データバッファ２０ｒ内の８ビッ
トデータを内部データバス１８ｂへ出力して、その８ビ
ットデータをメモリ１２に格納させる。

【００７６】（Ｒ−３）：そして、制御回路２８は、上
記（Ｒ−１）及び（Ｒ−２）の動作を、送受信部２１が
８ビットの受信を完了する毎に行うことにより、通信線
２からの受信データをメモリ１２に全て格納させる。つ
まり、ＤＭＡコントローラ１６は、ＬＡＮ通信装置１４
とメモリ１２との間のデータ転送方向がメモリ１２への
書込方向に設定されている場合、ＬＡＮ通信装置１４か
らＤＭＡ要求信号が出力される毎に、内部データバス１
８ｂ上の８ビットデータをメモリ１２に順次格納させる
からである。

【００７７】尚、メモリ１２に格納された受信データ
は、ＣＰＵ１０により読み出されて処理に用いられる。
以上詳述したように、本第１実施形態の通信機器では、
通信線２へのデータ送信時に、ＣＰＵ１０が、ＤＭＡコ
ントローラ１６によるデータ転送の方向をメモリ１２か
らＬＡＮ通信装置１４への読出方向に設定すると共に、
ＬＡＮ通信装置１４へ送信要求を出すようにしている。

【００７８】そして、ＬＡＮ通信装置１４は、ＣＰＵ１
０からの送信要求を受けると、ＤＭＡコントローラ１６
へＤＭＡ要求信号を出して、内部データバス１８ｂから
送信データバッファ２０ｔへメモリ１２内の送信データ
の最初の８ビットを格納すると共に、送信データバッフ
ァ２０ｔに格納した８ビットデータを送受信部２１のシ
フタ２２ｔに記憶させて、該送受信部２１に１ビットず
つの送信動作と受信動作とを開始させるようにしてい
る。

【００７９】そして更に、ＬＡＮ通信装置１４は、一致
判定回路２６から割込信号が出力されない場合（つま
り、通信線２への出力ビット値と通信線２からの受信ビ
ット値とが一致している場合）には、送受信部２１が８
ビットのデータを全て送信し終える前にＤＭＡコントロ
ーラ１６へＤＭＡ要求信号を出して、内部データバス１
８ｂから送信データバッファ２０ｔにメモリ１２内の送
信データの次の８ビットを格納する動作と、送受信部２
１が８ビットのデータを全て送信し終えた時に送信デー
タバッファ２０ｔ内の８ビットデータを送受信部２１の
シフタ２２ｔに再記憶させる動作とを繰り返すことによ
り、送受信部２１にメモリ１２内の送信データを継続し
て送信させるようにしている。

【００８０】また特に、本第１実施形態の通信機器で
は、ＬＡＮ通信装置１４の一致判定回路２６から割込信
号が出力されると（即ち、送受信部２１の送信動作によ
って通信線２へ出力されたビット値と通信線２上の実際
のビット値とが異なった時であり、当該通信機器がアー
ビトレーションに負けた時）、ＣＰＵ１０が、その割込
信号に応じて起動される割込処理により、ＤＭＡコント
ローラ１６によるデータ転送の方向をＬＡＮ通信装置１
４からメモリ１２への書込方向に再設定するようにして
いる。

【００８１】そして更に、ＬＡＮ通信装置１４は、一致
判定回路２６から割込信号が出力されると、送受信部２
１の送信動作を停止させて、以後、該送受信部２１が受
信動作により８ビットの受信を完了する毎に、その８ビ
ットの受信データを受信データバッファ２０ｒに転送す
ると共に、ＤＭＡコントローラ１６へＤＭＡ要求信号を
出して、受信データバッファ２０ｒ内の８ビットデータ
を内部データバス１８ｂへ出力することにより、そのデ
ータをメモリ１２に格納させるようにしている。

【００８２】このような本第１実施形態の通信機器によ
れば、ＬＡＮ通信装置１４内に設ける送信データバッフ
ァ２０ｔ及び受信データバッファ２０ｒとして、その記
憶容量が１通信フレーム分よりも遙かに小さい８ビット
（アービトレーション領域のビット数＋４ビット）のも
のを用いているにも拘わらず、マルチマスタ式の通信シ
ステムを形成することができる。

【００８３】つまり、通信線２へのデータ送信時におい
て、仮にアービトレーション領域の最終ビット（マスタ
アドレスの４ビット目）でアービトレーション負けが起
こったとしても、その時点から残りの４ビット（８ビッ
ト−４ビット）分の受信データが受信されるまでの間に
（換言すれば、受信データをメモリ１２に書き込むため
のＤＭＡ要求信号がＬＡＮ通信装置１４から出されるま
での間に）、ＤＭＡコントローラ１６によるデータ転送
の方向を読出方向からメモリ１２への書込方向に確実に
切り換えることができ、延いては、送信を開始してから
受信した全てのデータをメモリ１２内に確実に格納する
ことができるからである。

【００８４】しかも、本第１実施形態の通信機器によれ
ば、ＤＭＡコントローラ１６によるデータ転送の方向を
ＣＰＵ１０によって切り換えるようにしており、メモリ
１２とＬＡＮ通信装置１４との間のデータ転送に１つの
ＤＭＡチャンネルしか用いないため、メモリ１２と他の
周辺装置とのＤＭＡチャンネルが不足してしまうことを
防ぐことができ、また、ＤＭＡチャンネルの増加を最小
限に抑えることができる。

【００８５】以上のように本第１実施形態の通信機器に
よれば、アービトレーションがあるマルチマスタ式の通
信システムを、より少ないハードウエア資源で形成する
ことができる。ところで、上記第１実施形態の通信機器
では、ＬＡＮ通信装置１４内に送信データバッファ２０
ｔと受信データバッファ２０ｒとを別々に設けるように
したが、それらを１つのデータバッファで兼用させるよ
うに構成しても良い。

【００８６】そこで次に、そのような第２実施形態の通
信機器について、図５を用い説明する。尚、図５は、第
２実施形態の通信機器の構成を表す構成図である。そし
て、図５において、図１と同じ構成要素については同一
の符号を付しているため、詳細な説明は省略する。

【００８７】図５に示すように、第２実施形態の通信機
器は、前述した第１実施形態の通信機器に対して、下記
〜の点が異なっている。 ：ＬＡＮ通信装置１４には、送信データバッファ２０
ｔと受信データバッファ２０ｒとの両方として使用され
る８ビットのデータバッファ２０が１つ備えられてい
る。

【００８８】：また、ＬＡＮ通信装置１４の送受信部
２１は、内部データバス１８ｂから上記データバッファ
２０に格納される送信対象の８ビットデータを記憶する
ため、及び通信線２上のデータを１ビットずつ受信して
記憶するための、８ビットのシフタ２２を１つだけ有し
ている。

【００８９】そして、送受信部２１は、制御回路２８に
よる制御に従い、上記シフタ２２を１ビットずつシフト
動作させると共に、そのシフト動作に同期して該シフタ
２２の先頭ビットを送信ドライバ２４ｔから通信線２へ
順次出力することにより、１ビットずつの送信動作を行
い、また、そのシフト動作に同期して受信ドライバ２４
ｒから出力される通信線２のビット値（通信線２上のデ
ータ）を上記シフタ２２の最後尾ビットに順次格納する
ことにより、１ビットずつの受信動作を行う。

【００９０】つまり、送受信部２１は、１つのシフタ２
２を、第１実施形態における２つのシフタ２２ｔ，２２
ｒとして兼用している。尚、本第２実施形態において
も、送受信部２１は、シフト動作されるシフタ２２の先
頭ビットを送信ドライバ２４ｔの入力ラインへ順次与え
ることにより、そのシフタ２２に格納されたデータを１
ビットずつ送信する。

【００９１】：ＬＡＮ通信装置１４の制御回路２８
は、図４のＳ４３０の動作にて、メモリ１２から内部デ
ータバス１８ｂへ出力されている８ビットの送信データ
を、データバッファ２０に格納させる。そして、制御回
路２８は、図４のＳ４７０の動作にて、データバッファ
２０内の８ビットデータを送受信部２１のシフタ２２に
記憶させ、その後、送受信部２１に上記１ビットずつの
送信動作と受信動作とを開始させる。

【００９２】：そして同様に、ＬＡＮ通信装置１４の
制御回路２８は、前述した（Ｔ−２）の動作において
は、送受信部２１がシフタ２２に記憶された８ビットデ
ータの内の所定ビット目を送信した時点で内部データバ
ス１８ｂからデータバッファ２０へ送信データの次の８
ビットを格納させる動作と、送受信部２１がシフタ２２
に記憶された８ビットデータを全て送信し終えた時にデ
ータバッファ２０内の８ビットデータをシフタ２２に再
記憶させる動作とを繰り返して、送受信部２１にメモリ
１２内の送信データを継続して送信させる。

【００９３】：また、ＬＡＮ通信装置１４の制御回路
２８は、前述した（Ｒ−１）の動作においては、送受信
部２１が受信動作によって８ビットの受信を完了すると
（つまり、シフタ２２に８ビットの受信データが格納さ
れると）、その８ビットの受信データをデータバッファ
２０に転送すると共に、ＤＭＡコントローラ１６へＤＭ
Ａ要求信号を出力する。

【００９４】：そして、制御回路２８は、前述した
（Ｒ−２）の動作においては、ＤＭＡコントローラ１６
からのＤＭＡ許可信号を受けると、データバッファ２０
内の８ビットデータを内部データバス１８ｂへ出力し
て、その８ビットデータをメモリ１２に格納させる。

【００９５】つまり、本第２実施形態の通信機器におい
て、ＬＡＮ通信装置１４は、ＣＰＵ１０からの送信要求
を受けると、ＤＭＡコントローラ１６へＤＭＡ要求信号
を出して、内部データバス１８ｂからデータバッファ２
０へメモリ１２内の送信データの最初の８ビットを格納
すると共に、該データバッファ２０に格納した８ビット
データを送受信部２１のシフタ２２に記憶させて、該送
受信部２１に１ビットずつの送信動作と受信動作とを開
始させるようにしており、更に、ＬＡＮ通信装置１４
は、一致判定回路２６から割込信号が出力されない場合
には、送受信部２１が８ビットのデータを全て送信し終
える前にＤＭＡコントローラ１６へＤＭＡ要求信号を出
して、内部データバス１８ｂからデータバッファ２０に
メモリ１２内の送信データの次のＮビットを格納する動
作と、送受信部が８ビットのデータを全て送信し終えた
時にデータバッファ２０内の８ビットデータを送受信部
２１のシフタ２２に再記憶させる動作とを繰り返すこと
により、送受信部２１にメモリ１２内の送信データを継
続して送信させるようにしている。

【００９６】また、ＬＡＮ通信装置１４は、当該通信機
器がアービトレーションに負けて一致判定回路２６から
割込信号が出力されると、送受信部２１の送信動作を停
止させて、以後は、送受信部２１が受信動作により８ビ
ットの受信を完了する毎に、その８ビットの受信データ
をデータバッファ２０に転送すると共に、ＤＭＡコント
ローラ１６へＤＭＡ要求信号を出して、そのデータバッ
ファ２０内の８ビットデータを内部データバス１８ｂへ
出力することにより、そのデータをメモリ１２に格納さ
せるようにしている。

【００９７】そして、このような第２実施形態の通信機
器によれば、ＬＡＮ通信装置１４に設けるデータ記憶用
のハードウエア資源を、更に少なくすることができ有利
である。以上、本発明の一実施形態について説明した
が、本発明は、種々の形態を採り得ることは言うまでも
ない。

【００９８】例えば、 上記各実施形態では、ＬＡＮ通
信装置１４に８ビットのデータバッファ２０ｔ，２０
ｒ，２０を設けるようにしたが、そのデータバッファ２
０ｔ，２０ｒ，２０のビット数Ｎは、８ビットに限るも
のではなく、「課題を解決するための手段、及び発明の
効果」の欄で述べた条件（「Ｔ１＞Ｔ２」）が成立する
範囲内で適宜設定することができる。

【００９９】また、上記各実施形態の通信機器の構成
は、ＬＡＮ通信システムの通信線に接続される車載用制
御装置（例えばナビゲーション装置）やパソコン，プリ
ンタ等の様々な機器に適用することができる。

【図面の簡単な説明】

【図１】 第１実施形態の通信機器の構成を表す構成図
である。

【図２】 ＤＭＡコントローラの動作を表すフローチャ
ートである。

【図３】 ＣＰＵで実行される処理を表すフローチャー
トである。

【図４】 ＬＡＮ通信装置の動作を表すフローチャート
である。

【図５】 第２実施形態の通信機器の構成を表す構成図
である。

【図６】 マルチマスタ式のＬＡＮ通信システムを説明
する説明図である。

【図７】 アービトレーションの一例を説明するタイム
チャートである。

【図８】 従来の通信機器及びその問題を説明する説明
図である。

【符号の説明】

２…通信線 １０…ＣＰＵ １２…メモリ １４
…ＬＡＮ通信装置 １６…ＤＭＡコントローラ １８…内部バス １８
ａ…内部アドレスバス １８ｂ…内部データバス ２０ｔ…送信データバッフ
ァ ２０ｒ…受信データバッファ ２０…データバッファ
２１…送受信部 ２２ｔ，２２ｒ，２２…シフタ（シフトレジスタ）
２４ｔ…送信ドライバ ２４ｒ…受信ドライバ ２６…一致判定回路（判定
部） ２８…制御回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 13/08 H04L 12/40

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 通信線を介して他の機器と接続されるこ
   とにより、前記通信線上に伝送される通信フレームの最
   初のデータ領域が前記通信線の使用権を調停するための
   複数のビットからなるアービトレーション領域として設
   定されている通信システムを形成し、前記アービトレー
   ション領域の送信中に、自分が前記通信線へ出力したビ
   ット値と前記通信線上のビット値とが異なっていること
   を検知すると、送信動作を止めて受信のみの動作に転じ
   る通信機器であって、 ＣＰＵと、 該ＣＰＵによって送信対象の送信データが書き込まれる
   と共に、該ＣＰＵによって受信データが読み出されるメ
   モリと、 データの記憶容量が前記通信フレームよりも小さく且つ
   前記アービトレーション領域よりは大きいビット数Ｎに
   設定された送信データ記憶部、データの記憶容量が前記
   ビット数Ｎに設定された受信データ記憶部、Ｎビットの
   データを記憶して該データを前記通信線へ１ビットずつ
   出力する送信動作と、前記通信線上のデータを１ビット
   ずつ受信して記憶する受信動作とを行う送受信部、及び
   該送受信部の送信動作によって前記通信線へ出力された
   ビット値と前記通信線上のビット値とが異なっているか
   否かを判定して、その両ビット値が異なっていることを
   検知すると前記ＣＰＵへ割込信号を出力する判定部を有
   した通信装置と、 該通信装置と前記メモリとをデータ転送可能に接続する
   内部バスと、 前記通信装置と前記メモリとの間のＮビット毎のデータ
   転送を制御すると共に、そのデータ転送の方向が前記Ｃ
   ＰＵによって設定され、該データ転送の方向が前記メモ
   リから前記通信装置への読出方向に設定されている場合
   には、前記通信装置からＤＭＡ要求が出される毎に、前
   記メモリから前記内部バスへ前記送信データをＮビット
   ずつ出力させ、逆に、前記データ転送の方向が前記通信
   装置から前記メモリへの書込方向に設定されている場合
   には、前記通信装置からＤＭＡ要求が出される毎に、前
   記内部バス上のＮビットデータを前記メモリに格納させ
   るＤＭＡコントローラとを備え、 前記通信線へのデータ送信時に、前記ＣＰＵが、前記Ｄ
   ＭＡコントローラによるデータ転送の方向を前記メモリ
   から前記通信装置への読出方向に設定すると共に、前記
   通信装置へ送信要求を出し、 前記通信装置は、前記送信要求を受けると、前記ＤＭＡ
   コントローラへ前記ＤＭＡ要求を出して、前記内部バス
   から前記送信データ記憶部に前記メモリ内の送信データ
   の最初のＮビットを格納すると共に、該送信データ記憶
   部に格納したＮビットデータを前記送受信部に記憶させ
   て、該送受信部に前記送信動作と前記受信動作とを開始
   させ、更に、前記判定部から前記割込信号が出力されな
   い場合には、前記送受信部が前記Ｎビットのデータを全
   て送信し終える前に前記ＤＭＡコントローラへ前記ＤＭ
   Ａ要求を出して、前記内部バスから前記送信データ記憶
   部に前記メモリ内の送信データの次のＮビットを格納す
   る動作と、前記送受信部が前記Ｎビットのデータを全て
   送信し終えた時に前記送信データ記憶部内のＮビットデ
   ータを前記送受信部に再記憶させる動作とを繰り返すこ
   とにより、前記送受信部に前記メモリ内の送信データを
   継続して送信させ、 また、前記通信装置の判定部から前記割込信号が出力さ
   れると、 前記ＣＰＵが、前記割込信号に応じて起動される割込処
   理により、前記ＤＭＡコントローラによるデータ転送の
   方向を前記通信装置から前記メモリへの書込方向に再設
   定すると共に、 前記通信装置は、前記送受信部の送信動作を停止させ
   て、該送受信部が前記受信動作によりＮビットの受信を
   完了する毎に、そのＮビットの受信データを前記受信デ
   ータ記憶部に転送すると共に、前記ＤＭＡコントローラ
   へ前記ＤＭＡ要求を出して、前記受信データ記憶部内の
   Ｎビットデータを前記内部バスへ出力することにより、
   該データを前記メモリに格納させること、 を特徴とする通信機器。
2. 【請求項２】 請求項１に記載の通信機器において、 前記通信装置は、前記送信データ記憶部及び前記受信デ
   ータ記憶部として、その両方として使用される１つのデ
   ータバッファを備えており、 前記送受信部は、前記内部バスから前記データバッファ
   に格納される送信対象のＮビットデータを記憶するた
   め、及び前記通信線上のデータを１ビットずつ受信して
   記憶するためのシフトレジスタを有し、該シフトレジス
   タを１ビットずつシフト動作させると共に、そのシフト
   動作に同期して前記シフトレジスタの先頭ビットを前記
   通信線へ順次出力することにより、前記送信動作を行
   い、また、前記シフト動作に同期して前記通信線上のデ
   ータを前記シフトレジスタの最後尾ビットに順次格納す
   ることにより、前記受信動作を行うこと、を特徴とする
   通信機器。