JPH022740A - 調歩同期式インターフェイス変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、調歩同期式インターフェイス変換器に関し、
特に一般の調歩同期式インターフェイスのドライバ／レ
シーバに置き換えるのみで、オーバヘッドのない複数台
の接続を可能とするインターフェイス変換器に関するも
のである。

〔従来技術〕

複数の装置間を通信するために接続する場合、キャラク
タ同期式の専用ＩＣを配置するか、あるいは調歩式マイ
クロコンピュータ間インターフェイスを用いる方法があ
る。しかし、前者の方法は。

特別の制御コードおよびプロトコルが必要であるため、
処理装置の負荷が大きくなる。また、後者は、パリティ
ビットを使用しておらず、特別のマイクロコンピュータ
間でしか接続できなかった。

以下、従来の方式について、さらに詳述する。

一般に調歩同期通信では、送信する１キヤラクタごとに
スタートビットとストップピッ１〜を付加することによ
り、受信側では、簡単な同期方式によりデータを抽出す
ることができるので、一般の端末機器の通信に多く用い
られる。

二〇調歩同期通信システムにおいて、複数の装置間を接
続する場合には、データ内に送信先アドレスを格納して
、そのアドレスを確認した後にデータの授受を行ってい
る。その場合、受信側では、送られてくるデータが送信
先アドレスを含んだデータ、または他の情報を含んだデ
ータであるか否かの判別ができなかった。

第２図は、従来の調歩同期通信システムの構成図である
。

第２図において、４は主局、５，６は従局であって５主
局４は複数の従局に接続される。主局４゜従局５，６は
、同一の内部構成を具備している。

４ａ、５ａ、６ａは処理装置、４ｂ、５ｂ、６ｂは調歩
同期通信ＬＳＩ、４ｄ、５ｄ、６ｄはドライバ回路、４
ｅ、５ｅ、６ｅはレシーバ回路である。調歩同期通信Ｌ
ＳＩ４ｂは、レシーバ回路４ｅから信号線４ｊを介して
ＲＸＤ信号を受けることにより、信号線４ｆにＩＮＴ信
号を送出し、処理装置４ａに信号Ａ？１４ｇを介した受
信データを受は取らせる。その場合、送信先アドレスを
含むデータであるのか、その他の情報を含むデータであ
るのかは全く判断できないで、データを受信するだけで
ある。

そこで、従来においては、ＪＩＳＣ６３Ｇ２基本形デー
タ伝送手順に記載された特定の制御コードと特定のプロ
トコルを使用し、送信先アドレスを認識させる必要があ
る。しかし、次のような不都合があった。

ｉ）特定の制御コードを使用したプロトコルが必要とな
ること。

ｉｉ）受信側装置は送信側からのデータを１キヤラクタ
ごとに監視する必要があるため、オーバーヘッドが大と
なること。

一方、上述のような制御コードを必要とせずに、送信先
アドレスを認識する方法として、例えば、特開昭６１−
２１６２７号公報に記載された通信方式、およびｌｒＭ
ｃｓ５１ファミリ・ユーザーズマニュアル」第２３頁〜
第２４頁に記載されたＩＮ置社８０５１マルチプロセッ
サ間インターフェイスがある。

しかし、前者の方式では、アドレス識別回路が複雑であ
り、また後者の方式では、送信先アドレス情報であるこ
とを示すビットをデータビット内に追加する必要がある
ため、１情報当りのビット数が全データにわたって増加
するという問題がある。

〔発明が解決しようとする課題〕

このように、従来の方式では、受信側処理装置に装置ア
ドレスを認識させるための特別の制御コードおよびプロ
トコルが必要であり、また送信先アドレス情報であるこ
とを示すビットを追加する必要があるため、受信側処理
装置の負荷が大きくなってしまうという問題がある。従
って、受信側処理装置の負荷を軽減させ、処理性能を向
上させるような方式が望まれていた。

本発明の目的は、このような従来の課題を解決し、制御
コードを不要にし、また１情報当りのビット数を追加す
る必要もなく、処理装置の負荷を軽減して、性能を向上
させることが可能な調歩同期式インターフェイス変換器
を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の調歩同期式インター
フェイス変換器は、先頭に送信先アドレス情報を付加し
た通信情報を複数の端末装置間で送受信する調歩同期通
信システムにおいて、上記各端末装置内に設置され、か
つ処理装置から送出された送信先アドレス情報のストッ
プビットを加工して受信局に送信する手段と、該送信先
アドレス情報を受信して、加工されたストップビットを
検知し、該送信先アドレス情報と予め設定された自装置
アドレスとを比較して、一致したときのみ、後続するそ
の他の情報を処理装置に送出する手段とを備えたことに
特徴がある。また、上記ストップビットを加工して受信
局に送信する手段は、ストップビットを加工する代りに
、先頭の送信先アドレス情報にのみ、アドレス情報が含
まれていることを示す１ビットのフラグを付加し、その
他の情報にはフラグを付加せず、１ビット分だけ遅らせ
て送信することにも特徴がある。

〔作　　用〕

本発明においては、複数の処理装置間で通信を行う調歩
同期通信で、調歩同期式インターフェイス変換器を各局
に接続することにより、装置アドレスを認識させるため
の特別な制御コードおよび特別のフラグが不要となる。

そして、受信局の処理装置は、送信局からのアドレス情
報を判別することなく、他装置宛データを捨てる処理が
不要となるため１通常の調歩同期通信システムを変更す
ることなく、従って処理装置に負荷がかからず、処理性
能が向上する。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は、本発明の一実施例を示す調歩同期式インター
フェイス変換器を用いたシステムの構成図である。

主局１には、複数の従局２，３が接続されている。主局
１は、その内部に、半導体マイクロコンピュータおよび
その制御プログラムを含む処理装置１ａと、送信データ
にスタートビット、ストップビットを付加するとともに
、受信データを抽出する調歩同期通信Ｌ　Ｓ　Ｉ　１　
ｂと、先頭キャラクタのストップビットを加工し、また
はその先頭キャラクタ内の装置アドレスが自装置宛であ
るか否かを識別する調歩同期式インターフェイス変換器
１ｃと、ドライバ回路１ｄと、レシーバ回路１ｅとを含
んでいる。従来２および従来３も、主局１と同一の構成
を備えている。

先ず、主局１から従局２または３に送信する場合には、
処理装置１ａがデータバス１ｇに送信モード設定情報、
アドレス情報、またはその他の情報を送出する。データ
バス１ｇは、調歩同期通信ＬＳ１１ｂ、調歩同期式イン
ターフェイス変換器１ｃに接続されている。調歩同期通
信ＬＳ１１ｂは、データバス１ｇの送信モード設定情報
により送信モードとなって、信坏線１ｈにＲＴＳ信号を
送出する。ＲＴＳ信号は、ドライバ回路１ｄ、レシーバ
回路１ｅおよび調歩同期式インターフェイス変換器１ｃ
に接続されている。調歩同期式インターフェイス変換器
１ｃは、データバス１ｇからの信号を受けて、内部に装
置アドレスを格納する。

ドライバ回路１ｄは、このＲＴ　Ｓ　（ｉ号により送信
可状態となり、またレシーバ回路１ｅは受信不可能状態
となる。調歩同期通信ＬＳ　Ｉ　１　ｂは、データバス
１ｇを介してアドレス情報またはその他の情報を得て、
信号線１ｉにＴＸＤ信号を送出する。信号線１１は、調
歩同期式インターフェイス変換器１ｃと接続されている
。調歩同期式インターフェイス変換器１ｃは、信号線１
１のＴＸＤ信号によりアドレス情報を含む先頭キャラク
タにボーリングビットを加工し、またその他の情報を含
むキャラクタには加工しないで、信号ａｌｋにＴＤ倍信
号送出する。信号線１には、ドライバ回路１ｄに接続さ
れている。送信可状態にあるドライバ回路１ｄは、信号
線１に上のＴＤ倍信号より、信号線１ｍにＤＡＴＡ信号
を送出する。この信号線１ｍは、主局１内のレシーバ回
路１ｅ、従局２内のレシーバ回路２ｅ、従局３内のレシ
ーバ回路３ｅにそれぞれ接続されている。レシーバ回路
１ｅが受信不可のために、調歩同期式インターフェイス
変換器１ｃは信号線１ｊにＲＸＤ信号を送出しない。

送信終了後、処理装置１ａはデータ信号線１ｇに送信モ
ード解除情報を送出する。調歩同期通信Ｌ　Ｓ　Ｉ　１
−　ｂは、データバス１ｇから解除情報を受は取ること
により、信号線１ｈにＲＴＳ信号を送信しなくなり、受
信モードとなる。

受信時には、レシーバ回路１ｅは他局が送出したＤＡＴ
Ａ信号を信号線１ｍを介して受信し、信号線ＩＱにＲＤ
倍信号送出する。信号線ＩＱは、調歩同期式インターフ
ェイス変換器１ｃと接続されている。調歩同期式インタ
ーフェイス変換器ＩＣは、信号線ｌＱのＲＤ倍信号より
受信データが自装置宛であるときのみ、信号線１ｊにＲ
ＸＤ信号を送出する。この信号線１ｊは、調歩同期通信
し５１１ｂに接続されている。調歩同期通信ＬＳ１１ｂ
は、信号線１ｊのＲＸＤ信号により、信号線１ｆにＩＮ
Ｔ信号を、また信号線１ｇにデータを送出する。ＩＮＴ
信号線１ｆおよびデータバス信号線１ｇは、処理袋［１
ａに接続されている。処理装置１ａは、信号、ｌｌｆの
ＩＮＴ信号により調歩同期通信ＬＳ１１ｂにキャラクタ
が受信されていることを検知する。その後、処理装置１
ａは、データバス信号線１ｇを介してキャラクタを受は
取る。

従局２と従局３は、主局１と同じ動作を行う。

第３図は、第１図における主局と従局間のデータの流れ
を示すタイムチャートである。

ここでは、主局１→従局２→主局１、および主局１→従
局３→主局１の各データの流れを示す図である。

主局１が送信する際には、ＲＴＳ信号が立ち上がる。そ
して、先頭キャラクタにアドレス情報として従局２の装
置アドレス２を、後続するデータにその他の情報を、そ
れぞれ格納し、１キヤラクタごとにスタートビット１ビ
ット、ストップビット２ビットを付加してＴＸＤ信号を
信号線１ｊに送出する。ＴＸＤ信号により、調歩同期式
インターフェイス変換器ＩＣは、ＴＸＤ信号の先頭キャ
ラクタ内のストップビット２ビットのうちの１ビットを
反転させ、ボーリングビットとしてＴ　Ｄ信号を信号線
１ｋに送出する。

従局２は、主局１から送出されたＴＤ倍信号信号線１ｋ
を介して受信する。従局２内のレシーバ回路２ｅは、調
歩同期式インターフェイス変換器２ｃに対してＲＤ倍信
号信号線２Ｑを介して送出する。調歩同期式インターフ
ェイス変換器２Ｃは、ＲＤ倍信号キャラクタ内にボーリ
ングビットを検出し、かつ自装置宛データであることを
確認すると、後続するデータをＲＸＤ信号として信号線
２ｊに送出する。

次に、従局３は、従局２と同じように、ＴＤ倍信号信号
線１ｋを介して受信する。従局３内のレシーバ回路３ｅ
は、調歩同期式インターフェイス変換器３ｃに対してＲ
Ｄ倍信号信号線３Ｑを介して送出する。調歩同期式イン
ターフェイス変換器３ｃは、ＲＤ倍信号キャラクタ内に
ボーリングビットを検出し、かつ他装置宛データである
ことを確認するので、後続するデータをＲＸＤ信号とし
ては信号Ｍ２ｊに送出しない。

次に、従局２が主局１に返答する際には、先頭キャラク
タのアドレス情報として、主局１の装置アドレス１を、
後続データにはその他の情報を、それぞれ格納して、Ｔ
ＸＤ信号を信号線２ｊに送出する。主局１、従局３内の
レシーバｌｅ、３ｅは、共にＲＤ倍信号信号線１１２，
３Ｑに送出する。

調歩同期式インターフェイス変換器１ｃは、装置アドレ
スが自装置宛であるため、後続するデータキャラクタを
ＲＸＤ信号として信号線１ｊに送出するが、調歩同期式
インターフェイス変換器３ｃは、装置アドレスが他装置
宛であるため、後続するデータキャラクタを送出しない
。

なお、主局１→従局３→主局１のデータの授受について
も、全く同じである。

第４図は、第１図における調歩同期式インターフェイス
変換器のブロック図である。

調歩同期式インターフェイス変換器１ｃ、２ｃ。

３ｃは、その内部に送信部および受信部を具備している
。第４図の上方部分が送信部であり、下方部分が受信部
である。

送信部は、調歩同期通信ＬＳ　Ｉ　１　ｂ〜３ｂを介し
て、処理装置１８〜３ａが送出するアドレス情報、およ
びその他の情報を受信して、同期をとるための送信同期
化回路ｌＯ１先頭キャラクタの人力タイミングを検出す
る先頭キャラクタ検知回路１１、キャラクタ内のストッ
プビットのタイミングを検出するストップビット検出回
路１２、ポーリングキャラクタを生成するためストップ
ピッ１−を反転させるボーリングビット生成回路１３、
他局に対してキャラクタを送出するか否かを制御する出
力回路１４を含んでいる。

受信部は、他局が送出したアドレス情報、またはその他
の情報を受信し、同期をとる受信同期化回路１５．シリ
アルな受信キャラクタをパラレルに変換するＳ−＋Ｐ変
換回路１６、主局および従局の装置アドレスを記憶する
装置アドレスレジスタ１７、受信したキャラクタがポー
リングキャラクタであることを検出するボーリングビッ
ト検知回路１８、パラレル変換されたキャラクタデータ
と装置アドレスレジスタ１７に設定したアドレスデータ
とを比較するコンベア回路１９、受信したキャラクタが
自装置宛であることを記憶する受信可能保持回路２０、
処理装置に受信データを出力するか否かを制御する出力
回路２１を含んでいる。

送信時、調歩同期通信ＬＳ１１ｂ〜３ｂが送出するＲＴ
Ｓ信号は、信号線１ｈ〜３　ｈを介して先頭キャラクタ
検知回路１１、出力回路１４および受信部の受信可能保
持回路２０と接続している。

また、ＴＸＤ信号は、信号線１１〜３１を介して送信同
期化回路１０に接続されている。ＲＴＳ信号を信号線１
ｈ〜３ｈを介して受信すると、先頭キャラクタ検知回路
１１はＳＣＨ信号５１を送出する。このＳＣＨ信号５１
は、ストップビット検知回路１２に接続されている。一
方、信号線１１〜３１を介してＴＸＤ信号を受信した送
信同期化回路１０は、ＴＳＤ信号５２とＳＰＢ信号５３
をそれぞれ送出する。ＴＳＤ信号５２は、ボーリングビ
ット生成回路１３に接続されている。また。

ＳＰＢ信号５３は、ストップビット検知回路１２に接続
されている。ＳＣＨ信号５１とＳＴ’Ｂ信号５３により
、ストップビット検知回路１２はボーリングビットのタ
イミングを検出するＰＯＬＢ信号５４を送出する。この
ＰＯＬＢ信号５４は、ボーリングビット生成回路１３と
接続されている。

ＴＳＤ信号５２とＰＯＬＢ信号５４により、ボーリング
ビット生成回路１３は、ボーリングビットを持つＰＯＬ
Ｄ信号５５を送出する。このＰｏＬＤ信号５５は、出力
回路１４に接続されている。

ＲＴＳ信号により、出力回路１４は出力可能状態となる
ので、信号線１に〜３ｋを介してＴＤ倍信号送出する。

他局から送出されてきたＲＤ倍信号、信号線ＩＱ〜３Ｑ
を介して受信同期化回路１５に接続されている。信号線
ＩＱ〜３Ｑを介してＲＤ倍信号受信した受信同期化回路
１５は、Ｒ５Ｄ信号５６を送出する。このＲ３Ｄ信号５
６は、Ｓ→Ｐ変換回路１６と出力回路２１に接続されて
いる。Ｒ８Ｄ信号５６により、Ｓ→Ｐ変換回路１６はパ
ラレルなデータＰＡＲＤ信号５７を送出する。このＰＡ
ＲＤ信号５７は、ボーリングビット検知回路１８とコン
ベア回路１９に接続されている。ＰΔＲＤ信号５７によ
り、ボーリングビット検知回路１８はＰＯＬＥ信号５９
を送出する。このＰＯＬＥ信号５９は、受信可能保持回
路２０に接続されている。

一方、処理装置からのデータバス信号は、信号線１ｇ〜
３ｇを介して装置アドレスレジスタ】７に接続されてい
る。装置アドレスレジスタ１７は、装置アドレスを記憶
し、ＡＤＲＤ信号５８を送出する。コンベア回路１９は
、これらのＰＡＲＤ信号５７とＡＤＲＤ信号５８とを入
力し、コンベアしてその結果であるＭＡＣＨ信号６０を
送出する。

ＭＡＣＨ信号６ｏは、受信可能保持回路２０と接続され
ている。受信可能保持回路２０は、ＰＯＬＥ信号５９と
Ｍ　Ａ　ＣＩ−Ｉ信号６０により、ＲＸＥＮ信号６１を
送出し、送信モードに送出されるＲＴＳ信号が信号線１
ｈ〜３ｈに出力されるまでこれを保持する。ＲＸＥＮ信
号６１は、出力回路２１に接続されている。出力回路２
１はＲＸＥＮ信号６１とＲＳＤ信号５６により、ＲＸＤ
信号を信号線１ｊ〜３ｊに送出する。

第５図は、第４図における調歩同期式インターフェイス
変換器の動作タイムチャートである。

ここでは、主局１からアドレス情報として、従局２の装
置アドレス２を、従局３の装置アドレス３を送出したと
きの主局１の調歩同期式インターフェイス変換器ｌｃ内
における送信部、従局２の調歩同期式インターフェイス
変換器２Ｃ内における受信部の各信号線の動作を示して
いる。

装置アドレスがコンベア回路１９で比較されて、その結
果一致した場合、処理装置側にポーリングキャラクタを
除いた有効なデータが送出される。

また、装置アドレスが異なった場合には、処理装画側に
データが送出されない。すなわち、送信同期化回路１０
からのＴＳＤ信号５２に基づきポーリング生成回路１３
でボーリングビットを生成し、ＰＯＬＤ信号５５を送出
すると、出力回路１４ではＲＴＳ信号とＰＯＬＤ信号５
５によりＴＤ倍信号送出する。このＲＤ倍信号受信した
受信同期化回路１５は出力回路２１およびＳ−＋Ｐ変換
回路１６にＲ８Ｄ信号５６を送出し、さらにコンベア回
路１９に入力される。従局２のアドレスコンベア回路１
９では、装置アドレスが一致するので、ＭＡＣＨ信号６
０が出力され、出力回路２１からＲＸＤ信号が処理装置
側に送出される。一方、従局３のアドレスコンベア回路
１９では、装置アドレスが不一致となるので、Ｍ　Ａ　
Ｃｆ（信号６０は送出されず、その結果、出力回路２１
からＲＸＤ信号が送出されない。

なお、本実施例では、ストップビットが２ビットである
場合を示しているが、ストップビットが１ビットであっ
ても、送信同期化回路１０から送出されるストップビッ
トの出力タイミングを示すＳＰＢ信号５３を、１ビット
分だけ早く送出させることにより、これを外部からプロ
グラマブルにすればボーリングビットを生成することが
できる。

また１本発明の調歩同期式インターフェイス変換器内部
に、ドライバ回路１ｄ〜３ｄとレシーバ回路１８〜３ｅ
を内蔵させることも可能であって、この場合には部品点
数を減少させる利点がある。

第６図は、本発明の他の実施例を示す先頭キャラクタの
波形図である。

本発明の他の実施例として、第６図（ｂ）に示すように
、アドレス情報を含む先頭キャラクタであることを示す
フラグを１ビット付加し、その他の情報はそのまま１ビ
ット分遅らせて送出する方法がある。この場合には、処
理装置から送出されるＲＴＳ信号（ｌｈ〜３ｈ）を１ピ
ツ］・分だけタイミングを伸ばす回路を、先頭キャラク
タ検知回路１１の前段に配百し、ＲＴＳ信号により、先
頭キャラクタ検知回路１１が送出するＳ　ＣＨ信号５１
を送信同期化回路１０に接続する。送信同期化回路１０
は、ＳＣＨ信号５１により、先頭キャラクタのときのみ
ＳＰＢ信号５３を１ビット分遅らせて送出し、ＴＳＤ信
号５２はそのまま送出する。後続するその他の情報を受
信するときには、Ｓ　ＣＨ信号５１は送出されずに、送
信同期化回路１０が送出するＴＳＤ信号５２を１ビット
分だけ遅らせる。受信部では、Ｒ８Ｄ信号５６によりＳ
−＋Ｐ変換回路１６が送出するＰＡＲＤ信号５７を１本
分増加し、ボーリングビット検知回路１８によりフラグ
を検出して、ＰＯＬＥ信号５９を送出することにより、
実現できる。

なお、第６図（ａ）は、フラグを付加しない場合のビッ
ト構成を示す。

〔発明の効果〕

以上説明したように１本発明によれば、（ｉ）従局側の
処理装置は、装置アドレスを含むポーリングキャラクタ
を識別したり、他装置宛のデータを廃棄する処理が全く
不要となるので、処理装置の性能向上を図ることができ
る。（ｉｉ）装置アドレスを認識させるための特別な制
御コードが不要となるため、プロトコルが簡単となる。

（ｉｉｉ）装置アドレスを認識させるための特別の制御
ビットが不要であるため、伝送効率が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す調歩同期式インターフ
ェイス変換器を備えた通信システムの構成図、第２図は
従来の調歩同期通信システムの構成図、第３図は第１図
のシステムにおけるデータの流れを示すタイミングチャ
ート、第４図は第１図における調歩同期式インターフェ
イス変換器のブロック構成図、第５図は第４図における
動作タイミングチャート、第６図は本発明の他の実施例
を示す伝送フレームの構成図である。 １．４：主局、２，３，５，６：従局、ｌｂ〜６ｂ：調
歩同期通信ＬＳＩ、１ｃ−３ｃ：調歩同期式インターフ
ェイス変換器、１０〜６ｏ：レシーバ、１ｄ〜６ｄ：ド
ライバ、１０：送信同期化回路、１１：先頭キャラクタ
検知回路、１２ニストップビット検出回路、１３：ポー
リング生成回路、１４，２１：出力回路、１５：受信同
期化回路、１６：Ｓ→Ｐ変換回路、１７：装置アトレス
レジスタ、 １８：ポーリング検知回路、 ンペア回路、 ２０：受信可能保持回路。 １９：コ

Claims (1)

【特許請求の範囲】
1. １、先頭に送信先アドレス情報を付加した通信情報を複
   数の端末装置間で送受信する調歩同期通信システムにお
   いて、上記各端末装置内に設置され、かつ処理装置から
   送出された送信先アドレス情報のストップビットを加工
   して受信局に送信する手段と、該送信先アドレス情報を
   受信して、加工されたストップビットを検知し、該送信
   先アドレス情報と予め設定された自装置アドレスとを比
   較して、一致したときのみ、後続するその他の情報を処
   理装置に送出する手段とを備えたことを特徴とする調歩
   同期式インターフェイス変換器。２、上記ストップビッ
   トを加工して受信局に送信する手段は、ストップビット
   を加工する代りに、先頭の送信先アドレス情報にのみ、
   アドレス情報が含まれていることを示す１ビットのフラ
   グを付加し、その他の情報にはフラグを付加せず、１ビ
   ット分だけ遅らせて送信することを特徴とする特許請求
   の範囲第１項記載の調歩同期式インターフェイス変換器
   。