CN1678985A - 反馈随机数生成方法和系统 - Google Patents

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Abstract

物理随机数发生器用于产生真实的随机比特序列，同时线性反馈移位寄存器和时钟一起用于提供多个反馈随机比特序列。在操作中，所述线性反馈移位寄存器响应来自所述时钟的、具有预定操作频率的时钟信号来周期地锁存所述反馈随机比特序列。在锁存所述反馈随机比特序列的过程中，所述线性反馈移位寄存器包括多个双稳态锁存器，其用于线性地移位由XOR门输出的混合随机比特序列，所述混合随机比特序列与真实的随机比特序列组合。抽取器接收反馈随机比特序列并且提供输出随机比特序列，所述输出随机比特序列表示所述反馈随机比特序列的选择输出。

Description

反馈随机数生成方法和系统
技术领域
本发明总体上涉及物理随机数发生器(即：通过依照不可测定的方式操作装置的一个或多个组件来产生数的一比特或多比特表示装置)。本发明尤其涉及一种物理随机数发生器的随机性的改进。
背景技术
现有技术中已知的物理随机数发生器通过依照不可测定的方式操作所述装置的一个或多个组件来产生一随机数比特或多比特。概念上，所述组件的不可测定的操作产生随机数比特的无偏的随机生成。实际上，所述组件的不可测定的操作一般因与组件操作相关的各种公差而导致有偏的随机数比特的产生。
发明内容
本发明使用线性反馈移位寄存器和抽取器(decimator)来由物理随机数发生器对真实的随机比特序列的有偏产生加以改进。本发明的各个方面是新颖的、非显而易见的，并且提供了各种优点。虽然这里涵盖的本发明的实际特性只能参考附加于此的权利要求书来确定，但是如下简要地描述了这里所公开的实施例的特点的确定特征。
本发明的一个方式是随机数发生系统，包括物理随机数发生器、线性反馈移位寄存器、时钟和抽取器。所述物理随机数发生器用于产生向所述线性反馈移位寄存器传递的一个或多个真实的随机比特序列，所述线性反馈移位寄存器用于周期地锁存一个或多个反馈随机比特序列作为所述真实随机比特序列的函数。来自所述时钟的时钟信号通过线性反馈移位寄存器来触发对反馈随机比特序列的周期锁存。向所述抽取器传递反馈随机比特序列之一的周期锁存，所述抽取器用于提供一个或多个输出随机比特序列，所述输出随机比特序列表示所述反馈随机比特序列的选择输出。
结合附图，根据本优选实施例的下列详细说明，本发明的上述方式以及其它方式、特征和优点将变得显而易见。详细说明和附图仅仅是本发明的举例说明而不是限制，本发明的范围由所附的权利要求书和其等价物来定义。
附图说明
图1举例说明了根据本发明的随机数发生系统的第一实施例的框图；
图2举例说明了图1的根据本发明的随机数发生系统的第一实施例的示意图；和。
图3举例说明了图1的根据本发明的随机数发生系统的第二实施例的框图。
具体实施方式
图1举例说明了随机数发生系统10(以下称为“系统10”)，其包括物理随机数发生器20(以下称为“PRNG 20”)，线性反馈移位寄存器30(以下称为“LFSR 30”)，常规的时钟40和常规的抽取器50。所述PRNG 20与LFSR 30通信，从而向所述逻辑LFSR 30提供一个或多个真实的随机比特序列TRB1-TRBX。所述LFSR 30用于周期地锁存一个或多个反馈随机比特序列FRB1-FRBY作为真实随机比特序列TRB1-TRBX的函数。时钟40与LFSR 30通信，从而向所述LFSR 30提供时钟信号CS，所述时钟信号CS具有用于通过所述LFSR 30触发所述反馈随机比特序列FRB1-FRBY的周期锁存的预定操作频率。所述LFSR30与抽取器50通信，从而向所述抽取器50提供所述反馈随机比特序列FRB1-FRBY，借此所述抽取器50提供一个或多个输出随机比特序列ORB1-ORBZ，其表示所述反馈随机比特序列FRB1-FRBY的选择输出。
所述PRNG 20、LFSR 30、时钟40和抽取器50配置的数目没有限制。另外，可以依照多种方式(例如电学上、光学上、声学上和/或磁性地)来实现在所述PRNG 20、LFSR 30、时钟40和抽取器50之间的上述通信。因此，所述系统10的实施例的数目实质上是无限的。
图2举例说明了作为系统10(图1)的一个实施例的随机数发生系统11(以下称为“系统11”)。所述系统11包括物理随机数发生器21(以下为“PRNG 21”)和线性反馈移位寄存器31(以下为“LFSR31”)。所述PRNG 21可操作于真实的随机比特序列TRB1(X＝1)。在一个实施例中，依照序号为[暂缺]、题目为“Latching ElectronicCircuit For Random Number Generation”的美国专利申请来配置PRNG21，在此将该篇申请的内容全部引用以供参考，并且为受让人共同所有。在另一实施例中，依照序号为[暂缺]、题目为“SwitchingElectronic Circuit For Random Number Generation”的美国专利申请来配置PRNG 21，在此将该篇申请的内容全部引用以供参考，并且为受让人共同所有。
所述LFSR 31包括具有XOR门32形式的逻辑电路，其具有与PRNG21电耦合的第一输入端，借此接收所述真实的随机比特序列TRB1。所述LFSR 31还包括具有D-型触发器331-33Y形式的双稳态锁存器的常规结构，其中数据输出端Q与随后的触发器的数据输入端D电耦合。每个触发器331-33Y响应于时钟信号CS的接收来周期地锁存相应的反馈随机比特序列FRB1-FRBY。时钟40与所述触发器331-33Y的每个锁存输入端L电耦合，借此向每个触发器331-33Y提供所述时钟信号CS。为了通过所述触发器331-33Y来执行周期锁存所述反馈随机比特序列FRB1-FRBY，时钟信号CS的触发转换时间认可所述触发器331-33Y的数据设置和持续时间。
触发器332的数据输出端Q与XOR门32的第二输入端电耦合，借此向XOR门32提供反馈随机比特序列FRB2。触发器33Z的数据输出端Q与XOR门32的第二输入端电耦合，借此向XOR门32提供反馈随机比特序列FRBY。许多其它触发器的数据输出端Q可以共同地与其它示出的XOR门32输入端电耦合，借此向所述XOR门32提供另外的反馈随机比特序列。所述XOR门32的输出端与第一触发器331的数据输入端D电耦合，借此向所述触发器331提供混合的随机比特序列MRB。触发器32Y的Q输出端还与抽取器51电耦合，借此向所述抽取器51提供反馈随机比特序列FRBY，借此所述抽取器51提供输出随机比特序列ORB1(Z＝1)，其表示所述反馈随机比特序列FRBY的选择输出。在一个实施例中，所述抽取器51是具有数据输入端的计数器，所述数据输入端与触发器32Y的Q输出端电耦合，借此控制所述计数器的选择输入端以便实现所述反馈随机比特序列FRBY的选择输出。
本领域内的普通技术人员应当理解，可以依照多种方式改变系统11以便产生系统11的可选择的实施例。例如，为了增强和/或改变所述位混合，可以向XOR门32传递在FRB1-FRBY之间的不同的反馈随机比特序列。第二，对于具有两个输入端的逻辑电路的实施例只可以传递在反馈随机比特序列FRB1-FRBY之间的一个反馈随机比特序列。第三，对于具有四个或更多输入端的逻辑电路的实施例可以传递在TRB2-TRBX(图1)之间另外的真实随机比特序列和/或在反馈随机比特序列FRB1-FRBY之间另外的反馈随机比特序列。第四，可以向LFSR 31和/或另外的LFSR 31传递另外的混合随机比特序列。第五，可以利用触发器331-33Y的一个或多个反向数据输出端Q来产生一个或多个反馈随机比特序列FRB1-FRBY。第六，可以由一个或多个D-型触发器331-33Y来替换其它类型的双稳态锁存器。
现在这里将描述系统11的操作。为了操作说明，系统11的初始状态由真实的随机比特序列TRB1和被设置为0位的反馈随机比特序列FRB1-FRBY组成。因此，还把混合位MRB设置为0位。同样为了操作说明，所述LFSR 31由五个(5)触发器331-335组成，其中所举例说明的触发器33Y作为触发器335。此外，把触发器331-335设计成当时钟信号CS的上升沿时被触发。
下列表1举例说明了当PRNG 20偏向把所述真实的随机比特序列TRB1产生为1位时所述系统11的示例性操作：
                               表1
时间   TRB1   MRB     FRB1   FRB2  FRB3  FRB4  FRB5
T0    1       1       0       0       0       0       0
T1    1       1       1       0       0       0       0
T2    1       1       1       1       0       0       0
T3    1       1       1       1       1       0       0
T4    1       1       1       1       1       1       0
T5    1       1       1       1       1       1       1
T6    1       0       0       1       1       1       1
T7    1       0       0       0       1       1       1
T8    1       1       1       0       0       1       1
T9    1       1       1       1       0       0       1
T10   1       0       0       1       1       0       0
T11   1       1       0       0       1       1       0
T12   1       1       1       0       0       1       1
T13   1       1       1       1       0       0       1
T14   1       0       0       1       1       0       0
T15   1       1       1       0       1       1       0
T16   1        1        1        1        0        1        1
T17   1        0        0        1        1        1        0
T18   1        1        1        0        1        1        1
T19   1        1        1        1        0        1        1
T20   1        0        1        1        1        0        1
下列表2举例说明了当所述PRNG 20不是非常随机地产生所述真实的随机比特序列TRB1作为周期0011序列时所述系统11的另一示例性操作：
                            表2
时间   TRB1   MRB    FRB1  FRB2  FRB3   FRB4   FRB5
T0    0       0      0       0       0       0       0
T1    0       0      0       0       0       0       0
T2    0       0      0       0       0       0       0
T3    1       1      0       0       0       0       0
T4    1       1      1       0       0       0       0
T5    0       0      0       1       1       0       0
T6    0       0      0       0       1       1       0
T7    1       1      1       0       0       1       1
T8    1       1      1       1       0       0       1
T9    0       1      1       1       1       0       0
T10   0       1      1       1       1       1       0
T11   1       1      1       1       1       1       1
T12   1       0      0       1       1       1       1
T13   0       1      1       0       1       1       1
T14   0       1      1       1       0       1       1
T15   1       0      0       1       1       0       1
T16   1       0      0       0       1       1       0
T17   0       0      0       0       0       1       1
T18   0       1      1       0       0       0       1
T19   1       1      1       1       0       0       0
T20   1       1      1       1       1       0       0
图3举例说明了随机数发生系统12(以下称为“系统12”)作为系统10(图1)的另一实施例。所述系统12使用PRNG21、时钟40、多个LFSR 311-31A，多个抽取器511-51A和逻辑电路60(例如多输入端XOR门)。抽取器511-51A与逻辑电路60通信借此向所述逻辑电路60提供多个输出随机比特序列ORB1-ORBA。响应于此，所述逻辑电路60将提供系统随机比特序列SRB，其完全不受作为常数比特流提供的任何输出随机比特序列0RB1-0RBA的影响。只要相应的LFSR 311-31A和抽取器511-51A中的任何一对生成随机比特，那么所产生的系统随机比特序列SRB将也是随机的。在VLSI芯片上，集成数百不同的LFSR 311-31A和抽取器511-51A是可行的，并且所产生的比特流将是高度不可预测的。
本领域内的普通技术人员应当理解，可以依照多种方式改变系统12以便产生系统12的可选择的实施例。例如，可选择的每个LFSR311-31A接收所述时钟信号CS，可以在系统12的可选择实施例内使用另外的时钟以便提供不同频率的两个或更多时钟信号，向所选择的LFSR311-31A战略上提供每个时钟信号。第二，在系统12的可选择实施例内可以使用另外的PRNG 21，向所选择的LFSR 311-31A战略上提供每个真实的随机比特序列。第三，一个或多个抽取器511-51A可以与两个或更多LFSR 311-31A通信。第四，可以删除抽取器511-51A并且LFSR 311-31A可以与逻辑电路60通信借此所述系统随机比特序列SRB是根据LFSR 311-31A选择的反馈随机比特序列的函数。
虽然这里公开的本发明实施例目前被认为是优选的，然而在不脱离本发明的精神和范围的情况下可以进行各种变化和修改。在附加权利要求中指出了本发明的范围，并且在其意义和等价物的范围内所有的变化都包含在其中。

Claims (10)

1.一种随机数发生器系统，包括：
物理随机数发生器，可操作来产生一个或多个真实的随机比特序列；
线性反馈移位寄存器，可操作来周期地锁存一个或多个反馈随机比特序列作为一个或多个真实随机比特序列的函数；以及
时钟，可操作来提供具有预先确定的操作频率的时钟信号，用于通过所述线性反馈移位寄存器来触发所述一个或多个反馈随机比特序列的周期锁存。
2.所述随机数发生系统，还包括：
抽取器，可操作来提供一个或多个输出随机比特序列，所述输出随机比特序列表示所述一个或多个反馈随机比特序列的选择输出。
3.一种随机数发生器系统，包括：
物理随机数发生器，可操作来产生一个真实的随机比特序列；
线性反馈移位寄存器，可操作来周期地锁存一个或多个反馈随机比特序列作为真实随机比特序列的函数；以及
时钟，可操作来提供具有预先确定的操作频率的时钟信号，用于通过所述线性反馈移位寄存器来触发所述一个或多个反馈随机比特序列(FRB1-FRBZ)的周期锁存。
4.如权利要求3所述的随机数发生器系统，包括：
抽取器，可操作来提供一输出随机比特序列，所述输出随机比特序列表示所述一个或多个反馈随机比特序列的第一反馈随机比特序列的选择输出。
5.如权利要求3所述的随机数发生系统，其中所述线性反馈移位寄存器包括
逻辑电路，其可操作来响应所述真实的随机比特序列的接收和所述一个或多个反馈随机比特序列的第一反馈随机比特序列的接收来产生一个或多个混合随机比特序列，以及
至少一个双稳态锁存器，可操作来响应于所述一个或多个混合随机比特序列和所述时钟信号的接收来产生一个或多个反馈随机比特序列。
6.一种随机数发生器系统，包括：
物理随机数发生器，可操作来提供一个或多个真实的随机比特序列；
多个线性反馈移位寄存器，可操作来接收所述一个或多个真实的随机比特序列，其中第一线性反馈移位寄存器可操作来周期地锁存一个或多个反馈随机比特序列作为所述一个或多个真实随机比特序列的函数；以及
时钟，可操作来提供具有预先确定的操作频率的时钟信号，用于通过所述第一线性反馈移位寄存器来触发所述一个或多个反馈随机比特序列的周期锁存。
7.如权利要求6所述的随机数发生系统，还包括：
多个抽取器，可操作来输出一个或多个输出随机比特序列，所述输出随机比特序列表示所述反馈随机比特序列的选择输出。
8.如权利要求7所述的随机数发生系统，还包括：
逻辑电路，可操作来提供作一系统随机比特序列为所述一个或多个输出随机比特序列的函数。
9.如权利要求6所述的随机数发生系统，还包括：
逻辑电路，可操作来提供一系统随机比特序列作为所述反馈随机比特序列的函数。
10.如权利要求6所述的随机数发生系统，其中所述第一线性反馈移位寄存器包括
逻辑电路，其可操作来响应所述第一真实随机比特序列的接收和所述一个或多个反馈随机比特序列的第一反馈随机比特序列的接收来产生一个或多个混合随机比特序列；以及
至少一个双稳态锁存器，可操作来响应于所述一个或多个混合随机比特序列和所述时钟信号的接收来产生一个或多个反馈随机比特序列。
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