JP2005538445A - フィードバック乱数発生方法及びシステム - Google Patents

Abstract

物理的乱数発生器がトゥルーランダムビットシーケンスを出力するように動作し、他方、リニアフィードバックシフトレジスタ及びクロックが共同して複数のフィードバックランダムビットシーケンスを出力するように動作する。動作中、リニアフィードバックシフトレジスタはクロックからの所定の動作周波数を有するクロック信号に応答してフィードバックランダムビットシーケンスを周期的にラッチする。フィードバックランダムビットシーケンスをラッチングする場合、リニアフィードバックシフトレジスタは、ＸＯＲゲートによって出力されたミックス済みランダムビットシーケンスをリニアにシフトするための複数の双安定ラッチを含み、このランダムビットシーケンスはトゥルーランダムビットシーケンスと組み合わされるものである。デシメータがフィードバックランダムビットシーケンスを受信し、そのフィードバックランダムビットシーケンスの選択的出力を表す出力ランダムビットシーケンスを出力する。

Description

本発明は、一般的に物理的乱数発生器（すなわち、ある装置の１つ又はそれ以上のコンポーネントを動作させることによって数を表すビットを不確定形式で発生する装置）に関する。本発明は特に物理的乱数発生器のランダム性の改良に関する。

従来技術で知られている物理的乱数発生器は、装置の１つ又はそれ以上のコンポーネントを不確定形式で動作させることによって乱数を表す単数又は複数のビットを発生する。概念的には、コンポーネントの不確定動作は乱数ビットの偏りのないランダム発生を行う。実際面では、コンポーネントの不確定動作は一般にコンポーネントの動作に関する種々の許容誤差により偏りのある乱数ビットの発生を行う。

本発明は物理的乱数発生器によるトゥルーランダムビットシーケンスの偏りのある発生を改善することを課題とする。

上記課題を解決するために、本発明は、リニアフィードバックシフトレジスタ及びデシメータを使用する。本発明は種々の面で新規であり、非自明であり、かつ種々の利点を提供するものである。ここでカバーされる本発明の実際の本質はここに添付した特許請求の範囲を参照して決定できるのみであるが、ここに開示される実施例の特性である一定の特徴について次に簡単に説明する。

本発明の１つの形態は、物理的乱数発生器、リニアフィードバックシフトレジスタ、クロック、及びデシメータを備えた乱数発生システムである。物理的乱数発生器はリニアフィードバックシフトレジスタと通信する１つ又はそれ以上のトゥルーランダムビットシーケンスを発生するように動作する。リニアフィードバックシフトレジスタはトゥルーランダムビットシーケンスの関数として１つ又はそれ以上のフィードバックランダムビットシーケンスを周期的にラッチするように動作する。クロックからのクロック信号はリニアフィードバックシフトレジスタによってフィードバックランダムビットシーケンスの周期的ラッチングをトリガする。フィードバックランダムビットシーケンスの１つの周期的ラッチングはデシメータに送出され、それによりデシメータは、フィードバックランダムビットシーケンスの選択的出力を表す１つ又はそれ以上の出力ランダムビットシーケンスを出力するように動作する。

本発明の上述の形態も他の形態、特徴、利点も、添付図面を参照して行う好ましい実施例の次の詳細な説明からさらに明らかにされる。詳細な説明及び図面はあくまでも本発明の説明のために示されるだけのものであって、それに限定されることはなく、本発明の技術的範囲は添付の特許請求の範囲及びその均等性によって特定される。

図１は、物理的乱数発生器２０（以下、「ＰＲＮＧ２０」という）、リニアフィードバックシフトレジスタ３０（以下、「ＬＦＳＲ３０」という）、従来型のクロック４０、及び従来型のデシメータ５０を備えた乱数発生システム１０（以下、「システム１０」という）を示すものである。ＰＲＮＧ２０はＬＦＳＲ３０と通信し、それによりＬＦＳＲ３０はトゥルーランダムビットシーケンスＴＲＢ_１〜ＴＲＢ_Ｘの関数として１つ又はそれ以上のフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙを周期的にラッチするように動作する。クロック４０はＬＦＳＲ３０と通信し、それによってＬＦＳＲ３０にクロック信号ＣＳを送出する。クロック信号ＣＳはＬＦＳＲ３０によるフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙの周期的ラッチングをトリガするために所定の動作周波数を持っている。ＬＦＳＲ３０はデシメータ５０と通信し、それによってデシメータ５０にフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙを送出する。それによって、デシメータ５０は、フィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙの選択的出力を表す１つ又はそれ以上の出力ランダムビットシーケンスＯＲＢ_１〜ＯＲＢ_Ｚを出力する。

ＰＲＮＧ２０、ＬＦＳＲ３０、クロック４０、及びデシメータ５０の設置個数に制限はない。なお、ＰＲＮＧ２０、ＬＦＳＲ３０、クロック４０、及びデシメータ５０の間の上述の通信は種々の方法で（例えば、電気的、光学的、音響的及び磁気的な手段を単独に又は適宜組み合わせて）達成することができる。それ故にシステム１０の実施例の数に実質的に制限はない。

図２は乱数発生システム１１（以下、「システム１１」という）を示すものである。システム１１は、物理的乱数発生器２１（以下、「ＰＲＮＧ２１」という）、及びリニアフィードバックシフトレジスタ３１（以下、「ＬＦＳＲ３１」という）を含んでいる。ＰＲＮＧ２１はトゥルーランダムビットシーケンスＴＲＢ_１（Ｘ＝１）のために動作可能である。一実施態様においては、ＰＲＮＧ２１は「乱数発生用電子ラッチング回路」なる名称の米国特許出願の明細書に開示されているところに従って構成可能であり、その出願の全てが、ここの参照によって組み込まれ且つ譲受人によって共有されている。

ＬＦＳＲ３１は、ＰＲＮＧ２１に電気的に結合された第１入力端を有するＸＯＲゲート３２の形の論理回路を含み、それによってトゥルーランダムビットシーケンスＴＲＢ_１を受信する。ＬＦＳＲ３１はさらにＤ型フリップフロップ３３_１〜３３_Ｙの形の従来型双安定ラッチ装置を含んでおり、そのデータ出力端Ｑは次段のフリップフロップのデータ入力端Ｄに電気的に結合されている。各フリップフロップ３３_１〜３３_Ｙはクロック信号ＣＳの受信に応答して対応するフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙを周期的にラッチする。クロック４０はフリップフロップ３３_１〜３３_Ｙの各ラッチ入力端Ｌに電気的に結合されている。それにより、クロック４０は各フリップフロップ３３_１〜３３_Ｙにクロック信号ＣＳを送出する。フリップフロップ３３_１〜３３_ＹによるフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙの周期的ラッチングを実行するために、クロック信号ＣＳのトリガ遷移時間がフリップフロップ３３_１〜３３_Ｙのデータセットアップ及びホールド時間を与える。

フリップフロップ３３_２のデータ出力端ＱはＸＯＲゲート３２の第２入力端に電気的に結合されており、それによりＸＯＲゲート３２にフィードバックランダムビットシーケンスＦＲＢ_２が送出される。フリップフロップ３３_Ｙのデータ出力端ＱはＸＯＲゲート３２の第２入力端に電気的に結合されており、それによりＸＯＲゲート３２にフィードバックランダムビットシーケンスＦＲＢ_Ｙが送出される。他のフリップフロップの番号のデータ出力端ＱはＸＯＲゲート３２の図示されている他の入力端に電気的に結合されており、それによりＸＯＲ３２に付加的なフィードバックランダムビットシーケンスが送出される。ＸＯＲゲート３２の出力端は第１フリップフロップ３３_１のデータ入力端に電気的に結合されており、それによりフリップフロップ３３_１にミックス済ランダムビットシーケンスＭＲＢが送出される。フリップフロップ３３_ＹのＱ出力端はデシメータ５１に電気的に結合されており、それによりデシメータ５１にフィードバックランダムビットシーケンスＦＲＢ_Ｙが送出される。それにより、デシメータ５１はフィードバックランダムビットシーケンスＦＲＢ_Ｙの選択的出力を表す出力ランダムビットシーケンスＯＲＢ_１（Ｚ＝１）を出力する。一実施態様においては、デシメータ５１は、フリップフロップ３２_ＹのＱ出力端に電気的に結合されたデータ入力端を有するカウンタである。それにより、カウンタの選択入力はフィードバックランダムビットシーケンスＦＲＢ_Ｙの選択的出力を実行するように制御される。

システム１１は、当業者によって良く知られているように、その代替実施態様を構成する種々のやり方で変形可能である。例えば、ビットミキシングを強化したり変更したりするために、ＦＲＢ_１〜ＦＲＢ_Ｙの間の異なるフィードバックランダムビットシーケンスをＸＯＲゲート３２と通信可能にすることができる。第二に、フィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙの間でただ１つのフィードバックランダムビットシーケンスが２入力端を有する論理回路と通信可能にすることができる。第三に、ＴＲＢ_２〜ＴＲＢ_Ｘ（図１）の中の付加的なトゥルーランダムビットシーケンス及び付加的なフィードバックランダムビットシーケンスの少なくとも一方が４又はそれ以上の入力端を有する論理回路と通信するようにすることができる。第四に、付加的なミックス済ランダムビットシーケンスがＬＦＳＲ３１及び付加的なＬＦＳＲ３１の少なくとも一方と通信するようにすることができる。第五に、フリップフロップ３３_１〜３３_Ｙの反転されたデータ出力端Ｑの１つ又はそれ以上を、１つ又はそれ以上のフィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙを発生するために用いることができる。第六に、Ｄ型フリップフロップ３３_１〜３３_Ｙの代わりに他の型の双安定ラッチを用いることができる。

次にシステム１１の動作について説明する。動作説明のために、システム１１の初期状態はトゥルーランダムビットシーケンスＴＲＢ_１にあり、フィードバックランダムビットシーケンスＦＲＢ_１〜ＦＲＢ_Ｙは０ビットにセットされているものとする。したがって、ミックス済ビットＭＲＢも０ビットにセットされている。さらに動作説明のために、ＬＦＳＲ３１は５段のフリップフロップ３３_１〜３３_５を備えているものとする。したがって図示のフリップフロップ３３_Ｙはフリップフロップ３３_５と読み替えられるものとする。さらに、フリップフロップ３３_１〜３３_５はクロック信号ＣＳの立ち上がりエッジによってトリガされるように設計されているものとする。

次の表１は、ＰＲＮＧ２０がトゥルーランダムビットシーケンスＴＲＢ_１を１ビットとして発生する方向へバイアスされている時の、システム１１の代表的な動作を示すものである。

次の表２は、ＰＲＮＧ２０がトゥルーランダムビットシーケンスＴＲＢ_１を周期的な００１１シーケンスとして非常にランダムには発生しない時の、システム１１の他の代表的な動作を示すものである。

図３は、システム１０（図１）の他の実施態様として乱数発生システム１２（以下、「システム１２」という）を示すものである。システム１２は、ＰＲＮＧ２１、クロック４０、複数のＬＦＳＲ３１_１〜３１_Ａ、複数のデシメータ５１_１〜５１_Ａ、及び論理回路６０（例えば、マルチ入力ＸＯＲゲート）を備えている。デシメータ５１_１〜５１_Ａは論理回路６０と通信し、それにより論理回路６０に複数の出力ランダムビットシーケンスＯＲＢ_１〜ＯＲＢ_Ａが入力される。これに応答して、論理回路６０は、一定のビットストリームとして出力される出力ランダムビットシーケンスＯＲＢ_１〜ＯＲＢ_Ａのいずれかに十分には感応しないシステムランダムビットシーケンスＳＲＢを出力する。ＬＦＳＲ３１_１〜３１_Ａ及びデシメータ５１_１〜５１_Ａの対応するペアのいずれか１つがランダムビットを発生する限り、結果として生じるシステムランダムビットシーケンスＳＲＢもまたランダムである。ＶＬＳＩチップ上で、数百個の異なるＬＦＳＲ３１_１〜３１_Ａ及びデシメータ５１_１〜５１_Ａを集積することは実行可能なことであり、結果として得られるビットストリームは高度に予測不能である。

システム１２は、当業者には容易に想到しうるシステム１２の変形実施態様を作り出すように種々のやり方で変形可能である。例えば、各ＬＦＳＲ３１_１〜３１_Ａがクロック信号ＣＳを受信し、付加的なクロックをシステム１２の変形実施態様内で用い、選択されたＬＦＳＲ３１_１〜３１_Ａに効果的に供給される各クロック信号と共に異なる周波数の２つ又はそれ以上のクロック信号を出力させることができる。第二に、付加的なＰＲＮＧ２１は、選択されたＬＦＳＲ３１_１〜３１_Ａに効果的に供給される各トゥルーランダムビットシーケンスと共にシステム１２の代替実施態様の中で用いることができる。第三に、１つ又はそれ以上のデシメータ５１_１〜５１_Ａが１つ又はそれ以上のＬＦＳＲ３１_１〜３１_Ａと通信することができる。第四に、デシメータ５１_１〜５１_Ａを除去し、ＬＦＳＲ３１_１〜３１_Ａが論理回路６０と通信し、それによりシステムランダムビットシーケンスＳＲＢがＬＦＳＲ３１_１〜３１_Ａからの選択されたフィードバックランダムビットシーケンスの関数となるようにすることができる。

ここに開示された本発明の実施態様は現在好ましいと考えられるものではあるが、本発明の精神及び範囲から逸脱しない限り種々の変形及び修正を施すことができる。本発明の範囲は添付の特許請求の範囲に示されており、均等の意義及び範囲内であらゆる変形がそこに包含されるべきものである。

本発明による乱数発生システムの第１実施例を示すブロック図である。 本発明による図１の乱数発生システムの要部の第１実施態様を示すブロック図である。 本発明による図１の乱数発生システムの要部の第２実施態様を示すブロック図である。

Claims (10)

1. １つ又はそれ以上のトゥルーランダムビットシーケンスを発生するように動作可能な物理的乱数発生器と、
   １つ又はそれ以上のトゥルーランダムビットシーケンスの関数として１つ又はそれ以上のフィードバックランダムビットシーケンスを周期的にラッチするように動作可能なリニアフィードバックシフトレジスタと、
   前記リニアフィードバックシフトレジスタによる１つ又はそれ以上のフィードバックランダムビットシーケンスの周期的ラッチングをトリガするための所定の動作周波数を有するクロック信号を出力するように動作可能なクロックと、
   を備えた乱数発生システム。
2. １つ又はそれ以上のフィードバックランダムビットシーケンスの選択的出力を表す１つ又はそれ以上の出力ランダムビットシーケンスを出力するように動作可能なデシメータ、
   をさらに備えた請求項１に記載の乱数発生システム。
3. トゥルーランダムビットシーケンスを発生するように動作可能な物理的乱数発生器と、
   トゥルーランダムビットシーケンスの関数として１つ又はそれ以上のフィードバックランダムビットシーケンスを周期的にラッチするように動作可能なリニアフィードバックシフトレジスタと、
   前記リニアフィードバックシフトレジスタによる１つ又はそれ以上のフィードバックランダムビットシーケンス（ＦＲＢ_１〜ＦＲＢ_Ｚ）の周期的ラッチングをトリガするための所定の動作周波数を有するクロック信号を出力するように動作可能なクロックと、
   を備えた乱数発生システム。
4. １つ又はそれ以上のフィードバックランダムビットシーケンスの第１フィードバックランダムビットシーケンスの選択的出力を表す出力ランダムビットシーケンスを出力するように動作可能なデシメータ、
   をさらに備えた請求項３に記載の乱数発生システム。
5. 前記リニアフィードバックシフトレジスタが、
   前記トゥルーランダムビットシーケンスの受信及び前記１つ又はそれ以上のフィードバックランダムビットシーケンスの第１フィードバックランダムビットシーケンスの受信に応答して１つ又はそれ以上のミックス済ランダムビットシーケンスを発生するように動作可能な論理回路と、
   前記１つ又はそれ以上のミックス済ランダムビットシーケンス及び前記クロック信号の受信に応答して１つ又はそれ以上のフィードバックランダムビットシーケンスを発生するように動作可能な少なくとも１つの双安定ラッチと、
   を含んでいる請求項３に記載の乱数発生システム。
6. １つ又はそれ以上のトゥルーランダムビットシーケンスを出力するように動作可能な物理的乱数発生器と、
   １つ又はそれ以上のフィードバックランダムビットシーケンスを１つ又はそれ以上のトゥルーランダムビットシーケンスの関数として周期的にラッチするように動作可能な第１リニアフィードバックシフトレジスタを含む、１つ又はそれ以上のトゥルーランダムビットシーケンスを受信するように動作可能な複数のリニアフィードバックシフトレジスタと、
   前記第１リニアフィードバックシフトレジスタによる１つ又はそれ以上のフィードバックランダムビットシーケンスの周期的ラッチングをトリガするための所定の動作周波数を有するクロック信号を出力するように動作可能なクロックと、
   を備えた乱数発生システム。
7. フィードバックランダムビットシーケンスの選択的出力を表す１つ又はそれ以上の出力ランダムビットシーケンスを出力するように動作可能な複数のデシメータ、
   をさらに備えた請求項６に記載の乱数発生システム。
8. システムランダムビットシーケンスを１つ又はそれ以上の出力ランダムビットシーケンスの関数として出力するように動作可能な論理回路、
   をさらに備えた請求項７に記載の乱数発生システム。
9. システムランダムビットシーケンスをフィードバックランダムビットシーケンスの関数として出力するように動作可能な論理回路、
   をさらに備えた請求項６に記載の乱数発生システム。
10. 前記第１リニアフィードバックシフトレジスタが、
    前記第１のトゥルーランダムビットシーケンスの受信及び前記１つ又はそれ以上のフィードバックランダムビットシーケンスの第１フィードバックランダムビットシーケンスの受信に応答して１つ又はそれ以上のミックス済ランダムビットシーケンスを発生するように動作可能な論理回路と、
    前記１つ又はそれ以上のミックス済ランダムビットシーケンス及び前記クロック信号の受信に応答して１つ又はそれ以上のフィードバックランダムビットシーケンスを発生するように動作可能な少なくとも１つの双安定ラッチと、
    を含んでいる請求項６に記載の乱数発生システム。
    

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