JPH06209355A - 伝送検査用信号発生回路 - Google Patents
伝送検査用信号発生回路Info
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- JPH06209355A JPH06209355A JP5003404A JP340493A JPH06209355A JP H06209355 A JPH06209355 A JP H06209355A JP 5003404 A JP5003404 A JP 5003404A JP 340493 A JP340493 A JP 340493A JP H06209355 A JPH06209355 A JP H06209355A
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Abstract
(57)【要約】
【目的】 擬似ランダムパターン内に長ビットの連続パ
ターンを含めた伝送検査用信号を発生させることによ
り、より効果的なデジタル通信機器の試験を実現するこ
とができる伝送検査用信号発生回路を提供する。 【構成】 一定周波数のクロック信号を発生するクロッ
ク発生部と、クロック信号に同期して擬似ランダムパタ
ーン信号を発生するランダムパターン発生部と、該クロ
ック信号に同期して任意の期間で論理“１”又は論理
“０”の連続パターン信号を発生する連続パターン発生
部と、擬似ランダムパターン信号と連続パターン信号を
入力するセレクタ部と、セレクタ部に対して、クロック
信号に同期した任意の期間では擬似ランダムパターン信
号を出力させると共に、他の期間では連続パターン信号
を出力させる切換え動作を行わせることにより、任意期
間の擬似ランダムパターン信号と他の期間の連続パター
ン信号が交互に繰り返される伝送検査用信号を出力させ
るパターン制御部とを具備する構成とした。
ターンを含めた伝送検査用信号を発生させることによ
り、より効果的なデジタル通信機器の試験を実現するこ
とができる伝送検査用信号発生回路を提供する。 【構成】 一定周波数のクロック信号を発生するクロッ
ク発生部と、クロック信号に同期して擬似ランダムパタ
ーン信号を発生するランダムパターン発生部と、該クロ
ック信号に同期して任意の期間で論理“１”又は論理
“０”の連続パターン信号を発生する連続パターン発生
部と、擬似ランダムパターン信号と連続パターン信号を
入力するセレクタ部と、セレクタ部に対して、クロック
信号に同期した任意の期間では擬似ランダムパターン信
号を出力させると共に、他の期間では連続パターン信号
を出力させる切換え動作を行わせることにより、任意期
間の擬似ランダムパターン信号と他の期間の連続パター
ン信号が交互に繰り返される伝送検査用信号を出力させ
るパターン制御部とを具備する構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル通信機器の機
能試験を行う際に、デジタル通信機器に伝送検査用信号
を供給するための伝送検査用信号発生回路に関する。
能試験を行う際に、デジタル通信機器に伝送検査用信号
を供給するための伝送検査用信号発生回路に関する。
【０００２】
【従来の技術】デジタル通信機器の機能試験は、そのデ
ジタル通信機器の動作速度に相当する周波数の各種論理
パターンを含んだ伝送検査用信号をデジタル通信機器に
供給して、デジタル通信機器の実際の動作により得られ
る論理出力信号を解析することによって行われている。
ジタル通信機器の動作速度に相当する周波数の各種論理
パターンを含んだ伝送検査用信号をデジタル通信機器に
供給して、デジタル通信機器の実際の動作により得られ
る論理出力信号を解析することによって行われている。
【０００３】従来、図１０に示すような伝送検査用信号
発生回路で形成される擬似ランダムパターン信号が、こ
の伝送検査用信号として使用されている。
発生回路で形成される擬似ランダムパターン信号が、こ
の伝送検査用信号として使用されている。
【０００４】この伝送検査用信号発生回路は、シフトビ
ットＳ1 〜Ｓi を有するシフトレジスタとその最終ビッ
トＳi 及び中間ビットＳj のビット出力を排他的論理和
演算処理してその演算結果の論理データを初段ビットＳ
1 に帰還入力させる排他的論理和回路ＥＸとから成るリ
ニアフィードバックシフトレジスタＬＦＳＲと、このリ
ニアフィードバックシフトレジスタＬＦＳＲを所定周波
数のクロック信号ＣＫに同期してシフト動作させるクロ
ック発生回路Ｃとで構成されている。
ットＳ1 〜Ｓi を有するシフトレジスタとその最終ビッ
トＳi 及び中間ビットＳj のビット出力を排他的論理和
演算処理してその演算結果の論理データを初段ビットＳ
1 に帰還入力させる排他的論理和回路ＥＸとから成るリ
ニアフィードバックシフトレジスタＬＦＳＲと、このリ
ニアフィードバックシフトレジスタＬＦＳＲを所定周波
数のクロック信号ＣＫに同期してシフト動作させるクロ
ック発生回路Ｃとで構成されている。
【０００５】ｉビットのリニアフィードバックシフトレ
ジスタＬＦＳＲは、（２i −１）種類の異なるパーンを
有する擬似ランダムパターン信号ＳR を最終ビットＳi
に発生する。そして、各々のパターンは、クロック信号
ＣＫに同期したｉビットの時系列論理データ群からな
り、且つ各々が時系列的にランダムな配列であることか
ら、この擬似ランダムパターン信号ＳR はランダムな信
号と見なせるので、伝送検査用信号として使用すること
により、デジタル通信機器の様々な動作条件に対する機
能試験を行うのに適している。
ジスタＬＦＳＲは、（２i −１）種類の異なるパーンを
有する擬似ランダムパターン信号ＳR を最終ビットＳi
に発生する。そして、各々のパターンは、クロック信号
ＣＫに同期したｉビットの時系列論理データ群からな
り、且つ各々が時系列的にランダムな配列であることか
ら、この擬似ランダムパターン信号ＳR はランダムな信
号と見なせるので、伝送検査用信号として使用すること
により、デジタル通信機器の様々な動作条件に対する機
能試験を行うのに適している。
【０００６】一般的にこのような試験では、１５ビット
（ｉ＝１５）若しくは２３ビット（ｉ＝２３）のリニア
フィードバックシフトレジスタＬＦＳＲが適用されてい
た。
（ｉ＝１５）若しくは２３ビット（ｉ＝２３）のリニア
フィードバックシフトレジスタＬＦＳＲが適用されてい
た。
【０００７】
【発明が解決しようとする課題】ところで、上述したよ
うに、擬似ランダムパターン信号ＳR の各々の異なるパ
ターンの最大時系列ビット数はｉである。しかし、この
ｉビットより長い期間にわたって全て論理“１”若しく
は論理“０”が連続するパターン（以下、連続パターン
という）が供給された場合に対応するデジタル通信機器
の機能試験を行うことができない問題があった。
うに、擬似ランダムパターン信号ＳR の各々の異なるパ
ターンの最大時系列ビット数はｉである。しかし、この
ｉビットより長い期間にわたって全て論理“１”若しく
は論理“０”が連続するパターン（以下、連続パターン
という）が供給された場合に対応するデジタル通信機器
の機能試験を行うことができない問題があった。
【０００８】具体的には、上記１５ビットのリニアフィ
ードバックシフトレジスタＬＦＳＲにあっては、論理
“１”若しくは“０”が連続する最長ビット数は１５に
止まり、２３ビットのリニアフィードバックシフトレジ
スタＬＦＳＲにあっては、論理“１”若しくは“０”が
連続する最長ビット数は２３に止まる。したがって、図
１１に示すように、擬似ランダムなパターンＳR ’の発
生の間に、同一論理が１５ビットや２３ビットより長く
連続するパターン、例えば、論理“１”が１００ビット
連続する連続パターンＳH や、論理“０”が１００ビッ
ト連続する連続パターンＳL が押し入ったような伝送検
査用信号ＳQ に対応するデジタル通信機器の機能試験を
行うことができなかった。
ードバックシフトレジスタＬＦＳＲにあっては、論理
“１”若しくは“０”が連続する最長ビット数は１５に
止まり、２３ビットのリニアフィードバックシフトレジ
スタＬＦＳＲにあっては、論理“１”若しくは“０”が
連続する最長ビット数は２３に止まる。したがって、図
１１に示すように、擬似ランダムなパターンＳR ’の発
生の間に、同一論理が１５ビットや２３ビットより長く
連続するパターン、例えば、論理“１”が１００ビット
連続する連続パターンＳH や、論理“０”が１００ビッ
ト連続する連続パターンＳL が押し入ったような伝送検
査用信号ＳQ に対応するデジタル通信機器の機能試験を
行うことができなかった。
【０００９】尚、図１０に示した伝送検査用信号発生回
路によって、このような長い連続パターンを含む擬似ラ
ンダムパターンＳR を発生させることは可能であるが、
そのためには、ビット数ｉの多い大規模なリニアフィー
ドバックシフトレジスタＬＦＳＲを構成する必要があ
る。例えば、論理“１”が１００ビット連続する連続パ
ターンＳH や、論理“０”が１００ビット連続する連続
パターンＳL を発生させるためには、ｉ＝１００ビット
にして、（２100 −１）種類のパターンを発生させ、そ
の中で１００ビット連続した連続パターンが得られるよ
うにする必要がある。したがって、伝送検査用信号発生
回路が上述のように大規模になるという問題に加えて、
更に、膨大な種類の異なる一連のパターンを適用して試
験を行うことになるので試験時間が極めて長くなり、試
験時間の短縮化に支障を来すという問題を招来する。
路によって、このような長い連続パターンを含む擬似ラ
ンダムパターンＳR を発生させることは可能であるが、
そのためには、ビット数ｉの多い大規模なリニアフィー
ドバックシフトレジスタＬＦＳＲを構成する必要があ
る。例えば、論理“１”が１００ビット連続する連続パ
ターンＳH や、論理“０”が１００ビット連続する連続
パターンＳL を発生させるためには、ｉ＝１００ビット
にして、（２100 −１）種類のパターンを発生させ、そ
の中で１００ビット連続した連続パターンが得られるよ
うにする必要がある。したがって、伝送検査用信号発生
回路が上述のように大規模になるという問題に加えて、
更に、膨大な種類の異なる一連のパターンを適用して試
験を行うことになるので試験時間が極めて長くなり、試
験時間の短縮化に支障を来すという問題を招来する。
【００１０】本発明はこのような従来の問題点に鑑みて
なされたものであり、擬似ランダムパターン内に長ビッ
トの連続パターンを含めた伝送検査用信号を発生させる
ことにより、より効果的なデジタル通信機器の試験を実
現することができる伝送検査用信号発生回路を提供する
ことを目的とする。
なされたものであり、擬似ランダムパターン内に長ビッ
トの連続パターンを含めた伝送検査用信号を発生させる
ことにより、より効果的なデジタル通信機器の試験を実
現することができる伝送検査用信号発生回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明は、一定周波数のクロック信号を発生す
るクロック発生部と、該クロック信号に同期して擬似ラ
ンダムパターン信号を発生するランダムパターン発生部
と、該クロック信号に同期して任意の期間で論理“１”
又は論理“０”の連続パターン信号を発生する連続パタ
ーン発生部と、上記擬似ランダムパターン信号と連続パ
ターン信号を入力するセレクタ部と、該セレクタ部に対
して、上記クロック信号に同期した任意の期間では擬似
ランダムパターン信号を出力させると共に、他の期間で
は連続パターン信号を出力させる切換え動作を行わせる
ことにより、任意期間の擬似ランダムパターン信号と他
の期間の連続パターン信号が交互に繰り返される伝送検
査用信号を出力させるパターン制御部とを具備する構成
とした。
るために本発明は、一定周波数のクロック信号を発生す
るクロック発生部と、該クロック信号に同期して擬似ラ
ンダムパターン信号を発生するランダムパターン発生部
と、該クロック信号に同期して任意の期間で論理“１”
又は論理“０”の連続パターン信号を発生する連続パタ
ーン発生部と、上記擬似ランダムパターン信号と連続パ
ターン信号を入力するセレクタ部と、該セレクタ部に対
して、上記クロック信号に同期した任意の期間では擬似
ランダムパターン信号を出力させると共に、他の期間で
は連続パターン信号を出力させる切換え動作を行わせる
ことにより、任意期間の擬似ランダムパターン信号と他
の期間の連続パターン信号が交互に繰り返される伝送検
査用信号を出力させるパターン制御部とを具備する構成
とした。
【００１２】
【作用】このような構成によると、伝送検査用信号は、
擬似ランダムパターン内に任意の期間で一定の論理とな
る連続パターンが挿入された信号となるので、より効果
的なデジタル通信機器の試験を実現することができる伝
送検査用信号発生回路を提供することができる。
擬似ランダムパターン内に任意の期間で一定の論理とな
る連続パターンが挿入された信号となるので、より効果
的なデジタル通信機器の試験を実現することができる伝
送検査用信号発生回路を提供することができる。
【００１３】
【実施例】以下、本発明の第１の実施例を図１及び図２
に基づいて説明する。この伝送検査用信号発生回路は、
図１に示すように、所定周波数のクロック信号ＣＫを発
生するクロック発生回路１と、クロック信号ＣＫに同期
して擬似ランダムパターン信号ＳR を発生するランダム
パターン発生部２と、クロック信号ＣＫに同期してその
整数倍の周期で論理“１”と論理“０”が交互に反転を
繰り返す連続パターン信号ＳC を発生する連続パターン
発生部３と、これらの擬似ランダムパターン信号ＳR と
連続パターン信号ＳC を入力するセレクタ部４と、セレ
クタ部４に対して制御信号ＳW を入力することにより擬
似ランダムパターン信号ＳR と連続パターン信号ＳC の
何れか一方を交互に切り換えて出力させるパターン制御
部５を備え、セレクタ部４から出力される信号を伝送検
査用信号ＳQ とする。
に基づいて説明する。この伝送検査用信号発生回路は、
図１に示すように、所定周波数のクロック信号ＣＫを発
生するクロック発生回路１と、クロック信号ＣＫに同期
して擬似ランダムパターン信号ＳR を発生するランダム
パターン発生部２と、クロック信号ＣＫに同期してその
整数倍の周期で論理“１”と論理“０”が交互に反転を
繰り返す連続パターン信号ＳC を発生する連続パターン
発生部３と、これらの擬似ランダムパターン信号ＳR と
連続パターン信号ＳC を入力するセレクタ部４と、セレ
クタ部４に対して制御信号ＳW を入力することにより擬
似ランダムパターン信号ＳR と連続パターン信号ＳC の
何れか一方を交互に切り換えて出力させるパターン制御
部５を備え、セレクタ部４から出力される信号を伝送検
査用信号ＳQ とする。
【００１４】即ち、図２に示すように、パターン制御部
５は、クロック信号ＣＫの１周期がτCKならば、その整
数Ｎ倍の周期τN （＝Ｎ×τCK）で論理“１”、その整
数Ｍ倍の周期τM （＝Ｍ×τCK）で論理“０”となると
共に、このτN ＋τM の周期τ0 で論理“１”と“０”
が交互に反転を繰り返す制御信号ＳW を発生する。尚、
周期τN とτM は、等しい周期（τN ＝τM ）であって
もよいし、異なった周期（τN ≠τM ）であってもよ
い。又、周期τN とτM の長短の関係も任意であり、τ
N ＞τM 若しくはτN ＜τM でよく、これらの周期は試
験条件等によって任意に設定される。
５は、クロック信号ＣＫの１周期がτCKならば、その整
数Ｎ倍の周期τN （＝Ｎ×τCK）で論理“１”、その整
数Ｍ倍の周期τM （＝Ｍ×τCK）で論理“０”となると
共に、このτN ＋τM の周期τ0 で論理“１”と“０”
が交互に反転を繰り返す制御信号ＳW を発生する。尚、
周期τN とτM は、等しい周期（τN ＝τM ）であって
もよいし、異なった周期（τN ≠τM ）であってもよ
い。又、周期τN とτM の長短の関係も任意であり、τ
N ＞τM 若しくはτN ＜τM でよく、これらの周期は試
験条件等によって任意に設定される。
【００１５】又、連続パターン発生部３は、周期τN の
開始時点で制御信号ＳW が論理“０”から論理“１”に
反転するのに同期して、論理が交互に反転する連続パタ
ーン信号ＳC を発生する。
開始時点で制御信号ＳW が論理“０”から論理“１”に
反転するのに同期して、論理が交互に反転する連続パタ
ーン信号ＳC を発生する。
【００１６】そして、セレクタ部４は、制御信号ＳW が
論理“１”となるときには、連続パーン信号ＳC を出力
し、論理“０”のときには、擬似ランダムパターン信号
ＳRを出力するように切換え動作する。したがって、図
２に示すように、伝送検査用信号ＳQ は、擬似ランダム
パターン信号ＳR の間に、周期τN 内で論理“１”若し
くは論理“０”が続く信号となり、整数ＮとＭを任意に
設定することによって、長ビットの連続パターンを含め
ることができる。
論理“１”となるときには、連続パーン信号ＳC を出力
し、論理“０”のときには、擬似ランダムパターン信号
ＳRを出力するように切換え動作する。したがって、図
２に示すように、伝送検査用信号ＳQ は、擬似ランダム
パターン信号ＳR の間に、周期τN 内で論理“１”若し
くは論理“０”が続く信号となり、整数ＮとＭを任意に
設定することによって、長ビットの連続パターンを含め
ることができる。
【００１７】このように、この実施例によれば、擬似ラ
ンダムパターン信号ＳR に長ビットの連続パターン信号
ＳC を含めた伝送検査用信号ＳQ を発生させることがで
きるので、より効率良くデジタル通信機器の試験を実現
することができる。
ンダムパターン信号ＳR に長ビットの連続パターン信号
ＳC を含めた伝送検査用信号ＳQ を発生させることがで
きるので、より効率良くデジタル通信機器の試験を実現
することができる。
【００１８】次に、第２の実施例を図３及び図４に基づ
いて説明する。まず、図３に基づいて回路構成を説明す
ると、シフトビットＳ1 〜Ｓi を有するｉビットのシフ
トレジスタとその最終ビットＳi 及び中間ビットＳj の
ビット出力を排他的論理和演算処理してその演算結果の
論理データを初段ビットＳ1 に帰還入力させる排他的論
理和回路ＥＸとから成り最終ビットＳi から擬似ランダ
ムパターン信号ＳR を発生するリニアフィードバックシ
フトレジスタＬＦＳＲと、このリニアフィードバックシ
フトレジスタＬＦＳＲを所定周波数のクロック信号ＣＫ
に同期してシフト動作させるクロック発生回路６を備え
ている。更に、リニアフィードバックシフトレジスタＬ
ＦＳＲ内の任意の中間ビットＳn とＳn+1 の出力Ｂn と
Ｂn+1 が予め決められた論理となるとき（例えばＢn と
Ｂn+1 が共に論理“１”となるとき）に、同期して制御
信号ＳW を発生するパターン制御部７と、制御信号ＳW
が発生する毎に同期して論理が交互に反転する連続パタ
ーン信号ＳC を発生する連続パターン発生部８と、擬似
ランダムパターン信号ＳR と連続パターン信号ＳCを入
力して制御信号ＳW に従ってこれらの信号ＳR とＳC を
交互に出力するセレクタ部９を備えている。そして、セ
レクタ部９から出力される信号を伝送検査用信号ＳQ と
する。
いて説明する。まず、図３に基づいて回路構成を説明す
ると、シフトビットＳ1 〜Ｓi を有するｉビットのシフ
トレジスタとその最終ビットＳi 及び中間ビットＳj の
ビット出力を排他的論理和演算処理してその演算結果の
論理データを初段ビットＳ1 に帰還入力させる排他的論
理和回路ＥＸとから成り最終ビットＳi から擬似ランダ
ムパターン信号ＳR を発生するリニアフィードバックシ
フトレジスタＬＦＳＲと、このリニアフィードバックシ
フトレジスタＬＦＳＲを所定周波数のクロック信号ＣＫ
に同期してシフト動作させるクロック発生回路６を備え
ている。更に、リニアフィードバックシフトレジスタＬ
ＦＳＲ内の任意の中間ビットＳn とＳn+1 の出力Ｂn と
Ｂn+1 が予め決められた論理となるとき（例えばＢn と
Ｂn+1 が共に論理“１”となるとき）に、同期して制御
信号ＳW を発生するパターン制御部７と、制御信号ＳW
が発生する毎に同期して論理が交互に反転する連続パタ
ーン信号ＳC を発生する連続パターン発生部８と、擬似
ランダムパターン信号ＳR と連続パターン信号ＳCを入
力して制御信号ＳW に従ってこれらの信号ＳR とＳC を
交互に出力するセレクタ部９を備えている。そして、セ
レクタ部９から出力される信号を伝送検査用信号ＳQ と
する。
【００１９】即ち、図４に示すように、パターン制御部
７は、リニアフィードバックシフトレジスタＬＦＳＲの
中間ビットＳn とＳn+1 の出力Ｂn とＢn+1 が予め決め
られた論理となるときに論理“１”となり、他の論理条
件では論理“０”となる制御信号ＳW を発生する。
７は、リニアフィードバックシフトレジスタＬＦＳＲの
中間ビットＳn とＳn+1 の出力Ｂn とＢn+1 が予め決め
られた論理となるときに論理“１”となり、他の論理条
件では論理“０”となる制御信号ＳW を発生する。
【００２０】又、連続パターン発生部８は、制御信号Ｓ
W が論理“０”から論理“１”に反転するのに同期して
論理が交互に反転する連続パターン信号ＳC を発生す
る。
W が論理“０”から論理“１”に反転するのに同期して
論理が交互に反転する連続パターン信号ＳC を発生す
る。
【００２１】そして、セレクタ部９は、制御信号ＳW が
論理“１”となるときには、連続パーン信号ＳC を出力
し、論理“０”のときには、擬似ランダムパターン信号
ＳRを出力するように切換え動作する。したがって、図
４に示すように、伝送検査用信号ＳQ は、擬似ランダム
パターン信号ＳR の間に、論理“１”若しくは論理
“０”が続く信号を含んだ信号となる。中間ビットＳn
とＳn+1 は限定されるものではなく、試験条件などに応
じて適宜に選択してもよい。
論理“１”となるときには、連続パーン信号ＳC を出力
し、論理“０”のときには、擬似ランダムパターン信号
ＳRを出力するように切換え動作する。したがって、図
４に示すように、伝送検査用信号ＳQ は、擬似ランダム
パターン信号ＳR の間に、論理“１”若しくは論理
“０”が続く信号を含んだ信号となる。中間ビットＳn
とＳn+1 は限定されるものではなく、試験条件などに応
じて適宜に選択してもよい。
【００２２】このように、この実施例によれば、擬似ラ
ンダムパターン信号ＳR に長ビットの連続パターン信号
ＳC を含めた伝送検査用信号ＳQ を発生させることがで
きるので、より効率良くデジタル通信機器の試験を実現
することができる。
ンダムパターン信号ＳR に長ビットの連続パターン信号
ＳC を含めた伝送検査用信号ＳQ を発生させることがで
きるので、より効率良くデジタル通信機器の試験を実現
することができる。
【００２３】次に、図３に示した第２実施例のより具体
的な回路を図５に基づいて説明する。この具体例では、
リニアフィードバックシフトレジスタＬＦＳＲは、クロ
ック発生回路６からのクロック信号ＣＫに同期して動作
する７個のＤ型フリップフロップＤＦ１〜ＤＦ７をシリ
ーズに接続することにより構成された７ビットシフトレ
ジスタと、第６及び第７ビット目のフリップフロップＤ
Ｆ６，ＤＦ７の出力の排他的論理和演算を行いその演算
結果を第１ビット目のフリップフロップＤＦ１に帰還入
力するＥＸＯＲゲートＥＸで構成されている。したがっ
て、最終ビットのフリップフロップＤＦ７からは、（２
7 −１）種類の異なった擬似ランダムパターン信号ＳR
が発生する。
的な回路を図５に基づいて説明する。この具体例では、
リニアフィードバックシフトレジスタＬＦＳＲは、クロ
ック発生回路６からのクロック信号ＣＫに同期して動作
する７個のＤ型フリップフロップＤＦ１〜ＤＦ７をシリ
ーズに接続することにより構成された７ビットシフトレ
ジスタと、第６及び第７ビット目のフリップフロップＤ
Ｆ６，ＤＦ７の出力の排他的論理和演算を行いその演算
結果を第１ビット目のフリップフロップＤＦ１に帰還入
力するＥＸＯＲゲートＥＸで構成されている。したがっ
て、最終ビットのフリップフロップＤＦ７からは、（２
7 −１）種類の異なった擬似ランダムパターン信号ＳR
が発生する。
【００２４】パターン制御部７は、第３及び第４ビット
目のフリップフロップＤＦ３，ＤＦ４の出力の排他的論
理和演算を行うＥＸＮＯＲゲートＥＸ１と、ＥＸＮＯＲ
ゲートＥＸ１の出力が論理“１”となるのに同期してリ
セット状態となると共に、そのリセット時点からクロッ
ク発生回路６のクロック信号ＣＫを計数動作するカウン
タ回路１０を備えている。尚、カウンタ回路１０は、リ
セット時点からクロック信号ＣＫを予め設定された数Ｎ
だけ計数すると計数動作を停止し、再び、ＥＸＮＯＲゲ
ートＥＸ１の出力が論理“１”となるのに同期して同じ
計数動作を繰り返す機能を有している。したがって、ク
ロック信号ＣＫの１周期がτCKであれば、図４中の制御
信号ＳW が論理“１”となる期間τN はＮ×τCKとな
り、例えば予め計数値をＮ＝１００に設定すれば、制御
信号ＳW を１００×τCKの期間で論理“１”、他の期間
で論理“０”となる信号にすることができる。
目のフリップフロップＤＦ３，ＤＦ４の出力の排他的論
理和演算を行うＥＸＮＯＲゲートＥＸ１と、ＥＸＮＯＲ
ゲートＥＸ１の出力が論理“１”となるのに同期してリ
セット状態となると共に、そのリセット時点からクロッ
ク発生回路６のクロック信号ＣＫを計数動作するカウン
タ回路１０を備えている。尚、カウンタ回路１０は、リ
セット時点からクロック信号ＣＫを予め設定された数Ｎ
だけ計数すると計数動作を停止し、再び、ＥＸＮＯＲゲ
ートＥＸ１の出力が論理“１”となるのに同期して同じ
計数動作を繰り返す機能を有している。したがって、ク
ロック信号ＣＫの１周期がτCKであれば、図４中の制御
信号ＳW が論理“１”となる期間τN はＮ×τCKとな
り、例えば予め計数値をＮ＝１００に設定すれば、制御
信号ＳW を１００×τCKの期間で論理“１”、他の期間
で論理“０”となる信号にすることができる。
【００２５】連続パターン発生部８は、Ｔ型フリップフ
ロップＴＦＦで構成されており、Ｔ入力接点にＥＸＮＯ
ＲゲートＥＸ１の出力が入力されると共に、クロック信
号ＣＫに同期して動作する。即ち、ＥＸＮＯＲゲートＥ
Ｘ１の出力が論理“１”になる毎にクロック信号ＣＫに
同期してトグル動作を行う。したがって、図４に示すよ
うに、制御信号ＳW が論理“０”から“１”に反転する
時点に同期して論理が交互に反転する連続パターン信号
ＳC が発生する。
ロップＴＦＦで構成されており、Ｔ入力接点にＥＸＮＯ
ＲゲートＥＸ１の出力が入力されると共に、クロック信
号ＣＫに同期して動作する。即ち、ＥＸＮＯＲゲートＥ
Ｘ１の出力が論理“１”になる毎にクロック信号ＣＫに
同期してトグル動作を行う。したがって、図４に示すよ
うに、制御信号ＳW が論理“０”から“１”に反転する
時点に同期して論理が交互に反転する連続パターン信号
ＳC が発生する。
【００２６】セレクタ部９は、図５に示すようなアナロ
グスイッチｓｗ１とｓｗ２を備え、アナログスイッチｓ
ｗ１の入力接点には擬似ランダムパターン信号ＳR が入
力され、アナログスイッチｓｗ２の入力接点には連続パ
ターン信号ＳC が入力され、アナログスイッチｓｗ１と
ｓｗ２の両方の出力接点が共通に接続されてバッファ回
路１１に接続されている。更に、カウンタ回路１０から
の制御信号ＳW を電力増幅してアナログスイッチｓｗ１
のオンオフ制御を行わせる信号と、制御信号ＳW を反転
増幅してアナログスイッチｓｗ２のオンオフ制御を行わ
せる信号とを発生するバッファ回路１２が設けられてい
る。そして、制御信号ＳW が論理“１”のときは、アナ
ログスイッチｓｗ１がオフ状態且つアナログスイッチｓ
ｗ２がオン状態に切換えられ、制御信号ＳW が論理
“０”のときは、アナログスイッチｓｗ１がオン状態且
つアナログスイッチｓｗ２がオフ状態に切換えられる。
グスイッチｓｗ１とｓｗ２を備え、アナログスイッチｓ
ｗ１の入力接点には擬似ランダムパターン信号ＳR が入
力され、アナログスイッチｓｗ２の入力接点には連続パ
ターン信号ＳC が入力され、アナログスイッチｓｗ１と
ｓｗ２の両方の出力接点が共通に接続されてバッファ回
路１１に接続されている。更に、カウンタ回路１０から
の制御信号ＳW を電力増幅してアナログスイッチｓｗ１
のオンオフ制御を行わせる信号と、制御信号ＳW を反転
増幅してアナログスイッチｓｗ２のオンオフ制御を行わ
せる信号とを発生するバッファ回路１２が設けられてい
る。そして、制御信号ＳW が論理“１”のときは、アナ
ログスイッチｓｗ１がオフ状態且つアナログスイッチｓ
ｗ２がオン状態に切換えられ、制御信号ＳW が論理
“０”のときは、アナログスイッチｓｗ１がオン状態且
つアナログスイッチｓｗ２がオフ状態に切換えられる。
【００２７】したがって、図４に示すように、バッファ
回路１１から出力される伝送検査信号ＳQ は、制御信号
ＳW が論理“１”のときは連続パターン信号ＳC とな
り、制御信号ＳW が論理“０”のときは擬似ランダムパ
ターン信号ＳR のパターンとなる。
回路１１から出力される伝送検査信号ＳQ は、制御信号
ＳW が論理“１”のときは連続パターン信号ＳC とな
り、制御信号ＳW が論理“０”のときは擬似ランダムパ
ターン信号ＳR のパターンとなる。
【００２８】このように、この具体例によれば、簡素な
回路構成によって、効果的な試験を実現するとができる
伝送検査用信号発生回路を提供することができる。
回路構成によって、効果的な試験を実現するとができる
伝送検査用信号発生回路を提供することができる。
【００２９】次に、第３の実施例を図６及び図７に基づ
いて説明する。まず図６に基づいて回路構成を説明する
と、シフトビットＳ1 〜Ｓi を有するｉビットのシフト
レジスタとその最終ビットＳi 及び中間ビットＳj のビ
ット出力を排他的論理和演算処理してその演算結果の論
理データを初段ビットＳ1 に帰還入力させる排他的論理
和回路ＥＸとから成り最終ビットＳi から擬似ランダム
パターン信号ＳR を発生するリニアフィードバックシフ
トレジスタＬＦＳＲと、、リニアフィードバックシフト
レジスタＬＦＳＲの全てのビットＳ1 〜Ｓi の全出力が
予め決められた論理となるときに、それに同期して制御
信号ＳW を発生するパターン制御部１４と、制御信号Ｓ
W が発生する毎に同期して論理が交互に反転する連続パ
ターン信号ＳC を発生する連続パターン発生部１５と、
擬似ランダムパターン信号ＳR と連続パターン信号ＳC
を入力して制御信号ＳW に従ってこれらの信号ＳR とＳ
Cを交互に出力するセレクタ部１６を備え、セレクタ部
９から出力される信号を伝送検査用信号ＳQ とする。
いて説明する。まず図６に基づいて回路構成を説明する
と、シフトビットＳ1 〜Ｓi を有するｉビットのシフト
レジスタとその最終ビットＳi 及び中間ビットＳj のビ
ット出力を排他的論理和演算処理してその演算結果の論
理データを初段ビットＳ1 に帰還入力させる排他的論理
和回路ＥＸとから成り最終ビットＳi から擬似ランダム
パターン信号ＳR を発生するリニアフィードバックシフ
トレジスタＬＦＳＲと、、リニアフィードバックシフト
レジスタＬＦＳＲの全てのビットＳ1 〜Ｓi の全出力が
予め決められた論理となるときに、それに同期して制御
信号ＳW を発生するパターン制御部１４と、制御信号Ｓ
W が発生する毎に同期して論理が交互に反転する連続パ
ターン信号ＳC を発生する連続パターン発生部１５と、
擬似ランダムパターン信号ＳR と連続パターン信号ＳC
を入力して制御信号ＳW に従ってこれらの信号ＳR とＳ
Cを交互に出力するセレクタ部１６を備え、セレクタ部
９から出力される信号を伝送検査用信号ＳQ とする。
【００３０】更に、この実施例で注目すべき点は、パタ
ーン制御部１４が、リニアフィードバックシフトレジス
タＬＦＳＲのシフト動作の同期タイミングを規定する第
１のクロック信号ＣＫ１と、連続パターン発生部１５の
動作の同期タイミングを規定する第２のクロック信号Ｃ
Ｋ２を発生する点にある。
ーン制御部１４が、リニアフィードバックシフトレジス
タＬＦＳＲのシフト動作の同期タイミングを規定する第
１のクロック信号ＣＫ１と、連続パターン発生部１５の
動作の同期タイミングを規定する第２のクロック信号Ｃ
Ｋ２を発生する点にある。
【００３１】即ち、図７に示すように、パターン制御部
１４は、リニアフィードバックシフトレジスタＬＦＳＲ
の全てのビット出力が所定の論理になると、それに同期
して所定期間τN にわたって論理“１”となる制御信号
ＳW を発生し、更に、制御信号ＳW が論理“１”となる
期間τN では、クロック信号ＣＫをリニアフィードバッ
クシフトレジスタＬＦＳＲへ供給しない制御を行う。し
たがって、図７に示すように、第１のクロック信号ＣＫ
１は、期間τN 以外の期間ではクロック信号ＣＫと等し
く、期間τN 内では論理“０”となる波形であり、期間
τN 内ではリニアフィードバックシフトレジスタＬＦＳ
Ｒのシフト動作が停止される。この結果、同図に示すよ
うに、リニアフィードバックシフトレジスタＬＦＳＲの
最終ビットＳi から出力される擬似ランダムパターン信
号ＳR は、期間τN 以外の期間では擬似ランダムパター
ンとなるが、期間τN 内では論理“１”若しくは“０”
が連続した波形となる。
１４は、リニアフィードバックシフトレジスタＬＦＳＲ
の全てのビット出力が所定の論理になると、それに同期
して所定期間τN にわたって論理“１”となる制御信号
ＳW を発生し、更に、制御信号ＳW が論理“１”となる
期間τN では、クロック信号ＣＫをリニアフィードバッ
クシフトレジスタＬＦＳＲへ供給しない制御を行う。し
たがって、図７に示すように、第１のクロック信号ＣＫ
１は、期間τN 以外の期間ではクロック信号ＣＫと等し
く、期間τN 内では論理“０”となる波形であり、期間
τN 内ではリニアフィードバックシフトレジスタＬＦＳ
Ｒのシフト動作が停止される。この結果、同図に示すよ
うに、リニアフィードバックシフトレジスタＬＦＳＲの
最終ビットＳi から出力される擬似ランダムパターン信
号ＳR は、期間τN 以外の期間では擬似ランダムパター
ンとなるが、期間τN 内では論理“１”若しくは“０”
が連続した波形となる。
【００３２】又、連続パターン発生部１５に入力される
第２のクロック信号ＣＫ２は制御信号ＳW に同期した信
号である。したがって、同図に示すように、連続パター
ン信号ＳC は、第２のクロック信号ＣＫ２が論理“０”
から論理“１”に反転するのに同期して交互に論理が反
転する波形となる。
第２のクロック信号ＣＫ２は制御信号ＳW に同期した信
号である。したがって、同図に示すように、連続パター
ン信号ＳC は、第２のクロック信号ＣＫ２が論理“０”
から論理“１”に反転するのに同期して交互に論理が反
転する波形となる。
【００３３】そして、セレクタ部１６は、制御信号ＳW
が論理“１”となる期間τN では連続パターン発生部１
５で発生された連続パターンＳC を出力し、論理“０”
となる期間（τN 以外の期間）では擬似ランダムパター
ン信号ＳR を出力する切換え動作を行うので、伝送検査
用信号ＳQ は図７に示す波形となる。
が論理“１”となる期間τN では連続パターン発生部１
５で発生された連続パターンＳC を出力し、論理“０”
となる期間（τN 以外の期間）では擬似ランダムパター
ン信号ＳR を出力する切換え動作を行うので、伝送検査
用信号ＳQ は図７に示す波形となる。
【００３４】このようにこの実施例は、第１，第２のク
ロック信号ＣＫ１，ＣＫ２が共にクロック信号ＣＫと同
期しているので、連続パターン信号ＳC が発生する期間
τNでは擬似ランダムパターン信号ＳR を変化させない
ようになっている。したがって、伝送検査用信号Ｓ
Q は、連続パターン信号ＳC と擬似ランダムパターン信
号ＳR が交互につなげられた状態の波形となり、擬似ラ
ンダムパターン信号ＳR の一部を強制的に連続パターン
信号ＳC に置き換えることによって形成されるものでは
ないことから、連続パターン信号ＳC と擬似ランダムパ
ターン信号ＳR との繋がり部分に不連続な波形が発生す
ることがなく、常にクロック信号ＣＫに同期した波形と
なる。この点で上記第１，第２の実施例とは機能が異な
っている。そして、第３の実施例によれば、試験すべき
デジタル通信機器の動作条件に適応させたクロック信号
ＣＫに同期した伝送検査用信号ＳQ で試験を行うことが
できるので、より改善された伝送検査用信号発生回路を
提供することができる。
ロック信号ＣＫ１，ＣＫ２が共にクロック信号ＣＫと同
期しているので、連続パターン信号ＳC が発生する期間
τNでは擬似ランダムパターン信号ＳR を変化させない
ようになっている。したがって、伝送検査用信号Ｓ
Q は、連続パターン信号ＳC と擬似ランダムパターン信
号ＳR が交互につなげられた状態の波形となり、擬似ラ
ンダムパターン信号ＳR の一部を強制的に連続パターン
信号ＳC に置き換えることによって形成されるものでは
ないことから、連続パターン信号ＳC と擬似ランダムパ
ターン信号ＳR との繋がり部分に不連続な波形が発生す
ることがなく、常にクロック信号ＣＫに同期した波形と
なる。この点で上記第１，第２の実施例とは機能が異な
っている。そして、第３の実施例によれば、試験すべき
デジタル通信機器の動作条件に適応させたクロック信号
ＣＫに同期した伝送検査用信号ＳQ で試験を行うことが
できるので、より改善された伝送検査用信号発生回路を
提供することができる。
【００３５】次に、第３の実施例のより具体的な回路を
図８及び図９に基づいて説明する。
図８及び図９に基づいて説明する。
【００３６】この具体例では、リニアフィードバックシ
フトレジスタＬＦＳＲは、７個のＤ型フリップフロップ
ＤＦ１〜ＤＦ７をシリーズに接続することにより構成さ
れた７ビットシフトレジスタと、第６及び第７ビット目
のフリップフロップＤＦ６，ＤＦ７の出力の排他的論理
和演算を行いその演算結果を第１ビット目のフリップフ
ロップＤＦ１に帰還入力するＥＸＯＲゲートＥＸで構成
されている。したがって、最終ビットのフリップフロッ
プＤＦ７からは、（２7 −１）種類の異なった擬似ラン
ダムパターン信号ＳR が発生する。
フトレジスタＬＦＳＲは、７個のＤ型フリップフロップ
ＤＦ１〜ＤＦ７をシリーズに接続することにより構成さ
れた７ビットシフトレジスタと、第６及び第７ビット目
のフリップフロップＤＦ６，ＤＦ７の出力の排他的論理
和演算を行いその演算結果を第１ビット目のフリップフ
ロップＤＦ１に帰還入力するＥＸＯＲゲートＥＸで構成
されている。したがって、最終ビットのフリップフロッ
プＤＦ７からは、（２7 −１）種類の異なった擬似ラン
ダムパターン信号ＳR が発生する。
【００３７】パターン制御部１４は、全てのフリップフ
ロップＤＦ１〜ＤＦ７の全ての出力が入力されて排他的
論理和演算を行うＥＸＮＯＲゲートＥＸ２と、ＥＸＮＯ
ＲゲートＥＸ２の出力ＳEXが論理“１”となるのに同期
してリセット状態となると共に、そのリセット時点から
クロック発生回路１３のクロック信号ＣＫを計数動作す
るカウンタ回路１７を備えている。尚、カウンタ回路１
７は、リセット時点からクロック信号ＣＫを予め設定さ
れた数Ｎだけ計数すると計数動作を停止し、再び、ＥＸ
ＮＯＲゲートＥＸ２の出力ＳEXが論理“１”となるのに
同期して同じ計数動作を繰り返す機能を有している。し
たがって、クロック信号ＣＫの１周期がτCKであれば、
図９中の制御信号ＳW が論理“１”となる期間τN はＮ
×τCKとなり、例えば予め計数値をＮ＝１００に設定す
れば、制御信号ＳW を１００×τCKの期間で論理
“１”、他の期間で論理“０”となる信号にすることが
できる。
ロップＤＦ１〜ＤＦ７の全ての出力が入力されて排他的
論理和演算を行うＥＸＮＯＲゲートＥＸ２と、ＥＸＮＯ
ＲゲートＥＸ２の出力ＳEXが論理“１”となるのに同期
してリセット状態となると共に、そのリセット時点から
クロック発生回路１３のクロック信号ＣＫを計数動作す
るカウンタ回路１７を備えている。尚、カウンタ回路１
７は、リセット時点からクロック信号ＣＫを予め設定さ
れた数Ｎだけ計数すると計数動作を停止し、再び、ＥＸ
ＮＯＲゲートＥＸ２の出力ＳEXが論理“１”となるのに
同期して同じ計数動作を繰り返す機能を有している。し
たがって、クロック信号ＣＫの１周期がτCKであれば、
図９中の制御信号ＳW が論理“１”となる期間τN はＮ
×τCKとなり、例えば予め計数値をＮ＝１００に設定す
れば、制御信号ＳW を１００×τCKの期間で論理
“１”、他の期間で論理“０”となる信号にすることが
できる。
【００３８】更に、パターン制御部１４には、制御信号
ＳW を論理反転するインバータ回路１８と、インバータ
回路１８の出力とクロック信号ＣＫの論理積演算処理を
行うことにより第１のクロック信号ＣＫ１を形成するＡ
ＮＤゲート１９を有している。したがって、第１のクロ
ック信号ＣＫ１は、図９に示すように、制御信号ＳWが
論理“０”となる期間（τN 以外の期間）では、クロッ
ク信号ＣＫと等しくなり、制御信号ＳW が論理“１”と
なる期間τN では、論理“０”となる波形となり、リニ
アフィードバックシフトレジスタＬＦＳＲは、この第１
のクロック信号ＣＫ１に同期してシフト動作する。
ＳW を論理反転するインバータ回路１８と、インバータ
回路１８の出力とクロック信号ＣＫの論理積演算処理を
行うことにより第１のクロック信号ＣＫ１を形成するＡ
ＮＤゲート１９を有している。したがって、第１のクロ
ック信号ＣＫ１は、図９に示すように、制御信号ＳWが
論理“０”となる期間（τN 以外の期間）では、クロッ
ク信号ＣＫと等しくなり、制御信号ＳW が論理“１”と
なる期間τN では、論理“０”となる波形となり、リニ
アフィードバックシフトレジスタＬＦＳＲは、この第１
のクロック信号ＣＫ１に同期してシフト動作する。
【００３９】連続パターン発生部１５は、Ｔ型フリップ
フロップＴＦＦで構成されており、Ｔ入力接点にＥＸＮ
ＯＲゲートＥＸ２の出力ＳEXが入力されると共に、クロ
ック信号ＣＫに同期して動作する。即ち、ＥＸＮＯＲゲ
ートＥＸ２の出力ＳEXが論理“１”になる毎にクロック
信号ＣＫに同期してトグル動作を行う。したがって、図
９に示すように、制御信号ＳW が論理“０”から“１”
に反転する時点に同期して論理が交互に反転する連続パ
ターン信号ＳC が発生する。
フロップＴＦＦで構成されており、Ｔ入力接点にＥＸＮ
ＯＲゲートＥＸ２の出力ＳEXが入力されると共に、クロ
ック信号ＣＫに同期して動作する。即ち、ＥＸＮＯＲゲ
ートＥＸ２の出力ＳEXが論理“１”になる毎にクロック
信号ＣＫに同期してトグル動作を行う。したがって、図
９に示すように、制御信号ＳW が論理“０”から“１”
に反転する時点に同期して論理が交互に反転する連続パ
ターン信号ＳC が発生する。
【００４０】セレクタ部１６は、図８に示すようなアナ
ログスイッチｓｗ１とｓｗ２を備え、アナログスイッチ
ｓｗ１の入力接点には擬似ランダムパターン信号ＳR が
入力され、アナログスイッチｓｗ２の入力接点には連続
パターン信号ＳC が入力され、アナログスイッチｓｗ１
とｓｗ２の両方の出力接点が共通に接続されてバッファ
回路２０に接続されている。更に、カウンタ回路１７か
らの制御信号ＳW を電力増幅してアナログスイッチｓｗ
１のオンオフ制御を行わせる信号と、制御信号ＳW を反
転増幅してアナログスイッチｓｗ２のオンオフ制御を行
わせる信号とを発生するバッファ回路２１が設けられて
いる。そして、制御信号ＳW が論理“１”のときは、ア
ナログスイッチｓｗ１がオフ状態且つアナログスイッチ
ｓｗ２がオン状態に切換えられ、制御信号ＳW が論理
“０”のときは、アナログスイッチｓｗ１がオン状態且
つアナログスイッチｓｗ２がオフ状態に切換えられる。
ログスイッチｓｗ１とｓｗ２を備え、アナログスイッチ
ｓｗ１の入力接点には擬似ランダムパターン信号ＳR が
入力され、アナログスイッチｓｗ２の入力接点には連続
パターン信号ＳC が入力され、アナログスイッチｓｗ１
とｓｗ２の両方の出力接点が共通に接続されてバッファ
回路２０に接続されている。更に、カウンタ回路１７か
らの制御信号ＳW を電力増幅してアナログスイッチｓｗ
１のオンオフ制御を行わせる信号と、制御信号ＳW を反
転増幅してアナログスイッチｓｗ２のオンオフ制御を行
わせる信号とを発生するバッファ回路２１が設けられて
いる。そして、制御信号ＳW が論理“１”のときは、ア
ナログスイッチｓｗ１がオフ状態且つアナログスイッチ
ｓｗ２がオン状態に切換えられ、制御信号ＳW が論理
“０”のときは、アナログスイッチｓｗ１がオン状態且
つアナログスイッチｓｗ２がオフ状態に切換えられる。
【００４１】したがって、図９に示すように、バッファ
回路２０から出力される伝送検査信号ＳQ は、制御信号
ＳW が論理“１”のときは連続パターン信号ＳC とな
り、制御信号ＳW が論理“０”のときは擬似ランダムパ
ターン信号ＳR のパターンとなる。
回路２０から出力される伝送検査信号ＳQ は、制御信号
ＳW が論理“１”のときは連続パターン信号ＳC とな
り、制御信号ＳW が論理“０”のときは擬似ランダムパ
ターン信号ＳR のパターンとなる。
【００４２】このように、この具体例によれば、上述し
たように、連続パターン信号ＳC と擬似ランダムパター
ン信号ＳR との繋がり部分に不連続な波形が発生するこ
とがなく、常にクロック信号ＣＫに同期した波形となる
伝送検査用信号ＳQ を形成するので、デジタル通信機器
の動作条件に適応させた伝送検査用信号発生回路を提供
することができる。
たように、連続パターン信号ＳC と擬似ランダムパター
ン信号ＳR との繋がり部分に不連続な波形が発生するこ
とがなく、常にクロック信号ＣＫに同期した波形となる
伝送検査用信号ＳQ を形成するので、デジタル通信機器
の動作条件に適応させた伝送検査用信号発生回路を提供
することができる。
【００４３】
【発明の効果】以上説明したように本発明によれば、一
定周波数のクロック信号を発生するクロック発生部と、
該クロック信号に同期して擬似ランダムパターン信号を
発生するランダムパターン発生部と、該クロック信号に
同期して任意の期間で論理“１”又は論理“０”の連続
パターン信号を発生する連続パターン発生部と、上記擬
似ランダムパターン信号と連続パターン信号を入力する
セレクタ部と、該セレクタ部に対して、上記クロック信
号に同期した任意の期間では擬似ランダムパターン信号
を出力させると共に、他の期間では連続パターン信号を
出力させる切換え動作を行わせることにより、任意期間
の擬似ランダムパターン信号と他の期間の連続パターン
信号が交互に繰り返される伝送検査用信号を出力させる
パターン制御部とを具備する構成としたので、伝送検査
用信号は、擬似ランダムパターン内に任意の期間で一定
の論理となる連続パターンが挿入された信号となるの
で、より効果的なデジタル通信機器の試験を実現するこ
とができる伝送検査用信号発生回路を提供することがで
きる。
定周波数のクロック信号を発生するクロック発生部と、
該クロック信号に同期して擬似ランダムパターン信号を
発生するランダムパターン発生部と、該クロック信号に
同期して任意の期間で論理“１”又は論理“０”の連続
パターン信号を発生する連続パターン発生部と、上記擬
似ランダムパターン信号と連続パターン信号を入力する
セレクタ部と、該セレクタ部に対して、上記クロック信
号に同期した任意の期間では擬似ランダムパターン信号
を出力させると共に、他の期間では連続パターン信号を
出力させる切換え動作を行わせることにより、任意期間
の擬似ランダムパターン信号と他の期間の連続パターン
信号が交互に繰り返される伝送検査用信号を出力させる
パターン制御部とを具備する構成としたので、伝送検査
用信号は、擬似ランダムパターン内に任意の期間で一定
の論理となる連続パターンが挿入された信号となるの
で、より効果的なデジタル通信機器の試験を実現するこ
とができる伝送検査用信号発生回路を提供することがで
きる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】第１の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】第２の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図５】第２の実施例における具体例の構成を示す回路
図である。
図である。
【図６】本発明の第３の実施例の構成を示すブロック図
である。
である。
【図７】第３の実施例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図８】第３の実施例における具体例の構成を示す回路
図である。
図である。
【図９】第３の実施例における具体例の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図１０】従来例の構成を示すブロック図である。
【図１１】従来例の動作及び問題点を説明するためのタ
イミングチャートである。
イミングチャートである。
１，６、１３…クロック発生回路、２…ランダムパター
ン発生部、３，８，１５…連続パターン発生部、４，
９，１６…セレクタ部、５，７，１４…パターン制御
部、１０…カウンタ回路、１１，１２、２０、２１…バ
ッファ回路、１８…インバータ回路、１９…ＡＮＤゲー
ト、ＬＦＳＲ…リニアフィードバックシフトレジスタ、
ＥＸ…排他的論理和回路、ＤＦ１〜ＤＦ７…Ｄ型フリッ
プフロップ、ＥＸ１、ＥＸ２…ＥＸＮＯＲゲート、ＴＦ
Ｆ…Ｔ型フリップフロップ、ｓｗ１，ｓｗ２…アナログ
スイッチ。
ン発生部、３，８，１５…連続パターン発生部、４，
９，１６…セレクタ部、５，７，１４…パターン制御
部、１０…カウンタ回路、１１，１２、２０、２１…バ
ッファ回路、１８…インバータ回路、１９…ＡＮＤゲー
ト、ＬＦＳＲ…リニアフィードバックシフトレジスタ、
ＥＸ…排他的論理和回路、ＤＦ１〜ＤＦ７…Ｄ型フリッ
プフロップ、ＥＸ１、ＥＸ２…ＥＸＮＯＲゲート、ＴＦ
Ｆ…Ｔ型フリップフロップ、ｓｗ１，ｓｗ２…アナログ
スイッチ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 17/00 Ｚ 7406−5Ｋ
Claims (3)
- 【請求項１】 一定周波数のクロック信号を発生するク
ロック発生部と、 該クロック信号に同期して擬似ランダムパターン信号を
発生するランダムパターン発生部と、 該クロック信号に同期して任意の期間で論理“１”又は
論理“０”の連続パターン信号を発生する連続パターン
発生部と、 上記擬似ランダムパターン信号と連続パターン信号を入
力するセレクタ部と、 該セレクタ部に対して、上記クロック信号に同期した任
意の期間では擬似ランダムパターン信号を出力させると
共に、他の期間では連続パターン信号を出力させる切換
え動作を行わせることにより、任意期間の擬似ランダム
パターン信号と他の期間の連続パターン信号が交互に繰
り返される伝送検査用信号を出力させるパターン制御部
と、を具備することを特徴とする伝送検査用信号発生回
路。 - 【請求項２】 一定周波数のクロック信号を発生するク
ロック発生部と、 該クロック信号に同期して擬似ランダムパターン信号を
発生する任意ビット数のリニアフィードバックシフトレ
ジスタから成るランダムパターン発生部と、 該リニアフィードバックシフトレジスタの任意の複数ビ
ットが所定の論理になる毎に論理“１”と論理“０”が
交互に反転す連続パターン信号を発生する連続パターン
発生部と、 上記擬似ランダムパターン信号と連続パターン信号を入
力するセレクタ部と、 該セレクタ部に対して、上記任意の複数ビット出力が所
定の論理になる毎に所定期間論理“１”となり他の期間
では論理“０”となる制御信号を供給することによっ
て、該制御信号が論理“０”のときは擬似ランダムパタ
ーン信号を出力させ、該制御信号が論理“１”のときは
連続パターン信号を出力させて、擬似ランダムパターン
信号と連続パターン信号が交互に繰り返される伝送検査
用信号を出力させるパターン制御部と、を具備すること
を特徴とする伝送検査用信号発生回路。 - 【請求項３】 一定周波数のクロック信号を発生するク
ロック発生部と、 該クロック信号に同期して擬似ランダムパターン信号を
発生する任意ビット数のリニアフィードバックシフトレ
ジスタから成るランダムパターン発生部と、 該リニアフィードバックシフトレジスタの任意の複数ビ
ット出力又は全てのビット出力が所定の論理になる毎に
論理“１”と論理“０”が交互に反転す連続パターン信
号を発生する連続パターン発生部と、 上記擬似ランダムパターン信号と連続パターン信号を入
力するセレクタ部と、 上記任意の複数ビット出力又は全てのビット出力が所定
の論理になる毎に所定期間にわたって上記リニアフィー
ドバックシフトレジスタへのクロック信号の供給を停止
することによって、該期間における擬似ランダムパター
ン信号の発生を停止させると共に、該期間においてのみ
上記連続パターン発生部にクロック信号の供給すること
によって、該期間においてのみ連続パターン信号を発生
させ、更に、上記セレクタ部に対して、擬似ランダムパ
ターン信号の発生期間には擬似ランダムパターン信号を
出力させ、連続パターン信号の発生期間には連続パター
ン信号を出力させることにより、擬似ランダムパターン
信号と連続パターン信号が交互に繰り返される伝送検査
用信号を出力させるパターン制御部と、を具備すること
を特徴とする伝送検査用信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003404A JPH06209355A (ja) | 1993-01-12 | 1993-01-12 | 伝送検査用信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003404A JPH06209355A (ja) | 1993-01-12 | 1993-01-12 | 伝送検査用信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209355A true JPH06209355A (ja) | 1994-07-26 |
Family
ID=11556449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003404A Pending JPH06209355A (ja) | 1993-01-12 | 1993-01-12 | 伝送検査用信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209355A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348904B1 (ko) * | 1999-12-27 | 2002-08-14 | 한국전자통신연구원 | 동기식전달모드 전송시스템의 계측기용 정합장치 |
| JP2006317438A (ja) * | 2005-05-03 | 2006-11-24 | Agere Systems Inc | 活用的なテスト・パターン装置および方法 |
| JP2011166598A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Xerox Co Ltd | 擬似ランダム信号発生装置、通信システム、及び画像形成システム |
| JP2012142941A (ja) * | 2010-12-28 | 2012-07-26 | Silicon Works Co Ltd | ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置 |
-
1993
- 1993-01-12 JP JP5003404A patent/JPH06209355A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348904B1 (ko) * | 1999-12-27 | 2002-08-14 | 한국전자통신연구원 | 동기식전달모드 전송시스템의 계측기용 정합장치 |
| JP2006317438A (ja) * | 2005-05-03 | 2006-11-24 | Agere Systems Inc | 活用的なテスト・パターン装置および方法 |
| JP2011166598A (ja) * | 2010-02-12 | 2011-08-25 | Fuji Xerox Co Ltd | 擬似ランダム信号発生装置、通信システム、及び画像形成システム |
| JP2012142941A (ja) * | 2010-12-28 | 2012-07-26 | Silicon Works Co Ltd | ビットエラー率テスト機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置 |
| US8775879B2 (en) | 2010-12-28 | 2014-07-08 | Silicon Works Co., Ltd. | Method and apparatus for transmitting data between timing controller and source driver, having bit error rate test function |
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