JP2001196940A - データ順序変更装置 - Google Patents

Abstract

(57)【要約】 【課題】 小規模な構成で、誤りのバースト性の除去に
優れたインタリーバ処理を行う。 【解決手段】 情報系列を一時的に記憶する一時記憶手
段を備え、順番変更用マトリクスに応じて当該一時記憶
手段に対する情報の書き込み順序又は読み出し順序を制
御することで、データ順序変更処理を行うデータ順序変
更装置において、前記順番変更用マトリクスの縦方向成
分を指定する第１の擬似雑音符号を発生する第１の符号
発生手段と、前記順番変更用マトリクスの横方向成分を
指定する第２の擬似雑音符号を発生する第２の符号発生
手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ順序変更装置
に関し、例えば、ＣＤＭＡ（符号分割多元接続）方式な
どのディジタル通信方式において、符号化や復号化処理
の過程でブロックインタリーブなどを行う場合に適用し
得るものである。

【０００２】

【従来の技術】従来のブロックインタリーブ方式として
は、次の参考文献１、参考文献２に示されるようなもの
がある。

【０００３】参考文献１：ＡＮＳＩ／ＴＩＡ／ＥＩＡ−
９５−Ｂ，ｐａｇｅ７−３ 参考文献２：ＡＮＳＩ／ＴＩＡ／ＥＩＡ−９５−Ｂ，ｐ
ａｇｅ７−１２ 参考文献１は、図３に示すように、符号化の処理手順を
示している。

【０００４】図３において、ブロックインタリーブ（Bl
ock Interleaver）２３，２７，３６は、畳込み符号化
（Convolutional Encoder）２１，２５，３４が行わ
れ、さらにシンボルリピティション（Symbol Repetiti
on）２２，２６，３５が行われた後に実行される。

【０００５】したがってこれに対応して受信側で行われ
る復号化の過程においては、これら３者のうちでは、ま
ず最初に、インタリーバ処理２３，２７，２８の結果を
各インタリーバ処理前の状態に戻すデインタリーバ処理
が行われ、次に、リピテション処理２２，２６，３５の
結果を各リピテション処理前の状態に戻すデリピテショ
ン処理が行われ、最後に、畳込み符号化２１，２５，３
４の結果を各畳み込み符号化処理前の状態に戻すため
に、例えばビタビ復号処理が行われる。

【０００６】一方、前記参考文献２はブロックインタリ
ーブの処理手順を示している。

【０００７】参考文献２には、図２（Ａ）および（Ｂ）
に示すように、横方向に１６個、縦方向に２４個の成分
を持つマトリクスから構成された２つのテーブル１Ｔ、
２Ｔが記載されている。

【０００８】このうちテーブル１Ｔの方は、インタリー
バ処理の入力、すなわちバッファメモリへの書き込み操
作を記述したもので、３８４シンボルの入力データ系列
は、１シンボルずつ順番に、１行１列（アドレス番号
１）、２行１列（アドレス番号２）、３行１列（アドレ
ス番号３）、…２４行１列（アドレス番号２４）、１行
２列（アドレス番号２５）、２行２列（アドレス番号２
６）、…、２４行１６列（アドレス番号３８４）に書き
込まれる。

【０００９】したがってこのテーブル１Ｔはそのまま、
当該バッファメモリを示しているととらえることができ
る。そしてテーブル１Ｔの各アドレスのアドレス番号
は、３８４シンボルの入力データ系列の本来の順番をも
示している。

【００１０】すなわち、アドレス番号１に書き込まれた
データは、３８４シンボルのデータ系列中で順番が１番
目のデータであり、アドレス番号２に書き込まれたデー
タは、当該３８４シンボル中の順番が２番目のデータで
あり、…、アドレス番号３８４に書き込まれたデータ
は、当該３８４シンボル中で順番が３８４番目のデータ
である。

【００１１】このとき当該バッファメモリ（すなわちテ
ーブル１Ｔ）のアドレス番号１（１行１列）に書き込ま
れたデータをｘ（１）とし、アドレス番号２に書き込ま
れたデータをｘ(２）とし、アドレス番号３に書き込ま
れたデータをｘ(３）とし、…、アドレス番号３８４に
書き込まれたデータをｘ(３８４）とする。

【００１２】一方、テーブル（読み出し順位テーブル）
２Ｔの方は、インタリーバ処理の出力、すなわち当該バ
ッファメモリからの当該入力データ系列の読み出し操作
を記述したものである。１６行２４列のマトリクス上で
対応する位置にある前記バッファメモリ１Ｔの（アドレ
ス番号によって一義的に指定される）メモリセルからの
読み出しが行われる順位が、当該テーブル２Ｔの各アド
レスに格納されている。

【００１３】すなわち、テーブル２Ｔの１行１列には前
記バッファメモリ１Ｔ上で１行１列であるアドレス番号
１のセルの読み出し順位を示す「１」が格納されてお
り、以降も同様に、２行１列には前記バッファメモリの
２行１列であるアドレス番号２セルの読み出し順位を示
す「６５」が、３行１列には前記バッファメモリの３行
１列であるアドレス番号３のセルの読み出し順位を示す
「１２９」が、…、２４行１６列には前記バッファメモ
リの２４行１６列であるアドレス番号３８４のセルの読
み出し順位を示す「３８４」が格納されている。

【００１４】したがって、図２（Ａ）のテーブル１Ｔを
用いてインタリーバ処理の入力（バッファメモリ１Ｔへ
の書き込み）を行い、図２（Ｂ）のテーブル２Ｔを用い
てインタリーバ処理の出力（バッファメモリ１Ｔからの
読み出し）を行う場合、バッファメモリ１Ｔの各アドレ
スに書き込まれている３８４シンボルのデータｘ（１）
〜ｘ（３８４）のうち、バッファメモリ１Ｔの１行１列
のｘ（１）がテーブル２Ｔの１行１列の読み出し順位１
に応じて最初に読み出され、続いてバッファメモリ１Ｔ
の１行９列のｘ（１９３）がテーブル２Ｔの１行９列の
読み出し順位２に応じて２番目に読み出され、続いてバ
ッファメモリ１Ｔの１行５列のｘ（９７）がテーブル２
Ｔの１行５列の読み出し順位３に応じて３番目に読み出
され、…、最後に、バッファメモリ１Ｔの２４行１６列
のｘ（３８４）がテーブル２Ｔの２４行１６列の読み出
し順位３８４に応じて３８４番目に読み出される。

【００１５】この操作により、バッファメモリ１Ｔへの
書き込み前（および書き込み時点）では、ｘ（１）、ｘ
（２）、ｘ（３）、ｘ（４）、ｘ（５）、…、ｘ（３８
２）、ｘ（３８３）、ｘ（３８４）の順番であったデー
タ系列ＤＳ１が、読み出し後には、ｘ（１）、ｘ（１９
３）、ｘ（９７）、ｘ（２８９）、ｘ（４９）、…、ｘ
（２８８）、ｘ（１９２）、ｘ（３８４）の順番のデー
タ系列ＤＳ２に変換される。

【００１６】これは、バッファメモリ１Ｔに対して画一
的に縦方向に書き込んだデータ系列ＤＳ１を、（任意の
１つの行の内部では順番を変化させながらも）横方向に
読み出すことで、データ系列ＤＳ２を得ている。

【００１７】このデータ系列ＤＳ２を受け取った受信側
で行われるデインタリーバ処理では、これと逆の操作を
行う（横方向に書込み、縦方向に読出す）ことにより、
元の順序のデータ系列ＤＳ１を復元することができる。

【００１８】このようなインタリーブ処理およびデイン
タリーブ処理(インタリーバ処理およびデインタリーバ
処理）を行うことにより、伝搬路でバースト誤り（集中
的な誤り）が発生しても、復号過程において、受信した
データ系列ＤＳ２がＤＳ１に変換される時に、当該誤り
を元のデータ系列ＤＳ１上に分散させて誤りのバースト
性を解消することができるので、ビタビ復号などのバー
スト誤りに弱い復号を行う場合、復号特性を改善するこ
とが可能である。

【００１９】

【発明が解決しようとする課題】ところで、前記バース
ト誤りのバースト性をできるだけ完全に解消し、当該誤
りを、前記デインタリーバ処理によって復元されたデー
タ系列ＤＳ１上で真に偏りなく分散させるためには、イ
ンタリーバ処理の規則性に偏りがなく、白色雑音的なラ
ンダム（無相関）性があることが求められる。

【００２０】特に、畳み込み符号化を行った後にランダ
ムインタリーバ処理を施してつくられるターボ符号の場
合、当該ランダムインタリーバ処理では、高い白色雑音
性が求められる。

【００２１】ターボ符号の場合もその他の符号の場合
も、インタリーバ処理（ランダムインタリーバ処理）の
配列操作に少しでも白色雑音的でなく偏った部分がある
と、その偏りの部分につき、デインタリーバ処理の後で
も、バースト誤りのバースト性が残留する可能性があ
り、その残留バースト部分のために復号特性が劣化し得
る。

【００２２】例えば、図２（Ｂ）のテーブル２Ｔの各列
を縦方向にみると明らかなように、各列の１行目には１
〜１６までの数字が並び、各列の２行目には６５〜８０
の数字が並び、各列の３行目には１２９〜１４４の数字
が並び、…、各列の７行目には３３〜４８の数字が並
び、…、各列の２４行目には３６９〜３８４の数字が並
んでおり、この配列にはある種の周期性と偏りが内在し
ている。

【００２３】また、図２（Ｂ）のテーブル２Ｔでは、任
意の１行の内部では読み出し順位を示す数字はランダム
に配置されているように見えるが、例えば１〜１６の数
字を配列した１行目では、左端の１列目に「１」、９列
目に「２」、５列目に「３」、…、１６列目に「１６」
が配置されているが、この１行目と比較しながら、６５
〜８０の数字を配列した２行目を見ると、２行目の左端
の１列目には、当該６５〜８０の範囲で最も小さな「６
５」が配置され、９列目には当該６５〜８０の範囲で２
番目に小さな「６６」が配置され、５列目には当該６５
〜８０の範囲で３番目に小さな「６７」が配置され、
…、１６列目には当該６５〜８０の範囲で最も大きな
「８０」が配置されている。この関係は、３行〜２４行
にも当てはまる。

【００２４】すなわち、一見すると規則性がないように
見えるテーブル２Ｔは、各行内での配列規則はまったく
同じで画一的であり、明確な周期性と偏りを内包してい
る。

【００２５】このような周期性や偏りを利用すれば、前
記バッファメモリに対する書き込みアドレスや読み出し
アドレスを生成するための書込み／読出しアドレス生成
回路を実現することは比較的容易であると考えられる
が、上述した白色雑音的なランダム性を保証することは
難しい。

【００２６】白色雑音的な配列パターンをテーブル２Ｔ
のなかに再現することができたとしても、送信側、受信
側でテーブル２Ｔと同様な内容を持ったＲＯＭ（リード
オンリーメモリ）テーブルなどを装備し、当該ＲＯＭテ
ーブルを参照することで読み出し順位を決定するルック
アップ方式によってインタリーバ処理やデインタリーバ
処理を実行することが必要となって、ハードウエア規模
が増大するという問題がある。

【００２７】また、いっそう長い周期のインタリーバ処
理を行う必要が生じた場合、行列（マトリクス）の大き
さ（縦×横）が大きくなるほどテーブル２Ｔの規模は拡
大し、ＲＯＭテーブルの規模も拡大することとなって、
さらにハードウエア規模が増大する。

【００２８】また、データレートの種類が多くなればそ
の種類分のＲＯＭテーブルが必要となり、これによって
もハードウエア規模が増大してしまう。

【００２９】

【課題を解決するための手段】かかる課題を解決するた
めに、本発明では、情報系列を一時的に記憶する一時記
憶手段を備え、順番変更用マトリクスに応じて当該一時
記憶手段に対する情報の書き込み順序又は読み出し順序
を制御することで、データ順序変更処理を行うデータ順
序変更装置において、前記順番変更用マトリクスの縦方
向成分を指定する第１の擬似雑音符号を発生する第１の
符号発生手段と、前記順番変更用マトリクスの横方向成
分を指定する第２の擬似雑音符号を発生する第２の符号
発生手段とを備えることを特徴とする。

【００３０】

【発明の実施形態】（Ａ）実施形態 以下、本発明のデータ順序変更装置を、シフトレジスタ
型のＰＮ（擬似雑音）符号発生器を用いたＣＤＭＡの符
号化装置におけるインタリーバ処理部に適用した場合を
例に、第１〜第３の実施形態について説明する。

【００３１】（Ａ−１）第１の実施形態の構成および動
作 本実施形態の符号化装置５０の主要部の構成を図４に示
す。図４は、図３に示した一連の符号化処理手順のう
ち、インタリーバ処理（例えばBlock Interleaver２
３）に対応する部分を中心に一部だけを図示している。

【００３２】図４において、当該符号化装置５０は、リ
ピテション処理部５１と、インタリーバ処理部（ランダ
ムインタリーバ）５２と、加算器５３とを備えている。

【００３３】このうちリピテション処理部５１は、上述
したシンボルリピテション（SymbolRepetition）処理部
（例えばSymbol Repetition２２）に対応するリピテシ
ョン処理を行い、リピテション処理の結果として得られ
るデータ系列ＤＳ３を出力する部分である。

【００３４】必要に応じて当該シンボルリピテション処
理部５１は省略してもよく、その他の処理部（例えばパ
ンクチャ処理部など）と置換してもよい。省略した場合
にはインタリーバ処理部５２の前段に、畳み込み符号化
処理部（例えば前記Convolutional Encoder２１）が配
置されることになる。

【００３５】リピテション処理部５１からデータ系列Ｄ
Ｓ３を受け取るインタリーバ処理部５２は、バッファメ
モリ（ＲＡＭ（ランダムアクセスメモリ））５４と、書
き込みアドレス指定回路５５と、読み出しアドレス指定
回路５６とを備えている。

【００３６】バッファメモリ５４は、上述したバッファ
メモリ１Ｔに対応する構成部分であり、図５（Ａ）に示
すようなマトリクス状の構造を持っているものとする。
図５（Ａ）に示したマトリクス上の各セルのアドレス
は、左の列ほど下位で、同一列内では上の行ほど下位で
あるものとする。

【００３７】すなわち、１行１列目のセルが最下位のア
ドレス番号１に対応し、２行１列目のセルが最下位から
２番目のアドレス番号２に対応し、３行１列のセルが最
下位から３番目のアドレス番号３に対応し、…、７行１
５列目が最下位から１０５番目（すなわち最上位）に対
応するものとする。

【００３８】したがって、図５（Ａ）に７行１５列のマ
トリクスに示した各数字は、当該マトリクス上で各数字
が存在する位置のメモリセルのアドレス番号を示してい
るとみることもできる。

【００３９】書き込みアドレス指定回路５５は、データ
系列ＤＳ３の各シンボルをバッファメモリ５４に書き込
むにあたって、アドレス指定を行う回路である。本実施
形態における書き込みアドレス指定回路５５によるアド
レス指定は、バッファメモリ５４上では、メモリアドレ
スの最下位から上位へ向けて逐次、書き込みアドレス指
定回路５５が持っているアドレスポインタ値を、画一的
にインクリメントするものとする。

【００４０】もちろん、最上位から下位へデクリメント
するような構成も可能である。

【００４１】一方、読み出しアドレス指定回路５６は、
バッファメモリ５４に書き込まれたデータ系列ＤＳ３を
読み出すにあたってアドレス指定する回路で、ＰＮ符号
を用いて読み出しアドレスを指定するために、図１に示
すような内部構成を備えている。

【００４２】（Ａ−１−１）読み出しアドレス指定回路
の内部構成および動作 図１において、読み出しアドレス指定回路５６は、シフ
トレジスタ型の２つのＰＮ（符号）発生器１１および１
２を備えている。

【００４３】このうちＰＮ符号発生器１１は、バッファ
メモリ５４のマトリクスにつき、縦アドレス（縦方向成
分）ＰＡを指定するための回路で、ＰＮ符号発生器１２
は、バッファメモリ５４の当該マトリクスにつき、横ア
ドレス（横方向成分）ＨＡを指定するための回路であ
る。

【００４４】ＰＮ符号発生器１１は、３ビットのシフト
レジスタ１〜３と、１つの加算器１５を備えており、レ
ジスタ１，２，３はこの順番でシリアルに接続され、加
算器１５の２つの入力端子にはレジスタ１の出力端子と
レジスタ３の出力端子が接続されており、加算器１５の
出力端子はレジスタ１の入力端子に接続されており、レ
ジスタ１〜３の出力端子からパラレル出力される３ビッ
トによって、前記縦アドレスＰＡが指定される。

【００４５】例えば、レジスタ１と２の出力がともに
“０”で、レジスタ３の出力が“１”である００１Ｂの
場合には、縦アドレスＰＡの値は１Ｄとなり、レジスタ
１の出力が“１”で、レジスタ２と３の出力がともに
“０”である１００Ｂの場合には、縦アドレスＰＡの値
は４Ｄとなる。

【００４６】なお、ここで「Ｄ」はその前の数字が１０
進数表示であることを示し、「Ｂ」はその前の数字が２
進数表示であることを示す。以下においても同じであ
る。

【００４７】これに対しＰＮ符号発生器１２は、４ビッ
トのシフトレジスタ４〜５と、１つの加算器１６を備え
ており、レジスタ４，５，６，７はこの順番でシリアル
に接続され、加算器１６の２つの入力端子にはレジスタ
４の出力端子とレジスタ７の出力端子が接続され、加算
器１６の出力端子にはレジスタ４の入力端子が接続さ
れ、レジスタ４〜７の出力端子からパラレルに取り出さ
れる４ビットによって、前記横アドレスＨＡが指定され
る。

【００４８】例えば、レジスタ４〜６の出力がすべて
“０”で、レジスタ７の出力が“１”である０００１Ｂ
の場合には横アドレスＰＡの値は１Ｄとなり、レジスタ
４の出力が“１”で、レジスタ５〜７の出力がすべて
“０”である１０００Ｂの場合には縦アドレスＰＡの値
は８Ｄとなる。

【００４９】そして、例えば、レジスタ１〜３の出力が
００１Ｂで、レジスタ４〜７の出力が０００１Ｂである
とき、当該読み出しアドレス指定回路５６の指定するバ
ッファメモリ５４のメモリセルは１行１列のアドレス番
号１のセルである。同様に、レジスタ１〜３の出力が０
０１Ｂで、レジスタ４〜７の出力が１０００Ｂであると
き、当該読み出しアドレス指定回路５６の指定するバッ
ファメモリ５４のメモリセルは１行８列のアドレス番号
５０のセルとなる。

【００５０】このようなＰＮ符号発生器１１と１２の構
成を一般化すると、バッファメモリ５４のマトリクスが
縦方向にＭ、横方向にＮのＭ×Ｎ（Ｍ＝２^ｍ−１，Ｎ＝
２^ｎ−１、ここでｍ，ｎは自然数）構造を持つ場合、Ｐ
Ｎ符号発生器１１のシフトレジスタはｍ段（ｍビット）
になるとともにＰＮ符号発生器１２のシフトレジスタは
ｎ段（ｎビット）になる。

【００５１】本実施形態は、このような一般形に関し、
ｍ＝３，ｎ＝４と置いた例である。

【００５２】本実施形態においては、縦アドレス用ＰＮ
発生器１１は３段ＰＮ発生器であり、横アドレス用ＰＮ
発生器１２は４段ＰＮ発生器であるため、それぞれ周期
７（２^３−１）シフト、周期１５（２^４−１）シフトで
レジスタの内部状態の変化がちょうど１巡する。

【００５３】レジスタの初期値については全て０でなけ
ればどのような値でも構わないが、ここではそれぞれ
（レジスタ１，レジスタ２，レジスタ３）＝（０，０，
１）、（レジスタ４、レジスタ５、レジスタ７）＝
（０，０，０，１）とする。この初期状態００１Ｂ、０
００１Ｂは１０進数表現ではいずれも１Ｄを指定してお
り、縦３段、横４段を合わせると、上述したバッファメ
モリ５４の１行１列目に位置する最下位アドレスのセル
を指定している。

【００５４】縦アドレス用ＰＮ発生器１１のレジスタの
内部状態の変化は、００１，１００，１１０，１１１，
０１１，１０１，０１０までで１周期であり、以降はま
た００１、…と変化するので、縦アドレスの１０進数表
示は１，４，６，７，３，５，２（ここまでで縦アドレ
スの１周期（縦アドレス周期）），１、…と変化する。

【００５５】同様に、横アドレス用ＰＮ発生器１２のレ
ジスタの内部状態の変化は、０００１、１０００、１１
００、１１１０、１１１１、０１１１、１１０１、０１
０１、１０１０、１１０１、０１１０、００１１、１０
０１、０１００、００１０までで１周期であり、以降は
また０００１、…と変化するので、横アドレスの１０進
数表示は１，８，１２，１４，１５，７，１１，５，１
０，１３，６，３，９，４，２（ここまでで横アドレス
の１周期（横アドレス周期）），１、…と変化する。

【００５６】ここで、レジスタ１〜３のシフト動作と、
レジスタ４〜７のシフト動作がともに初期状態００１
Ｂ、０００１Ｂから始まり、同じクロックを基に１クロ
ックにつき１回（１ビット）シフトすることで進行する
ものとすると、前記縦アドレス周期は７クロック（７シ
フト）に相当し、前記横アドレスの１周期は１５クロッ
ク（１５シフト）に相当する。

【００５７】したがって、縦アドレスと横アドレスを組
み合わせた合成アドレスの１周期（合成アドレス周期）
は、１０５クロックに相当するものとなり、ちょうど１
０５クロックで、図５（Ｂ）の読み出し順位マトリクス
（インタリーブマトリクス、すなわち読み出し順位テー
ブル）５７に示す１〜１０５番の読み出しを、漏れな
く、なおかつ重複なく行うことができる。

【００５８】図５（Ｂ）と図５（Ａ）の関係は、上述し
た図２（Ｂ）と図２（Ａ）の関係と同じである。

【００５９】すなわち、７行１６列のマトリクス上で対
応する位置にある前記バッファメモリ５４のアドレス番
号（メモリセル）からの読み出しが行われる順位が、当
該読み出し順位テーブル５７の各位置に配置されてい
る。

【００６０】ただし本実施形態の場合、読み出し順位テ
ーブル５７は従来のテーブル２Ｔと異なり、ＲＯＭなど
のハードウエア的な大規模記憶手段の実体を伴わない概
念的なテーブルであり、読み出し順位テーブル５７中の
各数字は、いずれかの記憶手段に格納された論理的なデ
ータではなく、初期時点（縦アドレスＰＡおよび横アド
レスＨＡがともに１Ｄとなるテーブル５７の１行１列の
「１」に対応する時点）から該当する時点までの、シフ
トレジスタの総シフト数（あるいは当該シフトのために
供給された総クロック数）に対応した物理的、時間的な
概念である。

【００６１】換言するなら読み出し順位テーブル５７
は、読み出しアドレス指定回路５６の指定する読み出し
アドレスＨＡ＋ＰＡの変化をまとめると、図５（Ｂ）の
ように図示することができることを示しているにすぎな
い。ＰＮ符号発生器１１，１２を構成するシフトレジス
タも広い意味でとらえると記憶手段の一種ではあるが、
同等な機能をサポートできるＲＯＭなどに比較すると、
はるかに小規模である。

【００６２】上述した書き込みアドレス指定回路５５の
指定する書き込みアドレスにしたがってバッファメモリ
５４のアドレス番号１のセルに書き込まれたデータ系列
ＤＳ３中のデータをｘ（１）とし、同様に、バッファメ
モリ５４のアドレス番号２のセルに書き込まれたデータ
系列ＤＳ３中のデータをｘ（２）、バッファメモリ５４
のアドレス番号３のセルに書き込まれたデータ系列ＤＳ
３中のデータをｘ（３）、…、バッファメモリ５４のア
ドレス番号１０５のセルに書き込まれたデータ系列ＤＳ
３中のデータをｘ（１０５）とする。

【００６３】すなわち、データ系列ＤＳ３中の各データ
は、ｘ（１）、ｘ(２）、ｘ（３）、ｘ（４）、ｘ
（５）、ｘ（６）、ｘ（７）、…、ｘ（１０３）、ｘ
（１０４）、ｘ（１０５）の順番である。

【００６４】これに対し、読み出しアドレス指定回路５
６が指定する読み出しアドレスＨＡ＋ＨＰにしたがった
バッファメモリ５４からの読み出しは、ｘ（１）、ｘ
(５３）、ｘ（８３）、ｘ（９８）、ｘ（１０１）、ｘ
（４７）、ｘ（７２）、…、ｘ（５９）、ｘ（２６）、
ｘ（９）の順番で行われ、これらがインタリーバ処理を
受けたデータ系列ＤＳ４としてインタリーバ処理部５２
から加算器５３に供給される。

【００６５】加算器５３では、このインタリーバ処理済
みのデータ系列ＤＳ４にWalsh関数（例えば図３中のWal
sh Function32に相当する）が加算されて出力される。

【００６６】（Ａ−２）第１の実施形態の効果 本実施形態によれば、偏りがなく、白色雑音的にランダ
ム（無相関）な規則性でインタリーバ処理を行うことが
できるので、インタリーブ後の平均的なデータ聞距離を
確保することが可能であり、誤りのバースト性の除去性
能に優れたインタリーバ処理を提供することができる。

【００６７】これにより、ビタビ復号やターボ復号の特
性を改善することが可能である。

【００６８】また、本実施形態では、従来のようにＲＯ
Ｍテーブルを用いる場合と比較して、ハードウエア規模
が極めて小さい。

【００６９】(Ｂ）第２の実施形態 本実施形態は、第１の実施形態と機能面で共通する点が
多いので、以下では、本実施形態が第１の実施形態と相
違する点についてのみ説明する。

【００７０】実質的にこの相違点は、主として読み出し
アドレス指定回路（５６）に関連する部分に限られる。

【００７１】（Ｂ−１）第２の実施形態の構成および動
作 本実施形態の符号化装置６０の主要部の構成を図４に示
す。本実施形態の符号化装置６０は、第１の実施形態の
符号化装置５０中の読み出しアドレス指定回路５６に置
換して、読み出しアドレス指定回路６１を備え、バッフ
ァメモリ５４に置換してバッファメモリ６２を備えた構
成を有している。

【００７２】本実施形態のバッファメモリ６２は、図８
（Ａ）に示すように、５行１２列のマトリクス構造を有
している点を除けば、第１の実施形態のバッファメモリ
５４と同じである。

【００７３】第１の実施形態では、バッファメモリ５４
のマトリクス構造が７行１５列で、縦方向セル数Ｍも横
方向セル数Ｎも、ｍ、ｎを自然数として、Ｍ＝２^ｍ−
１、Ｎ＝２^ｎ−１の形で記述することができるという意
味で、マトリクス構造がＰＮ発生器１１，１２の各シフ
トレジスタの１周期と過不足なく一致したが、本実施形
態の５行１２列のマトリクス構造では、このような一致
を得ることはできない。

【００７４】また、本実施形態のバッファメモリ６２の
マトリクス構造の縦方向Ｍの５（セル）と横方向Ｎの１
２（セル）は、互いに素な関係にある。

【００７５】本実施形態でも、縦アドレス用のＰＮ発生
器１１は３段シフトレジスタなので、当該ＰＮ発生器１
１の１周期は７クロック分で、縦方向に５セル（通常は
５クロック分に相当）しか持たないバッファメモリ６２
に対しては２クロック分過剰である。

【００７６】同様に、本実施形態の横アドレス用のＰＮ
発生器１２は４段シフトレジスタなので、当該ＰＮ発生
器１２の１周期は１５クロック分で、横方向に１２セル
（通常は１２クロック分に相当）しか持たないバッファ
メモリ６２に対しては、３クロック分過剰である。

【００７７】このようなバッファメモリの構造とシフト
レジスタの段数との不一致は、その取り扱いによって
は、バッファメモリのすべてのセルを活用できないこと
で利用効率を低下させたり、インタリーバ処理とそれに
対応して受信側で行われるデインタリーバ処理の正常な
対応関係を確保することが困難になることも考えられ
る。

【００７８】本実施形態において、この問題に関する対
応策を提供するのが、読み出しアドレス指定回路６１で
ある。

【００７９】この読み出しアドレス指定回路６１の内部
構成を図６に示す。

【００８０】（Ｂ−１−１）読み出しアドレス指定回路
の構成および動作 図６において、読み出しアドレス指定回路６１は、シフ
トレジスタ型の２つのＰＮ符号発生器１１および１２
と、縦アドレス用の判定器１３と、横アドレス用の判定
器１４とを備えている。

【００８１】このうち判定器１３、１４以外の第１の実
施形態と同一の符号を付した構成要素１〜７，１１，１
２、１５，１６の構成および動作は、第１の実施形態と
実質的に同じである。

【００８２】ただしＰＮ発生器１１、１２は、第１の実
施形態で述べたすべての動作を行う機能に加えて、判定
器１３，１４から更新信号ＰＲ、ＨＲの供給を受けるた
びに、通常のシフトを行う次のクロックの供給前であっ
ても、１クロック分シフトする機能を装備している。

【００８３】判定器１３は、上記縦アドレス用ＰＮ発生
器１１が出力する縦アドレス候補ＰＡＰが、前記Ｍ（＝
５Ｄ）よリ大きいかどうか判定を行い、もし、Ｍ以下の
値であれば当該縦アドレス候補ＰＡＰを縦アドレスＰＡ
としてそのまま出力するが、Ｍより大きい値であれば縦
アドレス用ＰＮ発生器１１のＳＨＩＦＴ＿ＥＮＡ端子に
更新信号ＰＲを供給してシフトレジスタ１〜３の値を１
ビット分シフトさせて更新し、次の縦アドレス候補ＰＡ
Ｐの出力を要求する。

【００８４】このような操作は、縦アドレス候補ＰＡＰ
として、前記Ｍ以下の値が得られるまで繰り返される。

【００８５】判定器１４も同様に、横アドレス用ＰＮ発
生器１２が出力する横アドレス候補ＨＡＰについてＮ
（＝１２Ｄ）よりも大きいかどうか判定を行い、もし、
Ｎ以下の値であれば横アドレスＨＡとしてそのまま出力
するが、Ｎより大きい値であれば横アドレス用ＰＮ発生
器１２のＳＨＩＦＴ＿ＥＮＡ端子へ更新信号ＨＲを供給
してシフトレジスタ４〜７の値を１ビット分シフトさせ
て更新し、次の横アドレス候補ＨＡＰの出力を要求す
る。

【００８６】このような操作は、横アドレス候補ＨＡＰ
として、前記Ｎ以下の値が得られるまで繰り返される。

【００８７】なお、本実施形態の図８（Ｂ）は、第１の
実施形態における図５（Ｂ）に相当する読み出し順位マ
トリクス（読み出し順位テーブル）６３を示している。

【００８８】本実施形態では、縦アドレスＰＡと横アド
レスＨＡを組み合わせた合成アドレスの１周期は、６０
クロックに相当するものとなり、ちょうど６０クロック
で、図８（Ｂ）の読み出し順位マトリクス（読み出し順
位テーブル）６２に示す１〜６０番の読み出しを、漏れ
なく、なおかつ重複なく行うことができる。

【００８９】第１の実施形態と同様の操作により、縦ア
ドレス用ＰＮ発生器１１が出力する縦アドレス候補ＰＡ
Ｐの値は１０進数表示で１，４，６，７，３，５，２，
１、…の順序で変化し、横アドレス用ＰＮ発生器１２が
出力する横アドレス候補ＨＡＰの値は１０進数表示で
１，８，１２，１４，１５，７，１１，５，１０，１
３，６，３，９，４，２，１、…の順序で変化する。

【００９０】このとき判定器１３は、上記縦アドレス候
補ＰＡＰが６Ｄのときと７Ｄのときに更新信号ＰＲを出
力して、通常１回のシフトを行う１クロック期間に３回
シフトを行い７Ｄの次の３Ｄを縦アドレスＰＡとして出
力することになる。

【００９１】判定器１３のこの動作は周期的なので、判
定器１３から出力される縦アドレスＰＡは１０進数表示
で、１，４，３，５，２，１、…の順序で変化する。

【００９２】同様に、判定器１４は、上記横アドレス候
補ＨＡＰが１３Ｄ、１４Ｄ、１５Ｄのときに更新信号Ｈ
Ｒを出力するので、横アドレス７Ｄを出力するために
は、通常１回のシフトを行う１クロック期間に３回シフ
トを行い１５Ｄの次の７Ｄを横アドレスＨＡとして出力
することになり、横アドレス６Ｄを出力するためには、
通常１回のシフトを行う１クロック期間に２回シフトを
行い１３Ｄの次の６Ｄを横アドレスＨＡとして出力する
ことになる。

【００９３】判定器１４のこの動作は周期的なので、判
定器１４から出力される横アドレスＨＡは、１０進数表
示で１，８，１２，７，１１，５，１０，６，３，９，
４，２，１、…の順序で変化する。

【００９４】したがって、判定器１３から出力される縦
アドレスＰＡと、判定器１４から出力される横アドレス
ＨＡとを組み合わせた合成アドレスの周期は、上述した
６０（＝５×１２）クロックになる。

【００９５】本実施形態により、ｘ（１）、ｘ（２）、
ｘ（３）、ｘ（４）、ｘ（５）、ｘ（６）、ｘ（７）、
…、ｘ（５８）、ｘ（５９）、ｘ（６０）の順番を持つ
データ系列ＤＳ３中の各データの順番は、ｘ（１）、ｘ
（３９）、ｘ（６０）、ｘ（３３）、ｘ（５２）、ｘ
（２１）、ｘ（４９）、…、ｘ（４５）、ｘ（１８）、
ｘ（７）に変換される。

【００９６】（Ｂ−２）第２の実施形態の効果 本実施形態によれば、第１の実施形態で得られる効果と
同等な効果を得ることができる。

【００９７】加えて、本実施形態によれば、バッファメ
モリ（６２）のマトリクス構造Ｍ×Ｎが、Ｍ＝２^ｍ−
１、Ｎ＝２^ｎ−１の形で記述することができる場合はも
ちろん、できない場合でも、当該ＭとＮが互いに素であ
ることを条件として、バッファメモリのすべてのセルを
活用することで利用効率を高く維持し、インタリーバ処
理とそれに対応して受信側で行われるデインタリーバ処
理の正常な対応関係を確保することが容易であるため、
第１の実施形態よりも実装上、設計上の自由度が高く、
信頼性も向上する。

【００９８】(Ｃ）第３の実施形態 本実施形態は、第１の実施形態と機能面で共通する点が
多いので、以下では、本実施形態が第１の実施形態と相
違する点についてのみ説明する。

【００９９】実質的にこの相違点は、主として読み出し
アドレス指定回路（５６）に関連する部分に限られる。

【０１００】一方、第２の実施形態と本実施形態の関係
については、第２の実施形態がバッファメモリ（６２）
のマトリクス構造の縦方向のセル数Ｍと横方向のセル数
Ｎとは、互いに素であることが必要であったが、本実施
形態は、ＭとＮが任意の自然数である場合（Ｍ、Ｎが互
いに素である場合も含む）に適用することができる点が
相違する。

【０１０１】ＭとＮが互いに素でない場合には、前記合
成アドレス周期がＭ×Ｎよりも小さくなってしまう問題
がある。合成アドレス周期がＭ×Ｎよりも小さくなると
いうことは、バッファメモリ（６２）中のＭ×Ｎ個のす
べてのセルからデータを読み出すことができず、正常に
インタリーバ処理を行うことができない可能性があるこ
とを意味する。

【０１０２】(Ｃ−１）第３の実施形態の構成および動
作 本実施形態の符号化装置７０の主要部の構成を図４に示
す。本実施形態の符号化装置７０は、第１の実施形態の
符号化装置５０中の読み出しアドレス指定回路５６に置
換して、読み出しアドレス指定回路７１を備え、バッフ
ァメモリ５４に置換してバッファメモリ７２を備えた構
成を有している。

【０１０３】本実施形態のバッファメモリ７２は、図９
（Ａ）に示すように、６行１２列のマトリクス構造を有
している点を除けば、第１の実施形態のバッファメモリ
５４と同じである。

【０１０４】第１の実施形態では、バッファメモリ５４
のマトリクス構造が７行１５列で、縦方向セル数Ｍも横
方向セル数Ｎも、ｍ、ｎを自然数として、Ｍ＝２^ｍ−
１、Ｎ＝２^ｎ−１の形で記述することができるという意
味で、マトリクス構造がＰＮ発生器１１，１２の各シフ
トレジスタの１周期と過不足なく一致したが、本実施形
態の６行１２列のマトリクス構造では、このような一致
を得ることはできない。

【０１０５】また、本実施形態のバッファメモリ７２の
マトリクス構造の縦方向Ｍの６（セル）と横方向Ｎの１
２（セル）は、互いに素な関係にない点で、第２の実施
形態のバッファメモリ６２とも相違する。

【０１０６】本実施形態でも、縦アドレス用のＰＮ発生
器１１は３段シフトレジスタなので、当該ＰＮ発生器１
１の１周期は７クロック分で、縦方向に６セル（通常は
６クロック分に相当）しか持たないバッファメモリ７２
に対しては１クロック分過剰である。

【０１０７】同様に、本実施形態の横アドレス用のＰＮ
発生器１２は４段シフトレジスタなので、当該ＰＮ発生
器１２の１周期は１５クロック分で、横方向に１２セル
（通常は１２クロック分に相当）しか持たないバッファ
メモリ６２に対しては、３クロック分過剰である。

【０１０８】このようなバッファメモリの構造とシフト
レジスタの段数との不一致は、その取り扱いによって
は、バッファメモリのすべてのセルを活用できないこと
で利用効率を低下させたり、インタリーバ処理とそれに
対応して受信側で行われるデインタリーバ処理の正常な
対応関係を確保することが困難になることも考えられ
る。

【０１０９】また、本実施形態では、第２の実施形態と
同様なこのような問題に加えて、上述したＭとＮが互い
に素でないために合成アドレス周期がＭ×Ｎよりも小さ
くなってしまう問題をも解決する。

【０１１０】本実施形態において、これらの問題に関す
る対応策を提供するのが、読み出しアドレス指定回路７
１である。

【０１１１】この読み出しアドレス指定回路７１の内部
構成を図７に示す。

【０１１２】（Ｃ−１−１）読み出しアドレス指定回路
の構成および動作 図７において、読み出しアドレス指定回路７１は、シフ
トレジスタ型の２つのＰＮ符号発生器１１および１２
と、縦アドレス用の判定器７３と、横アドレス用の判定
器７４と、横アドレス周期検出用の判定器７５とを備え
ている。

【０１１３】このうち判定器７３、７４、７５以外の第
１の実施形態と同一の符号を付した構成要素１〜７，１
１，１２、１５，１６の構成および動作は、第１の実施
形態と実質的に同じである。

【０１１４】ただしＰＮ発生器１１、１２は、第１の実
施形態で述べたすべての動作を行う機能に加えて、判定
器７３，７４から更新信号ＰＲ、ＨＲの供給を受けるた
びに、通常のシフトを行う次のクロックの供給前であっ
ても、１クロック分シフトする機能を装備している。

【０１１５】判定器７３は、上記縦アドレス用ＰＮ発生
器１１が出力する縦アドレス候補ＰＡＰが、前記Ｍ（＝
６Ｄ）よリ大きいかどうか判定を行い、もし、Ｍ以下の
値であれば当該縦アドレス候補ＰＡＰを縦アドレスＰＡ
としてそのまま出力するが、Ｍより大きい値であれば縦
アドレス用ＰＮ発生器１１のＳＨＩＦＴ＿ＥＮＡ端子に
更新信号ＰＲを供給してシフトレジスタ１〜３の値を１
ビット分シフトさせて更新し、次の縦アドレス候補ＰＡ
Ｐの出力を要求する。

【０１１６】このような操作は、縦アドレス候補ＰＡＰ
として、前記Ｍ以下の値が得られるまで繰り返される。

【０１１７】ここまでの第２の実施形態の判定器１３と
同じ機能に加えて当該判定器７３は、判定器７５から一
致信号ＣＳの供給を受けたときにも更新信号ＰＲを出力
する機能を装備している。この機能は、前記合成アドレ
ス周期の伸長をはかる合成アドレス周期伸長機能であ
る。

【０１１８】本実施形態の判定器７４の機能は、Ｎ＝１
２Ｄであることも含めて、第２の実施形態の判定器１４
とまったく同じであってよい。

【０１１９】すなわち判定器７４は、横アドレス用ＰＮ
発生器１２が出力する横アドレス候補ＨＡＰに対してＮ
（＝１２Ｄ）よりも大きいかどうか判定を行い、もし、
Ｎ以下の値であれば横アドレスＨＡとしてそのまま出力
するが、Ｎより大きい値であれば横アドレス用ＰＮ発生
器１２のＳＨＩＦＴ＿ＥＮＡ端子へ更新信号ＨＲを供給
してシフトレジスタ４〜７の値を１ビット分シフトさせ
て更新し、次の横アドレス候補ＨＡＰの出力を要求す
る。そしてこのような操作は、横アドレス候補ＨＡＰと
して、前記Ｎ以下の値が得られるまで繰り返される。

【０１２０】判定器７３がＰＮ発生器１１から受け取る
縦アドレス候補ＰＡＰの変化は１０進数表示で、１，
４，６，３，５，２（ここまでで縦アドレスの１周期
（縦アドレス周期）），１，４，６，３，５，２，１、
…となり、判定器７４がＰＮ発生器１２から受け取る横
アドレスＨＡの変化は１０進数表示で、１，８，１２，
７，１１，５，１０，６，３，９，４，２（ここまでで
横アドレスの１周期（横アドレス周期）），１、…とな
る。

【０１２１】判定器７５は、受け取った横アドレス候補
ＨＡＰの値と横アドレス候補ＨＡＰの初期値（この場合
１Ｄ）が一致する（周期１２クロックのデータが一巡す
る）かどうか判定し、もし一致する場合は判定器７３に
対して、前記一致信号ＣＳを供給して縦アドレス候補Ｐ
ＡＰの次の値を縦アドレスＰＡとして出力するように要
求する。もし一致しない場合は一致信号ＣＳを供給しな
い。

【０１２２】上記判定器３の操作により、ＭとＮが互い
に素でない場合にも判定器１の出力と判定器２の出力の
組合せをＭ×Ｎ通りにすることができる。

【０１２３】合成アドレス周期の内訳は、最初の１周期
は一致信号ＣＳが発生されることなく、長い方の横アド
レス周期に対応して１２セル（１２クロック）となり、
以降は、横アドレス候補ＨＡＰが初期値（ここでは１
Ｄ）になるたびに縦アドレス候補ＰＡＰが１ビット余分
にシフトされるので、当該シフトによってスキップされ
る縦アドレス候補ＰＡＰが１０進数表示で１，４，６，
３、…とずれていく点を除くと、Ｍ＝５（この５と１２
（＝Ｎ）は違いに素である）である場合と同等な動作と
なり、６０（＝５×１２）セルの読み出しが行われる。

【０１２４】結局、前記１２セルと当該６０セルを合わ
せて７２（＝１２＋６０）セル分のデータが、バッファ
メモリ７２から、漏れなく、なおかつ重複なく読み出さ
れることになる。

【０１２５】すなわち、判定器７４が出力する横アドレ
スＨＡの変化は横アドレス候補ＰＡＰとまったく同様
に、１０進数表示で、１，８，１２，７，１１，５，１
０，６，３，９，４，２，１、…となる一方で、判定器
７３が出力する縦アドレスＰＡの変化は１０進数表示
で、１，４，６，３，５，２，１，４，６，３，５，
２，（ここで１をスキップして）、４，６，３，５，
２，１，４，６，３，５，２，１，（ここで４をスキッ
プして）、６，３，５，２，１，４、６，３，５，２，
１，４，（ここで６をスキップして）、３，５，２，
１，４，…となる。

【０１２６】これにより、バッファメモリ７２に対し
て、ｘ（１）、ｘ（２）、ｘ（３）、ｘ（４）、ｘ
（５）、ｘ（６）、ｘ（７）、…、ｘ（７０）、ｘ（７
１）、ｘ（７２）を含むデータ系列ＤＳ３が書き込まれ
ると、読み出し時には、ｘ（１）、ｘ（４６）、ｘ（７
２）、ｘ（３９）、ｘ（６５）、ｘ（２６）、ｘ（５
５）、…、ｘ（５４）、ｘ（２１）、ｘ（１１）の順番
のデータ系列ＤＳ４が読み出され、バッファメモリ７２
の全セルを活用した正常なインタリーバ処理を行うこと
ができる。

【０１２７】なお、本実施形態の図９（Ｂ）は、第１の
実施形態における図５（Ｂ）に相当する読み出し順位マ
トリクス（読み出し順位テーブル）７３を示している。

【０１２８】(Ｃ）第３の実施形態の効果 本実施形態によれば、第２の実施形態の効果と同等な効
果を得ることができる。

【０１２９】加えて、本実施形態では、ＭとＮが互いに
素でない任意の自然数である場合にも、バッファメモリ
のすべてのセルを活用することで利用効率を高く維持
し、インタリーバ処理とそれに対応して受信側で行われ
るデインタリーバ処理の正常な対応関係を確保すること
が容易であるため、第１の実施形態や第２の実施形態よ
りも実装上、設計上の自由度が高く、信頼性も向上す
る。

【０１３０】（Ｄ）他の実施形態 なお、第１〜第３の実施形態では、バッファメモリ５
４，６２，７２の各セルに対する書き込みは縦方向、す
なわち１行１列、２行１列、３行１列、…、７行１５列
（第１の実施形態の例）に行い、読み出しは、テーブル
５７，６３，７３が指定する順序で行ったが、書き込み
を横方向、すなわち１行１列、１行２列、１行３列、
…、７行１５列（第１の実施形態の例）に行い、読み出
しをテーブル５７，６３，７３の示す順序で行うように
してもよい。

【０１３１】また、バッファメモリ５４，６２，７２に
対する書き込みの方を、テーブル５７，６３，７３が指
定する順序で行い、読み出しは、画一的に横方向または
縦方向に行うようにしてもよい。

【０１３２】さらに、第１〜第３の実施形態では、説明
を明確にするために、Ｍ＝７，５，６、Ｎ＝１５，１２
などと具体的な数値を示したが、これらの数値は例示的
なものであり、本発明をこれら以外の数値について適用
することができることは当然である。

【０１３３】なお、第１〜第３の実施形態では、ＣＤＭ
Ａを例に説明したが、本発明はその他の通信方式にも適
用することができる。

【０１３４】また、第１〜第３の実施形態では、送信側
の符号化装置でインタリーバ処理を行う場合について説
明したが、これに対向する受信側では、当該インタリー
バ処理と対称な構成を持つデインタリーバ処理が行われ
ることは当然である。したがって本発明は、送信側で行
われるインタリーバ処理（データ順序変更処理）だけで
なく、受信側で行われるデインタリーバ処理（これもま
た、データ順序変更処理）にも適用することができる。

【０１３５】さらに、第１〜第３の実施形態では、ハー
ドウエア的に本発明を実現したが、本発明はソフトウエ
ア的に実現することも可能である。

【０１３６】

【発明の効果】以上に説明したように、本発明によれ
ば、偏りがなく、白色雑音的にランダム（無相関）な規
則性でデータ順序変更処理を行うことができる。

【０１３７】これにより、誤りのバースト性の除去性能
を向上することもできる。

【０１３８】また、本発明のハードウエア規模は、同等
な機能を持つ従来の装置に比べて極めて小さい。

【図面の簡単な説明】

【図１】第１の実施形態に係る符号化装置の読み出しア
ドレス指定回路の構成を示す概略図である。

【図２】従来のバッファメモリと読み出し順位テーブル
のマトリクス構造を示す構成図である。

【図３】従来の符号化の処理手順を示す概略図である。

【図４】第１〜第３の符号化装置の主要部の構成を示す
概略図である。

【図５】第１の実施形態の動作説明図である。

【図６】第２の実施形態に係る符号化装置の読み出しア
ドレス指定回路の構成を示す概略図である。

【図７】第３の実施形態に係る符号化装置の読み出しア
ドレス指定回路の構成を示す概略図である。

【図８】第２の実施形態の動作説明図である。

【図９】第３の実施形態の動作説明図である。

【符号の説明】

１〜３、４〜７…シフトレジスタ、１１，１２…ＰＮ発
生器、１３，１４，７３，７４，７５…判定器、５０，
６０、７０…符号化装置、５２…インタリーバ処理部、
５４，６２，７２…バッファメモリ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 情報系列を一時的に記憶する一時記憶手
   段を備え、順番変更用マトリクスに応じて当該一時記憶
   手段に対する情報の書き込み順序又は読み出し順序を制
   御することで、データ順序変更処理を行うデータ順序変
   更装置において、 前記順番変更用マトリクスの縦方向成分を指定する第１
   の擬似雑音符号を発生する第１の符号発生手段と、 前記順番変更用マトリクスの横方向成分を指定する第２
   の擬似雑音符号を発生する第２の符号発生手段とを備え
   ることを特徴とするデータ順序変更装置。
2. 【請求項２】 請求項１のデータ順序変更装置におい
   て、 前記第１の擬似雑音符号が順番変更用マトリクスの縦方
   向成分の最大値を超えた場合には、前記第１の符号発生
   手段の内部状態を更新して当該最大値以下の第１の擬似
   雑音符号を発生させる第１の符号発生制御手段と、 前記第２の擬似雑音符号が順番変更用マトリクスの横方
   向成分の最大値を超えた場合には、前記第２の符号発生
   手段の内部状態を更新して当該最大値以下の第２の擬似
   雑音符号を発生させる第２の符号発生制御手段とを備え
   ることを特徴とするデータ順序変更装置。
3. 【請求項３】 請求項１又は２のデータ順序変更装置に
   おいて、 発生された第１の擬似雑音符号と第２の擬似雑音符号の
   組み合わせによって構成される組み合わせ符号が、前記
   順番変更用マトリクスの縦方向成分と横方向成分の全て
   の組み合わせを包含しない内に周期を形成しようとする
   場合には、前記第１の符号発生手段及び／又は第２の符
   号発生手段の内部状態を更新して、当該組み合わせ符号
   の周期を伸長する周期伸長手段を備えたことを特徴とす
   るデータ順序変更装置。