JP2006287325A - インターリーブ及びデインターリーブ方法、無線装置及びその半導体装置 - Google Patents

Abstract

【課題】インターリーブ及びデインターリーブ処理を行うための回路を簡素化する。
【解決手段】ＲＡＭアドレスコントロール１４は、ステート情報に基づいて、アドレスＲＯＭ１６から出力されるアドレスに所定のオフセットを加算したアドレスをＲＡＭ１７に出力する。アドレスＲＯＭ１６には、各変調方式のデータの並べ替え規則に対応するアドレスデータが格納されている。ＲＡＭアドレスコントロール１４により指定されるアドレスのデータをＲＡＭ１７から読み出す、あるいはＲＡＭ１７に書き込むことでデインターリーブまたはインターリーブ処理を実現できる。
【選択図】 図１

Description

本発明は、インターリーブ及びデインターリーブ方法、インターリーブ・デインターリーブ機能を有する無線装置及びその半導体装置に関する。

地上デジタル放送、無線ＬＡＮ等のデータ伝送でＯＦＤＭ（Orthogonal Frequency Division Multiplexing:直交周波数分割多重）が用いられる。
特許文献１には、ＯＦＤＭによりデータの送受信を行う装置において、フーリエ変換手段で送信用の逆フーリエ変換処理と受信用のフーリエ変換処理とを行い、フーリエ変換手段の変換結果を出力レジスタにセットし、その出力レジスタにセットされたデータを、送信時と受信時で異なる順序で読み出すことが記載されている。これにより、フーリエ変換手段の出力処理でそれぞれ専用の回路が不要となる。

特許文献２には、インターリーブを施した状態で読み出すための読み出しアドレスを格納した周波数デインターリーブテーブルを変調方式と各変調方式のセグメント数に対応して作成し、その周波数デインターリーブテーブルに従って周波数デインターリーブを行うことが記載されている。

特許文献２の発明は、周波数インターリーブ時のメモリの節約を意図したものであるが、各変調方式のセグメント数に対応して周波数インターリーブテーブルを作成する必要がありメモリの節約に制限がある。さらに、特許文献２の発明は、インターリーブとデインターリーブ処理を実現するための回路の規模を小さくすることを目的としたものではない。

また、インターリーブ及びデインターリーブのデータの並べ替えの従来の方法にについて図３、図４を参照して説明する。
図３は、ＲＡＭ１７の構成を模式的に示す図（メモリマップ）であり、図３の正面から見て、ＲＡＭ１７の上部の水平方向に並ぶ文字Ａ０、Ｂ０、Ｃ０・・・Ｆ２が列を示し、左側に垂直方向に並ぶ数字０，１，２、３・・・１５が行を示す。入力データａ，ｂ，ｃ・・・を、ＲＡＭ１７の列方向に順に書き込み、行方向に読み出す時に並べ替えることでデータを所定の順序に並べ替えることができる。例えば、図３のように、ＲＡＭ１７のＡ０列から列方向に１ビットづつ書き込み、０行から行方向にaqGW・・・と１ビットづつ読み出すことで連続したビット列を１６ビット離れた位置に並べ替えることができる。

インターリーブにおける各変調方式のデータの並べ替え規則は、図４に示すように定められている。
図４は、データの並べ替えを行わない場合（Without Permutation）と、並べ替えを行う場合(With Permutation)のデータの並べ替え規則を、変調方式に対応させた表である。

図４において、１６ＱＡＭ変調のＲＯＷ_０_２、ＲＯＷ_１_２と、６４ＱＡＭ変調のＲＯＷ＿０＿３，ＲＯＷ＿１＿３，ＲＯＷ＿２＿３は、それぞれ図３の行番号を「２」または「３」で割ったときの余りの数値で指定される行を示している。

例えば、ＲＯＷ_１_２は、行番号を２で割ったときの余りが「１」であるので奇数行を示し、ＲＯＷ＿０＿２は、行番号を２で割ったときの余りが「０」であるので偶数行を示す。また、Ａｎ，Ｂｎ，．．はｎ＝０，１，２とし，図３のＡ０，Ｂ０，．．．，Ａ１，Ｂ１，．．．，Ａ２，Ｂ２，．．．を表す。

図４に示すように、１６ＱＡＭ変調方式でデータの並べ替えを行う場合には、ＲＯＷ_０_２の偶数行は、並べ替えを行わない場合と同じデータの配置となる。また、ＲＯＷ_１_２の奇数行については、０ビット目のＡｎと１ビット目のＢｎとが入れ替えられ、３ビット目のＥｎと４ビット目のＤｎが入れ替えられ、その他ビットには０が設定される。なお、図４のWithout PermutationのＡｎ側から０ビット目、１ビット目・・・５ビット目とする。

６４ＱＡＭ変調方式でデータの並べ替えを行う場合、ＲＯＷ_０_３、つまり行番号を３で割ったときの除余が０の列については、並べ替えを行わない場合と同じ順序となる。
ＲＯＷ_１_３、つまり行番号を３で割ったときの除余が１の行については、０ビット目がＢｎ、１ビット目がＣｎ、２ビット目がＡｎ、３ビット目がＥｎ、４ビット目がＦｎ、５ビット目がＤｎとなるようにデータの並べ替えを行う。

ＲＯＷ_２_３、つまり行番号を３で割ったときの除余が２の行については、０ビット目がＣｎ、１ビット目がＡｎ、２ビット目がＢｎ、３ビット目がＦｎ、４ビット目がＤｎ、５ビット目がＥｎとなるように並べ替えを行う。デインターリーブにおいては，並べ替えられたデータを元の並びに戻す処理を行う。すなわち，図４において，With Permutation の並びから，Without Permutation の並びに変換する処理を行う。

しかしながら、従来のインターリーブ及びデインターリーブのデータの並べ替えの方法では、インターリーブ用の処理部とデインターリーブ用の処理部と別々のものを必要とするため回路規模が大きくなるという問題がある。また、インターリーブ処理とデインターリーブ処理が別々に独立して動作する場合は、インターリーブ用のメモリとデインターリーブ用のメモリと別々のものを必要とするため回路規模が大きくなるという問題もある。
特開１１−３０８１９０号公報 特開２００３−１２４９０４号公報

本発明の課題は、インターリーブ・デインターリーブ処理に必要な回路を簡素化することである。

本発明は、データの並べ替えを行うインターリーブ及びデインターリーブ方法であって、複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報をステート制御部から出力させ、前記ステート制御部は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力する。

この発明によれば、インターリーブとデインターリーブ処理を行うための回路を共通化して回路規模を小さくできる。また、回路規模を小さくすることで消費電力も減らすことができる。

上記の発明のインターリーブ及びデインターリーブ方法であって、複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報をステート制御部から出力させ、前記ステート情報に基づいてＲＯＭの読み出しアドレスを指定して前記ＲＯＭに格納されている前記複数のＲＡＭのアドレスを指定するアドレスデータを出力させ、前記ステート情報に基づいて、アクセス対象のＲＡＭを選択する選択信号を出力させ、前記ステート制御部は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力する。

このように構成することで、インターリーブとデインターリーブ処理を行うための回路を共通化して回路規模を小さくできる。また、回路規模を小さくすることで消費電力も減らすことができる。

上記の発明のインターリーブ及びデインターリーブ方法において、前記ＲＯＭから出力されるアドレスデータに前記ステート情報により定まるユニットオフセットを加算して得られるアドレスを前記ＲＡＭに出力する。

このように構成することで、ユニットオフセットを変更することで所定のアドレス間隔でデータを読み出してデータの並べ替えを行うことができる。
上記の発明のインターリーブ及びデインターリーブ方法において、前記第１のモードのステート情報に基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定してデータを読み出しまたは書き込むことでデータの並べ替えを行い、同時に前記第２のモードのステート情報に基づいて前記複数のＲＡＭの内の他のアクセス対象のＲＡＭのアドレスを指定する。

上記のように構成することで、第１のモードのステート情報に従って複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定してデータの並べ替えを行い、同時に複数のＲＡＭの内の他のアクセス対象のＲＡＭに対してデータの書き込みまたは読み出しの他方を行うことができる。これにより、インターリーブ及びデインターリーブ処理の高速化を図れる。

上記の発明のインターリーブ及びデインターリーブ方法において、前記第１のモードのステート情報に基づいてアクセス対象のＲＡＭを選択する選択信号を出力すると共に、前記第２のモードのステート情報に基づいて前記アクセス対象のＲＡＭを書き込み状態にするか、それとも読み出し状態にするかを指定する信号を出力する。

このように構成することで、第１のモードのステート情報に基づいてアクセス対象のＲＡＭを選択してデータの並べ替えを行い、同時に他のＲＡＭに対してデータの書き込みまたは読み出しの他方の動作を行うことができる。これによりインターリーブ及びデインターリーブ処理の高速化を図れる。

上記の発明のインターリーブ及びデインターリーブ方法において、各変調方式の各ステート情報に対応して定められるアドレスに、第１のタイミング信号に同期して変化するベースアドレスを加算したアドレスを読み出しアドレスとして前記ＲＯＭに出力する。

このように構成することで、例えば、同一のステート情報に対して変調方式毎に異なるアドレス設定することで各変調方式に対して同一のステート情報を使用してＲＯＭのアドレスを指定することができる。これによりＲＯＭのアドレスを指定するための制御情報を少なくできるのでＲＯＭのアドレス制御が簡単になる。

また、本発明の無線装置は、データを所定の順序に並べ替えるインターリーブ及びデインターリーブ機能を有する無線装置であって、データを書き込み、読み出すためのＲＡＭと、ステート制御部とを備え、前記ステート制御部は、前記ＲＡＭのアドレス指定を行い、インターリーブ処理とデインターリーブ処理とを行う無線装置である。

また、本発明の半導体装置は、データを所定の順序に並べ替えるインターリーブ・デインターリーブ処理部を有する半導体装置であって、データを書き込み、読み出すためのＲＡＭと、ステート制御部とを備え、前記ステート制御部は、インターリーブ処理とデインターリーブ処理とを行うための第１のモードのステート情報と第２のモードのステート情報を出力する半導体装置である。

このように構成することで、インターリーブとデインターリーブ処理のための回路を共通化できる。

本発明によれば、インターリーブとデインターリーブ処理のための回路を共通化できるので回路規模を小さくできる。また、回路規模を小さくすることで消費電力も減らすことができる。

以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態の無線装置（例えば、８０２．１１の通信プロトコルに基づいて無線通信を行う無線ＬＡＮ等の無線装置）のインターリーブ・デインターリーブ処理部１１のブロック図である。

図１において、ステートコントロール（State Control：ステート制御部に対応する）１２は、入力データを並べ替えてＲＡＭ１７に書き込むため、あるいはＲＡＭ１７に記憶されたデータを並べ替えて読み出すためのステート情報をＲＯＭアドレスコントロール（ROM Address Control）１３，ＲＡＭアドレスコントロール（RAM Address Control）１４及びＲＡＭアクセスコントロール(RAM Access Control)１５に出力する。

ＲＯＭアドレスコントロール（ＲＯＭアドレス制御部に対応する）１３は、ステートコントロール１２から出力されるステート情報に基づいてアドレスＲＯＭ１６に読み出しアドレスを出力する。

アドレスＲＯＭ１６は、入力データを所定の順序に並べ替えてＲＡＭ１７に書き込みまたは読み出すためのアドレスデータを各変調方式に対応させて記憶する。
ＲＡＭアドレスコントロール（ＲＡＭアドレス制御部に対応する）１４は、ステートコントロール１２から出力されるステート情報に基づいて、アドレスＲＯＭ１６から出力されるアドレスデータに所定のユニットオフセットを加算したアドレスをＲＡＭ１７に出力する。ユニットオフセットについては図１４で後述する。

ＲＡＭアクセスコントロール（ＲＡＭアクセス制御部に対応する）１５は、ステートコントロール１２から出力されるステート情報に基づいて複数のＲＡＭ１７の内のアクセス対象のＲＡＭを選択する信号を出力する。

ゼロ挿入回路（Zero Insertion）１８は、ＲＡＭ１７から読み出されたデータの所定の位置にゼロを挿入し、あるいはＲＡＭ１７から読み出されたデータをそのまま出力する。
データ再配置部（Data Rearrangement）１９は、入力データまたはゼロ挿入回路１８から出力されるデータを出力側の回路のデータ形式に合わせて再配置して出力する。

図２は、インターリーブ・デインターリーブ処理部１１の詳細なブロック図である。
図２において、ステートコントロール１２は、Mode−１ステートコントロール（Mode−１ State Control）２１とMode−２ステートコントロール（Mode−２ State Control）２２とからなる。

Mode−1ステートコントロール２１は、データに同期したmode−1のタイミング信号tmg１（第１のタイミング）と変調方式を示すデータrateとに基づいてmode−１のステート情報state１（第１のモードのステート情報）を出力する。

Mode−２ステートコントロール２２は、カウンタ（ＣＮＴＲ）２２ａとステートマシン(State Machine)２２ｂとからなり、データに同期した、mode−２のタイミング信号tmg２（第２のタイミング信号）に基づいてmode−２のステート情報state ２（第２のモードのステート情報）を出力する。

ＲＯＭアドレスコントロール１３は、ベースアドレスコントロール（Base Address Control）２３と、オフセットコントロール（Offset Control）２４と、加算器２５とからなる。

ベースアドレスコントロール２３は、例えば、カウンタ（ＣＮＴＲ）からなり、タイミング信号tmg1に応じて変化する又は同期して変化する０〜７のベースアドレスを出力する。

オフセットコントロール２４は、mode−1のステート情報state1により定まる所定のアドレスオフセットを出力する。
加算器２５は、ベースアドレスとオフセットアドレスとを加算し、加算結果のアドレスrom_addrをアドレスＲＯＭ１６に出力する。

ＲＡＭアドレスコントロール１４は、mode−1アドレスコントロール２６とmode−２アドレスコントロール２７からなる。mode−1アドレスコントロール２６は、データの並べ替えを行うmode−1のＲＡＭアドレスを出力し、mode−２アドレスコントロール２７は、データの並べ替えを行わないmode−２におけるＲＡＭアドレスを出力する。

Mode−1アドレスコントロール２６は、ステート情報state１に基づいて各ユニット（後述する）のユニットオフセットを出力するユニットオフセットコントロール（Unit Offset Control）２８と、アドレスＲＯＭ１６から読み出されるアドレスデータaddr_outに、上記のユニットオフセットを加算する加算器２９と、mode−1におけるＲＡＭ_Ａ用のアドレスaddr_a１とＲＡＭ_Ｂ用のアドレスaddr_b１を出力する出力部（Sel）３０とで構成されている。

Mode−２アドレスコントロール２７は、mode−２のステート情報state２とタイミング信号tmg２とに基づいて、mode−２のＲＡＭ_Ａ用のアドレスaddr_a２とＲＡＭ_Ｂ用のアドレスaddr_b２とを出力する。

ＲＡＭ１７は、ＲＡＭ_ＡとＲＡＭ_Ｂとで構成されており、さらに、ＲＡＭ_ＡはＲＡＭ_Ａ＠０及びＲＡＭ_Ａ＠１で構成され、ＲＡＭ_ＢはＲＡＭ_Ｂ＠０及びＲＡＭ_Ｂ＠１で構成されている。これら４つのＲＡＭ（ＲＡＭ_Ａ＠０、ＲＡＭ_Ａ＠１、ＲＡＭ_Ｂ＠０、ＲＡＭ_Ｂ＠１）を１組とすると、ＲＡＭ１７は合わせて２組のＲＡＭを備えている（その２組はＳｅｔ_０とＳｅｔ_１の名称の組とする）。ここで＠は０または１として２組のＲＡＭを区別し、＠＝０のときの組（即ちＲＡＭ_Ａ００、ＲＡＭ_Ａ０１、ＲＡＭ_Ｂ００、ＲＡＭ_Ｂ０１）をＳｅｔ_０とし、＠＝１のときの組（即ちＲＡＭ_Ａ１０、ＲＡＭ_Ａ１１、ＲＡＭ_Ｂ１０、ＲＡＭ_Ｂ１１）をＳｅｔ_１とする。即ち、ＲＡＭ１７は全体で８つのＲＡＭ（ＲＡＭ_Ａ００、ＲＡＭ_Ａ０１、ＲＡＭ_Ｂ００、ＲＡＭ_Ｂ０１、ＲＡＭ_Ａ１０、ＲＡＭ_Ａ１１、ＲＡＭ_Ｂ１０、ＲＡＭ_Ｂ１１）を有する。

ＲＡＭアクセスコントロール１５は、タイミング信号tmg１をカウントして所定のタイミングで信号を出力するカウンタ（ＣＮＴＲ）３１と、mode−1のステート情報state１、変調方式を指定するデータrate及びタイミング信号tmg１と、カウンタ３１の出力信号とに基づいてＲＡＭ１７の選択信号cen１〜４を出力する選択信号生成部（CEN Generator）３２と、タイミング信号tmg2をカウントして所定のタイミングで信号を出力するカウンタ（ＣＮＴＲ）３３と、ステート信号state２と、カウンタ３３の出力信号とに基づいてＲＡＭ１７のリードイネーブル信号read_enと、２組のＲＡＭのうちの一方を書き込み可能な状態にする信号rw_selとをＲＡＭ１７に出力するスイッチ回路３４とで構成されている。

次に、本実施の形態のインターリーブ及びデインターリーブ処理におけるＲＡＭ１７のデータ構成を図７〜図９を参照して説明する。
図７は、ＲＡＭ１７のデータ構成を模式的に示す図（メモリマップ）である。図７（Ａ）のＲＡＭ１７は、図７（Ｂ）に示すように２個のＲＡＭ_Ａ及びＲＡＭ_Ｂで構成されており、６ビットのデータ［１］〜［４８］がＲＡＭ_ＡとＲＡＭ_Ｂの行方向に図７（Ａ）の１行分づつ交互に書き込まれる。なお、図７（Ａ）のＲＡＭ１７の左側の０、１、２・・・１５は行番号を示すので、１行分とは例えば［１］［２］［３］のデータを示す。なお、図７（Ａ）下の＜０＞〜＜１７＞は列番号を示す。

ここで、ＲＡＭ_ＡとＲＡＭ_Ｂに格納されるデータを図８を参照して説明する。ＲＡＭ_Ａの右下隅の位置（図８の正面から見て）を基準にすると、０行の０列〜５列（＜０＞〜＜５＞）に６ビットのデータ［１］が格納され、次に、同じ行の６列〜１１列（＜６＞〜＜１１＞）に次の６ビットのデータ［２］が格納され、同じ行の１２列〜１７列（＜１２＞〜＜１７＞）に次の６ビットのデータ［３］が格納される。

同様に、ＲＡＭ_Ｂには、１行の０列〜５列に６ビットのデータ［４］が格納され、６列〜１１列にデータ［５］が、１２列〜１７列にデータ［６］が格納される。
なお、図８は、図７（Ａ）に示したＲＡＭ１７のメモリマップと対応するようにＲＡＭ_Ａの偶数行とＲＡＭ_Ｂの奇数行にデータが格納された状態を示したが、実際にはそれぞれのメモリエリアＲＡＭ_ＡとＲＡＭ_Ｂに連続してデータが格納される。

さらに、ＲＡＭ_ＡとＲＡＭ_Ｂは、図７（Ｃ）に示すように、データを並列で処理及び格納するためにそれぞれＲＡＭ_Ａ＠０及びＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０及びＲＡＭ_Ｂ＠１で構成されている。

今、図７（Ｄ）に示すように６ビット単位のデータ［１］、［２］・・・の各ビットをＶ５〜Ｖ０で表すと、図７（Ｃ）に示すように、ＲＡＭ_Ａ＠０には、データ［１］の内の０ビット目のデータＶ５，２ビット目のデータＶ３，４ビット目のデータＶ１が格納される。また、ＲＡＭ_Ａ＠１には、データ［１］の１ビット目のデータＶ４と、３ビット目のデータＶ２と、５ビット目のデータＶ０が格納される。以下、同様にデータ［２］、「３」、［７］、［８］・・・の６ビットのデータの内の３ビットのデータＶ５，Ｖ３，Ｖ１がＲＡＭ_Ａ＠０に格納され、残りの３ビットのデータＶ４，Ｖ２，Ｖ０がＲＡＭ_Ａ＠１に格納される。ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１についても同様である。

図９は、上記のＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１及びＲＡＭ_Ｂ＠０，ＲＡＭＢ＠１に格納されるデータの構成を模式的に示す図である。ＲＡＭ＿Ａ＠１，ＲＡＭ＿Ｂ＠０の下に記載された＜＞内の数値は列番号、各ＲＡＭの右側の数値０、１８、３６、５４は＜０＞列のアドレスを表す。なお、図９に示す列番号とデータが格納された［１］［２］［３］［７］［８］［９］・・・との対応関係は図７及び図８と異なるが、図７〜図９はデータ構成を模式的に示す図であり、列番号を＜０＞から＜１７＞まで使うために図９と図７及び図８の対応関係を異ならせただけである。

図９のＲＡＭ_Ａ及びＲＡＭ_Ｂの０行０列のアドレスを「０」、０行１列のアドレスを「１」、０行２列のアドレスを「２」とすると、ＲＡＭ_Ａ＠０のアドレス０〜２に、ユニット１（ユニットについては図１４で後述する）のデータ［１］の３ビットのデータＶ５，Ｖ３、Ｖ１が格納され、ＲＡＭ_Ａ＠１のアドレス０〜２にデータ［１］の残りの３ビットのデータＶ４，Ｖ２，Ｖ０が格納される。そして、ＲＡＭ_Ａ＠０のアドレス３〜５にデータ［２］の３ビットのデータＶ５，Ｖ３，Ｖ１が格納され、ＲＡＭ_Ａ＠１のアドレス３〜５にデータ［２］の残りの３ビットのデータＶ４，Ｖ２，Ｖ０が格納される。

同様に、ＲＡＭ_Ａ＠０のアドレス９〜１１にデータ［７］の３ビットのデータＶ５，Ｖ３，Ｖ１が格納され、ＲＡＭ_Ａ＠１のアドレス９〜１１にデータ［７］の残りの３ビットのデータＶ４，Ｖ２，Ｖ０が格納される。

以下、同様に、ＲＡＭ_Ａ＠０のアドレス６３〜６５に、同じユニット１の最後のデータ［４３］の３ビットのデータＶ５，Ｖ３，Ｖ１が格納され、図９の右側（正面から見て）に点線で示すように、ＲＡＭ_Ａ＠１のアドレス６３〜６５に、同じユニット１の最後のデータ［４３］の３ビットのデータＶ４，Ｖ２，Ｖ０が格納される。

ＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１には、図７（Ａ）のデータ［１］〜［４８］の内で「１」、「２」、「３」、［７］、［８］、［９］・・・の各データが格納される。
ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１についても同様であり、ＲＡＭ_Ｂ＠０のアドレス０〜２にデータ［４］の３ビットのデータＶ５，Ｖ３，Ｖ１が格納される。ＲＡＭ_Ｂ＠１のアドレス０〜２にデータ［４］の残りの３ビットのデータＶ４，Ｖ２，Ｖ０が格納される。

従って、ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１には、図７（Ａ）のデータ［１］〜［４８］の内で［４］、［５］、［６］、［１０］、［１１］、［１２］・・・の各データが格納される。

図９のＲＡＭ_Ａ＠０、ＲＡＭ_Ａ＠１、ＲＡＭ_Ｂ＠０、ＲＡＭ_Ｂ＠１に格納されるデータの構成を横に並べて示したものが、図７（Ｂ）のＲＡＭ_ＡとＲＡＭ_Ｂを示し、または、図７（Ｃ）のＲＡＭ_Ａ＠０、ＲＡＭ_Ａ＠１、ＲＡＭ_Ｂ＠０、ＲＡＭ_Ｂ＠１を示す。

次に、図１及び図２に示す構成を有するインターリーブ・デインターリーブ処理部１１の動作の概要を図５を参照して説明する。なお、図５において斜線で示すブロックは、図５の（１）〜（４）及び（１）’〜（４）’の各段階でそのとき動作に関わるブロックを指す。

インターリーブ時には、データ再配置部１９が入力データの再配置を行う（図５の（１））。
インターリーブ時には、ステートコントロール１２から、データを並べ替えてＲＡＭ１７に書き込むためのmode−1のステート情報（図２のstate１）と、ＲＡＭ１７に書き込まれたデータをそのまま読み出すためのmode−２のステート情報（図２のstate２）が出力される。

ＲＯＭアドレスコントロール１３は、ステートコントロール１２から出力されるステート情報に基づいてアドレスＲＯＭ１６の読み出しアドレスを制御し、ＲＡＭアドレスコントロール１４が、アドレスＲＯＭ１６から読み出されるアドレスデータに基づいてＲＡＭ１７の書き込み及び読み出しアドレスを指定する。さらに、ＲＡＭアクセスコントロール１５が、ステート情報state１、state２に基づいてアクセス対象のＲＡＭ１７を選択する（図５の（２））。

ＲＡＭアドレスコントロール１４によりデータの並べ替えのためのアドレスが指定され、ＲＡＭアクセスコントロール１５によりアクセス対象のＲＡＭ１７が選択されると、指定された行及び列のアドレスにデータが順に書き込まれ、あるいは指定された行及び列のアドレスのデータが順に読み出されてデータの並べ替えが行われる。また、ＲＡＭ１７から読み出されるデータに「０」を挿入する必要がある場合には、ゼロ挿入回路１８が、特定のビットに「０」を挿入してデータ再配置部１９に出力する（図５，（３））。

データ再配置部１９はインターリーブ処理では、ゼロ挿入回路１８から出力されたデータをそのまま出力する（図５の（４））。
次に、デインターリーブの動作を説明する。デインターリーブ時には、データ再配置部１９がデータの再配置を行う（図５の（１）’）。そして、再配置したデータを順にＲＡＭ１７に書き込む（図５の（２）’）。この場合、ゼロ挿入回路１８にはデータは出力されない。

データの読み出し時にデータの並べ替えを実行する。データの並べ替えは、ステートコントロール１２から出力されるmode−1のステート情報に基づいてＲＯＭアドレスコントロール１３が、アドレスＲＯＭ１６の読み出しアドレスを制御し、ＲＡＭアドレスコントロール１４が、ステート情報state１、state２とアドレスＲＯＭ１６から読み出されるアドレスデータに基づいてＲＡＭ１７の書き込み及び読み出しアドレスを指定する。さらに、ＲＡＭアクセスコントロール１５がステート情報state１，state２に基づいてアクセス対象のＲＡＭ１７を選択する
ＲＡＭアドレスコントロール１４によりデータの並べ替えのためのアドレスが指定され、ＲＡＭアクセスコントロール１５によりアクセス対象のＲＡＭ１７が選択されると、ＲＡＭ１７の指定された行及び列のアドレスからデータが所定の順序で読み出されデータの並べ替えが行われ、さらに読み出されたデータがゼロ挿入回路１８に出力される。ゼロ挿入回路１８は、ＲＡＭ１７から出力されるデータをそのままデータ再配置部１９に出力する（図５の（３）’）。

データ再配置部１９は、ＲＡＭ１７から読み出されたデータを出力側の回路のデータ形式に合わせて再配置する（図５の（４）’）。
図６は、２組のＲＡＭ（Ｓｅｔ_０，Ｓｅｔ_１）に対する入力データ列Ａ、列Ｂ、列Ｃ・・・の書き込み及び列Ａ’、列Ｂ’、列Ｃ’の読み出し動作を示す図である。Ｓｅｔ_０とＳｅｔ_１はそれぞれ１組のＲＡＭを意味する。例えば、４つのＲＡＭ（ＲＡＭ_Ａ＠０、ＲＡＭ_Ａ＠１、ＲＡＭ_Ｂ＠０、ＲＡＭ_Ｂ＠１）の＠＝０により構成される１組のＲＡＭをＳｅｔ_０とし、＠＝１により構成される１組のＲＡＭをＳｅｔ_１とする。

入力データ列に対してインターリーブを行う場合には、mode−1のステート情報に従って入力データを並べ替えてＳｅｔ_０のＲＡＭのうちの指定されたＲＡＭに書き込む。すなわち、最初の入力データ列ＡをＲＡＭアドレスコントロール１４により指定されるアドレスで、かつＲＡＭアクセスコントロール１５により選択されたＲＡＭに書き込むことでデータを並べ替える。

次に、入力データ列ＢをＳｅｔ_１のＲＡＭのうち、ＲＡＭアドレスコントロール１４により指定されるアドレスで、かつＲＡＭアクセスコントロール１５により選択されたＲＡＭに書き込む。このとき同時に、mode−２のステート情報に従って、Ｓｅｔ_０のＲＡＭのうち、ＲＡＭアドレスコントロール１４により指定されるアドレスで、かつＲＡＭアクセスコントロール１５により選択されたＲＡＭからデータの読み出し、並べ替えられたデータ列Ａ’を読み出す。以後、同様の手順でデータの書き込みと読み出しを並行して行う。なお、図５を参照すると、mode−１とmode−２が切り替わって各モードのどちらか１つだけが動作しているように見えるが、実際は１組のＲＡＭ（例えばＳｅｔ_０）がmode−１のとき他の１組のＲＡＭ（例えばＳｅｔ_１）がmode−２で動作し、１組のＲＡＭがmode−１からmode−２に切り替わって動作すると他の１組のＲＡＭもmode−２からmode−１に切り替わって動作する。このように２組のＲＡＭを使うことでmode−１とmode−２が同時に動作できる。

デインターリーブの場合には、上記と逆の動作を行い、mode−２のステート情報に従ってＳｅｔ_０のＲＡＭうちの指定されたＲＡＭに入力データ列をそのまま書き込み，次に、mode_２のステート情報に従ってＳｅｔ_１のＲＡＭうちの指定されたＲＡＭにデータをそのまま書き込み、同時にmode−1のステート情報に従って、Ｓｅｔ_０のＲＡＭうちの指定されたＲＡＭの，指定されたアドレスからデータを読み出すことでデータの並べ替えを行う。

次に、図１０（Ａ）は、ステートコントロール１２の動作モードを示す図である。
ステートコントロール１２は、図１０（Ａ）に示すように、インターリーブ時は、mode−1のステート情報state１（図２参照）出力して、入力データを並べ替えてＲＡＭ１７に書き込み、同時に，mode−２のステート情報state２（図２参照）を出力して並べ替えたデータをＲＡＭ１７から読み出す制御を行う。また、デインターリーブ時は、mode−２のステート情報state２を出力して入力データをそのままＲＡＭ１７に書き込みながら、同時にmode−１のステート情報state１を出力してＲＡＭ１７からデータを読み出しながらデータの並べ替えを行わせる制御を実行する。

Mode−1のステート情報state１の出力とmode−２のステート情報state２の出力は、ステートコントロール１２のmode−1ステートコントロール２１とmode−２ステートコントロール２２によりデータに同期したタイミング信号tmg１とタイミング信号tmg２に従って行われる。

図１０（Ｂ）は、mode−1の動作を行わせるためにステートコントロール１２から出力されるステート情報state１を変調方式と対応させた対応表３１である。
ステートコントロール１２は、rate信号からどの変調方式であるかを判断し、図１０（Ｂ）の対応表３１に示すに示すステート情報を出力する。

例えば、ＢＰＳＫ変調の場合には、ステートコントロール１２から、ステートＳ１０、Ｓ１１、Ｓ１７及びＳ２３の４種類のステート情報が順に出力される。
ＱＰＳＫ変調の場合には、ステートコントロール１２から、最初にＢＰＳＫの場合のステートが出力された後，ステートＳ１１、Ｓ１４，Ｓ１７，Ｓ２０、Ｓ２３及びＳ２６の各ステート情報が順に繰り返し出力される。（ＢＰＳＫ変調されたヘッダー部を読み込むので、どの変調時にもＳ１０、Ｓ１１、Ｓ１７、Ｓ２３のステート情報が最初に読み出され、その後、データ部の各変調にあわせてステート情報が繰り返し出力される。）
１６ＱＡＭ変調の場合には、最初にＢＰＳＫの場合のステートが出力された後，ステートＳ１１，Ｓ１２，Ｓ１４，Ｓ１５，Ｓ１７，Ｓ１８，Ｓ２０，Ｓ２１，Ｓ２３，Ｓ２４，Ｓ２６，Ｓ２７の各ステート情報が順に繰り返し出力される。

６４ＱＡＭ変調の場合には、最初にＢＰＳＫの場合のステートが出力された後，ステートＳ１１〜Ｓ２８の各ステート情報が順に繰り返し出力される。
図１１（Ａ）は、変調方式がＢＰＳＫの場合のmode−1のステート情報の遷移を示す図である。

ＢＰＳＫ変調の場合には、最初にステートＳ１０が出力されて初期状態を確定させた後、ステートＳ１１、Ｓ１７，Ｓ２３が順に出力される。そして、再びステートＳ１１が出力され、以後、ステートＳ１１、Ｓ１７，Ｓ２３の順で繰り返し出力される。ＱＰＳＫ変調、１６ＱＡＭ変調、６４ＱＡＭ変調の場合には、ヘッダー部はＢＰＳＫ変調でデータ部は各々ＱＰＳＫ変調、１６ＱＡＭ変調、６４ＱＡＭ変調なので、最初に、ステート１０が出力されて初期状態を確定させた後、ステートＳ１１、Ｓ１７、Ｓ２３が順に出力された後、各々ＱＰＳＫ変調、１６ＱＡＭ変調、６４ＱＡＭ変調にあわせたステートに変わる。

図１１（Ｂ）は、並べ替えを行わないmode−２のステート情報の遷移を示す図である。
Mode−２は、変調方式に依らず同じステート情報が出力され、初期状態を確定するために最初にＲＡＭ_ＡをアクセスするためのステートＳ００が出力され、次にＲＡＭ_ＢをアクセスするためのステートＳ０２が出力され、以後、ＲＡＭ_ＡをアクセスするためのステートＳ０１と、ＲＡＭ_ＢをアクセスするためのステートＳ０２が交互に出力される。

次に、図１２は、アドレスＲＯＭ１６のデータ構成を示す図である。アドレスＲＯＭ１６は、インターリーブ及びデインターリーブを行うときmode−1のステート情報に基づいて動作し、mode−２では動作しない。アドレスＲＯＭ１６には、各変調方式に対応させてＲＡＭ_ＡとＲＡＭ_Ｂ（ＲＡＭ１７）のアドレスを指定するためのアドレスデータが格納されている。図１２の_ＡｄｄｒｅｓｓはＲＯＭアドレスコントロール１３から出力されるアドレスＲＯＭ１６の読み出しアドレスを示し、ａ（ｄｅｃ）はＲＡＭ_Ａのアドレスを指定するためのアドレスデータを示し、_ｂ（ｄｅｃ）はＲＡＭ_Ｂのアドレスを指定するためのアドレスデータを示し、ｄｅｃは１０進数を意味する。このアドレスＲＯＭ１６から出力されるＲＡＭ_ＡとＲＡＭ_Ｂのアドレスデータに所定のユニットオフセット（ユニット１〜３のオフセットアドレス＝ユニットオフセットアドレス）が加算されて最終的なＲＡＭ_ＡとＲＡＭ_Ｂのアドレスが指定される。ユニットオフセットについては図１４で後述する。

アドレスＲＯＭ１６のアドレス０〜７には、ＢＰＳＫ変調の場合のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスデータが格納されている。
アドレス８〜２３には、ＱＰＳＫ変調の場合のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスデータが格納されている。

アドレス２４〜４７には、１６ＱＡＭ変調の場合のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスデータが格納されている。
さらに、アドレス４８〜９５には、６４ＱＡＭ変調の場合のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスデータが格納されている。

次に、図１３はステート情報と各変調方式のアドレスＲＯＭ１６の読み出しアドレスとを対応させたＲＯＭアドレスコントロール１３のアドレスオフセットテーブル４１を示す図である。ＲＯＭアドレスコントロール１３は、インターリーブとデインターリーブのときには、mode−1のステート情報に従って動作し、mode−２では動作しない。

ＲＯＭアドレスコントロール１３のオフセットコントロール２４（図２参照）は、変調方式とmode−1のステート情報state１に基づいて、図１３のアドレスオフセットテーブル４１に示すアドレスオフセット（address offset）（各ステート情報に対応して定められた値）を加算器２５に出力する。

加算器２５は、上記のアドレスオフセットにベースアドレスコントロール２３から出力される０〜７のベースアドレスを加算し、加算結果をアドレスＲＯＭ１６の読み出しアドレスrom_addr（図２参照）として出力する。０〜７を巡回してカウントするベースアドレスをアドレスオフセットに加算することで、全ての読み出しアドレスをアドレスオフセットテーブル４１に持つ必要がなくなり、アドレスオフセットテーブル４１のメモリ規模を小さくできる。

例えば、６４ＱＡＭ変調で、mode−1のステートＳ１１のときには、ＲＯＭアドレスコントロール１３からは、ステートＳ１１のアドレスオフセット「４８」にベースアドレス０〜７が順に加算されてアドレス４８〜５５の８個のアドレスがアドレスＲＯＭ１６に順に出力される。

これにより、図１２のアドレスＲＯＭ１６のＡｄｄｒｅｓｓ４８〜５５に格納されているＲＡＭ_ＡとＲＡＭ_Ｂの８組のアドレスデータ（value:_a、_b）（０、１）（９、９）（１９、１８）（２７、２８）（３６、３６）（４６、４５）（５４、５５）（６３、６３）が順に読み出される。

同様に、６４ＱＡＭ変調のステートＳ１２のときには、ＲＯＭアドレスコントロール１３から、図１３のアドレスオフセット「５６」にベースアドレス０〜７が順に加算され、アドレス「５６〜６３」の８個のアドレスが順に出力される。これにより、図１２のアドレスＲＯＭ１６のアドレス５６〜６３からＲＡＭ_ＡとＲＡＭ_Ｂの８組のアドレスデータが順に読み出される。

次に、図１４（Ａ）は、ＲＡＭアドレスコントロール１４において用いられるユニットオフセットアドレステーブル５１を示す図である。また、図１４（Ｂ）は、ユニットオフセットによるＲＡＭ１７のアクセス位置の制御方法の説明図である。ユニットオフセットとは、ＲＡＭ１７を構成するＲＡＭ_Ａ及びＲＡＭ_Ｂにデータを書き込み又は読み出す際に、ある間隔を持つユニット毎にデータの書き込み又は読み出しを行うために必要なオフセット値である。例えば、図１４（Ｂ）に示す、ユニット１（ユニットオフセット＝０）のデータ［１］［４］［７］［１０］・・・［４３］［４６］にアクセスすることは、図７（Ａ）で模式的に示されたデータ構成の０列〜５列（＜０＞〜＜５＞）のデータ［１］［４］［７］［１０］・・・［４３］［４６］をアクセスすることになる。同様に、図１４（Ｂ）に示す、ユニット２（ユニットオフセット＝３）のデータ［２］［５］［８］［１１］・・・［４４］［４７］にアクセスすることは、図７（Ａ）で模式的に示されたデータ構成の６列〜１１列（＜６＞〜＜１１＞）のデータ［２］［５］［８］［１１］・・・［４４］［４７］にアクセスすることになる。

ＲＡＭアドレスコントロール１４は、インターリーブとデインターリーブ処理時には、mode−1におけるＲＡＭ_ＡとＲＡＭ_Ｂのアドレスaddr_a1及びaddr_b1と、mode−２におけるＲＡＭ_ＡとＲＡＭ_Ｂのアドレスaddr_a2及びaddr_b2とを同時に出力する。

図２に示すMode−1アドレスコントロール２６は、ステート情報に従って、図１４（Ａ）のユニットオフセットアドレステーブル５１の３種類のユニットオフセット「０」、「３」、「６」の何れかを、アドレスＲＯＭ１６から出力されるアドレスデータに加算し、加算結果をmode−1のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスaddr_a1及びaddr_b1として出力する。図１４（Ａ）は、ステートＳ１１のときにユニットオフセット０を加算し、ステートＳ１７のときにユニットオフセット３を加算し、ステート２３のときにユニットオフセット６を加算することを意味し、また、それ以外のステートではそのステート以前のユニットオフセットの値を保持する。例えば、６４ＱＡＭでは、ステートＳ１１の次のステートＳ１２に変わった場合もユニットオフセットは０だが、ステート１７に変わるとユニットオフセットは３となる。

Mode−２アドレスコントロール２７は、ステート情報state２とタイミング信号tmg２に従ってmode−２のＲＡＭ_ＡとＲＡＭ_Ｂのアドレスaddr_a2及びaddr_b2を出力する。
上記のようにユニットオフセットを加算したアドレスをＲＡＭ_ＡとＲＡＭ_Ｂに出力することで、図１４（Ｂ）に示すように、一定のアドレス間隔でＲＡＭ_ＡとＲＡＭ_Ｂのデータをアクセスすることができる。ユニット１，ユニット２、ユニット３はそれぞれ，図７（Ａ）のＲＡＭ１７における＜０＞〜＜５＞へのアクセス，＜６＞〜＜１１＞へのアクセス，＜１２＞〜＜１７＞へのアクセスに対応する。

６４ＱＡＭ変調のデインターリーブ処理を行う場合には、アドレスＲＯＭ１６から出力されるアドレスデータにそれぞれユニット１のユニットオフセット「０」を加算してＲＡＭ_ＡとＲＡＭ_Ｂのアドレス指定を行って図７（Ａ）のＲＡＭ１７における列番号＜０＞〜＜５＞のデータを所定数読み出し、次に、ユニット２のユニットオフセット「３」を加算してＲＡＭ_ＡとＲＡＭ_Ｂのアドレス指定を行って＜６＞〜＜１１＞のデータを所定数読み出し、次に、ユニット３のユニットオフセット「６」を加算してＲＡＭ_ＡとＲＡＭ_Ｂのアドレス指定を行って＜１２＞〜＜１７＞のデータを所定数読み出すことで、６４ＱＡＭ変調の並べ替え規則に従って並べ替えられたデータを元の順序に復元することができる。

次に図１５（Ａ）は、ＲＡＭアクセスコントロール１５の動作条件を示す図である。図１５（Ａ）に示すように、ＲＡＭアクセスコントロール１５は、インターリーブ時には、ＲＡＭ_ＡとＲＡＭ_Ｂに対してmode−1でデータの書き込みを行うように動作し、mode−２でデータの読み出し行うように動作する。また、デインターリーブ時には、ＲＡＭ_ＡとＲＡＭ_Ｂに対してmode−1でデータの読み出しを行うように動作し、mode−２でデータの書き込みを行うように動作する。

図１５（Ｂ）は、ＲＡＭ_ＡとＲＡＭ_Ｂのアクセス動作を示す図である。図１５（Ｂ）の選択信号rw_selの矩形波線の下段（立下り状態）は０を示し、上段（立上り状態）は１を示す。リードイネーブル信号red_enの矩形波線の下段（立下り状態）は０を示し、上段（立上り状態）は１を示す。

２セットあるＲＡＭ_Ａ０＠及びＲＡＭ_Ａ１＠とＲＡＭ_Ｂ０＠及びＲＡＭ_Ｂ１＠の一方（ＲＡＭ_Ａ０＠とＲＡＭ_Ｂ０＠で構成されるＳｅｔ_０のＲＡＭ）は、選択信号rw_selが「０」の時書き込み状態、rw_selが「１」の時読み出し状態となり、他方（ＲＡＭ_Ａ１＠とＲＡＭ_Ｍ１＠で構成されるＳｅｔ_１のＲＡＭ）は、選択信号rw_selが「１」の時書き込み状態、rw_selが「０」の時読み出し状態となる。即ち、Ｓｅｔ_０のＲＡＭが読み出しを行うと同時にＳｅｔ_１のＲＡＭが書き込みを行うように動作し、Ｓｅｔ_０が書き込みを行うと同時にＳｅｔ_１が読み出しを行うように動作する。

リードイネーブル信号red_enが「１」のときＲＡＭ_ＡとＲＡＭ_Ｂの読み出しが可能となり、データの書き込みから始めるために、初期状態ではリードイネーブル信号は「０」、すなわち読み出しを行わないモードに設定される。

次に、図１６は、mode−1におけるＲＡＭアクセスコントロール１５の選択動作を示すＲＡＭ選択テーブル６１を示す図である。図１６のstateはステート情報を示し、Access_Order（アクセスオーダ）はＲＡＭ１７のどのＲＡＭに書き込むか選択する選択状態の遷移（アクセス順）を示す。ベースアドレスの増加とアクセスオーダの増加は対応しており、アクセスオーダが１増えるとベースアドレスも１増える。即ち、アクセスオーダが変わりＲＡＭアクセスコントロール１５から出力されるＲＡＭ１７の選択信号が変わると、ベースアドレスも変わりＲＡＭアドレスコントロール１４から出力されるＲＡＭ１７の書き込み及び読み出しアドレスが変わることで、アクセス対象のＲＡＭの特定のアドレスが選択されることになる。

このＲＡＭ選択テーブル６１は、ＲＡＭアクセスコントロール１５から出力されるＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１の選択信号（図１６に○で示す）と各変調方式のステート情報とを対応づけた表である。

例えば、６４ＱＡＭ変調でステート情報state１がステートＳ１１の場合で、アクセスオーダ１のときには、ＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠０を選択する信号が出力され、次のアクセスオーダ２で、ＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０を選択する信号が出力される。

次に、以上のような構成のインターリーブ・デインターリーブ処理部１１のデインターリーブ処理時の読み出し動作を図１２、図１３、図１４、図１６、図１７を参照して説明する。インターリーブ処理時の書き込み動作も同じである。

デインターリーブのmode−1において、ステートコントローラ１２からステート情報state１としてステートＳ１１が出力されると、ＲＯＭアドレスコントロール１３からは、図１３のアドレスオフセットテーブル４１のステートＳ１１に対応するアドレスオフセット「４８」にベースアドレスの初期値「０」を加算したアドレス「４８」がアドレスＲＯＭ１６に出力される。

これにより、アドレスＲＯＭ１６から、図１２に示す６４ＱＡＭ変調のアドレス「４８」に格納されているＲＡＭ_Ａのアドレスデータ「０」とＲＡＭ_Ｂのアドレスデータ「１」が出力される。

ここで、ユニット１のユニットオフセットが「０」であるので（図１４のユニットオフセットアドレステーブル５１参照すると、ステートＳ１１のときのユニットオフセットは０である）、ＲＡＭアドレスコントロール１４からは、アドレスＲＯＭ１６から出力されるＲＡＭ_Ａのアドレスデータ「０」とＲＡＭ_Ｂのアドレスデータ「１」がそのままＲＡＭ_ＡとＲＡＭ_Ｂに出力される。

同時に、ＲＡＭアクセスコントロール１５からは、６４ＱＡＭ変調のステートＳ１１のＲＡＭ１７の選択信号としてＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠０を選択する信号が出力される（図１６のＲＡＭ選択テーブル６１参照）。

従って、ステートＳ１１のユニット１の１番目のデータの読み出しでは、ＲＡＭ_Ａ＠０のアドレス「０」のデータとＲＡＭ_Ｂ＠０のアドレス「１」のデータが同時に読み出される。ＲＡＭ_Ａ＠０のアドレス「０」は、図９のＲＡＭ_Ａ＠０のデータ［１］の位置の０ビット目であり、その位置のデータはＶ５である。また、ＲＡＭ_Ｂ＠０のアドレス「１」は、図９のＲＡＭ_Ｂ＠０のデータ［４］の位置の１ビット目であり、その位置のデータはＶ３である。

よって、デインターリーブのmode−1のステートＳ１１において、ユニット１で最初に読み出されるデータは、図１７に示すようにＶ５とＶ３となる。
所定時間経過すると(例えば、タイミング信号tmg２で定まる期間)、ＲＯＭアドレスコントロール１３から、アドレスオフセット「４８」にベースアドレスの次の値「１」を加算したアドレス「４９」がアドレスＲＯＭ１６に出力される。

これにより、アドレスＲＯＭ１６から、図１２に示す６４ＱＡＭ変調のアドレス「４９」に格納されているＲＡＭ_Ａのアドレスデータ「９」とＲＡＭ_Ｂのアドレスデータ「９」が出力される。

この場合もユニットオフセットが「０」であるので、ＲＡＭアドレスコントロール１４からは、アドレスＲＯＭ１６から出力されるＲＡＭ_Ａのアドレス「９」とＲＡＭ_Ｂのアドレス「９」がそのままＲＡＭ_ＡとＲＡＭ_Ｂに出力される。

同時にＲＡＭアクセスコントロール１５から、図１６のＲＡＭ選択テーブル６１に示す、６４ＱＡＭ変調のステートＳ１１のアクセスオーダ２（ユニット１の２番目である［７］と［１０］）のＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０を選択する選択信号が出力される。

従って、ステートＳ１１のユニット１の２番目の読み出しでは、ＲＡＭ_Ａ＠１のアドレス「９」のデータとＲＡＭ_Ｂ＠０のアドレス「９」のデータが同時に読み出される。ＲＡＭ_Ａ＠１のアドレス「９」は、図９のＲＡＭ_Ａ＠１のデータ［７］の位置の０ビット目を指し、その０ビット目のデータはＶ４である。また、ＲＡＭ_Ｂ＠０のアドレス「９」は、図９のＲＡＭ_Ｂ＠０のデータ［１０］の位置の０ビット目を指し、その０ビット目のデータはＶ５である。

よって、デインターリーブのステートＳ１１において、ユニット１の２番目に読み出されるデータは、図１７に示すようにＶ４とＶ５となる。
同様にして、ユニット１の３番目（［１３］と［１６］）から７番目（［３７］と［４０］）のデータの読み出しが終了し、ユニット１の８番目（［４３］と［４６］）のデータを読み出すために、ＲＯＭアドレスコントロール１３から、アドレスオフセット「４８」にベースアドレスの最大値「７」を加算した値「５５」が出力される。

これにより、アドレスＲＯＭ１６から、６４ＱＡＭ変調のアドレス５５の位置に格納されているＲＡＭ_Ａのアドレスデータ「６３」とＲＡＭ_Ｂのアドレスデータ「６３」が出力される。

この場合もユニットオフセットは「０」であるので、ＲＡＭアドレスコントロール１４からはＲＡＭ_Ａのアドレス「６３」とＲＡＭ_Ｂのアドレス「６３」がそのまま出力される。

同時にＲＡＭアクセスコントロール１５から、ＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０を選択する選択信号が出力される（図１６参照）。
従って、ステートＳ１１のユニット１の８番目の読み出し時には、ＲＡＭ_Ａ＠１のアドレス「６３」のデータとＲＡＭ_Ｂ＠０のアドレス「６３」のデータが同時に読み出される。ＲＡＭ_Ａ＠１のアドレス「６３」は、図９のＲＡＭ_Ａ＠１のデータ［４３］の位置の０ビット目を指し、その０ビット目のデータはＶ４である。また、ＲＡＭ_Ｂ＠０のアドレス「６３」は、図９のＲＡＭ_Ｂ＠０のデータ［４６］の位置の０ビット目を指し、その０ビット目のデータはＶ５である。

よって、デインターリーブのステートＳ１１において、ユニット１の８番目から読み出されるデータは、図１７に示すようにＶ４とＶ５となる。
図１８は、６４ＱＡＭ変調のデインターリーブ処理時のmode−２の書き込み動作を示す図である。インターリーブ処理時の読み出し動作も同じである。

デインターリーブ時のmode−２のデータの書き込みは、並べ替えが行われている入力データをそのままの順序でＲＡＭ_ＡとＲＡＭ_Ｂに書き込めば良い。
ステートコントロール１２からは、mode−２のステート情報として、最初にステートＳ００が出力され、入力データ［１］、［２］、［３］のＲＡＭ_Ａへの書き込みが行われる。そして、次に、ステートコントロール１２からステートＳ０２が出力され、入力データ［４］、［５］、［６］のＲＡＭ_Ｂへの書き込みが行われる。次に、ステートコントロール１２からステートＳ０１が出力され、入力データ［７］、［８］、［９］のＲＡＭ_Ａへの書き込みが行われる。以後、ステートコントロール１２からステートＳ０２とＳ０１が交互に出力され、ＲＡＭ_ＡとＲＡＭ_Ｂへのデータの書き込みが交互に行われる。

上述したように、インターリーブまたはデインターリーブ処理を行うときに、ステートコントロール１２から、各変調方式のmode−1及びmode−２のステート情報（例えば、６４ＱＡＭ変調のmode−１では、ステートＳ１１〜Ｓ２８、mode−２では、ステートＳ００〜Ｓ０２）を出力し、各変調方式のステート情報で指定されるアドレスのアドレスデータをアドレスＲＯＭ１６から読み出す。そして、そのアドレスデータに基づいてＲＡＭ_ＡとＲＡＭ_Ｂのアドレス指定を行い、指定されたアドレスにデータを書き込みまたはデータを読み出すことでデータを所定の順序に並べ替えることができる。すなわち、図１のインターリーブ・デインターリーブ処理部１１を共通に用いてインターリーブ処理とデインターリーブ処理を実現できる。

例えば、６４ＱＡＭ変調のデインターリーブ処理では、ＲＡＭアドレスコントロール１４から出力されるアドレスに従ってＲＡＭ_ＡとＲＡＭ_Ｂから、ユニット１の１〜８番目（［１］［４］・・・［４３］［４６］）のデータ、ユニット２の１〜８番目（［２］［５］・・・［４４］［４７］）のデータ、ユニット３の１〜８番目（［３］［６］・・・［４５］［４８］）のデータを順に読み出すことで、インターリーブされた入力データを元の順序に復元することができる。

次に、図１９（Ａ）は、ゼロ挿入回路１８の動作条件を示す図である。インターリーブ時に、図４のデータの並べ替え規則に従ってデータを並べ替える場合には、並べ替えを行うデータ以外の部分にゼロを書き込む必要がある。そのため、ゼロ挿入回路１８は、図４の各変調方式の並べ替え規則で定められている本来のデータを書き込む位置以外の位置（図４で「０」で示される位置）に「０」を挿入する。具体的には、ＢＰＳＫ変調、ＱＰＳＫ変調及び１６ＱＡＭ変調のインターリーブ時には、ＲＡＭ１７から読み出されるデータに対して図４に「０」で示される位置に「０」を挿入したデータを出力する。６４ＱＡＭ変調の場合には、ゼロを挿入する必要がないのでＲＡＭ１７から読み出されたデータをそのまま出力する。また、デインターリーブ時には、ＲＡＭ１７から読み出されるデータをそのまま出力する。

次に、図２０は、ＲＡＭ_ＡとＲＡＭ_Ｂ（ＲＡＭ１７）から読み出されるデータ（Input）とゼロ挿入回路１８から出力されるデータ（Output）を示す図である。
図２０の左側のInputに示すように、ＢＰＳＫ変調、ＱＰＳＫ変調及び１６ＱＡＭ変調のインターリーブされたデータは、目的とするデータ（図２０にＡｎ、Ｂｎ・・で示すデータ）以外のデータは不定（例えば、図２０に示すＢＰＳＫ変調の場合はＶ０〜Ｖ４のデータのない×の箇所）になっている。

例えば、ＢＰＳＫ変調では、０ビット目の位置のＶ５以外のデータは不定であるので、１ビット目〜５ビット目の位置のＶ４〜Ｖ０のデータとして「０」を挿入する。
他の変調方式についても同様に、並べ替えの対象となったデータ以外の位置に「０」を挿入する。

その結果、図２０の右側のOutputに示すように、各変調方式でインターリーブされたデータの該当する位置に「０」が挿入されたデータがゼロ挿入回路１８からデータ再配置部１９に出力される。

次に、６４ＱＡＭ変調でインターリーブされた入力データをデインターリーブする場合の読み出し動作を図２１及び図２２を参照して説明する。
図２１は、６４ＱＡＭ変調でインターリーブされたデータがＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０及びＲＡＭ_Ｂ＠１に格納された状態を示している。

今、図２１のＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０及びＲＡＭ_Ｂ＠１には、図２０のOutputに示すデータが格納されているものとする。
図２１の各ＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１の四角い枠の中のアルファベットの文字Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、各メモリエリアに格納されているデータを示している。また、それぞれのＲＡＭの上段の左端と右端（図２１の正面から見て）の０，８，９，１７，１８，２６等の数字はアドレスを示し、［１］、［２］、［３］・・・は、図７のＲＡＭ１７のデータ［１］、［２］、［３］・・・に対応する。また、各ＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０，ＲＡＭ_Ｂ＠１の四角い枠の中のアルファベットの文字Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、図７（Ａ）のＲＡＭ１７の構成の列＜０＞〜＜１７＞に対応する列Ａ０〜Ｆ２に対応する。即ち、図２１のアルファベットの文字Ａは、図７（Ａ）の列Ａ０、Ａ１、Ａ２のデータに対応しており、アルファベットの文字Ｂ〜Ｆも同様である。

図２２は、ステートＳ１１〜Ｓ１３とそのとき選択されるＲＡＭのアドレスを対応付けたアドレステーブル７１を示す図である。
以下、このアドレステーブル７１を参照しながら、デインターリーブにおけるデータの読み出し動作を図２１を用いて具体的に説明する。

ステートＳ１１のアクセスオーダ１では、図２２のアドレステーブル７１のAccess Order１に示すように、ＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠０が選択され、それぞれアドレス「０」と「１」が指定される。

その結果、図２１の（１）に示すようにＲＡＭ_Ａ＠０のアドレス「０」のデータＡと、ＲＡＭ_Ｂ＠０のアドレスの１のデータＡが読み出される。
ステートＳ１１のアクセスオーダ２では、図２２のアドレステーブル７１に示すようにＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０が選択され、それぞれアドレス「９」と「９」が指定される。

その結果、図２１の（２）に示すように、ＲＡＭ_Ａ＠１のアドレス９のデータＡと、ＲＡＭ_Ｂ＠０のアドレス「９」のデータＡが同時に読み出される。
ステートＳ１１のアクセスオーダ３では、図２２のアドレステーブル７１に示すようにＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠１が選択され、それぞれアドレス「１９」と「１８」が指定される。

その結果、図２１の（３）に示すように、ＲＡＭ_Ａ＠０のアドレス１９のデータＡと、ＲＡＭ_Ｂ＠０のアドレス１８のデータＡが同時に読み出される。
以下同様に、図２２のアドレステーブル７１のアクセスオーダ４〜８で指定されるＲＡＭ_ＡとＲＡＭ_Ｂのアドレスからデータが順に読み出される。

ステートＳ１２のアクセスオーダ１では、図２２のアドレステーブル７１のステートＳ１２に示すようにＲＡＭ_Ａ＠１とＲＡＭ_Ｂ＠０が選択され、それぞれアドレス「０」と「「０」が指定される。

その結果、図２１の（１）に示すように、ＲＡＭ_Ａ＠１のアドレス「０」のデータＢと、ＲＡＭ_Ｂ＠０のアドレス「０」のデータＢとが同時に読み出される。
ステートＳ１２のアクセスオーダ２では、図２２のアドレステーブル７１のステートＳ１２に示すようにＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠１が選択され、それぞれアドレス「１０」と「９」が指定される。

その結果、図２１の（２）に示すように、ＲＡＭ_Ａ＠０のアドレス「１０」のデータＢとＲＡＭ_Ｂ＠１のアドレス「９」のデータＢが同時に読み出される。
以下同様にステートＳ１２のアクセスオーダ３〜８で指定されるアドレスからデータが読み出される。

さらに、ステートＳ１３のアクセスオーダ１では、図２２のアドレステーブル７１のステートＳ１に示すように、ＲＡＭ_Ａ＠０とＲＡＭ_Ｂ＠１が選択され、それぞれアドレス「１」と「０」が指定される。

その結果、図２１の（１）に示すように、ＲＡＭ_Ａ＠０のアドレス「１」のデータＣとＲＡＭ_Ｂ＠１のアドレス「０」のデータＣが同時に読み出される。
以下同様に、ステートＳ１３のアクセスオーダ２〜８で指定されるアドレスのデータが読み出される。

以上のような読み出し動作を行うことで、図２３に示すように送信時のインターリーブ処理により並べ替えられた入力データ列ＡｎのデータＡｎ−０〜Ａｎ１５が順に読み出され（ｎ＝０、１、２）、次に、データ列Ｂｎ、Ｃｎ・・・の各データが順に読み出されて元の順序に並び替えられる。

図２４及び図２５は、データ再配置部１９におけるデータの再配置の説明図である。
シリアル入力で出力側の回路が２ビットのパラレルデータを必要とする場合には、データ再配置部１９は、図２４の（Ａ）に示すようにシリアルデータを２ビットのパラレルデータに再配置して出力し、パラレル入力の場合には、図２４（Ｂ）に示すようにパラレルデータの下位ビットから順に２ビットのパラレルデータに再配置して出力する。

また、入力データが２ビットのパラレルデータで出力側の回路がシリアルデータを必要とする場合には、図２５の（Ａ）に示すように２ビットのパラレルデータをシリアルデータに再配置し、出力側の回路がパラレルデータを必要とする場合には、図２５（Ｂ）に示すように、２ビットのパラレルデータを所定ビット数のパラレルデータに再配置して出力する。

その他の実施例として、図２６は、データの重みを示す重みデータを付加して復調する場合に、ＲＡＭ_Ａ＠０とＲＡＭ_Ａ＠１に格納されるデータを示す図である。
重みデータは各ビットが０、１の何れに近い値であるかを示すデータであり、ビット単位で付加されている。重みデータを付加することで各ビットのデータＶ５、Ｖ３，Ｖ１等の復調誤りを少なくすることができる。変調時、すなわち、送信時には、有効な重みデータは付加されない。

重みデータを付加する場合には、重みデータも含めて一つのデータとして扱い、並べ替え処理を行う。インターリーブ時には各ビットのデータＶ５，Ｖ４，Ｖ３等のみ抜き出して出力する。重みデータは無効であるため、どんな値であってもよい。デインターリーブ時には重み情報も含めて出力する。

上述した実施の形態によれば、ステートコントロール１２からmode−1のステート情報とmode−２のステート情報を出力し、それらのステート情報に基づいてＲＯＭアドレスコントロール１３がアドレスＲＯＭ１６の読み出しアドレスを指定し、ＲＡＭアドレスコントロール１４とＲＡＭアクセスコントロール１５がＲＡＭ１７の選択及びアドレス指定を行ってＲＡＭ１７にデータを書き込むことで、所定の並べ替え規則に従って入力データを並べ替えることができる。また、同様にＲＡＭ１７のアドレス指定を行ってデータを読み出すことで、インターリーブされたデータを並べ替えて元の順序に復元することができる。本実施の形態では、インターリーブとデインターリーブの処理を共通の回路で行うことができるので、インターリーブ及びデインターリーブ処理を行うための回路規模を小さくできる。また、回路規模を小さくすることで消費電力も減らすことができる。回路規模を小さくできることで、インターリーブ及びデインターリーブ処理部１１を含めた無線通信回路を半導体集積回路基板上に形成して半導体装置を構成するときにチップサイズを小さくできる。

なお、上述した実施の形態は、インターリーブ処理を行う場合、ＲＡＭ１７にデータを書き込むときにデータの並べ替えを行っているが、ＲＡＭ１７からデータを読み出すときに並べ替えを行っても良い。デインターリーブ処理の場合、その逆にＲＡＭ１７へのデータの書き込み時に並べ替えを行っても良い。

本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）インターリーブ・デインターリーブ処理部１１の構成は、図１及び２に示した回路に限らず、同じ機能実現できる回路であれば公知のどのような回路でも良い。
（２）実施の形態では、アドレスＲＯＭ１６から読み出されるアドレスデータにユニットオフセットを加算するようにしたが、アドレスＲＯＭに全てのデータを記憶させてユニットオフセットの加算を行わないようにしても良い。また、アドレスＲＯＭ１６をＲＡＭアドレスコントロール１４に含ませて一体形成してもよい。また、ＲＯＭアドレスコントロール１３とアドレスＲＯＭ１６をＲＡＭアドレスコントロール１４に含ませて一体形成してもよい。
（３）本発明は無線ＬＡＮに限らず、無線装置、その他の装置に適用できる。
（４）実施の形態では、ＲＡＭ１７は８枚のＲＡＭとしたが、８枚に限らず、例えばＳｅｔ_０とＳｅｔ_１の２枚でもよく、また、mode-1とmode-2の同時処理が必要なければ複数でなくてもよい。また、１枚のＲＡＭを仮想空間で８枚に分けて動作させてもよい。（５）実施の形態でいう「並べ替え」とは、図４に示す並べ替えを含めた動作を示すが、図３に示す並べ替えと図４に示す並べ替えの両方を含めた動作であってもよい。

図１は、実施の形態のインターリーブ・デインターリーブ処理部１１の構成を示す図である。 インターリーブ・デインターリーブ処理部１１の詳細なブロック図である。 インターリーブの説明図である。 各変調方式のデータの並べ替え規則を示す図である。 インターリーブ及びデインターリーブ処理の概要を示す図である。 入力データの書き込み及び読み出しの説明図である。 図７（Ａ）〜（Ｄ）は、ＲＡＭのデータの構成を示す図である。 ＲＡＭ_ＡとＲＡＭ_Ｂのデータの構成を示す図である。 ＲＡＭ_Ａ＠０，ＲＡＭ_Ａ＠１，ＲＡＭ_Ｂ＠０のデータの構成を示す図である。 図１０（Ａ）、（Ｂ）は、ステートコントロールの動作条件と、各変調方式のステート情報を示す図である。 図１１（Ａ）、（Ｂ）は、mode−1とmode−２のステート情報の遷移を示す図である。 図１２は、アドレスＲＯＭの動作条件とデータ構成を示す図である。 図１３は、ＲＯＭアドレスコントロールの動作条件とアドレスオフセットテーブルを示す図である。 図１４（Ａ）〜（Ｂ）は、ＲＡＭアドレスコントロールの動作条件と、ユニットオフセットアドレステーブルとＲＡＭのアクセス位置の制御方法を示す図である。 図１５（Ａ）、（Ｂ）は、ＲＡＭアクセスコントロールの動作条件とＲＡＭ_ＡとＲＡＭ_Ｂのアクセス動作を示す図である。 ＲＡＭ選択テーブルを示す図である。 インターリーブの読み出し動作の説明図である。 デインターリーブの書き込み動作の説明図である。 図１９（Ａ）、（Ｂ）は、ゼロ挿入回路の動作条件と動作を示す図である。 ゼロ挿入回路の入力データと出力データを示す図である。 デインターリーブの読み出し動作の説明図である。 アドレステーブルを示す図である。 復元されたデータを示す図である。 データの再配置の一例を示す図である。 データの再配置の一例を示す図である。 重みデータを有する場合のデータの構成を示す図である。

符号の説明

１１ インターリーブ・デインターリーブ処理部
１２ ステートコントロール
１３ ＲＯＭアドレスコントロール
１４ ＲＡＭアドレスコントロール
１５ ＲＡＭアクセスコントロール
１６ アドレスＲＯＭ
１７ ＲＡＭ
１８ ゼロ挿入回路
１９ データ再配置部

Claims (21)

1. データの並べ替えを行うインターリーブ及びデインターリーブ方法であって、
   複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報をステート制御部から出力させ、
   前記ステート制御部は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力するインターリーブ及びデインターリーブ方法。
2. データの並べ替えを行うインターリーブ及びデインターリーブ方法であって、
   複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報をステート制御部から出力させ、
   前記ステート情報に基づいてＲＯＭの読み出しアドレスを指定して前記ＲＯＭに格納されている前記複数のＲＡＭのアドレスを指定するアドレスデータを出力させ、
   前記ステート情報に基づいて、アクセス対象のＲＡＭを選択する選択信号を出力させ、
   前記ステート制御部は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力する請求項１記載のインターリーブ及びデインターリーブ方法。
3. 前記ＲＯＭから出力されるアドレスデータに前記ステート情報により定まるユニットオフセットを加算したアドレスを前記アクセス対象のＲＡＭに出力させる請求項２記載のインターリーブ及びデインターリーブ方法。
4. 前記第１のモードのステート情報に基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定してデータを読み出しまたは書き込むことでデータの並べ替えを行い、同時に前記第２のモードのステート情報に基づいて前記複数のＲＡＭの内の他のアクセス対象のＲＡＭのアドレスを指定してデータの並べ替えを行わない書き込みまたは読み出しを行う請求項２記載のインターリーブ及びデインターリーブ方法。
5. 前記第１のモードのステート情報に基づいて前記アクセス対象のＲＡＭを選択する選択信号を出力すると共に、前記第２のモードのステート情報に基づいて、前記アクセス対象のＲＡＭを書き込み状態にするか、それとも読み出し状態にするかを指定する信号を出力する請求項２記載のインターリーブ及びデインターリーブ方法。
6. 各変調方式の各ステート情報に対応して定められるアドレスに、データに同期した第１のタイミング信号により変化するベースアドレスを加算して得られるアドレスを読み出しアドレスとして前記ＲＯＭに出力する請求項２記載のインターリーブ及びデインターリーブ方法。
7. 前記ＲＯＭから出力されるアドレスに、前記第１のモードのステート情報により定まる所定のユニットオフセットを加算して得られるアドレスを前記ＲＡＭに出力する請求項２記載のインターリーブ及びデインターリーブ方法。
8. データを所定の順序に並べ替えるインターリーブ及びデインターリーブ機能を有する無線装置であって、
   複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報を出力し、前記ステート情報はデータの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードであるステート制御部を備える無線装置。
9. データを所定の順序に並べ替えるインターリーブ及びデインターリーブ機能を有する無線装置であって、
   複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報を出力するステート制御部と、
   前記複数のＲＡＭのアドレスを指定するアドレスデータを記憶するＲＯＭと、
   前記ステート情報に基づいて前記ＲＯＭの読み出しアドレスを指定するＲＯＭアドレス制御部と、
   前記ステート情報に基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭを選択する選択信号を出力するＲＡＭアクセス制御部とからなり、
   前記ステート制御部は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力する無線装置。
10. 前記ステート制御部は、変調方式を示す情報とデータに同期した第１のタイミング信号に基づいてデータの並べ替えを行う第１のモードのステート情報を出力する第１のモードステート制御部と、データに同期した第２のタイミング信号に基づいてデータの並べ替えを行わない第２のモードのステート情報を出力する第２のモードステート制御部とを有する請求項９記載の無線装置。
11. 前記無線装置は、ＲＡＭアドレス制御部を備え、
    前記ＲＡＭアドレス制御部は、前記ＲＯＭから出力されるアドレスデータに前記ステート情報により定まるユニットオフセットを加算したアドレスを前記アクセス対象のＲＡＭに出力する請求項９記載の無線装置。
12. 前記ＲＡＭアドレス制御部は、前記第１のモードのステート情報に基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定してデータを読み出しまたは書き込むことでデータの並べ替えを行い、同時に前記第２のモードのステート情報に基づいて前記複数のＲＡＭの内の他のアクセス対象のＲＡＭのアドレスを指定してデータの並べ替えを行わない書き込みまたは読み出しを行う請求項９記載の無線装置。
13. 前記ＲＡＭアクセス制御部は、前記第１のモードのステート情報に基づいてアクセス対象のＲＡＭを選択する選択信号を出力すると共に、前記第２のモードのステート情報に基づいて、選択されたＲＡＭに対して書き込みを行うか、それとも読み出しを行うかを指定する信号を出力する請求項１１記載の無線装置。
14. 前記ＲＯＭアドレス制御部は、各変調方式の各ステート情報に対応して定められるアドレスに、データに同期した第１のタイミング信号に同期して変化するベースアドレスを加算したアドレスを前記ＲＯＭに出力する請求項１１記載の無線装置。
15. データを所定の順序に並べ替えるインターリーブ・デインターリーブ処理部を有する半導体装置であって、
    複数のＲＡＭの内のアクセス対象のＲＡＭの選択及びアドレス指定を行うためのステート情報を出力するステート制御回路と、
    前記複数のＲＡＭのアドレスを指定するアドレスデータを記憶するＲＯＭと、
    前記ステート情報に基づいて前記ＲＯＭの読み出しアドレスを指定するＲＯＭアドレス制御回路と、
    前記ＲＯＭから出力されるアドレスデータに基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定するＲＡＭアドレス制御回路と、
    前記ステート情報に基づいて、前記複数のＲＡＭの内のアクセス対象のＲＡＭを指定する選択信号を出力するＲＡＭアクセス制御回路とを半導体集積回路基板上に形成した半導体装置。
16. 前記ＲＯＭアドレス制御回路は、各変調方式の各ステート情報に対応して定められるアドレスに、データに同期した第１のタイミング信号に同期して変化するベースアドレスを加算したアドレスを前記ＲＯＭに出力する請求項１５記載の半導体装置。
17. 前記ステート制御回路は、データの並べ替えを行う第１のモードのステート情報と、データの並べ替えを行わない第２のモードのステート情報を出力する請求項１５記載の半導体装置。
18. 前記ＲＡＭアドレス制御回路は、前記第１のモードのステート情報に基づいて前記複数のＲＡＭの内のアクセス対象のＲＡＭのアドレスを指定してデータを読み出しまたは書き込むことでデータの並べ替えを行い、同時に前記第２のモードのステート情報に基づいて前記複数のＲＡＭの内の他のアクセス対象のＲＡＭのアドレスを出力する請求項１７記載の半導体装置。
19. 前記ＲＡＭアクセス制御回路は、前記第１のモードのステート情報に基づいてアクセス対象のＲＡＭを選択する選択信号を出力すると共に、前記第２のモードのステート情報に基づいて、選択されたＲＡＭに対して書き込みを行うか、それとも読み出しを行うかを指定する信号を出力する請求項１７または１８記載の半導体装置。
20. データを所定の順序に並べ替えるインターリーブ及びデインターリーブ機能を有する無線装置であって、
    データを書き込み、読み出すためのＲＡＭと、
    ステート制御部とを備え、
    前記ステート制御部は、前記ＲＡＭのアドレス指定を行い、インターリーブ処理とデインターリーブ処理とを行う無線装置。
21. データを所定の順序に並べ替えるインターリーブ・デインターリーブ処理部を有する半導体装置であって、
    データを書き込み、読み出すためのＲＡＭと、
    ステート制御部とを備え、
    前記ステート制御部は、インターリーブ処理とデインターリーブ処理とを行うための第１のモードのステート情報と第２のモードのステート情報を出力する半導体装置。