JP2018207386A - レートデマッチング及びデインターリーブ回路 - Google Patents
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Abstract
Description
従来、このようなレートデマッチング及びデインターリーブ回路としては、例えば、レートデマッチング及びデインターリーブを一括して実行するようにしたものがあった(例えば、特許文献1参照)。
この発明の実施の形態のレートデマッチング及びデインターリーブ回路の説明に先立ち、レートデマッチングとデインターリーブについて説明する。
図1及び図2は、レートデマッチングの動作を示したものである。入力するシンボルコードをサブコードブロック(M値:最小値17)の大きさに3分割し、記憶回路に格納する。図1は入力シンボルコードの長さがM値の3倍より大きい場合を表す。この場合、余剰なデータは先頭に折り返し、既に記憶回路に書き込まれているデータの値と加算して再度記憶回路に格納される。入力シンボルコード長が大きい場合やM値が小さい場合において、折り返しは複数回発生する場合がある。図2は入力シンボルコードの長さがM値の3倍より小さい場合を表す。不足する分はAll−0データを補填し、出力する。
図6は、実施の形態1のレートデマッチング及びデインターリーブ回路の構成図である。図示のレートデマッチング及びデインターリーブ回路は、偶数行データ記憶回路11、奇数行データ記憶回路12、書き込みアドレス生成部2、読み出しアドレス生成部3、先頭位置記憶回路4、選択回路(SEL)5を備える。偶数行データ記憶回路11及び奇数行データ記憶回路12は、受信データをコードブロック単位に格納する記憶回路であり、偶数行データ記憶回路11は、偶数行のデータを格納するための記憶回路、奇数行データ記憶回路12は、奇数行のデータを格納するための記憶回路である。書き込みアドレス生成部2は、偶数行データ記憶回路11及び奇数行データ記憶回路12へ書き込みを行うための書き込みアドレス及び制御信号を生成する回路である。読み出しアドレス生成部3は、偶数行データ記憶回路11及び奇数行データ記憶回路12からの読み出しを行うための読み出しアドレス及び制御信号を生成する回路である。先頭位置記憶回路4は、偶数行データ記憶回路11及び奇数行データ記憶回路12のどちらの記憶回路から書き込み始めたかを列単位に記憶する回路である。選択回路5は、読み出しアドレス生成部3からの選択信号に基づいて偶数行データ記憶回路11及び奇数行データ記憶回路12からの読み出しデータを選択する回路である。
統合行アドレスカウンタ201は、データ入力に伴って統合行アドレスのカウントアップを行うカウンタである。
列アドレスカウンタ202は、統合行アドレスカウンタ201からのカウントアップ信号に基づき、奇数行アドレス生成回路206からのカウントアップ値でカウントアップを行い、列アドレスの元となるカウンタ値を出力するカウンタである。
書き込みメモリ選択回路207は、外部から入力するイネーブルをカウントし、図6の3組の記憶回路のうちの書き込む組を指定するセレクト信号を出力する。また、統合行アドレスカウンタ201と列アドレスカウンタ202のクリア信号を生成する。
ビットスワップ回路203は、列アドレスカウンタ202から出力されるカウンタ値の上位ビットと下位ビットをスワップさせ、並べ替えに必要な列アドレスを生成させる回路である。
奇数行アドレス生成回路206は、統合行アドレスカウンタ201から出力されるカウンタ値と、列アドレスカウンタ202から出力されるカウンタ値と、行アドレス制御回路204から出力される列アドレス位置信号と、外部から入力するM値とを用いて奇数行データ記憶回路12の書き込みアドレスを生成する回路である。また、奇数行アドレス生成回路206は、これらの入力データに基づいてカウントアップ値を生成して列アドレスカウンタ202に出力するよう構成されている。
列アドレスカウンタ301はデータ読み出しに伴って列アドレスのカウントアップを行い、列アドレスとして出力するカウンタである。列アドレスカウンタ301から出力される列アドレスは、先頭位置記憶回路4の読み出しアドレスとしても使用される。
統合行アドレスカウンタ302は、統合行アドレスのカウントアップを行うカウンタであり、列アドレスカウンタ301の値が31に達したら統合行アドレスカウンタ302を1カウントアップする。
アドレス生成回路303は、列アドレスカウンタ301から出力される列アドレスと、統合行アドレスカウンタ302から出力されるカウンタ値と、先頭位置記憶回路4から読み出される列単位の先頭位置情報を用いて、偶数行データ記憶回路11及び奇数行データ記憶回路12の読み出しアドレスを生成すると共に、偶数行データ記憶回路11からの読み出しデータと奇数行データ記憶回路12からの読み出しデータのいずれを選択するかを示す選択信号を選択回路5に出力する回路である。
行方向のアドレスは、統合アドレスの偶数行目が偶数行データ記憶回路11の格納空間となり、統合アドレスの奇数行目が奇数行データ記憶回路12の格納空間となる。仮想メモリ空間では、データ4aは7行目(行アドレス6)、データ4bは1行目(行アドレス0)に格納されるが、実装メモリ空間では両方とも偶数行データ記憶回路11の格納空間となる。同一サイクルに2個のデータを同一記憶回路に書き込むことは不可能であるため、実装メモリ空間ではデータ4bを奇数行データ記憶回路12の方である2行目(統合行アドレス1)に書き込む。
実施の形態2は、M値が奇数の場合に対応するようにした例である。
図16は、実施の形態2のレートデマッチング及びデインターリーブ回路における偶数行データ記憶回路11及び奇数行データ記憶回路12の詳細を示す構成図である。
図示の偶数行データ記憶回路11及び奇数行データ記憶回路12は、偶数行用メモリ13、奇数行用メモリ14、スイッチ(SW)15,フリップフロップ16、セレクタ(SEL)17、加算器18,19、ANDゲート20,21、遅延回路22、セレクタ(SEL)23を備える。なお、選択回路5は図6の選択回路5を示している。
図17及び図18はM値が奇数となる場合の仮想メモリへのマッピング例を表している。M値は205とする。なお、列アドレス0〜31列のうち、図17は0〜15列、図18は16〜31列を示している。この時103サイクル目のデータ(103a),(103b)は、上位ワード(103a)がサブコードブロック0に属するが、下位ワード(103b)はサブコードブロック1に属する。従って、サブコードブロック1の仮想メモリ上では、同一サイクル内の上位ワード(a)と下位ワード(b)が、サブコードブロック0とはずれて逆の位置に配置される。サブコードブロック1とサブコードブロック2、サブコードブロック2と折り返した場合のサブコードブロック等、隣り合うサブコードブロック同士は全て同様の関係になる。
M値が偶数であれば、入力シンボルコードの上位ワードは加算器18に、下位ワードは加算器19に入力する。しかし、M値が奇数の場合、入力シンボルコードの上位ワードが加算器19に、下位ワードの1サイクル遅延が加算器18に入力する(図中の加算器18入力及び加算器19入力参照)。
シンボルコードの入力タイミングに合うように、先に偶数行用メモリ13及び奇数行用メモリ14内のデータを読み出しておく(図中の偶数行用リードデータ及び奇数行用リードデータ参照)。
入力シンボルコードの下位ワードと偶数行用メモリ13から読み出されたデータが加算器18で加算され、再び偶数行用メモリ13に書き戻される(図中の偶数行用ライトデータ参照)。また、入力シンボルコードの上位ワードと奇数行用メモリ14から読み出されたデータが加算器19で加算され、再び奇数行用メモリ14に書き戻される(図中の奇数行ライトデータ参照)。
実施の形態3は、行数が1または2となるような小さいM値であっても処理を可能とした例である。
図22は、実施の形態3のレートデマッチング及びデインターリーブ回路における奇数行アドレス生成回路206を示す構成図である。なお、この奇数行アドレス生成回路206を含む書き込みアドレス生成部2の構成及びその他の構成は図7及び図1に示す構成と同様であるため、その他の構成についての説明は省略する。
図22に示す奇数行アドレス生成回路206は、列アドレスカウントアップ判定部401、加算器402,403,404、ビットスワップ回路405,406,407、列アドレスカウントアップ値生成部408、セレクタ409を備える。
列アドレスカウントアップ判定部401は、列アドレス位置信号と統合行アドレスとM値を元に、上位ワード(a)と下位ワード(b)が同じ列アドレスになるか否かを判定する。判定の結果、同じ列アドレスになる場合は、統合行アドレスを1インクリメントし、最下位ビットを切り捨てたものを出力し、同じ列アドレスにならない場合は0を奇数行アドレスの上位ビットとして出力する。
また、4サイクル目の上位ワード(4a)は20列目(列アドレス19)に配置され、下位ワード(4b)は12列目(列アドレス11)に配置される。このとき、5サイクル目の上位ワード(5a)は、実施の形態1で示した式1の順に従えば28列目(列アドレス27)に配置されるべきところであるが、M値が小さいため28列目は配置不可である。そこで次の8列目(列アドレス7)に配置することになり、列アドレスカウンタ202は3カウントアップする必要がある。
Claims (3)
- 受信データのうち、偶数行のデータをコードブロック単位に格納する偶数行データ記憶回路と、
前記受信データのうち、奇数行のデータをコードブロック単位に格納する奇数行データ記憶回路と、
前記偶数行データ記憶回路及び前記奇数行データ記憶回路へデータの書き込みを行うための書き込みアドレスを生成する書き込みアドレス生成回路と、
前記偶数行データ記憶回路及び前記奇数行データ記憶回路からデータの読み出しを行うための読み出しアドレスを生成する読み出しアドレス生成部と、
前記偶数行データ記憶回路及び奇数行データ記憶回路のどちらの記憶回路からデータの書き込みを始めたかを列単位に記憶する先頭位置記憶回路とを備え、
前記読み出しアドレス生成部は、前記先頭位置記憶回路で記憶されたデータを用いて、前記偶数行データ記憶回路及び前記奇数行データ記憶回路からの読み出しアドレスを生成することを特徴とするレートデマッチング及びデインターリーブ回路。 - 受信データをサブコードブロック単位に分割して記憶回路に格納するレートデマッチング処理において、前記受信データの上位ワードのデータと下位ワードのデータとを入れ替えるスイッチ回路と、
前記切り替え後のデータを1サイクル遅延させる遅延回路とを備え、
これらスイッチ回路と遅延回路を前記偶数行データ記憶回路及び前記奇数行データ記憶回路の前段に設け、前記上位ワードを前記偶数行データ記憶回路に格納し、前記下位ワードを前記奇数行データ記憶回路に格納するか、前記上位ワードを前記奇数行データ記憶回路に格納し、前記下位ワードを前記偶数行データ記憶回路に格納することを特徴とする請求項1記載のレートデマッチング及びデインターリーブ回路。 - 前記書き込みアドレス生成回路は、受信データをサブコードブロック単位にm列×n行(m及びnは自然数)の記憶回路に格納し、行単位にデータm個の並べ替えを行うデインターリーブ処理を行う場合、
奇数行のアドレスを生成する奇数行アドレス生成回路として、
列アドレスの元となるカウンタ値を生成する列アドレスカウンタの出力値にそれぞれ異なる固定値を加算する複数の加算器と、
前記複数の加算器におけるそれぞれの出力に対してデインターリーブ処理を行う複数のビットスワップ回路と、
前記サブコードブロックの長さに基づいて、前記複数のビットスワップ回路のうち、いずれかのビットスワップ回路の出力を選択して、前記列アドレスカウンタのカウントアップ値を生成する列アドレスカウントアップ値生成部とを備え、
前記列アドレスカウンタは、前記カウントアップ値に従って次のサイクルの前記カウンタ値を生成することを特徴とする請求項1または請求項2記載のレートデマッチング及びデインターリーブ回路。
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