KR100330608B1 - 콘볼루셔널 인터리빙 장치 및 방법과 콘볼루셔널 디인터리빙 장치 및 방법 - Google Patents

Abstract

본 발명은 집적도의 향상 및 소비 전력의 저감을 도모한 콘볼루셔널 인터리빙 장치를 얻는 것을 목적으로 하며, 데이터의 지연을 하기 위한 RAM 영역(…, 123-(N/2-1), … , 123-((C-1)/2-1)와 시프트 레지스터(122-0, … , 122-((C-1)/2))를 마련하고, RAM 영역에 대해서는 어드레스 카운터를 2 채널로 공통화하며, 선택기(120)에 의해 입력 데이터의 선택을 하고, RAM 영역(… , 123-(N/2-1), … , 123-((C-1)/2-1)) 및 시프트 레지스터(122-0, … , 122-((C-1)/2))에 순차적으로 데이터를 입력하여, 선택기(121)에 의해 이것과 동기하여 데이터를 출력하도록 구성하였다.

Description

콘볼루셔널 인터리빙 장치 및 방법과 콘볼루셔널 디인터리빙 장치 및 방법{CONVOLUTIONAL INTERLEAVING APPARATUS AND METHOD, AND CONVOLUTIONAL DEINTERLEAVING APPARATUS AND METHOD}

본 발명은 위성 방송, 지상파 방송, 케이블 TV 방송 등의 디지탈 전송이나 하드 디스크 등의 기억 장치의 판독, 기입에 있어서 필요한 콘볼루셔널 인터리빙 장치, 콘볼루셔널 디인터리빙 장치, 콘볼루셔널 인터리빙 방법 및 콘볼루셔널 디인터리빙 방법에 관한 것이다.

콘볼루셔널 인터리빙 방법은 버스트 오류에 대한 대책으로서 유효한 것이다.

이것을 위성 방송을 예로 들어 설명하면, 지상의 방송국으로부터의 전파는 위성으로 송출되고, 위성에서 중계되어, 가정에 마련된 위성 방송 수신기에 의해서 수신된다.여기서, 방송국에서 위성을 통해 가정으로 향해 송신된 전파는 그 전송 경로중에 천둥이나 비 등이 있으면 방해를 받으며, 방해를 받고 있는 동안 데이터에 오류가 발생해 버린다. 이를 버스트 오류라고 칭한다.

디지탈 전송에서는 미리 오류 정정용 정보가 본래의 데이터에 부가되어 있기때문에, 각 세그먼트에 있어서 일정 범위내의 비트가 오류이면 이것을 정정하는 것이 가능하지만, 버스트 오류는 일정 범위를 넘어서 연속되는 오류가 발생하기 때문에, 이것을 정정할 수가 없다.

그래서, 미리 전송해야 할 데이터를 시간적으로 분산시킴으로써, 전송 과정중에 버스트 오류가 발생하더라도, 수신측에서 미리 분산된 데이터의 시간적 위치를 복원할 때에 버스트 오류가 분산되므로, 개개의 데이터 단위에서는 오류를 오류 정정 가능한 범위의 비트 수로 수렴시킬 수 있다.

이와 같이, 미리 전송해야 할 데이터를 시간적으로 분산시키는 한 방법을 콘볼루셔널 인터리빙 방법이라 하고, 수신측에서 미리 분산된 데이터의 시간적 위치를 복원하는 한 방법을 콘볼루셔널 디인터리빙 방법이라 한다.

이러한 목적으로 사용되는 종래의 콘볼루셔널 인터리빙 장치가, 예컨대, 일본국 특허 공개 평성 제 7-170201 호 공보에 개시되어 있다.

도 13에는 이 공보로부터 발췌한 콘볼루셔널 인터리빙 장치가 도시되어 있다. 도 13에 있어서, 입력 단자(1000)로부터 직렬로 입력된 입력 데이터는 클럭 입력 단자(2000)로부터 입력되는 고속 클럭에 의해 직렬/병렬 변환 시프트 레지스터(3000)에서 독출되어, 이 시프트 레지스터(3000)에 의해 N단의 병렬 신호로 변환된다.

그리고, 직렬/병렬 변환 시프트 레지스터(3000)는 N분주 회로(4000)에 의해서 1/N로 분주된 클럭 신호와 함께 N단 병렬 신호를 출력한다. 이러한 N단 병렬 신호는 각각의 데이터에 지연을 부여하는 시프트 레지스터(5001, 5002, 5003, … , 500(N-1))에 입력되며, 각각의 시프트 레지스터의 단수인 M, 2M, 3M, … , (N-1)M단에 비례한 지연 시간이 부여된다. 그리고, 이들 시프트 레지스터(5001, 5002, 5003, … , 500(N-1))에 의해 지연된 N단 병렬 신호는 병렬/직렬 변환 시프트 레지스터(6000)에 입력되며, 여기서, 직렬 신호로 변환됨으로써 입력 단자(1000)의 데이터가 인터리빙된 데이터로서 출력 단자(7000)로부터 출력된다.

또한, 도 14에는 도 13의 콘볼루셔널 인터리빙 장치에 의해 인터리빙된 데이터를 디인터리빙하는 종래의 콘볼루셔널 디인터리빙 장치가 도시되어 있다. 도 14에 있어서, 입력 단자(11000)로부터 입력된 입력 데이터는 클럭 입력 단자(12000)로부터 입력되는 고속 클럭에 의해 직렬/병렬 변환 시프트 레지스터(13000)에서 독출되며, 이 시프트 레지스터(13000)에 의해 N단의 병렬 신호로 변환된다.

그리고, 직렬/병렬 변환 시프트 레지스터(13000)는 N분주 회로(14000)에 의해 1/N로 분주된 클럭 신호와 함께 N단 병렬 신호를 출력한다. 이러한 N단 병렬 신호는 각각의 데이터에 지연을 부여하는 시프트 레지스터(900(N-1), … , 9003, 9002, 9001)에 입력되어, 각각의 시프트 레지스터의 단수인 (N-1)M, … , 3M, 2M, M단에 비례한 지연 시간이 부여된다. 이들 시프트 레지스터(900(N-1), … , 9003, 9002, 9001)에 의해 지연된 N단 병렬 신호는 병렬/직렬 변환 시프트 레지스터(16000)에 입력되며, 여기서, 직렬 신호로 변환됨으로써 입력 단자(11000)의 데이터가 디인터리빙된 데이터로서 출력 단자(17000)로부터 출력된다.

이러한, 도 13의 콘볼루셔널 인터리빙 장치 및 도 14의 콘볼루셔널 디인터리빙 장치는 다단(多段)의 시프트 레지스터를 복수개 필요로 하므로, 회로 규모가 커진다고 하는 문제가 있었다.

이러한 문제를 해결할 수 있는 다른 종래예로서, RAM을 이용하여 구성한 콘볼루셔널 인터리빙 장치가 있다.

이밖의 종래예의 콘볼루셔널 인터리빙 장치의 구성에 대하여 도 15를 이용하여 설명한다.

도 15의 콘볼루셔널 인터리빙 장치에 있어서, (13)는 판독 수단(14)으로 데이터를 출력하는 단일 포트 RAM, (9)는 본(本) 콘볼루셔널 인터리빙 장치의 입력 데이터를 입력 데이터 기입 수단(12), 출력 신호 선택기(15)로 출력하는 입력 데이터 제어 수단, (10)은 하위 어드레스 선택기(7)와 RAM 제어 수단(11)으로 제어 신호를 출력하는 선택 신호 발생 수단, (11)은 상기 RAM(13)과 출력 신호 선택기(15)로 제어 신호를 출력하는 RAM 제어 수단, (3)은 상기 RAM(13)의 기입 수단(12)과 판독 수단(14)에 대해 어드레스를 출력하는 어드레스 생성 수단, (12)는 상기 RAM(13)에 대해 어드레스와 데이터를 출력하는 기입 수단, (14)는 상기 RAM(13)에 대해 어드레스와 데이터를 출력하는 판독 수단, (15)는 본 콘볼루셔널 인터리빙 장치의 출력 신호를 생성하는 출력 신호 선택기이다.

또한, 어드레스 생성 수단(3)에 있어서, (4)는 출력 타이밍 조정 수단(8) 및 판독 수단(14)에 대하여 채널마다의 상위 어드레스를 출력하는 상위 어드레스 생성 수단, (5)는 출력 타이밍 조정 수단(8) 및 판독 수단(14)에 대하여 채널마다의 하위 어드레스를 출력하는 하위 어드레스 생성 수단이다.

또한, 하위 어드레스 생성 수단(5)에 있어서, (6)은 채널마다의 하위 어드레스를 하위 어드레스 선택기(7)로 출력하는 카운터군, (60) 내지 (6C)는 각각 채널ch0 내지 chC에 대응하여 마련된 카운터, (7)은 하위 어드레스를 출력 타이밍 조정수단(8)으로 출력하는 하위 어드레스 선택기이다.

그리고, 이 도 15에 있어서의 선택 신호 발생 수단(10)과 어드레스 생성 수단(3)의 양자는, 도 16의 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 이 도 15에 있어서의 출력 신호 선택기(15)와 어드레스 생성 수단(3)의 양자는, 도 16의 동작 원리 설명에 있어서의 출력측 선택기 역할을 한다.

이러한 종래의 콘볼루셔널 인터리빙 장치의 동작 원리에 대하여 도 16을 참조하여 설명한다.

콘볼루셔널 인터리빙 장치에서는, 채널마다 비트폭(b), 비트폭 단위 데이터의 개수인 깊이(m)× 채널 번호수(N)단(0≤ N≤ c), 주파수 f의 클럭에 동기하는 단일 포트 RAM(102)의 기억 영역을 가짐과 동시에, 단일 포트 RAM(102)의 입력측과 출력측에 입력 데이터마다 서로 동기하여 순회적으로 전환되는 선택기(100/101)가 존재한다. 이들 선택기(100/101)는 ch0으로부터 시작하여 순차적으로 채널번호를 증가시켜 chC에 도달하면 ch0으로 되돌아가서 다시 같은 동작을 행하는 전환을 반복한다.

최초에 선택기(100/101)가 모두 ch0를 선택하였지만, 이 ch0에는 지연 요소가 존재하지 않기 때문에, ch0의 신호는 본 콘볼루셔널 인터리빙 장치내를 지연 없이 통과한다.

다음에 선택기(100/101)는 모두 ch1을 선택하지만, 이 ch1에서는 RAM(102-0)에 의해 FIFO가 실현되어 있으므로, 이 RAM(102-0)에 의해 지연된 신호가 출력된다.

이하 마찬가지로, 선택기(100/101)은 모두 ch2, ch3, … , chN-1를 선택하고, RAM(102-1), RAM(102-2), … , RAM(102-(N-2))에 의해 ch1의 2, 3, … , N-1(>1)배 지연된 신호가 각각 출력된다.

그리고, 마찬가지로 선택기(100/101)는 모두 chN을 선택하지만, 이 chN에서는 RAM(102-(N-1))에 의해 ch1의 N(>1)배 지연된 신호가 출력된다.

이하, 마찬가지로 선택기(100/101)는 모두 chC를 선택하지만, 이 chC에서는 RAM(102-(C-1)에 의해 ch1의 C(>N)배 지연된 신호가 각각 출력된다.

그리고, 다음 시점에서 선택기(100/101)는 모두 ch0의 선택으로 되돌아가며, 이하 상술한 동작을 반복한다.

그리고, 다음 시점에서 선택기(100/101)는 함께 ch0의 선택으로 되돌아가며, 이하 상술한 동작을 반복한다.

이와 같이, 콘볼루셔널 인터리빙 장치는 선택된 채널에 대응하는 상기 RAM의 기억 영역내에서 가장 오래된 데이터를 판독하고, 판독한 어드레스에 본 콘볼루셔널 인터리빙 장치의 입력 데이터를 기입하며, 판독한 데이터를 본 콘볼루셔널 인터리빙 장치의 출력 데이터로 한다.

이상과 같은 처리를 반복함에 의해 콘볼루셔널 인터리빙 장치는 입력 데이터의 콘볼루셔널 인터리빙을 행한다.

이 종래의 콘볼루셔널 인터리빙 장치는, 입력 데이터 제어 수단(9)에 의해 인터리빙해야 할 입력 데이터를 입력 데이터 단자(1)로부터 판독하여, 기입 수단(12)에 의해 이것을 RAM(13)에 기입한다. 이 때, 각 ch의 b비트 데이터에 대하여 하위 어드레스 생성 수단(5)의 ch0 내지 chC의 각각에 대응하는 카운터(60) 내지 (6C)가 RAM(13)의 하위 어드레스를 카운트하여, 이것을 하위 어드레스 선택기(7)가 선택한다. 이 선택된 하위 어드레스는 상위 어드레스 생성 수단(4)으로부터 출력되는 RAM(13)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(8)에 의해 출력 타이밍 조정된 뒤에 기입 수단(12)으로 출력되어, RAM(13)의 기입 어드레스를 제공한다.

이 종래의 콘볼루셔널 인터리빙 장치는, 입력 데이터 제어 수단(9)에 의해 인터리빙해야 할 입력 데이터를 입력 데이터 단자(1)로부터 판독하여, 기입수단(12)에 의해 RAM(13)에 기입한다. 이 때, 각 ch의 b비트 데이터에 대하여 하위 어드레스 생성 수단(5)의 ch0 내지 chC의 각각에 대응하는 카운터(60) 내지(6C)가 RAM(13)의 하위 어드레스를 카운트하여, 이것을 하위 어드레스 선택기(7)가 선택한다. 이 선택된 하위 어드레스는 상위 어드레스 생성 수단(4)으로부터 출력되는 RAM(13)의 상위 어드레스와 동시에, 출력 타이밍 조정 수단(8)에 의해 출력 타이밍 조정된 뒤에 기입 수단(12)으로 출력되어, RAM(13)의 기입 어드레스를 제공한다.

이 때, ch0의 데이터에 관해서는, 입력 데이터 제어 수단(9)이 RAM(13)을 경유시키지 않고, 직접 출력 신호 선택기(15)로 데이터를 송출하며, RAM 제어수단(11)은, 이 입력 데이터 제어 수단(9)으로부터 직접 출력 신호 선택기(15)로 송출된 지연되지 않은 데이터를 선택하여 출력 데이터 단자(2)로부터 외부로 출력시킨다.

또한, ch1 내지 chN 내지 chC의 데이터에 관해서는, 각각의 ch에 대응하여 기억 영역이 순차적으로 커지는 기억 영역이 상위 어드레스 생성 수단(4)에 의해 RAM(13)에 설정된다. 각 기억 영역의 내부 어드레스는 하위 어드레스 생성수단(5)의 카운터군(6)에 의해서 발생되며, 이들이 하위 어드레스 선택기(7)에 의해서 각 ch를 순차적으로 선택할 때마다 선택된다. 그리고, b비트의 데이터가 순차적으로 도래하는 각 채널에 관해서는 각 기억 영역내의 어떤 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 각 ch마다 각각의 기억 영역에 대하여 실행한다. 이들의 조작에 의해, ch1 내지 chN 내지 chC의 데이터에 대하여 순차적으로 긴 지연 시간을 부여할 수 있다.

다음에, 도 15의 콘볼루셔널 인터리빙 장치에 의해 인터리빙된 데이터를 디인터리빙하는 종래의 콘볼루셔널 디인터리빙 장치의 구성에 대하여 도 17을 참조하여 설명한다.

이러한 종래의 콘볼루셔널 디인터리빙 장치에 있어서, (33)은 판독 수단(34)에 대하여 데이터를 출력하는 단일 포트 RAM, (29)는 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 기입 수단(32)과 출력 신호 선택기(35)로 출력하는 입력 데이터 제어 수단, (30)은 하위 어드레스 선택기(27)와 RAM 제어 수단(31)에 대하여 제어 신호를 출력하는 선택 신호 발생 수단, (31)은 상기 RAM(33) 및 출력 신호 선택기(35)에 대하여 제어 신호를 출력하는 RAM 제어 수단, (23)은 상기 RAM(33)의 기입 수단(32)과 판독 수단(34)에 대하여 어드레스를 출력하는 어드레스 생성 수단, (32)는 상기 RAM(33)에 대하여 어드레스와 데이터를 출력하는 기입 수단, (34)는 상기 RAM(33)에 대하여 어드레스와 데이터를 출력하는 판독 수단, (35)는 본 콘볼루셔널 디인터리빙 장치의 출력 신호를 생성하는 출력 신호 선택기이다.

또한, 하위 어드레스 생성 수단(25)에 있어서, (26)은 채널마다의 하위 어드레스를 하위 어드레스 선택기(27)에 대하여 출력하는 카운터군, (260) 내지 (26C)는 각각 채널 ch0 내지 chC에 대응하여 마련된 카운터, (27)은 하위 어드레스를 출력 타이밍 조정 수단(28)에 대하여 출력하는 하위 어드레스 선택기이다.

또, 선택 신호 발생 수단(30)과 어드레스 생성 수단(23)의 양자는 도 18의 동작 원리 설명에 있어서 입력측 선택기 역할을 한다. 또한, 출력 신호 선택기(35)와 어드레스 생성 수단(23)의 양자는 도 18의 동작 원리 설명에 있어서 출력측 선택기 역할을 한다.

이러한 종래의 콘볼루셔널 디인터리빙 장치의 동작 원리에 대하여 도 18을 참조하여 설명한다. 콘볼루셔널 디인터리빙 장치에서는 채널마다 비트폭(b), 깊이(m)× (최대 채널 번호수(c)-채널 번호수(N)-1) 단(O≤ N≤ C), 주파수 f의 클럭에 동기하는 단일 포트 RAM의 기억 영역(1112)을 가짐과 동시에, 단일 포트 RAM(1112)의 입력측과 출력측에 서로 동기하여 순회적으로 전환되는 선택기(1110/1111)가 존재한다. 이들 선택기(1100/1101)는 ch0에서 시작하여 순차적으로 채널 번호를 증가시키며, chC에 도달하면 ch0으로 되돌아가서 다시 같은 동작을 행하는 전환을 반복한다.

최초에 선택기(1110/1111)는 모두 ch0를 선택하지만, 이 ch0에서는 RAM(1112-0)에 의해 콘볼루셔널 인터리빙 장치의 ch1의 C(>N)배 지연된 신호가 출력된다.

다음에, 선택기(1110/1111)는 모두 ch1를 선택하지만, 이 ch1에서는 RAM(1112-1)에 의해 콘볼루셔널 인터리빙 장치의 ch1의 (c-1)배 지연된 신호가 출력된다.

이하 마찬가지로, 선택기(1110/1111)는 모두 ch2, ch3,, chN-1을 선택하며, RAM(1112-2), RAM(1112-3), … , RAM(1112-(N-1))에 의해 콘볼루셔널 인터리빙 장치의 ch1의 (C-2), (C-3), … , (C-(N-1))(>1)배 지연된 신호가 각각 출력된다.

그리고, 마찬가지로 선택기(1110/1111)는 모두 chN을 선택하지만, 이 chN에서는 RAM(1112-N)에 의해 콘볼루셔널 인터리빙 장치의 ch1의 (C-N)배 지연된 신호가 출력된다.

이하, 마찬가지로 선택기(1110/1111)는 모두 chC를 선택하지만, 이 chC에는 지연 요소가 존재하지 않기 때문에, chC의 신호는 본 콘볼루셔널 디인터리빙 장치내를 지연 없이 통과한다.

그리고, 다음 시점에서 선택기(1110/1111)는 모두 ch0의 선택으로 되돌아가서 이후 상술한 동작을 반복한다.

이와 같이, 콘볼루셔널 디인터리빙 장치는, 선택기에서 선택된 채널에 대응하는 상기 RAM의 기억 영역내에서 가장 오래된 데이터를 판독하고, 판독한 어드레스에 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 기입하며, 판독한 데이터를 본 콘볼루셔널 디인터리빙 장치의 출력 데이터로 한다.

이와 같이, 콘볼루셔널 디인터리빙 장치는, 선택기로 선택된 채널에 대응하는 상기 RAM의 기억 영역내에서 가장 오래된 데이터를 판독하고, 판독한 어드레스에 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 기입하며, 판독한 데이터를 본 콘볼루셔널 디인터리빙 장치의 출력 데이터로 한다.

이상의 처리를 반복함에 의해, 입력 데이터는 콘볼루셔널 인터리빙이 행하여지기 전과 마찬가지의 데이터 형식으로 복원된다.

종래의 콘볼루셔널 디인터리빙 장치는, 입력 데이터 제어 수단(29)에 의해 디인터리빙해야 할 입력 데이터를 입력 데이터 단자(21)로부터 취입하여, 기입 수단(32)에 의해 이것을 RAM(33)에 기입한다. 이 때, 각 ch의 b비트 데이터에 대하여 하위 어드레스 생성 수단(25)의 ch0 내지 chN 내지 chC의 각각에 대응하는 카운터(260) 내지 (26N) 내지 (26C)가 RAM(33)의 하위 어드레스를 카운트하며, 이를 하위 어드레스 선택기(27)가 선택한다. 이 선택된 하위 어드레스는 상위 어드레스 생성 수단(24)으로부터 출력되는 RAM(33)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(28)에 의해 출력 타이밍을 조정한 뒤에, 기입 수단(32)에 의해 RAM(33)으로 출력되어, 그의 기입 어드레스를 제공한다.

그 때, chC의 데이터에 관해서는, 입력 데이터 제어 수단(29)이 RAM(33)을 경유시키지 않고, 직접 출력 신호 선택기(35)로 데이터를 송출하며, RAM 제어 수단(31)은 이 입력 데이터 제어 수단(29)으로부터 직접 출력 신호 선택기(35)로 보내진, 지연되어 있지 않은 데이터를 선택하여 출력 데이터 단자(22)로부터 외부로 출력한다.

또한, ch0 내지 chN 내지 chC-1의 데이터에 관해서는, 각각의 ch에 대응하여 기억 영역이 순차적으로 작아지는 기억 영역이 상위 어드레스 생성 수단(24)에 의해서 RAM(33)에 설정된다. 각 기억 영역의 내부의 어드레스는 하위 어드레스 생성 수단(25)의 카운터군에 의해 발생되며, 이들이 하위 어드레스 선택기(27)에 의해서 각 ch를 순차적으로 선택할 때마다 선택된다. 그리고, b 비트의 데이터가 순차적으로 도래하는 각 채널에 관해서는 각 기억 영역의 어떤 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 각 ch마다 각각의 기억 영역에 대하여 실행한다. 이들의 조작에 의해, ch0 내지 chN 내지 chC-1의 데이터에 대하여 순차적으로 짧은 지연 시간을 부여할 수 있다.

또한, ch0 내지 chN 내지 chC-1의 데이터에 관해서는, 각각의 ch에 대응하고 기억 영역이 순차적으로 작아지는 기억 영역이 상위 어드레스 생성 수단(24)에 의해서 RAM(33)에 설정된다. 각 기억 영역의 내부의 어드레스는 하위 어드레스 생성수단(25)의 카운터군에 의해 발생되며, 이들이 하위 어드레스 선택기(27)에 의해서각 ch를 순차적으로 선택하는 때마다 선택된다. 그리고, b 비트의 데이터가 순차적으로 도래하는 각 채널에 관해서는 각 기억 영역의 어떤 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 각 ch마다 각각의 기억 영역에 대하여 실행한다. 이들의 조작에 의해, ch0 내지 chN 내지 chC-1의 데이터에 대하여 순차적으로 짧은 지연시간을 부여할 수 있다.

그런데, 디지탈 시스템을 집적회로화 하고자 할 때에는, 보다 많은 회로를 동일한 집적 회로상에 탑재하도록 하는 것이, 이 콘볼루셔널 인터리빙/디인터리빙 장치를 포함하는 시스템에 있어서도 마찬가지로 요구될 수 있다. 이 때문에, 이러한 종류의 시스템에 있어서는 그 콘볼루션널 인터리빙/디인터리빙 장치에 대해서도 보다 소면적화, 저소비 전력화의 향상이 요구되고 있다.

본 발명의 목적은 RAM 제어 방식을 최적화함으로써, 소면적화, 저소비 전력화의 향상을 실현할 수 있는 콘볼루셔널 인터리빙 장치, 콘볼루셔널 디인터리빙 장치, 콘볼루셔널 인터리빙 방법 및 콘볼루셔널 디인터리빙 방법을 제공하는 것이다.

본 발명의 청구항 1의 발명에 관한 콘볼루셔널 인터리빙 장치는, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수)데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 장치에 있어서, 제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 nT(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며, 상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S≤T로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤i≤ ((C/k))의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 구비하도록 한 것이다.

도 1은 실시예 1의 콘볼루셔널 인터리빙 장치의 구성을 도시한 도면,

도 2는 실시예 1의 콘볼루셔널 인터리빙 장치의 동작을 도시한 도면,

도 3은 실시예 1의 콘볼루셔널 인터리빙 장치의 타이밍차트를 도시한 도면,

도 4는 실시예 2의 콘볼루셔널 디인터리빙 장치의 구성을 도시한 도면,

도 5는 실시예 2의 콘볼루셔널 디인터리빙 장치의 동작을 도시한 도면,

도 6은 실시예 2의 콘볼루셔널 디인터리빙 장치의 타이밍차트를 도시한 도면,

도 7은 실시예 3의 콘볼루셔널 인터리빙 장치의 구성을 도시한 도면,

도 8은 실시예 3의 콘볼루셔널 인터리빙 장치의 동작을 도시한 도면,

도 9는 실시예 3의 콘볼루셔널 인터리빙 장치의 타이밍차트를 도시한 도면,

도 10은 실시예 4의 콘볼루셔널 디인터리빙 장치의 구성을 도시한 도면,

도 11은 실시예 4의 콘볼루셔널 디인터리빙 장치의 동작을 도시한 도면,

도 12는 실시예 4의 콘볼루셔널 디인터리빙 장치의 타이밍차트를 도시한 도면,

도 13은 일본국 특허 공개 평성 제 7-170201 호 공보에 개시된 종래의 콘볼루셔널 인터리빙 장치의 구성을 도시한 도면,

도 14는 도 13의 종래의 콘볼루셔널 인터리빙 장치로부터 유추되는 종래의 콘볼루셔널 디인터리빙 장치의 구성을 도시한 도면,

도 15는 종래의 또다른 콘볼루셔널 인터리빙 장치의 구성을 도시한 도면,

도 16은 종래의 또다른 콘볼루셔널 인터리빙 장치의 동작을 도시한 도면,

도 17은 종래의 또다른 콘볼루셔널 디인터리빙 장치의 구성을 도시한 도면,

도 18은 종래의 또다른 콘볼루셔널 디인터리빙 장치의 동작을 도시한 도면,

도 19는 실시예 5의 콘볼루셔널 인터리빙 장치의 구성을 도시한 도면,

도 20은 실시예 6의 콘볼루셔널 디인터리빙 장치의 구성을 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

40, 70, 200, 230 : 어드레스 생성 수단

41, 71, 201, 231 : 상위 어드레스 생성 수단

42, 72, 202, 232 : 하위 어드레스 생성 수단

43, 73, 203, 233 : 카운터군

44, 74, 204, 234 : 하위 어드레스 선택기

45, 75, 205, 235 : 출력 타이밍 조정 수단

46, 76, 206, 236 : 입력 데이터 제어 수단

47, 77, 207, 237 : 비트 연결 수단

48, 78 : 시프트 레지스터군 49, 79, 208, 238 : 레지스터

50, 80, 210, 240 : 선택 신호 발생 수단

51, 81, 211, 241 : RAM 제어 수단 52, 82, 212, 242 : 기입 수단

53, 83, 213, 243 : RAM 54, 84, 214, 244 : 판독 수단

55, 85, 215, 245 : 출력 신호 선택기

56, 85, 216, 246 : 비트 분리 수단 57, 87, 217, 247 : 레지스터

58, 88, 218, 248 : 출력 데이터 제어 수단

59, 89 : 시프트 레지스터 선택기

60, 90 : 시프트 레지스터 선택기

본원의 청구항 1의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

본원의 청구항 1의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해개별로 발생시키기 때문에, 지연 수단의 제어 및 구성이 간략화된다.

본원의 청구항 2의 발명은, 상술한 바와같이 구성한 것에 의해, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

또한, 본원의 청구항 3의 발명에 관한 콘볼루셔널 인터리빙 장치는, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 장치에 있어서, 데이터폭 j×b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과, 본 콘볼루셔널 인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과, 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과, 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트의 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과, 상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과, 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과, 상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 구비하도록 한 것이다.

본원의 청구항 3의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 3의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 4의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 4의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 5의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 5의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 6의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 6의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 7의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 7의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 8의 발명은, 상술한 바와같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

또한, 본원의 청구항 9의 발명에 관한 콘볼루셔널 디인터리빙 장치는, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 0≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서, 제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며, 상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족시키는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 구비하도록 한 것이다.

본원의 청구항 9의 발명은, 상술한 바와같이 구성한 것에 의해, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

본원의 청구항 9의 발명은, 상술한 바와같이 구성한 것에 의해, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해개별로 발생시키기 때문에, 지연 수단의 제어 및 구성이 간략화된다.

본원의 청구항 10의 발명은, 상술한 바와같이 구성한 것에 의해, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

또한, 본원의 청구항 11의 발명에 관한 콘볼루셔널 디인터리빙 장치는, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 0≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서, 데이터폭 j× b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과, 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과, 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과, 상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과, 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과, 상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 구비하도록 한 것이다.

본원의 청구항 11의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 11의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 12의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 12의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 13의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 13의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 14의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 14의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 15의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 15의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 16의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

또한, 본원의 청구항 17의 발명에 관한 콘볼루셔널 인터리빙 방법은, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서, 제 n 채널의 데이터에 대하여 nT(T는 T>O으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고, 상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 제 i 그룹에 대하여 각각 iS(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대해 상기 제 1 지연부의 지연에서 부족한 분을 지연시키도록 한 것이다.

본원의 청구항 17의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

본원의 청구항 17의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키기 때문에, 지연 수단의 제어 및 구성이 간략화된다.

또한, 본원의 청구항 18의 발명에 관한 콘볼루셔널 인터리빙 방법은, 청구항 17에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2 이며, 상기 S 및 T는 S=T의 관계를 만족하고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h채널에 대해서는 지연시키지 않도록 한 것이다.

또한, 본원의 청구항 19의 발명에 관한 콘볼루셔널 인터리빙 방법은, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서, 제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고, 입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하여, 제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고, 상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며, 어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고, 비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 콘볼루셔널 인터리빙된 데이터폭 b 비트의 출력 데이터로 변환하며, 상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 한 것이다.

본원의 청구항 19의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

또한, 본원의 청구항 20의 발명에 관한 콘볼루셔널 인터리빙 방법은, 청구항 19에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 제 i 그룹에 대하여 각각 iS(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 nT의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환을 하도록 한 것이다.

본원의 청구항 20의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 20의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 21의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

또한, 본원의 청구항 22의 발명에 관한 콘볼루셔널 디인터리빙 방법은, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 0≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서, 제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고, 상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키도록 한 것이다.

본원의 청구항 22의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

본원의 청구항 22의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키기 때문에, 지연 수단의 제어 및 구성이 간략화된다.

본원의 청구항 23의 발명은, 상술한 바와 같이 구성한 것에 의해, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키기 때문에, 지연부 수단의 제어 및 구성이 간략화된다.

또한, 본원의 청구항 24의 발명에 관한 콘볼루셔널 디인터리빙 방법은, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 0≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서, 제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고, 입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하여, 제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고, 상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며, 어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고, 비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하며, 상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 한 것이다.

본원의 청구항 24의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 24의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

본원의 청구항 25의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

또한, 본원의 청구항 26의 발명에 관한 콘볼루셔널 디인터리빙 방법은, 청구항 25에 기재된 콘볼루셔널 디인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 2h 채널(h는 0≤ 2h≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않도록 한 것이다.

본원의 청구항 26의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 한다.

본원의 청구항 26의 발명은, 상술한 바와 같이 구성한 것에 의해, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 한다.

발명의 실시예

이하, 본 발명의 실시예에 대하여 도 1 내지 도 12를 이용하여 설명한다.

(실시예 1)

본 실시예 1의 콘볼루셔널 인터리빙 장치의 구성에 대하여 도 1를 이용하여 설명한다. 본 실시예 1의 콘볼루셔널 인터리빙 장치에 있어서, (53)은 판독 수단(54)로 데이터를 출력하는 단일 포트 RAM(청구항 3의 제 1 기억 수단), (46)은 본 콘볼루셔널 인터리빙 장치의 입력 데이터(61)를 레지스터(49)와 출력 신호 선택기(55)와 시프트 레지스터 선택기(59)로 출력하는 입력 데이터 제어 수단, (50)은 입력 데이터 제어 수단(46)과 상위 어드레스 생성 수단(41)과 하위 어드레스 선택기(44)와 시프트 레지스터 선택기(59, 60)와 RAM 제어 수단(61)에 제어 신호를 출력하는 선택 신호 발생 수단, (59)는 시프트 레지스터군(48)로 데이터를 출력하는 시프트 레지스터 선택기, (48)은 시프트 레지스터 선택기(60)에 2 채널을 1그룹으로 하는 그룹마다의 시프트 레지스터의 출력을 출력하는 시프트 레지스터군(청구항 3의 제 2 기억 수단), (481, 483 내지 48C-2, 48C)는 각각 채널(ch1, ch3 내지 chC-2, chC)에 대응하게 마련된 시프트 레지스터, (60)은 비트 연결 수단(47)로 데이터를 출력하는 시프트 레지스터 선택기, (49)는 비트 연결 수단(47)로 데이터를 출력하는 레지스터, (491)은 입력 데이터 제어 수단(46)의 출력 데이터를 유지하여 출력 신호 선택기(55)로 출력하는 레지스터, (492)는 시프트 레지스터 선택기(60)의 출력 데이터를 유지하여 출력 신호 선택기(55)에 출력하는 레지스터, (47)은 상기 RAM(53)의 기입 수단(52)으로 데이터를 출력하는 비트 연결 수단, (41)은 출력 타이밍 조정 수단(45)을 거쳐 상기 기입 수단(52)에 상기 RAM(53)의 상위 어드레스를 출력하는 상위 어드레스 생성 수단, (42)는 출력 타이밍 조정 수단(45)을 거쳐 상기 RAM 기입 수단(52)에 상기 RAM(53)의 하위 어드레스를 출력하는 하위 어드레스 생성 수단, (45)는 상기 RAM(53)의 기입 수단(52)에 어드레스와 제어 신호를 출력하는 출력 타이밍 조정 수단, (52)는 상기 RAM(53)에 데이터/어드레스/제어 신호를 출력하는 기입 수단, (54)는 상기 RAM(53)으로 어드레스/제어 신호를 출력하고, 출력 신호 선택기(55)로 데이터를 출력하는 판독 수단, (55)는 비트 분리 수단(56)으로 데이터를 출력하는 출력 신호 선택기, (56)은 출력 데이터 제어 수단(58)과 레지스터(57)로 데이터를 출력하는 비트 분리 수단, (57)은 출력 데이터 제어 수단(58)으로 데이터를 출력하는 레지스터, (58)은 본 콘볼루셔널 인터리빙 장치의 출력(62)을 외부로 출력하는 출력 데이터 제어 수단, (61)은 상기 RAM(53) 및 출력 신호 선택기(55)를 제어하는 RAM 제어 수단이다.

또한, 하위 어드레스 생성 수단(42)에 있어서, (43)은 하위 어드레스 선택기(44)로 2 채널을 1그룹으로 하는 그룹마다의 하위 어드레스를 출력하는 카운터군, (432, 434 내지 43N 내지 43C-1)은 각각 채널(ch2/ch3, ch4/ch5 내지 chN/chN+1 내지 chC-1/chC)에 대응하게 마련된 카운터, (44)는 출력 타이밍 조정 수단(45)에 하위 어드레스를 출력하는 하위 어드레스 선택기이다.

또, 선택 신호 발생 수단(50)과 어드레스 생성 수단(40)으로, 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(55)와 어드레스 생성 수단(40)으로, 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

본 실시예 1의 콘볼루셔널 인터리빙 장치의 동작 원리를, 도 2 및 타이밍 차트를 도시한 도 3을 이용하여 설명한다.실시예 1의 콘볼루셔널 인터리빙 장치는, 도 16의 102 - 0,… , 102 - (C-1)을 도 2의 시프트 레지스터(청구항 1의 제 1 지연부)(122-0, … , 122-(C-1)/2와 비트폭 2b의 단일 포트 RAM 내의 영역((청구항 1의 제 2 지연부)… , 123-(N/2-1), …, 123-((C-1)/2-1))로 대체하여, 순환적으로 전환을 행하는 선택기(120/121)를 이용함으로써 실현된다. 이들의 선택기(120/121)는 ch0에서부터 개시하여 순차적으로 채널 번호를 증분하여, chC에 도달하면 ch0에 되돌아가 다시 같은 동작을 한다고 하는 전환을 반복하는 것이다.

최초 선택기(120/121)는 모두 ch0을 선택하지만, 이 ch0에는 본래의 지연 요소가 존재하지 않기 때문에, ch0의 신호는 본 콘볼루셔널 인터리빙 장치내를 본래의 지연이 이루어지는 일없이 통과한다.

다음에 선택기(120/121)는 모두 ch1을 선택하지만, 이 ch1에서는 시프트 레지스터(122-0)에 의해 FIFO가 실현되어 있고, 이 시프트 레지스터(122-0)에 의해 본래의 지연이 이루어진 신호가 출력된다.

그리고, 마찬가지로 선택기(120/121)는 모두 chN을 선택하지만, 이 chN의 데이터는 도시되지 않은 레지스터에 의해 다음의 chN+1이 선택될 때까지 유지되며, 이 데이터가 다음의 chN+1과 함께 RAM(123-(N/2-1)에 입력되며, chN의 데이터는 이 RAM(123-(N/2-1))에 의해 ch1의 N (>1)배 지연되어 출력된다.

그리고, 마찬가지로 선택기(120/121)는 함께 chN을 선택하지만, 이 chN의 데이터는 도시되지 않은 레지스터에 의해 다음의 chN+1이 선택될 때까지 유지되며, 이 데이터가 다음의 chN+1과 함께 RAM(123-(N/2-1)에 입력되며, chN의 데이터는 이 RAM(123-(N/2-1))에 의해 ch1의 N (>1)배 지연되어 출력된다.

또한, chN+1에서는 시프트 레지스터(122-N/2)에 의해 ch1의 시프트 레지스터(122-0)와 동등의 지연이 이루어지며, 이것에 RAM(123-(N/2-1)에 의해 ch1의 N (>1)배의 지연이 부가되기 때문에, 결국 ch1의 (N+1)배 지연된 신호가 출력된다.

이하, 마찬가지로 선택기(120/121)는 chC를 선택하지만, 이 chC에서는 시프트 레지스터(122-(C-1)/2)에 의해 ch1의 시프트 레지스터(122-0)와 동등의 지연이 이루어지며, 이것에 RAM(123-((C-1)/2-1))에 의해 ch1의 C-1(>N)배의 지연이 부가되기 때문에, 결국 ch1의 C 배 지연된 신호가 출력된다.

이것을 보다 상세히 설명하면, 시점 t에서, 상기 선택기(120/121)가 채널 번호 N을 선택하고 있는 경우, 도 1의 입력 데이터 제어 수단(46)으로 본 콘볼루셔널 인터리빙 장치의 입력 데이터가 입력되어, 이 데이터가 레지스터(49)에 의해 유지된다. 1시점후 (상기 선택기(120/121)는 채널 번호수 N+1을 선택하고 있다), 시프트 레지스터(122-N/2)로 본 콘볼루셔널 인터리빙 장치의 입력 데이터가 입력되며, 시프트 레지스터(122-N/2)가 시프트 동작을 하고, 비트 연결 수단(47)에 의해 시프트 레지스터 선택기(69)의 출력을 하위 b 비트, 레지스터(49)의 출력을 상위 b 비트로서 동시에 단일 포트 RAM(123-(N/2-1)로 기입하며, t+N×m×(C+1) 시점에서, 동시에 판독하고, 비트 분리 수단(56) 및 출력 데이터 제어 수단(58)에 의해 상위 b 비트를 본 콘볼루셔널 인터리빙 장치의 출력으로 하여, 하위 b 비트를 레지스터(57)에 저장한다. t+1+N×m×(C+1)시점에서, 출력 데이터 제어 수단(58)에 의해 레지스터(57)의 출력을 본 콘볼루셔널 인터리빙 장치의 출력으로 한다. 이상의 처리를 반복하는 것에 의해, 콘볼루셔널 인터리빙이 가능해진다.

이것을 보다 상세히 설명하면, 시점 t에서, 상기 선택기(120/121)가 채널 번호 N을 선택하고 있는 경우, 도 1의 입력 데이터 제어 수단(46)으로 본 콘볼루셔널인터리빙 장치의 입력 데이터가 입력되어, 이 데이터가 레지스터(49)에 의해 유지된다. 1시점후 (상기 선택기(120/121)는 채널 번호수 N+1을 선택하고 있다) 8 시프트 레지스터(122-N/2)로 본 콘볼루셔널 인터리빙 장치의 입력 데이터가 입력되며, 시프트 레지스터(122-N/2)가 시프트 동작을 하고, 비트 연결 수단(47)에 의해입력 데이터 제어 수단(46)의 출력을 하위 b 비트 레지스터(49)의 출력을 상위 b 비트로서 동시에 단일 포트 RAM(123-(N/2-1)로 기입하며, t+N×m×(C+1) 시점에서, 동시에 판독하고, 비트 분리 수단(56) 및 출력 데이터 제어 수단(58)에 의해 상위 b 비트를 본 콘볼루셔널 인터리빙 장치의 출력으로 하여, 하위 b 비트를레지스터(57)에 저장한다. t+1+N×m×(C+1)시점에서, 출력 데이터 제어 수단(58)에 의해 레지스터(57)의 출력을 본 콘볼루셔널 인터리빙 장치의 출력으로 한다.

본 실시예 1의 콘볼루셔널 인터리빙 장치는, 입력 데이터 제어 수단(46)에 의해 인터리빙해야 할 입력 데이터를 입력 데이터 단자(61)에 의해 취입하고, 기입 수단(52)에 의해 이것을 RAM(53)에 기입한다. 그 때, 각 ch의 b 비트 데이터 2ch분의 데이터에 대하여 1개의 어드레스 카운터가 할당된다. 그리고, 하위 어드레스 생성 수단(42)의 ch2 및 ch3(이하, ch2/ch3이라고 기재한다) 내지 chN-1 및 chN(이하, chN-1/chN이라고 기재한다) 내지 chC-1 및 chC(이하, chC-1/chC이라고 기재한다)의 각각에 대응하는 카운터(432 내지 43N 내지 43C-1)가 RAM(53)의 하위 어드레스를 카운트한다. 이들의 하위 어드레스 생성 수단(42)의 카운터군(43)을 구성하는 카운터를 선택 신호 발생 수단(50)이 발생시키는 제어 신호에 따라 하위 어드레스 선택기(44)가 선택함과 동시에, 상위 어드레스 생성 수단(41)으로부터 출력되는 RAM(53)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(45)에 의해 출력 타이밍을 조정한 후에, 기입 수단(52)에 의해 RAM(53)에 기입 어드레스를 부여한다.

그 때, 우선 ch0의 데이터가 입력되며, 다음 시점에서 ch1의 데이터가 입력되지만, ch0의 데이터에 관해서는, 선택 신호 발생 수단(50)은, 입력 데이터 제어 수단(46)이 RAM(53)을 경유시키는 일없이, 레지스터(491)를 거쳐 직접 출력 신호 선택기(55)로 ch0의 데이터를 송출하도록 제어를 행한다. 또한, 선택 신호 발생 수단(50)에 의해 제어되는 RAM 제어 수단(61)은, 출력 신호 선택기(55)가, 입력 데이터 제어 수단(46)으로부터 직접 출력 신호 선택기(55)로 전송되었던, RAM에 의해 지연되어 있지 않은 데이터를 선택하여 출력 데이터 단자(62)로부터 외부로 출력하도록 제어를 행한다.

또한, ch1의 데이터에 관해서는, 입력 데이터 제어 수단(46)으로부터의 데이터가 시프트 레지스터 선택기(59, 60)에 의해 선택된 ch1의 시프트 레지스터(481)에 의해 그 용량에 따른 소정의 지연 시간 T(＞0)만큼 지연되어 레지스터(492)에 입력된다. 선택 신호 발생 수단(50)에 의해 제어되는 RAM 제어 수단(61)은, 출력 신호 선택기(55)가, 이 레지스터(492)로부터 입력된, ch1의 시프트 레지스터(481)에 의해 지연된 데이터를 선택하여 출력 데이터 단자(62)로부터 외부로 출력하도록 제어를 행한다.

또한, ch2 내지 chN 내지 chC의 데이터에 관해서는, 각각의 ch에 대응하여 2ch를 1단위로 하여 지연 시간 2T에 상당하는 만큼씩 기억 영역이 순차적으로 커지는 기억 영역이 상위 어드레스 생성 수단(41) 및 하위 어드레스 생성 수단(42)의 카운터군에 의해 RAM(53)으로 설정되어, 이들이 도시되지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(44)에 의해 각 ch를, 2ch를 1단위로서 순차적으로 선택할 때마다 선택되며, b 비트의 데이터 2ch 분이 순차적으로 도래하는 채널에 관해서는, 각 기억 영역의 임의의 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 2ch마다 각각의 기억 영역에 대하여 행한다.

또한, ch1, ch3 내지 chN+1, chN+3 내지 chC의 기수 채널에 대해서는, 선택 신호 발생 수단(50)의 제어에 의해, 시프트 레지스터 선택기(59, 60)가, 시프트 레지스터군(48) 중에서 해당하는 ch의 시프트 레지스터를 2ch 걸러 순차적으로 선택하여 간다. 이들의 시프트 레지스터에 대하여, ch0, ch2 내지 chN-1 내지 chC-1의 우수 채널로부터의 지연 시간 T의 증대분에 상당하는 용량을 갖도록, 그 용량을 미리 설정하고, 시프트 레지스터 선택기(60)로부터 출력된 데이터를 레지스터(49)를 거쳐 비트 연결 수단(47)에서 ch0, ch2 내지 chN-1 내지 chC-1의 우수 채널의 데이터와 연결함으로써, ch0 내지 chN 내지 chC의 데이터에 대하여 순차적으로 길어지는 지연 시간을 부여할 수 있다.

따라서, ch1의 데이터가 입력된 후에, ch2의 데이터가 입력되며, 다음 시점에서 ch3의 데이터가 입력되지만, ch2의 데이터에 관해서는, 선택 신호 발생 수단(50)은, 입력 데이터 제어 수단(46)이 이것을 레지스터(49)에 입력하고 레지스터(49)가 ch2의 데이터에 대해, 시프트 레지스터(483)에 의해 지연되는 ch3의 데이터와 동시에 도착하도록 보상을 행함과 동시에, 비트 연결 수단(47)에 의해 이들 ch2의 데이터와 ch3의 데이터가 연결되며, 이 연결된 ch2의 데이터와 ch3의 데이터가 RAM(53)에 입력되도록 제어를 행한다.

또한, 이 때 선택 신호 발생 수단(50)은, 상위 어드레스 생성 수단(41)을 제어하여, RAM(53)의 ch2에 상당하는 기억 영역의 어드레스를 발생시킴과 동시에, 하위 어드레스 선택기(44)를 제어하여, 하위 어드레스 생성 수단(42)의 카운터군(43)의 카운터(432)의 출력을 선택하여, ch3에 상당하는 기억 영역의 어드레스를 출력시킨다. 출력 타이밍 조정 수단(45)은 이들 ch2/ch3에 상당하는 기억 영역의 어드레스를 출력하는 타이밍을 조정하여, RAM(53)의 기입 수단(52)에 출력한다.

이것에 의해, ch2/ch3의 데이터가 RAM(53)의 ch2/ch3에 상당하는 기억 영역에 기입된다.

또한, 이 때 선택 신호 발생 수단(50)은, 상위 어드레스 생성 수단(41)을 제어하여, RAM(53)의 ch2에 상당하는 기억 영역의 어드레스를 발생시킴과 동시에, 하위 어드레스 선택기(44)를 제어하여, 하위 어드레스 생성 수단(42)의 카운터군(43)의 카운터(432)의 출력을 선택하여, ch3에 상당하는 기억 영역의 옵셋 어드레스를출력시킨다. 출력 타이밍 조정 수단(45)은 이들 ch2/ch3에 상당하는 기억 영역의어드레스를 출력하는 타이밍을 조정하여, RAM(53)의 기입 수단(52)에 출력한다.

이것에 의해, ch2의 데이터가 RAM(53)의 ch2/ch3에 상당하는 기억 영역에 기입된다.

또한, 선택 신호 발생 수단(50)에 의해 제어되는 RAM 제어 수단(61)은, 출력신호 선택기(55)가, RAM(53)으로부터 판독 수단(54)을 거쳐 출력 신호 선택기(55)로 보내여져 왔던 2T에 상당하는 분만큼 지연된 데이터를 선택한다.

비트 분리 수단(56)은 이 출력 신호 선택기(55)로부터 동시에 출력된 ch2, ch3의 데이터를 분리하고, ch2의 데이터에 관해서는 이것을 그대로 출력 데이터 제어 수단(58)을 거쳐 출력 데이터 단자(62)로부터 외부로 출력시킨다.

또한, ch3의 데이터에 관해서는, 이것을 레지스터(57)에 입력하고 여기서 소정의 지연 시간 T(> 0)만큼 지연시킨다. 그리고, 레지스터(57)의 데이터는 출력데이터 제어 수단(58)을 거쳐 출력 데이터 단자(62)로부터 외부로 출력된다.

이것에 의해, ch3의 데이터는 ch2의 데이터에 대해서, 소정의 지연 시간 T(> 0)만큼 지연이 많게 부여되어 외부로 출력된다.

또, 상기 실시예 1에서는 2 채널을 1개의 그룹으로 하여, 1 그룹에 대하여 1개의 어드레스 생성 회로를 할당하도록 하였지만, 3 이상의 복수 채널에 대하여 1개의 어드레스 생성 회로를 할당하도록 하더라도 좋다.

보다 일반적으로는, 입출력 데이터폭을 b 비트, 비트폭 단위의 데이터의 개수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수)로 하더라도 좋다.

특히, DVB 사양에 적용하는 경우는, C=11, 즉 채널수가 12이고, 깊이는 17이다. 또한, 미국 지상파 사양에 적용하는 경우는, C=51, 즉 채널수가 52이고, 깊이는 4이다.

또한, 상기 실시예 1에서는 인접하는 2개의 채널사이의 지연량의 차에 상당하는 지연을 시프트 레지스터에서 부여하도록 하였지만, 이 차 이상의 지연을 시프트 레지스터에서 부여하도록 하더라도 좋다.

특히, DVB 사양으로 적용하는 경우는, C=11, 즉 채널수가 12이고, 깊이는 17이다. 또한, 미국 지상파 사양에 적용하는 경우는, C=51, 즉 채널수가 52이고, 깊이는 4이다.

또한, 상기 실시예 1에서는 이웃이 되는 2개의 채널사이의 지연량의 차에 상당하는 지연을 시프트 레지스터에 부여하도록 하였지만, 이 차 이상의 지연을 시프트 레지스터로 부여하도록 하더라도 좋다.

또한, 상기 실시예 1에서는, RAM으로서 단일 포트 RAM을 이용하도록 하였지만, 다수 포트 RAM을 이용하여, 입 출력을 보다 고속으로 실행하도록 하더라도 좋다.

본 실시예 2의 콘볼루셔널 디인터리빙 장치의 구성에 대하여 도 4를 이용하여 설명한다. 본 실시예 2의 콘볼루셔널 디인터리빙 장치에 있어서, (83)은 판독 수단(84)으로 데이터를 출력하는 단일 포트 RAM(청구항 11의 제 1 기억 수단), (76)은 본 콘볼루셔널 디인터리빙 장치의 입력 데이터(91)를 비트 연결 수단(77)과 레지스터(791)과 시프트 레지스터 선택기(89)로 출력하는 입력 데이터 제어 수단, (80)은 상위 어드레스 생성 수단(71)과 하위 어드레스 선택기(74)와 입력 데이터 제어 수단(76)과 시프트 레지스터 선택기(89, 90)와 RAM 제어 수단(81)으로 제어 신호를 출력하는 선택 신호 발생 수단, (89)는 시프트 레지스터군(78)로 데이터를 출력하는 시프트 레지스터 선택기, (78)은 시프트 레지스터 선택기(90)로 2 채널을 1그룹으로 하는 그룹마다의 시프트 레지스터의 출력을 출력하는 시프트 레지스터군(청구항 11의 제 2 기억 수단), (780, 782 내지 78N, 78N+2 내지 78C-3, 78C-1)은 각각 채널 ch0, ch2 내지 chN, chN+2 내지 chC-3, chC-1에 대응하게 마련된 시프트 레지스터, (90)은 레지스터(79) 및 레지스터(792)로 데이터를 출력하는 시프트 레지스터 선택기, (79)는 비트 연결 수단(77)으로 데이터를 출력하는 레지스터, (791)은 입력 데이터 제어 수단(76)의 출력 데이터를 유지하여 출력 신호 선택기(85)에 출력하는 레지스터, (792)는 시프트 레지스터 선택기(90)의 출력 데이터를 유지하여 출력 신호 선택기(85)에 출력하는 레지스터, (77)은 상기 RAM(83)의 기입 수단(82)으로 데이터를 출력하는 비트 연결 수단, (71)은 출력 타이밍 조정 수단(75)을 거쳐서 상기 기입 수단(82)으로 상기 RAM(83)의 상위 어드레스를 출력하는 상위 어드레스 생성 수단, (72)는 출력 타이밍 조정 수단(75)을 거쳐서 상기 기입 수단(82)으로 상기 RAM(83)의 하위 어드레스를 출력하는 하위 어드레스 생성 수단, (75)는 상기 RAM(83)의 기입 수단(82)에 어드레스와 제어 신호를 출력하는 출력 타이밍 조정 수단, (82)는 상기 RAM(83)에 데이터/어드레스/제어 신호를 출력하는 기입 수단, (84)는 상기 RAM(83)으로 어드레스/제어 신호를 출력하여, 출력 신호 선택기(85)로 데이터를 출력하는 판독 수단, (85)는 비트 분리 수단(86)으로 데이터를 출력하는 출력 신호 선택기, (86)은 출력 데이터 제어 수단(88)과 레지스터(87)로 데이터를 출력하는 비트 분리 수단, (87)은 출력 데이터 제어 수단(88)으로 데이터를 출력하는 레지스터, (88)은 본 콘볼루셔널 디인터리빙 장치의 출력(92)을 외부로 출력하는 출력 데이터 제어 수단, (81)은 RAM(83) 및 출력 신호 선택기(85)를 제어하는 RAM 제어 수단이다.

또한, 하위 어드레스 생성 수단(72)에 있어서, (73)는 하위 어드레스 선택기(74)로 2 채널을 1그룹으로 하는 그룹마다의 하위 어드레스를 출력하는 카운터군, (730, 732 내지 73N 내지 73C-3)는 각각 채널(ch0/ch2, chN/chN+2 내지 chN/chN+1 내지 chC-3/chC-2)에 대응하게 마련된 카운터, (74)는 출력 타이밍 조정 수단(75)에 하위 어드레스를 출력하는 하위 어드레스 선택기이다.

또, 선택 신호 발생 수단(80)과 어드레스 생성 수단(70)에서는 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(85)와 어드레스 생성 수단(70)에서는, 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

본 실시예 2의 콘볼루셔널 디인터리빙 장치의 동작 원리를 도 5 및 타이밍 차트를 도시한 도면 6을 이용하여 설명한다.실시예 2의 콘볼루셔널 디인터리빙 장치는, 도 18의 11122-0, … , 1112-(c-1)을 도 5의 시프트 레지스터(청구항 9 의 제 2 지연부)의 132-0, … , 132-(C-1)/2와 비트폭 2b의 단일 포트 RAM 내의 영역(청구항 9의 제 1 지연부)(133-0, … , 133-N/2, … )으로 대체하여, 순차적으로 전환을 행하는 선택기(130/131)를 이용하는 것에 의해 실현한다. 이들의 선택기(130/131)는 ch0으로부터 개시하여 순차적으로 채널 번호를 증분하여, chC에 도달하면 ch0으로 되돌아가 다시 같은 동작을 행한다고 하는 전환을 반복하는 것이다.

또, 선택 신호 발생 수단80과 어드레스 생성 수단(70)으로, 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역활을 다한다. 또한, 출력 신호선택기(85)와 어드레스 생성 수단(70)으로, 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역활을 다한다.

본 실시예 2의 콘볼루셔널 디인터리빙 장치의 동작 원리를 도 5 및 타이밍 차트를 도시한 도면 6을 이용하여 설명한다. 실시예 2의 콘볼루셔널 디인터리빙 장치는, 도 18의 11122-0, …, 1112-(c-1)을 도 5의 시프트 레지스터(청구항 9 의 제 2 지연부)의 132-0, …, 132-(C-1)/2와 비트폭 2b의 단일 포트 RAM 내의 영역(청구항 9의 제 1 지연부)(133-0, …, 133-N/2, …으로 대체하여, 순차적으로 전환을 행하는 선택기(130/131)를 이용하는 것에 의해 실현한다. 이들의 선택기(130/131)는 ch0으로부터 개시하여 순차적으로 채널 번호를 증분하여, chC에 도달하면 ch0에 되돌아가 다시 같은 동작을 행한다고 하는 전환을 반복하는 것이다.

그리고 마찬가지로 선택기(130/131)는 chN을 선택하지만, 이 chN에서는 선택된 데이터는 시프트 레지스터(132-N/2) 및 RAM(133-N/2)에 의해 ch1의 C-N(>1)배 지연된 신호가 출력된다.

이 때문에, 시프트 레지스터(132-0)가 존재하는 ch0에서는, chC-1의 C배 지연된 신호가 출력되고, ch1에서는 시프트 레지스터(132-0)가 존재하지 않기 때문에, chC-1의 C-1배 지연된 신호가 출력된다.

또한, chC-1에서는 시프트 레지스터(132-(C-1)/2)에 의해서만 지연이 이루어지고, 이것이 레지스터(792)에 의해 유지되어 레지스터(79)의 지연분이 보상된다.

또한, chN+1에서 선택된 데이터는 chN에서 선택된 데이터와 함께 RAM(133-N/2)에 입력되나, 이 chN+1에는, 시프트 레지스터(132-N/2)가 존재하지 않기 때문에, RAM(133-N/2)에 의해 ch1의 C-(N+1)(>1)배 지연된 신호가 출력된다.

또한, chC-1에서는 시프트 레지스터(132-(C-1)/2)에 의해서만 지연이 이루어지고, 이것이 레지스터(792)에 이해 유지되어 레지스터(79)의 지연분이 저장된다.

이것을 보다 자세히 기술하면, 시점 t에서, 상기 선택기(130/131)가 채널 번호 N을 선택하고 있는 경우, 채널 번호 수 N의 시프트 레지스터(132-N/2)에 본 콘볼루셔널 디인터리빙 장치의 입력 데이터가 입력되고, 시프트 레지스터(132-N/2)가 시프트하여, 시프트 레지스터(132-N/2)의 출력을 레지스터(79)에 저장한다. 1시점 후(상기 선택기는 채널 번호 수 N+1를 선택하고 있다), 레지스터(79)의 출력을 상위 b 비트, 본 디인터리빙 장치의 입력 데이터를 하위 b 비트로서 동시에 단일 포트 RAM(133)에 기입하는 t+(C-(N+1))× m× (C+1) 시점에서, 동시에 판독하고, 상위 b 비트를 본 콘볼루셔널 디인터리빙 장치의 출력으로 하여, 하위 b 비트를 레지스터(87)에 저장한다. t+1+(C-(N+1))× m× (C+1)의 시점에서, 레지스터(87)의 출력을 본 콘볼루셔널 디인터리빙 장치의 출력으로 한다. 이상의 처리를 반복하는 것에 의해, 콘볼루셔널 디인터리빙이 가능해진다.

그리고 다음 시점에서는 선택기(130/131)는 ch0의 선택으로 되돌아가서, 이하, 상술의 동작을 반복한다.

본 실시예 2의 콘볼루셔널 디인터리빙 장치는, 입력 데이터 제어 수단(76)에 의해 디인터리빙해야 할 입력 데이터를 입력 데이터 단자(91)로부터 취입하여, 기입 수단(82)에 의해, 이것을 RAM(83)에 기입한다. 그 때, 각 ch의 b 비트 데이터 2ch 만큼의 데이터에 대하여 1개의 어드레스 카운터가 할당된다. 그리고, 하위 어드레스 생성 수단(72)의 ch0 및 ch1(이하, ch0/ch1이라고 기재한다) 내지 chN-1 및 chN(이하, chN-1/chN이라고 기재한다) 내지 chC-3 및 chC-2(이하, chC-3/chC-2라고 기재한다)의 각각에 대응하는 카운터(730 내지 73N 내지 73C-3)가 RAM(83)의 하위 어드레스를 카운트한다. 이것을 하위 어드레스 선택기(74)가 선택함과 동시에, 상위 어드레스 생성 수단(71)으로부터 출력하는 RAM(83)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(75)에 의해 출력 타이밍을 조정한 뒤에 기입 수단(82)에 의해, RAM(83)에 기입 어드레스를 부여한다.

그 때, 우선 ch0의 데이터가 입력되고, 다음 시점에서 ch1의 데이터가 입력되지만, ch0 내지 chN 내지 chC-2의 데이터에 관해서는, 각각의 ch에 대응하여 2ch를 1 단위로하여 지연 시간 2T(>0)에 상당하는 만큼씩 기억 영역이 순차적으로 커지는 기억 영역이 상위 어드레스 생성 수단(71) 및 하위 어드레스 생성 수단(72)의 카운터군에 의해서 RAM(83)에 설정되고, 이들이 도시하지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(74)에 의해서 각 ch를, 2ch를 1단위로 하여 순차적으로 선택할 때마다 선택되고, b 비트의 데이터 2ch 분이 순차적으로 도래하는 채널에 관해서는 각 기억 영역의 임의의 어드레스에 데이터를 기입하며, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 2ch마다 각각의 기억 영역에 대하여 실행한다.

또한, ch1, ch3 내지 chN+1, chN+3 내지 chC의 기수 채널에 대해서는, 선택 신호 발생 수단(80)의 제어에 의해, 시프트 레지스터 선택기(89, 90)가, 시프트 레지스터군(78)중에서 해당하는 ch의 시프트 레지스터를 2ch 걸러서 순차적으로 선택하여 간다. 이들 시프트 레지스터에 대하여, ch0, ch2 내지 chN-1 내지 chC-3의 우수 채널로부터의 지연 시간 T의 증대분에 상당하는 용량을 갖도록, 그 용량을 미리 설정해 놓고, 시프트 레지스터 선택기(90)로부터 출력된 데이터를 레지스터(79)를 거쳐서 비트 연결 수단(77)에 의해 ch0, ch2 내지 chN-1 내지 chC-3의 우수 채널의 데이터와 연결함에 의해, ch0 내지 chN 내지 chC-2의 데이터에 대하여 순차적으로 길어지는 지연 시간을 부여할 수 있다.

따라서, ch0의 데이터에 관해서는, 선택 신호 발생 수단(80)은 입력 데이터 제어 수단(76)으로부터의 데이터가 시프트 레지스터 선택기(89, 90)에 의해 선택된 ch0의 시프트 레지스터(780)에 의해 그 용량에 따른 소정의 지연 시간 T(>0)만큼 지연되어, 레지스터(79)에 입력되도록 제어를 한다.

또한, ch1, ch3 내지 chN+1, chN+3 내지 chC의 기수 채널에 대해서는, 선택신호 발생 수단(80)의 제어에 의해, 시프트 레지스터 선택기(89, 90)가, 시프트 레지스터군(78)중에서 해당하는 ch의 시프트 레지스터를 2ch 걸러서 순차적으로 선택하여 간다. 이들 시프트 레지스터에 대하여, ch0, ch2 내지 chN-1 내지 chC-1의우수 채널로부터의 지연 시간 T의 증대분에 상당하는 용량을 갖도록, 그 용량을 미리 설정해 놓고, 시프트 레지스터 선택기(90)로부터 출력된 데이터를 레지스터(79)를 거쳐서 비트 연결 수단(77)에 의해 ch0, ch2 내지 chN-1 내지 chC-1의 우수 채널의 데이터와 연결함에 의해, ch0 내지 chN 내지 chC의 데이터에 대하여 순차적으로 길어지는 지연 시간을 부여할 수 있다.

또한, 이 때 선택 신호 발생 수단(80)은, 상위 어드레스 생성 수단(71)을 제어하여, RAM(83)의 ch0에 상당하는 기억 영역의 어드레스를 발생시킴과 동시에, 하위 어드레스 선택기(74)를 제어하여, 하위 어드레스 생성 수단(72)의 카운터군(73)의 카운터(732)의 출력을 선택해서, ch1에 상당하는 기억 영역의 어드레스를 출력시킨다. 출력 타이밍 조정 수단(75)은 이들 ch0/ch1에 상당하는 기억 영역의 어드레스를 출력하는 타이밍을 조정하여, RAM(83)의 기입 수단(82)에 출력한다.

레지스터(79)는 이 ch0의 데이터를 입력 데이터 제어 수단(76)을 거쳐서 ch1의 데이터가 도착할 때까지 유지하고, 비트 연결 수단(77)은 이 레지스터(79)로부터의 ch0의 데이터와 입력 데이터 제어 수단(76)으로부터의 ch1의 데이터를 연결하여 RAM(83)의 기입 수단(82)에 출력되도록 제어를 한다.

또한, 선택 신호 발생 수단(80)에 의해 제어되는 RAM 제어 수단(81)은 RAM(83)으로부터 판독 수단(84)을 거쳐서 출력 신호 선택기(85)에 보내여져 왔던, (C-1)T에 상당하는 만큼 지연된 데이터를 선택한다.

비트 분리 수단(86)은 이 출력 신호 선택기(85)로부터 동시에 출력되어 전송된 ch0, ch1의 데이터를 분리하고, ch0의 데이터에 관해서는 이것을 레지스터(87)에 입력하여, 여기에서 소정의 지연 시간 T(>0)만큼 지연시킨다. 그리고, 레지스터(87)의 데이터는 출력 데이터 제어 수단(88)을 거쳐서, 출력 단자(92)로부터 외부에 출력시킨다.

또한, 선택 신호 발생 수단(80)에 의해 제어되는 RAM 제어 수단(81)은, 출력신호 선택기(85)가, RAM(83)으로부터 판독 수단(84)을 거쳐서 출력 신호 선택기(85)에 보내여져 왔던, (C-1)T에 상당하는 만큼 지연된 데이터를 선택한다.

이에 따라, 출력 데이터 단자(92)로부터는 시프트 레지스터(780) 및 RAM(83)에 의해 소정의 지연 시간 CT만큼 지연된 데이터가 외부에 출력된다.

또한, ch1의 데이터에 관해서는 이것을 그대로 출력 데이터 제어 수단(88)을 거쳐서, 출력 단자(92)로부터 외부에 출력시킨다.

또한, chC-1의 데이터에 관해서는, 입력 데이터 제어 수단(76)으로부터의 데이터가 시프트 레지스터 선택기(89, 90)에 의해 선택된 chC-1의 시프트 레지스터(78C-1)에 의해 그 용량에 따른 소정의 지연 시간 T(>0)만큼 지연되어, 레지스터(79)에 입력된다. 선택 신호 발생 수단(80)에 의해 제어되는 RAM 제어 수단(81)은, 출력 신호 선택기(85)가, 이 레지스터(792)로부터 입력된, chC-1의 시프트 레지스터(78C-1)에 의해 지연된 데이터를 선택하여 출력 데이터 단자(92)로부터 외부에 출력하도록 제어를 한다.

이하, 마찬가지의 조작에 의해, 우수 채널에 대해서는, RAM(83)에 의해 T의기수배의 지연 시간을 부여할 수 있고, 기수 채널에 대해서는, 시프트 레지스터 및 RAM(83)에 의해, T의 우수배의 지연 시간을 부여할 수 있다.

또한, chC-1의 데이터에 관해서는, 입력 데이터 제어 수단(76)으로부터의 데이터가 시프트 레지스터 선택기(89, 90)에 의해 선택된 chC-1의 시프트 레지스터(78C-1)에 의해 그 용량에 따른 소정의 지연 시간 T(>0)만 지연되어, 레지스터(79)에 입력된다. 선택 신호 발생 수단(80)에 의해 제어되는 RAM 제어수단(81)은, 출력 신호 선택기(85)가, 이 레지스터(79)로부터 입력된, chC-1의 시프트 레지스터(78C-1)에 의해 지연된 데이터를 선택하여 출력 데이터 단자(92)로부터 외부에 출력하도록 제어를 한다.

이상의 구성에 의해, 종래는 1 채널에 대하여 1개의 어드레스 생성 회로가 필요하였지만, 2 채널에 대하여 1개로 되기 때문에, 어드레스 생성 회로가 1/2로 삭감되어, 대폭적인 면적의 저감이 가능해진다. 또한, 종래는, 단일 포트 RAM에서 1 입력 데이터에 대하여, 1 판독/기록의 처리가 필요하였지만, 2 입력 데이터에 대하여 1 판독/기록의 처리로 되는 것에 의해, 저소비 전력화가 가능해진다. 또한, RAM의 액세스 회수가 저감하므로, 낮은 동작 주파수로 동작하는 RAM에서도 실행하는 것이 가능해진다. 또한, 시프트 레지스터(132)를 이용하는 것에 의해, 단일 포트 RAM의 어드레스 생성부가 간략화되어, RAM의 어드레스 생성을 용이하게 실현하는 것이 가능해진다.

또, 상기 실시예 2에서는 2 채널을 1개의 그룹으로 하여, 1 그룹에 관하여 1개의 어드레스 생성 회로를 할당하도록 하였지만, 3 이상의 복수 채널에 대하여 1개의 어드레스 생성 회로를 할당하도록 하더라도 좋다.

이상의 구성에 의해, 종래는 1 채널에 대하여 1개의 어드레스 생성 회로가 필요하였지만, 2 채널에 대하여 1개로 되기 때문에, 어드레스 생성 회로가 1/2로 삭감되어, 대폭적인 생면적화가 가능해진다. 또한, 종래는, 단일 포트 RAM에서 1입력 데이터에 대하여, 1 판독/기록의 처리가 필요하였지만, 2 입력 데이터에 대하여 1 판독/기록의 처리로 되는 것에 의해, 저소비 전력화가 가능해진다. 또한, RAM의 액세스 회수가 저감하므로, 낮은 동작 주파수로 동작하는 RAM으로도 실행하는 것이 가능해진다. 또한, 시프트 레지스터(132)를 이용하는 것에 의해, 단일 포트 kmM의 어드레스 생성부가 간략화되어, RAM의 어드레스 생성을 용이하게 실현하는 것이 가능해진다.

또, 상기 실시예 2에서는 2 채널을 1개의 그룹으로서, 1 그룹에 관하여 1개의 어드레스 생성 회로를 할당하도록 하였지만, 3 이상의 복수 채널에 대하여 1개의 어드레스 생성 회로를 할당하도록 하더라도 좋다.

또한, 상기 실시예 2에서는 이웃하는 2개의 채널간의 지연량의 차에 상당하는 지연을 시프트 레지스터에서 부여하도록 하였지만, 이 차 이상의 지연을 시프트 레지스터에서 부여하도록 하더라도 좋다.

특히, DVB 사양에 적용하는 경우는, C=11, 즉 채널 수가 12이고, 깊이는 17이다. 또한, 미국 지상파 사양에 적용하는 경우는, C=51, 즉 채널 수가 52이고, 깊이는 4이다.

또한, 상기 실시예 2에서는 이웃하는 2개의 채널간의 지연량의 차에 상당하는 지연을 시프트 레지스터로 부여하도록 하였지만, 이 차 이상의 지연을 시프트 레지스터로 부여하도록 하더라도 좋다.

또한, 상기 실시예 2에서는, RAM으로서 단일 포트 RAM을 이용하도록 하였지만, 멀티 포트 RAM을 이용하여, 입출력을 보다 고속으로 실행하도록 하더라도 좋다.

(실시예 3)

본 실시예 3의 콘볼루셔널 인터리빙 장치에 있어서, (213)은 판독 수단(214)에 데이터를 출력하는 단일 포트 RAM(청구항 6의 기억 수단), (206)은 본 콘볼루셔널 인터리빙 장치의 입력 데이터(221)를 비트 연결 수단(207)과 출력 신호 선택기(215)로 출력하는 입력 데이터 제어 수단, (208)은 비트 연결 수단(207)에 데이터를 출력하는 레지스터, (207)은 기입 수단(212)에 데이터를 출력하는 비트 연결 수단, (210)은 어드레스 생성 수단(200)과 어드레스 생성 수단(223)과 RAM 제어 수단(211)과 출력 신호 선택기(215)에 제어 신호를 출력하는 선택 신호 발생 수단, (211)은 RAM(213)에 제어 신호를 출력하는 RAM 제어 수단, (200)은 기입 수단(212)과 판독 수단(214)에 RAM 어드레스를 출력하는 어드레스 생성 수단, (212)는 RAM(213)에 RAM 어드레스와 데이터를 출력하는 기입 수단, (214)는 RAM(213)에 RAM 어드레스를 출력하여 출력 신호 선택기(215)에 데이터를 출력하는 판독 수단, (215)는 레지스터(208)와 비트 분리 수단(216)에 데이터를 출력하는 출력 신호 선택기, (216)은 출력 데이터 제어 수단(218)과 레지스터(217)에 데이터를 출력하는 비트 분리 수단, (217)은 출력 데이터 제어 수단(218)에 데이터를 출력하는 레지스터, (218)은 디인터리빙 출력 데이터(222)를 출력하는 출력 데이터 제어 수단이다.

본 실시예 3의 콘볼루셔널 인터리빙 장치의 구성에 대하여 도 7를 이용하여 설명한다.

본 실시예 3의 콘볼루셔널 인터리빙 장치에 있어서, (213)은 판독 수단(214)에 데이터를 출력하는 단일 포트 RAM(청구항 6의 기억 수단), (206)은 본 콘볼루셔널 인터리빙 장치의 입력 데이터(221)를 비트 연결 수단(207)과 출력 신호 선택기(215)로 출력하는 입력 데이터 제어 수단, (208)은 비트 연결 수단(207)에 데이터를 출력하는 레지스터, (207)은 기입 수단(212)에 데이터를 출력하는 비트연결 수단, (210)은 어드레스 생성 수단(200)과 어드레스 생성 수단(223)과 RAM 제어 수단(211)과 출력 신호 선택기(215)에 제어 신호를 출력하는 선택 신호 발생 수단, (211)은 RAM(213)에 제어 신호를 출력하는 RAM 제어 수단, (200)은 기입수단(212)과 판독 수단(214)에 RAM 어드레스를 출력하는 어드레스 생성 수단, (212)는 RAM(213)에 RAM 어드레스와 데이터를 출력하는 기입 수단, (214)는 RAM(213)에 RAM 어드레스를 출력하여 출력 신호 선택기(215)에 데이터를 출력하는 판독 수단, (215)는 레지스터(208)와 비트 분리 수단(216)에 데이터를 출력하는 출력 신호 선택기, (216)은 출력 데이터 제어 수단(218)과 레지스터(217)에 데이터를 출력하는 비트 분리 수단, (217)은 출력 데이터 제어 수단(218)에 데이터를 출력하는 레지스터, (218)은 디인터리브 출력 데이터(222)를 출력하는 출력 데이터 제어수단이다.

또한, 어드레스 생성 수단(200)에 있어서, (201)은 선택 신호 발생 수단(210)이 발생하는 선택 신호에 근거하여 RAM(213)의 상위 어드레스를 생성하여, 출력 타이밍 조정 수단(205)에 출력하는 상위 어드레스 생성 수단, (202)는 선택 신호 발생 수단(210)이 발생하는 선택 신호에 근거하여 RAM(213)의 하의 어드레스를 생성하여, 출력 타이밍 조정 수단(205)에 출력하는 하위 어드레스 생성 수단, (205)는 기입 수단(212)과 판독 수단(214)에 RAM 어드레스를 출력하는 출력 타이밍 조정 수단이다.

그리고, 선택 신호 발생 수단(210)과 어드레스 생성 수단(200)과 어드레스 생성 수단(223)에서는 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(215)와 어드레스 생성 수단(200)과 어드레스 생성 수단(223)에서는 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

또한, 어드레스 생성 수단(223)에 있어서, (224)는 RAM 상위 어드레스를 출력 타이밍 조정 수단(221)에 출력하는 상위 어드레스 생성 수단, (225)는 RAM 하위 어드레스를 출력 타이밍 조정 수단(221)에 출력하는 하위 어드레스 생성 수단, (221)은 RAM 어드레스를 기입 수단(212)과 판독 수단(214)에 출력하는 출력 타이밍조정 수단이다.

실시에 3의 콘볼루셔널 인터리빙 장치는, 도 16의 (102-0,...,102-(C-1))를 도 8의 비트 폭 b의 단일 포트 RAM내의 영역(142-0,...,142-C/2)와 비트폭 2b의 단일 포트 RAM내의 영역(...,143-(N/2-1),...,143-((C-1)/2-1))으로 대체하여, 순회적으로 전환을 하는 선택기(140/141)를 이용하는 것에 의해 실현한다. 이들 선택기(140/141)는 ch0으로부터 시작하여 순차적으로 채널 번호를 증가시켜, chC에 도달하면 ch0으로 되돌아가서 다시 동일한 동작을 한다고 하는 전환을 반복하는 것이다.

또, (142-0,...,142-C/2...,)는 (143-(N/2-1),...,(143-((C-1)/2-1))와는 별도의 RAM에 수용하더라도 좋고, (142-0,...,l42-C/2)을 2개씩 정리하는 것에 의해, (l43-(N/2-1),...,143-((C-1)/2-1))와 비트 폭을 가지런히 하여, (143-(N/2-1),...,143-((C-1)/2-1))와 동일한 RAM에 수용하더라도 좋다.

실시에 3의 콘볼루셔널 인터리빙 장치는, 도 16의 (102-0,...,102-(C-1))를도 8의 비트 폭 b의 단일 포트 RAM내의 영역(142-0,…,142-C/2)와 비트폭 2b의 단일 포트 RAM내의 영역(...,143-(N/2-1),...,143-((C-1)/2-1))으로 대체하여, 순회적으로 전환을 하는 선택기(140/141)를 이용하는 것에 의해 실현한다. 이들 선택기(140/141)는 ch0으로부터 스타트하여 순차적으로 채널 번호를 인크리먼트하여, chC에 도달하면 ch0으로 되돌아가서 다시 동일한 동작을 한다고 하는 전환을 반복하는 것이다.

또, (142-0,...,142-C/2...,)는 (143-(N/2-1),...,(143-((C-1)/2-1))와는 별도의 RAM에 수용하더라도 좋고, (142-0,...,142-C/2)을 2개씩 정리하는 것에 의해, (143-(N/2-1),...,143-((C--1)//2-1))와 비트 폭을 가지런히 하여, (143-(N/2-1),…,143-((C-1)/2-1))와 동일한 RAM에 수용하더라도 좋다.

최초 선택기(140/141)는 ch0를 선택하지만, 이 ch0에는 본래의 지연 요소가존재하지 않기 때문에, ch0의 신호는 본 콘볼루셔널 인터리빙 장치내를 본래의 지연이 이루어지지 않고 통과한다.

다음에 선택기(140/141)는 ch1를 선택하지만, ch1에서는 RAM(213)내의 영역(142-0)에 의해 FIFO가 실현되어 있고, 이 RAM(213)내의 영역(142-0)에 의해 지연된 신호가 출력된다.

그리고 마찬가지로 선택기(1401141)는 chN을 선택하지만, 이 chN의 데이터는 도시하지 않은 레지스터에 의해 다음의 chN+1이 선택될 때까지 유지되고, chN의 데이터는 RAM(213)내의 영역(143-(N/2-1))에 의하여 ch1의 N(>1)배 지연된 신호가 출력된다.

또한, chN+1에서는 RAM(213)내의 영역(142-N/2)에 의해 ch1의 RAM(213)내의 영역(142-0)과 동등의 지연이 이루어지고, 이것에 덧붙여 RAM(213)내의 영역(143-(N/2-1))에 의해 ch1의 N(>1)배의 지연이 이루어져, 결국 ch1의 (N+1)배 지연된 신호가 출력된다.

이것을 보다 자세히 기술하면, 시점 t에서, 상기 선택기(140/141)가 채널 번호 N을 선택하고 있는 경우, 입력 데이터 제어 수단(206)은 도 7의 본 콘볼루셔널 인터리빙 장치의 입력 데이터(221)를 출력 신호 선택기(215)를 거쳐서 도 7의 레지스터(208)에 저장한다. 1시점 후, (상기 선택기는, 채널 번호 N+1를 선택하고 있다) RAM(213)내의 영역(142-N/2)내로부터 가장 오래된 데이터를 판독하여, 판독한 어드레스에, 본 콘볼루셔널 인터리빙 장치의 입력 데이터를 기입한다. 또한 판독한 데이터를 하위 b 비트, 레지스터(208)의 출력을 상위 b 비트로 동시에 상기 RAM(213)내의 영역(143-(N/2-1))에 기입한다. t+N× m× (C+1) 시점에서, 이들 데이터를 동시에 판독하고, 상위 b 비트를 본 콘볼루셔널 인터리빙 장치의 출력으로 하여, 하위 b 비트를 레지스터(217)에 저장한다. t+1+N× m× (C+1) 시점에서, 레지스터(217)의 출력을 본 콘볼루셔널 인터리빙 장치의 출력으로 한다. 이상의 처리를 반복하는 것에 의해 콘볼루셔널 인터리빙이 가능해진다.

다음에 동작에 대하여 설명한다. 본 실시예 3의 콘볼루셔널 인터리빙 장치는, 입력 데이터 제어 수단(206)에 의해 인터리빙해야 할 입력 데이터를 입력 데이터 단자(221)로부터 취입하여, 기입 수단(212)에 의해, 이것을 RAM(213)에 기입한다. 그 때, 각 ch의 b 비트 데이터 2ch 만큼의 데이터에 대하여 1개의 어드레스 카운터가 할당된다. 그리고, 하위 어드레스 생성 수단(202)의 ch2 및 ch3(이하, ch2/ch3라고 기재한다) 내지 chN-1 및 chN(이하, chN-1/chN라고 기재한다) 내지 chC-1 및 chC(이하, chC-1/chC이라고 기재한다)의 각각에 대응하는 카운터(2032 내지 203N 내지 203C-1)가 RAM(213)의 하위 어드레스를 카운트한다. 이들 카운터를 하위 어드레스 선택기(202)가 선택함과 동시에, 상위 어드레스 생성 수단(201)으로부터 출력하는 RAM(213)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(205)에 의해 출력 타이밍을 조정한 뒤에 기입 수단(212)에 의해, RAM(213)에 기입 어드레스를 부여한다.

그 때, 우선 ch0의 데이터가 입력되고, 다음 시점에서 ch1의 데이터가 입력되지만, ch0의 데이터에 관해서는, 선택 신호 발생 수단(210)은, 입력 데이터 제어 수단(206)이 RAM(213)을 경유시키는 일없이, 직접 출력 신호 선택기(215)에 ch0의 데이터를 송출하도록 제어를 한다. 또한, 선택 신호 발생 수단(210)에 의해 제어되는 RAM 제어 수단(211)은, 출력 신호 선택기(215)가 이 입력 데이터 제어 수단(206)으로부터 직접 출력 신호 선택기(215)에 보내여져 왔던, 지연되어 있지 않은 데이터를 선택하도록 제어를 실행한다.

또한, ch1의 데이터에 관해서는, 출력 신호 선택기(215)로부터 레지스터(208)에 보내여져 온 ch0의 데이터와 입력 데이터 제어 수단(206)으로부터의 ch1의 데이터가 비트 연결 수단(207)에 의해서 연결된다. 선택 신호 발생 수단(210)에 의해 제어되는 RAM 제어 수단(211)은 이 연결된 ch0과 ch1의 데이터가 기입 수단(212)을 거쳐서 RAM(213)에 동시에 기입되도록 제어를 한다. 그 때, 선택 신호 발생 수단(210) 및 RAM 제어 수단(211)은, 어드레스 생성 수단(223)에 의해 생성된 상위 어드레스와 하위 어드레스가 RAM(213)의 어드레스로서 사용되어, 이 어드레스 생성 수단(223)에 의해서 생성된 어드레스에 관해서는 각 기억 영역의 임의의 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다고 하는 조작을 2ch마다 각각의 기억 영역에 대하여 행함으로써, ch0 및 ch1의 데이터에 관해서, RAM(213)이 FIFO로서 동작하여 소정 시간의 지연이 이루어지도록 제어를 한다.

그리고, RAM(213)으로부터 동시에 판독된 이들 ch0 및 ch1의 데이터는 선택 신호 발생 수단(210)의 제어에 의해 출력 신호 선택기(215)를 거쳐서 비트 분리 수단(216)에 입력되며, ch0의 데이터에 관해서는 그대로 출력 데이터 제어 수단(218)에 출력되고, ch1의 데이터에 관해서는 레지스터(217)를 거쳐서 출력 데이터 단자(222)로부터 외부에 출력하도록 제어된다. 이에 따라, ch1의 데이터에 관해서는 도 1의 시프트 레지스터군에 상당하는 지연이 실현된다.

또한, ch2 내지 chN 내지 chC의 데이터에 관해서는, 선택 신호 발생 수단(210)의 제어에 의해, 각각의 ch에 대응하여 2ch를 1단위로 하여 순차적으로 기억 영역이 커지는 기억 영역이 상위 어드레스 생성 수단(201) 및 하위 어드레스 생성 수단(202)의 카운트군에 의해서 RAM(213)으로 설정되고, 이들이 도시하지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(204)에 의해서 2ch를 1단위로 하여 순차적으로 선택할 때마다 선택되고, b 비트의 데이터 2ch 분이 순차적으로 들어오는 채널에 관해서는 각 기억 영역의 임의의 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입하는 조작을 2ch마다 각각의 기억 영역에 대하여 행한다.

그리고, RAM(213)으로부터 판독된 이들 ch0 및 ch1의 데이터는 선택 신호 발생 수단(210)의 제어에 의해 출력 신호 선택기(215)를 거쳐서 비트 분리 수단(216)에 입력되며, ch0의 데이터에 관해서는 그대로 출력 데이터 제어 수단(218)에 출력되고, ch1의 데이터에 관해서는 레지스터(217)를 거쳐서 출력 데이터 단자(222)로부터 외부에 출력하도록 제어된다. 이에 따라, 도 1의 시프트 레지스터군에 상당하는 지연이 실현된다.

또한, ch2 내지 chN 내지 chC의 데이터에 관해서는, 선택 신호 발생수단(210)의 제어에 의해, 각각의 ch에 대응하여 2ch를 1단위로 하여 순차적으로 기억 에리어가 커지는 기억 영역이 상위 어드레스 생성 수단(201) 및 하위 어드레스 생성 수단(202)의 카운트군에 의해서 RAM(213)으로 설정되고, 이들이 도시하지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(204)에 의해서 2ch를 1단위로하여 순차적으로 선택할 때마다 선택되고, b 비트의 데이터 2ch 분이 순차적으로 들어오는 채널에 관해서는 각 기억 영역이 았는 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입하는, 조작을 2ch마다 각각의 기억 영역에 대하여 행한다.

또한, ch1, ch3 내지 chN 내지 chC의 기수 채널에 대해서는, 선택 신호 발생수단(210)의 제어에 의해, 어드레스 생성 수단(223)이 RAM(213)의 영역을 이용하여기수 채널과 이것에 인접하는 우수 채널이 가질 지연 시간의 차에 상당하는 지연시간을 발생하도록, RAM(213)의 어드레스 생성을 행한다.

이에 따라, ch2/ch3에 대해서는 2T/3T의 지연 시간이,…, chC-3/chC-2에 대해서는 (C-3)T/(C-2)T의 지연 시간이, 각각 인가된다.

이 동작은 도 1의 시프트 레지스터에 의해 인가되는 지연과 동등한 지연을 RAM(213)을 이용하여 행하는 것이다.

이에 따라, ch1, ch3,…, chC-2, chC에 대해서는 T의 지연 시간이, 각각 부가된다.

이 때문에, 어드레스 생성 수단(223)은, 도 1의 시프트 레지스터군(48) 중에서 해당하는 ch의 시프트 레지스터를 2ch 걸러서 순차적으로 선택하여, 이들의 시프트 레지스터가 ch0, ch2 내지 chN-1 내지 chC-1의 우수 채널로부터의 지연 시간의 증대분에 상당하는 용량을 갖도록 설정하고 있는 것과 동등한 지연 시간을 부여하는 것에 의해, RAM(213) ch0 내지 chN 내지 chC의 데이터에 대하여 순차적으로 길게 되는 지연 시간을 부여할 수 있다.

즉, chN의 데이터는 ch0와 마찬가지로, 입력되면 출력 신호 선택기(215)에 의해 레지스터(208)에 입력되어, 비트 연결 수단(207)에 chN+1의 데이터와 연결되어 RAM(213)에 입력된다.

RAM(213)은 어드레스 생성 수단(223) 및 어드레스 생성 수단(200)에 의해, chN 및 chN+1에 대응하는 기억 영역이 각각 설정되며, 이에 따라 chN 및 chN+1의 데이터는 각각 (N+1)T에 상당하는 지연 시간이 부여된다.

이 chN 및 chN+1의 데이터는 RAM(213)으로부터 동시에 판독되어, 출력 신호선택기(215)에 의해 비트 분리 수단(216)에 입력된다.

비트 분리 수단(216)은 chN의 데이터에 대해서는 직접 이를 출력 데이터 제어 수단(218)을 통해 출력 단자(222)로부터 출력한다. 또한 chN+1의 데이터에 대해서는 일단 이를 레지스터(217)에 의해 유지하여, 출력 데이터 제어 수단(218)을통해 출력 단자(222)로부터 출력한다.

따라서, 선택 신호 발생 수단(210)이 ch0 내지 chC로 향하여 순차적으로 채널을 변경하여 가도록 제어를 행하는 것에 의해, 채널 번호의 증가에 따라 T씩 길게 되는 지연을 각각의 채널에 부여할 수 있다.

이상의 구성에 의해, 종래에는, 1채널에 대하여 1개의 어드레스 생성 회로가 필요하였지만, 2 채널에 대하여 1개로 되는 것으로부터, 어드레스 생성 회로가 1/2로 삭감되어, 대폭적인 면적의 생략화가 가능해진다. 또한, 시프트 레지스터를 이용하지 않고 RAM 만으로 실현할 수 있기 때문에, 보다 집적도가 높아져, 실시예 1에 비해, 한충 더 집적화가 가능해진다.

또, 상기 실시예 3에서는 2 채널을 1개의 그룹으로 하여, 1그룹에 대해 1개의 어드레스 생성 회로를 할당하도록 하였지만, 3이상의 복수 채널에 대하여 1개의어드레스 생성 회로를 할당하도록 하여도 좋다.

보다 일반적으로는, 입출력 데이터폭을 b 비트, 비트폭 단위의 데이터의 개수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤n≤C의 관계를 만족하는 정수이고, b, m, C는 자연수)로 하여도 좋다.

특히, CVB 사양에 적용하는 경우는, C=11,즉 채널수가 12이고, 깊이는 17이다. 또한, 미국 지상파 사양에 적용하는 경우는, C=51,즉 채널수가 52이고, 깊이는 4이다.

또한, 상기 실시예 3에서는 인접하는 2개의 채널 사이의 지연량의 차에 상당하는 지연에 대해서는 시프트 레지스터가 아니라 RAM의 영역에서 부여하도록 하였지만, 이 전용의 RAM 영역에 의해, 채널 사이의 지연량의 차 이상의 지연을 부여하도록 하여도 좋다.

또한, 상기 실시예 3에서는, RAM으로서 단일 포트 RAM을 이용하도록 하였지만, 다중 포트 RAM을 이용하여, 입출력을 보다 고속으로 실행하도록 하여도 좋다.

(실시예 4)

본 실시예 4의 콘볼루셔널 디인터리빙 장치에 있어서, (243)은 판독 수단(244)으로 데이터를 출력하는 단일 포트 RAM(청구항 14의 기억 수단), (236)은 본 콘볼루셔널 디인터리빙 장치의 입력 데이터(251)를 비트 연결 수단(237)과 출력 신호 선택기(245)에 출력하는 입력 데이터 제어 수단, (238)은 비트 연결 수단(237)으로 데이터를 출력하는 레지스터, (237)은 기입 수단(242)으로 데이터를 출력하는 비트 연결 수단, (240)은 어드레스 생성 수단(230)과 어드레스 생성 수단(253)과 RAM 제어 수단(241)과 출력 신호 선택기(245)로 제어 신호를 출력하는 선택 신호 발생 수단, (241)은 RAM(243)으로 제어 신호를 출력하는 RAM 제어 수단, (231)은 기입 수단(242)과 판독 수단(244)으로 RAM 어드레스를 출력하는 상위 어드레스 생성 수단, (253)은 기입 수단(212)과 판독 수단(244)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (242)는 RAM(243)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (244)는 RAM(243)으로 RAM 어드레스를 출력하여 출력 신호 선택기(245)로 데이터를 출력하는 판독 수단, (245)는 레지스터(238)와 비트 분리 수단(246)으로 데이터를 출력하는 출력 신호 선택기, (246)은 출력 데이터 제어 수단(248)과 레지스터(247)로 데이터를 출력하는 비트 분리 수단, (247)은 출력 데이터 제어 수단(248)으로 데이터를 출력하는 레지스터, (248)은 본 디인터리버의 출력 데이터(252)를 출력하는 출력 데이터 제어 수단이다.

본 실시예 4의 콘볼루셔널 디인터리빙 장치의 구성에 대하여 도 10을 이용하여 설명한다.

본 실시예 4의 콘볼루셔널 디인터리빙 장치에 있어서, (243)은 판독수단(244)으로 데이터를 출력하는 단일 포트 RAM(청구항 14의 기억 수단), (236)은본 콘볼루셔널 디인터리빙 장치의 입력 데이터(251)를 비트 연결 수단(237)과 출력신호 선택기(245)에 출력하는 입력 데이터 제어 수단, (238)은 비트 연결수단(237)으로 데이터를 출력하는 레지스터, (237)은 기입 수단(242)으로 데이터를출력하는 비트 연결 수단, (240)은 어드레스 생성 수단(230)과 어드레스 생성수단(253)과 RAM 제어 수단(241)과 출력 신호 선택기(245)로 제어 신호를 출력하는 선택 신호 발생 수단, (241)은 RAM(243)으로 제어 신호를 출력하는 RAM 제어 수단, (231)은 기입 수단(242)과 판독 수단(244)으로 RAM 어드레스를 출력하는 상위 어드레스 생성 수단, (253)은 기입 수단(212)과 판독 수단(244)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (242)는 RAM(243)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (244)는 RAM(243)으로 RAM 어드레스를 출력하여 출력 신호 선택기(245)로 데이터를 출력하는 판독 수단, (245)는 레지스터(238)와 비트 분리수단(246)으로 데이터를 출력하는 출력 신호 선택기, (246)은 출력 데이터 제어 수단(248)과 레지스터(247)로 데이터를 출력하는 비트 분리 수단, (247)은 출력 데이터 제어 수단(248)으로 데이터를 출력하는 레지스터, (248)은 본 디인터리브의 출력 데이터(252)를 출력하는 출력 데이터 제어 수단이다.

또한, 어드레스 생성 수단(230)에 있어서, (231)은, 선택 신호 발생수단(240)의 선택 신호에 근거하여 RAM(243)의 상위 어드레스를 생성하여, 출력 타이밍 조정 수단(235)으로 출력하는 상위 어드레스 생성 수단, (232)는 RAM(243)의 하위 어드레스를 생성하여, 출력 타이밍 조정 수단(235)으로 출력하는 하위 어드레스 생성 수단, (235)는 기입 수단(242)과 판독 수단(244)으로 RAM 어드레스를 출력하는 출력 타이밍 조정 수단이다.

그리고, 선택 신호 발생 수단(240)과 어드레스 생성 수단(230)과 어드레스 생성 수단(253)에서는 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(245)와 어드레스 생성 수단(230)과 어드레스 생성 수단(253)에서는 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

또한, 어드레스 생성 수단(253)에 있어서, (254)는 RAM(243)의 상위 어드레스를 출력 타이밍 조정 수단(251)으로 출력하는 상위 어드레스 생성 수단, (255)는 RAM(243)의 하위 어드레스를 출력 타이밍 조정 수단(251)으로 출력하는 하위 어드레스 생성 수단, (251)은 RAM(243)의 어드레스를 기입 수단(242)과 판독 수단(244)으로 출력하는 출력 타이밍 조정 수단이다.

실시예 4의 콘볼루셔널 디인터리빙 장치는, 도 18의 (112-0, … , 112-(C-1))을 도 11의 비트폭 b의 단일 포트 RAM 내의 영역(152-0, … , 152-((C-1)/2))와 비트 폭 2b의 단일 포트 RAM 내의 영역(153-0, …, 153-(N/2), … )으로 대체하여, 순회적으로 전환을 하는 선택기(150/151)를 이용하는 것에 의해 실현한다. 이들의 선택기(150/151)는 ch0으로부터 시작하여 순차적으로 채널 번호를 증가시켜, chC에 도달하면 ch0으로 되돌아가 다시 동일한 동작을 행하는 전환을 반복하는 것이다.

또, (152 -0, … , 152-((C-1)/2)와 (153-0, … , 153-(N/2), … )는 별도의 RAM에 수용하여도 좋고, (152-0, … , 152-((C-1)/2))를 2개씩 정리하는 것에 의해, (153-0, … , 153-(N/2), … )과 비트폭을 가지런히 하여, (153-0, … , 153-(N/2), … )와 동일한 RAM에 수용하더라도 좋다.

실시예 4의 콘볼루셔널 디인터리빙 장치는, 도 18의 (112-0, …, 112- (C-1))을 도 11의 비트폭 b의 단일 포트 RAM 내의 영역(152-0, …, 152-((C-1)/2))와 비트 폭 2b의 단일 포트 RAM 내의 영역(153-0, …, 153-(N/2), …)으로 대체하여, 순회적으로 전환을 하는 선택기(150/151)를 이용하는 것에 의해 실현한다. 이들의선택기(150/151)는 ch0으로부터 스타트하여 순차적으로 채널 번호를 증가시켜, chC에 도달하면 ch0으로 되돌아가 다시 동일한 동작을 행하는 전환을 반복하는 것이다.

또, (152 -0, …, 152-((C-1)/2)와 (153-0, …, 153-(N/2),…)는 별도의 RAM에 수용하여도 좋고, (152-0, …, 152-((C-1)/2))를 2개씩 정리하는 것에 의해, (153-0, …, 153-(N/2), …)과 비트폭을 가지런히 하여, (153-0, …, 153-(N/2), …)와 동일한 RAM에 수용하더라도 좋다.

최초 선택기(150/151)는 ch0을 선택하지만, ch0에서는 RAM(243) 내의영역(152-0)에 의해 후술하는 chC-1의 RAM(243) 내의 영역(152-((C-1)/2)와 동등한 지연이 이루어지고, RAM(243) 내의 영역(153-0)에 의해 후술하는 chC-1의 C-1(>N)배의 지연이 이루어져, 결국 chC-1의 C배 지연된 신호가 출력된다.

다음에 선택기(1501151)는 ch1을 선택하지만, ch1에서는 RAM(243) 내의 영역(152-0)이 존재하지 않기 때문에, chC-1의 C-1배 지연된 신호가 출력된다.

그리고 마찬가지로 선택기(150/151)는 chN을 선택하지만, 이 chN의 데이터는도시하지 않은 레지스터에 의해 다음의 chN+1이 선택될 때까지 유지되며, chN의 데이터는 RAM(243) 내의 영역(152-N/2) 및 RAM(243) 내의 영역(153-N/2)에 의해 chC-1의 C-N(>1) 배 지연된 신호가 출력된다.

또한, chN+1에서는 RAM(243) 내의 영역(152-N/2)이 존재하지 않기 때문에, RAM(243) 내의 영역(153-N/2)에 의해 chC-1의 C-(N+1)(>1) 배 지연된 신호가 출력된다.

또한, chC-1에서는 RAM(243) 내의 영역(152-((C-1)/2))에 따라서만 지연이 이루어진다.

이에 따라, 도 7의 콘볼루셔널 인터리빙 장치에 의해 각 ch0 내지 chC에 대하여 순차적으로 긴 지연 시간이 부여되어 있던 것이, 이 도 10의 콘볼루셔널 디인터리빙 장치에 의해 각 ch0 내지 chN 내지 chC에 대하여 순차적으로 짧은 지연 시간이 부여되는 것으로 되어, 종합적으로 보면 각 ch0 내지 chN 내지 chC에 대하여 동일한 지연 시간이 부여되는 것으로 되며, 도 7의 콘볼루셔널 인터리빙 장치에 의해서 재배열된 데이터 배열이 도 10의 콘볼루셔널 디인터리빙 장치에 의해서 복원된다.

이를 보다 상세히 기술하면, 시점 t에 있어서, 상기 선택기(150/151)는 채널 번호 N을 선택하고 있는 경우, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 RAM(243)의 영역(152-N/2) 내에서 가장 오래된 데이터를 판독하고, 판독한 어드레스에, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 기입한다. 또한 판독한 데이터를 도 10의 레지스터(238)에 저장한다. 1시점 후, (상기 선택기는, 채널 번호 N+1를 선택하고 있음) 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 하위 b비트, 레지스터(238)의 출력을 상위 b비트로 하고, 동시에 상기 RAM(243)의 영역(153-N/2)으로 기입한다. t+N× m× (C+1) 시점에서, 동시에 판독하여, 상위 b비트를 본 콘볼루셔널 디인터리빙 장치의 출력으로 하고, 하위 b 비트를 레지스터(247)에 저장한다. t+1+N× m× (C+1) 시점에서, 레지스터(247)의 출력을 본 콘볼루셔널 디인터리빙 장치의 출력으로 한다. 이상의 처리를 반복하는 것에 의해, 콘볼루셔널 디인터리빙이 가능해진다.

다음에 동작에 대하여 설명한다. 본 실시예 4의 콘볼루셔널 디인터리빙 장치는, 입력 데이터 제어 수단(236)에 의해 디인터리빙해야 할 입력 데이터를 입력 데이터 단자(251)에서 취입하고, 기입 수단(242)에 의해, 이것을 RAM(243)에 기입한다. 그 때, 각 ch의 b비트 데이터 2ch 분의 데이터에 대하여 1개의 어드레스 카운터가 할당된다. 그리고, 하위 어드레스 생성 수단(232)의 ch0 및 ch1(이하, ch0/ch1이라고 기재한다) 내지 chN-1 및 chN(이하, chN-1/chN라고 기재한다) 내지 chC-3 및 chC-2(이하, chC-3/chC-2라고 기재한다)의 각각에 대응하는 카운터(2330 내지 233C-3)가 RAM(243)의 하위 어드레스를 카운트한다. 이들의 카운터를 하위 어드레스 선택기(232)가 선택함과 동시에, 상위 어드레스 생성 수단(231)으로부터 출력하는 RAM (243)의 상위 어드레스와 함께, 출력 타이밍 조정 수단(235)에 의해 출력 타이밍을 조정한 뒤에 기입 수단(242)에 의해, RAM(243)에 기입 어드레스를 부여한다.

이를 보다 상세히 기술하면, 시점 t에 있어서, 상기 선택기(150/151)는 채널번호 N을 선택하고 있는 경우, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 RAM(243)의 영역(152-N/2) 내에서 가장 오래된 데이터를 판독하고, 판독한 어드레스에, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 기입한다. 또한 판독한 데이터를 도 10의 레지스터(238)에 저장한다. 1시점 후, (상기 선택기는, 채널 번호 N+1를 선택하고 있음) 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 하위 b비트, 레지스터(238)의 출력을 상위 b비트로 하고, 동시에 상기 RAM(243)의 영역(153-N/2)으로 기입한다. t+N×m×(C+1) 시점에서, 동시에 판독하여, 상위 b비트를 본 콘볼루셔널 디인터리벙 장치의 출력으로 하고, 하위 b 비트를 레지스터(247)에 저장한다. t+1+N×m×(C+1) 시점에서, 레지스터(247)의 출력을 본 콘볼루셔널 디인터리빙 장치의 출력으로 한다. 이상의 처리를 반복하는 것에 의해, 콘볼루셔널 디인터리브가 가능해진다.

다음에 동작에 대하여 설명한다. 본 실시예 4의 콘볼루셔널 디인터리빙 장치는, 입력 데이터 제어 수단(236)에 의해 디인터리브해야 할 입력 데이터를 입력데이터 단자(251)에 의해 취입하고, 기입 수단(242)에 의해, 이것을 RAM(243)에 기입한다. 그 때, 각 ch의 b비트 데이터 2ch 분의 데이터에 대하여 1개의 어드레스 카운터가 할당된다. 그리고, 하위 어드레스 생성 수단(232)의 ch0 및 ch1(이하, ch0/ch1이라고 적음) 내지 chN-1 및 chN(이하, chN-1/chN라고 적음) 내지 chC-3 및 chC-2(이하, chC-3/chC-2라고 적음)의 각각에 대응하는 카운터(2330 내지 233C-3)가 RAM(243)의 하위 어드레스를 카운트한다. 이들의 카운터를 하위 어드레스 선택기(232)가 선택함과 동시에, 상위 어드레스 생성 수단(231)으로부터 출력하는 RAM(243)의 상위 어드레스와 동시에, 출력 타이밍 조정 수단(235)에 의해 출력 타이밍을 조정한 뒤에 기입 수단(242)에 의해, RAM(243)에 기입 어드레스를 부여한다.

그 때, ch0의 데이터는 입력되면 출력 신호 선택기(245)에 의해 레지스터(238)에 입력되어, 비트 연결 수단(237)에서 ch1의 데이터와 연결되어 RAM(243)에 입력된다.

비트 분리 수단(246)은 ch0의 데이터에 대해서는 직접 이들을 출력 데이터 제어 수단(248)을 통해 출력 단자(252)로부터 출력한다. 또한, ch1의 데이터에 대해서는 일단 이것을 레지스터(247)에 유지하고, 출력 데이터 제어 수단(248)을 통해 출력 단자(252)로부터 출력한다.

또한, ch2 내지 chN 내지 chC-2의 데이터에 관해서는, 선택 신호 발생 수단(240)의 제어에 의해, 각각의 ch에 대응하여 2ch를 1단위로 하여서 순차적으로 기억 영역이 작아지는 기억 영역이 상위 어드레스 생성 수단(231) 및 하위 어드레스 생성 수단(232)의 카운트군(233)에 의해 RAM(243)에 설정되고, 이것이 도시하지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(234)에 의해서 각 ch를 2ch를 1단위로 하여서 순차적으로 선택할 때마다 선택되고, b비트의 데이터 2ch 분이 순차적으로 도래하는 채널에 관해서는 각 기억 영역의 임의의 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입하는 조작을 2ch마다 각각의 기억 영역에 대하여 실행한다.

또한, ch2 내지 chN-1 내지 chC-1의 우수 채널에 대해서는, 선택 신호 발생 수단(240)의 제어에 의해, 어드레스 생성 수단(253)이, RAM(243)의 영역을 이용하여 기수 채널과 이것에 인접하는 우수 채널이 가져야 할 지연 시간의 차에 상당하는 지연 시간을 발생하도록, RAM(243)의 어드레스 생성을 행한다.

또한, ch2 내지 chN 내지 chC-2의 데이터에 관해서는, 선택 신호 발생수단(240)의 제어에 의해, 각각의 ch에 대응하여 2ch를 1단위로 하여서 순차적으로 기억 에리어가 작아지는 기억 영역이 상위 어드레스 생성 수단(231) 및 하위 어드레스 생성 수단(232)의 카운트군(233)에 의해 RAM(243)에 설정되고, 이것이 도시하지 않은 상위 어드레스 선택기 및 하위 어드레스 선택기(234)에 의해서 각 ch를 2ch를 1단위로 하여서 순차적으로 선택할 때마다 선택되고, b비트의 데이터 2ch 분이 순차적으로 들어오는 채널에 관해서는 각 기억 영역이 있는 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입한다하고 하는 조작을 2ch마다 각각의 기억 영역에 대하여 실행한다.

또한, ch0, ch2 내지 chN-1 내지 chC-1의 우수 채널에 대해서는, 선택 신호발생 수단(240)의 제어에 의해, 어드레스 생성 수단(253)이, RAM(243)의 영역을 이용하여 기수 채널과 이것에 인접하는 우수 채널이 가져야 할 지연 시간의 차에 상당하는 지연 시간을 발생하도록, RAM(243)의 어드레스 생성을 행한다.

이에 따라, ch0/ch1에 대해서는 CT/(C-1)T의 지연 시간이, ch2/ch3에 대해서는 (C-2)T/(C-3)T의 지연 시간이, …, chC-3/chC-2에 대해서는 3T/2T의 지연 시간이, 각각 부여된다.

즉, 어드레스 생성 수단(223)은, 도 4의 시프트 레지스터군(78) 내에서 해당하는 ch의 시프트 레지스터를 2ch 걸러서 순차적으로 선택하고, 이들의 시프트 레지스터가 ch1, ch3 내지 chN 내지 chC의 기수 채널로부터의 지연 시간의 증대분에 상당하는 용량을 갖도록 설정하고 있는 것과 동등한 지연 시간을 부여하는 것에 의해, ch0 내지 chN 내지 chC-2의 데이터에 대하여 순차적으로 짧게되는 지연 시간을 부여할 수 있다.

따라서, 선택 신호 발생 수단(240)이 ch0 내지 chC-2로 향하여 순차적으로 채널을 변경하여 가도록 제어를 하는 것에 의해, 채널 번호의 증가에 따라 T씩 짧게되는 지연을 각각의 채널에 부여할 수 있다.

그리고, chC-1의 데이터가 입력되고, 최후에 chC의 데이터가 입력되지만, chC-1의 데이터에 관해서는, 출력 신호 선택기(245)로부터 레지스터(238)로 보내져온 chC의 데이터와 입력 데이터 제어 수단(236)으로부터의 chC-1의 데이터가 비트 연결 수단(237)에 의해서 연결된다. 선택 신호 발생 수단(240)에 의해 제어되는 RAM 제어 수단(241)은, 이 연결된 데이터가 기입 수단(242)을 거쳐서 RAM(243)에 기입되도록 제어를 행한다. 그 때, 선택 신호 발생 수단(240) 및 RAM 제어 수단(241)은, 어드레스 생성 수단(253)에 의해 생성된 상위 어드레스와 하위 어드레스가 RAM(243)의 어드레스로서 사용되고, 이 어드레스 생성 수단(253)에 의해 생성된 어드레스에 관해서는 각 기억 영역의 임의의 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입하는 조작을 2ch마다 각각의 기억 영역에 대하여 행함으로써, chC에 관해서는 지연을 하는 일없이, 또한 chC-1에 관해서는 RAM(243)이 FIFO로서 동작하여 소정 시간의 지연이 이루어지도록 제어를 행한다.

따라서, 선택 신호 발생 수단(240)이 ch0 내지 chC-2로 향하여 순차적으로 채널을 변경하여 가도록 제어를 하는 것에 의해, 채널 번호의 증가에 따라 T씩 줄어드는 지연을 각각의 채널에 부여할 수 있다.

그리고, chC-1의 데이터가 입력되어, 최후에 chC의 데이터가 입력되지만,chC-1의 데이터에 관해서는, 출력 신호 선택기(245)로부터 레지스터(238)로 보내져온 chC의 데이터와 입력 데이터 제어 수단(236)으로부터의 chC-1의 데이터가 비트연결 수단(237)에 의해서 연결된다. 선택 신호 발생 수단(240)에 의해 제어되는 RAM 제어 수단(241)은, 이 연결된 데이터가 기입 수단(242)을 거쳐서 RAM(243)에 기입되도록 제어를 행한다. 그 때, 선택 신호 발생 수단(240) 및 RAM 제어수단(241)은, 어드레스 생성 수단(253)에 의해 생성된 상위 어드레스와 하위 어드레스가 RAM(243)의 어드레스로서 사용되고, 이 어드레스 생성 수단(253)에 의해 생성된 어드레스에 관해서는 각 기억 영역이 있는 어드레스에 데이터를 기입하고, 다음 시점에서 그 데이터를 판독함과 동시에 그 데이터를 다음 어드레스에 기입하는 조작을 2ch마다 각각의 기억 영역에 대하여 행함으로써, chC에 관해서는 지연을 하는 일없이, 또한 chC-1에 관해서는 RAM(243)이 FIFO로서 동작하여 소정 시간의 지연이 이루어지도록 제어를 행한다.

또한, chC의 데이터에 관해서는, 선택 신호 발생 수단(240)은, 입력 데이터 제어 수단(236)이 RAM(243)을 경유하는 일없이, 직접 출력 신호 선택기(245)로 데이터를 송출하도록 제어를 행한다. 또한, 선택 신호 발생 수단(240)에 의해 제어되는 RAM 제어 수단(241)은, 출력 신호 선택기(245)가 이 입력 데이터 제어수단(236)으로부터 직접 출력 신호 선택기(245)에 보내져 온, 지연되어 있지 않은데이터를 선택한다.

그리고, RAM(243)으로부터 판독된 이들 chC 및 chC-1의 데이터는 선택 출력신호 선택기(245)를 거쳐서 비트 분리 수단(246)에 입력되어, chC의 데이터에 관해서는 그대로, chC-1의 데이터에 관해서는 레지스터(247)를 거쳐서 출력 데이터 단자(252)로부터 외부에 출력한다. 이에 따라, 도 4의 시프트 레지스터군에 상당하는 지연이 실현된다.

이상의 구성에 의해, 종래에는, 1 채널에 대하여 1개의 어드레스 생성 회로가 필요하였지만, 2 채널에 대하여 1개로 되는 것으로부터, 어드레스 생성 회로가 1/2로 삭감되어, 대폭적인 면적의 생략화가 가능해진다. 또한, 시프트 레지스터를 이용하지 않고 실현할 수 있기 때문에, 보다 집적화율이 높아져, 실시예 2와 비교하여, 더욱 면적의 생략화가 가능해진다.

또, 상기 실시예 4에서는 2 채널을 1개의 그룹으로 하여, 1그룹에 대해 1개의 어드레스 생성 회로를 할당하도록 하였지만, 3 이상의 복수 채널에 대하여 1개의 어드레스 생성 회로를 할당하도록 하여도 좋다.

보다 일반적으로는, 입출력 데이터폭을 b 비트, 비트폭 단위의 데이터의 개수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤n≤C의 관계를 만족하는 정수이고, b, m, C는 자연수)로 하여도 좋다.

또한, 상기 실시예 4에서는, RAM으로서 단일 포트 RAM을 이용하도록 하였지만, 다중 포트 RAM을 이용하여, 입출력을 보다 고속으로 실행하도록 하여도 좋다.

또한, 상기 실시예 4에서는 인접하는 2개의 채널 사이의 지연량의 차예 상당하는 지연에 대해서는 시프트 레지스터가 아니라 RAM의 영역에서 부여하도록 하였지만, 이 전용의 RAM 영역에 의해, 채널 사이의 지연량의 차 이상의 지연을 부여하도록 하여도 좋다.

또한,상기 실시예 4에서는, RAM으로서 단일 포트 RAM을 이용하도록 하였지만, 다중 포트 RAM을 이용하여, 입출력을 보다 고속으로 실행하도록 하여도 좋다.

(실시예 5)

본 실시예 5의 콘볼루셔널 인터리빙 장치에 있어서, (313)은 판독 수단(314)으로 데이터를 출력하는 단일 포트 RAM(청구항 6의 기억 수단), (306)은 본 콘볼루셔널 인터리빙 장치의 입력 데이터(321)를 비트 연결 수단(307)과 출력 신호 선택기(315)에 출력하는 입력 데이터 제어 수단, (308)은 비트 연결 수단(307)으로 데이터를 출력하는 레지스터, (307)은 기입 수단(312)으로 데이터를 출력하는 비트 연결 수단, (310)은 어드레스 생성 수단(300)과 RAM 제어 수단(311)과 출력 신호 선택기(315)로 제어 신호를 출력하는 선택 신호 발생 수단, (311)은 RAM(313)으로 제어 신호를 출력하는 RAM 제어 수단, (300)은 기입 수단(312)과 판독 수단(314)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (312)는 RAM(313)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (314)는 RAM(313)으로 RAM 어드레스를 출력하여 출력 신호 선택기(315)로 데이터를 출력하는 판독 수단, (315)는 레지스터(308)와 비트 분리 수단(316)으로 데이터를 출력하는 출력 신호 선택기, (316)은 출력 데이터 제어 수단(318)과 레지스터(317)로 데이터를 출력하는 비트 분리 수단, (317)은 출력 데이터 제어 수단(318)으로 데이터를 출력하는 레지스터, (318)은 디인터리버 출력 데이터(322)를 출력하는 출력 데이터 제어 수단이다.

본 실시예 5의 콘볼루셔널 인터리빙 장치의 구성에 대하여 도 19를 이용하여설명한다.

본 실시예 5의 콘볼루셔널 인터리빙 장치에 있어서, (313)은 판독 수단(314)으로 데이터를 출력하는 단일 포트 RAM(청구항 6의 기억 수단), (306)은 븐 콘볼루셔널 인터리빙 장치의 입력 데이터(321)를 비트 연결 수단(307)과 출력 신호 선택기(315)에 출력하는 입력 데이터 제어 수단, (308)은 비트 연결 수단(307)으로 데이터를 출력하는 레지스터, (307)은 기입 수단(312)으로 데이터를 출력하는 비트 연결 수단, (310)은 어드레스 생성 수단(300)과 RAM 제어 수단(311)과 출력 신호 선택기(315)로 제어 신호를 출력하는 선택 신호 발생 수단, (311)은 RAM(313)으로 제어 신호를 출력하는 RAM 제어 수단, (300)은 기입 수단(312)과 판독 수단(314)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (312)는 RAM(313)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (314)는 RAM(313)으로 RAM 어드레스를 출력하여 출력 신호 선택기(315)로 데이터를 출력하는 판독 수단, (315)는 레지스터(308)와 비트 분리 수단(316)으로 데이터를 출력하는 출력 신호 선택기, (316)은 출력 데이터 제어 수단(318)과 레지스터(317)로 데이터를 출력하는 비트 분리 수단, (317)은 출력 데이터 제어 수단(318)으로 데이터를 출력하는 레지스터, (318)은 디인터리브 출력 데이터(322)를 출력하는 출력 데이터 제어 수단이다.

그리고, 선택 신호 발생 수단(310)과 어드레스 생성 수단(300)에서는 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(315)와 어드레스 생성 수단(300)에서는 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

또한, 하위 어드레스 생성 수단(302)에 있어서, (331)는 2 채널마다의 임계값을 유지하는 레지스터, (330)은 이 레지스터(331)의 출력에 하위 어드레스 선택기(3042)의 출력을 가산하는 가산기, (3041)은 이 가산기(330)의 출력을 레지스터군(303)에 출력하는 하위 어드레스 선택기, (303-0 내지 303-(C-1)/2-1)는 각각 채널 ch2 및 ch3 내지 chC-1 및 chC에 대응하여 마련된 레지스터, (303-(C-1)/2)는 ch1, ch3,… chC-2에 대응하여 마련된 레지스터, (305)는 하위 어드레스 선택기(3042)의 출력 어드레스를 기입 수단(312)으로 출력하는 출력 타이밍 조정수단이다.

그리고, 선택 신호 발생 수단(310)과 어드레스 생성 수단(300)에서, 후술하는 동작 원리 설명에 있어서의 입력측 선택기가 역할을 완료한다. 또한, 출력 신호 선택기(315)와 어드레스 생성 수단(300)에서, 후술하는 동작 원리 설명에 있어서의 출력측 선택기가 역할을 완료한다.

본 실시예 5의 콘볼루셔널 인터리빙 장치는, 도 7에 도시된 실시예 3의 하위 어드레스 생성 수단(202)과 하위 어드레스 생성 수단(225) 내의 카운터에 상당하는 수단을, 가산기(330)와 레지스터군(303)에 의해 실현하는 것에 의해, 카운터를 통합하여, 콘볼루셔널 인터리빙 장치를 더욱 면적을 생략화하도록 한 것이다.

따라서, 이 하위 어드레스 생성 수단의 동작에 대하여, 하위 어드레스 선택기(304)가 선택하고 있는 채널마다의 처리를 이하에 나타낸다. 또, 실시예 3과 마찬가지의 동작에 대해서는 그 설명을 생략한다.

우선, 하위 어드레스 선택기(3041, 3042)가 ch0을 선택하고 있는 경우, 하위 어드레스는 이것을 생성하지 않는다. 그 이유는, 인터리빙 장치의 ch0에는 데이터의 지연 요소가 존재하지 않기 때문이다.

하위 어드레스 선택기(3041)는 이 값을 레지스터(303-(C-1)/2)에 출력한다. 이 때, 하위 어드레스 선택기(3041)가 기수 번호중의 최대 채널을 선택하고 있지 않으면, 레지스터(303-(C-1)/2)를 입력 데이타값으로 갱신한다.

가산기(330)는 입력 데이터에 '1'을 가산하여, 그 결과가 레지스터(331)에 기억된 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(3041)에 출력한다.

하위 어드레스 선택기(3041)는 이 값을 레지스터(303-(C-1)/2)에 출력한다.이 때, 하위 어드레스 선택기(3041)가 기수 번호중의 최대 채널을 선택하고 있지 않으면, 레지스터(303-(C-1)/2)를 입력 데이타값으로 갱신한다.

하위 어드레스 선택기(3041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(303-0)에 출력하여, 레지스터(303-0)를 입력 데이터값으로 갱신한다.

채널마다의 임계값으로서, 레지스터(331)는 레지스터(303-0)에 대응하는 임계값을 가산기(330)에 출력한다. 가산기(330)는 입력 데이터에 '1'을 가산하여, 그 결과가 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(3041)에 출력한다.

하위 어드레스 선택기(3041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(303-0)에 출력하여, 레지스터(303-0)를 입력 데이타값으로 갱신한다.

하위 어드레스 선택기(3041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(303-1)에 출력하여, 레지스터(303-1)를 입력 데이터값으로 갱신한다.

채널마다의 임계값으로서, 레지스터(331)는 레지스터(303-1)에 대응하는 임계값을 가산기(330)에 출력한다. 가산기(330)는 입력 데이터에 '1'을 가산하여, 그 결과가 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(3041)에 출력한다.

채널마다의 임계값으로서, 레지스터(331)는 레지스터(303-(N/2-1))의 임계값을 가산기(303)에 출력한다.

마찬가지로, 하위 어드레스 선택기(3041)가 채널 N을 선택하고 있는 경우, 레지스터(303-(N/2-1))가 선택되어, 하위 어드레스 선택기(3042)는 그 출력을 출력타이밍 조정 수단(305)과 가산기(330)에 출력한다.

하위 어드레스 선택기(3041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(303-(N/2-1))에 출력하여, 레지스터(303-(N/2-1))를 입력 데이터값으로 갱신한다.

가산기(330)는 입력 데이터에 '1'을 가산하여, 그 결과가 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(304)에 출력한다.

하위 어드레스 선택기(3041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(303-(N/2-1))에 출력하여, 레지스터(303-(N/2-1))를 입력 데이타값으로 갱신한다.

이상의 동작을 반복하는 것에 의해, RAM의 하의 어드레스 카운트를, 가산기와 레지스터에 의해 실현하기 때문에, 어드레스 카운터를 이용하는 실시예 3에 비해 회로 규모를 축소할 수 있다.

(실시예 6)

본 실시예 6의 콘볼루셔널 디인터리빙 장치에 있어서, (413)은 판독 수단(414)으로 데이터를 출력하는 단일 포트 RAM(청구항 14의 기억 수단), (406)은 본 콘볼루셔널 디인터리빙 장치의 입력 데이터(421)를 비트 연결 수단(407)과 출력 신호 선택기(415)에 출력하는 입력 데이터 제어 수단, (408)은 비트 연결 수단(407)으로 데이터를 출력하는 레지스터, (407)은 기입 수단(412)으로 데이터를 출력하는 비트 연결 수단, (410)은 어드레스 생성 수단(400)과 RAM 제어 수단(411)과 출력 신호 선택기(415)로 제어 신호를 출력하는 선택 신호 발생 수단, (411)은 RAM(413)으로 제어 신호를 출력하는 RAM 제어 수단, (400)은 기입 수단(412)과 판독 수단(414)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (412)는 RAM(413)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (414)는 RAM(413)으로 RAM 어드레스를 출력하여 출력 신호 선택기(415)로 데이터를 출력하는 판독 수단, (415)는 레지스터(408)와 비트 분리 수단(416)으로 데이터를 출력하는 출력 신호 선택기, (416)은 출력 데이터 제어 수단(418)과 레지스터(417)로 데이터를 출력하는 비트 분리 수단, (417)은 출력 데이터 제어 수단(418)으로 데이터를 출력하는 레지스터, (418)은 디인터리버 출력 데이터(422)를 출력하는 출력 데이터 제어 수단이다.

본 실시예 6의 콘볼루셔널 디인터리빙 장치의 구성에 대하여 도 20을 이용하여 설명한다.

본 실시예 6의 콘볼루셔널 디인터리빙 장치에 있어서, (413)은 판독수단(414)으로 데이터를 출력하는 단일 포트 RAM(청구항 14의 기억 수단), (406)은본 콘볼루셔널 디인터리빙 장치의 입력 데이터(421)를 비트 연락 수단(407)과 출력신호 선택기(415)에 출력하는 입력 데이터 제어 수단, (408)은 비트 연결수단(407)으로 데이터를 출력하는 레지스터, (407)은 기입 수단(412)으로 데이터를 출력하는 비트 연결 수단, (410)은 어드레스 생성 수단(400)과 RAM 제어 수단(411)과 출력 신호 선택기(415)로 제어 신호를 출력하는 선택 신호 발생 수단, (411)은 RAM(413)으로 제어 신호를 출력하는 RAM 제어 수단, (400)은 기입 수단(412)과 판독 수단(414)으로 RAM 어드레스를 출력하는 어드레스 생성 수단, (412)는 RAM(413)으로 RAM 어드레스와 데이터를 출력하는 기입 수단, (414)는 RAM(413)으로 RAM 어드레스를 출력하여 출력 신호 선택기(415)로 데이터를 출력하는 판독 수단, (415)는 레지스터(408)와 비트 분리 수단(416)으로 데이터를 출력하는 출력 신호 선택기, (416)은 출력 데이터 제어 수단(418)과 레지스터(417)로 데이터를 출력하는 비트 분리 수단, (417)은 출력 데이터 제어 수단(418)으로 데이터를 출력하는 레지스터, (418)은 디인터리브 출력 데이터(422)를 출력하는 출력 데이터 제어 수단이다.

그리고, 선택 신호 발생 수단(410)과 어드레스 생성 수단(400)에서는 후술하는 동작 원리 설명에 있어서의 입력측 선택기의 역할을 한다. 또한, 출력 신호 선택기(415)와 어드레스 생성 수단(400)에서는 후술하는 동작 원리 설명에 있어서의 출력측 선택기의 역할을 한다.

본 실시예 6의 콘볼루셔널 인터리빙 장치는, 도 10에 도시된 실시예 4의 하위 어드레스 생성 수단(202)과 하위 어드레스 생성 수단(225) 내의 카운터에 상당하는 수단을, 가산기(430)와 레지스터군(403)에 의해 실현하는 것에 의해, 카운터를 통합하여, 콘볼루셔널 디인터리빙 장치를 더욱 면적을 생략화하도록 한 것이다.

그리고, 선택 신호 발생 수단(410)과 어드레스 생성 수단(400)에서, 후술하는 동작 원리 설명에 있어서의 입력측 선택기가 역할을 종료한다. 또한, 출력 신호 선택기(415)와 어드레스 생성 수단(400)에 있어서, 후술하는 동작 원리 설명에 있어서의 출력측 선택기가 역할을 종료한다.

본 실시예 6의 콘볼루셔널 인터리빙 장치는, 도 10에 도시된 실시예 4의 하위 어드레스 생성 수단(202)과 하위 어드레스 생성 수단(225) 내의 카운터에 상당하는 수단을, 가산기(430)와 레지스터군(403)에 의해 실현하는 것에 의해, 카운터를 공유화하여, 콘볼루셔널 디인터리빙 장치를 더욱 면적을 생략화하도록 한 것이다.

따라서, 이 하위 어드레스 생성 수단의 동작에 대하여, 하위 어드레스 선택기(404)가 선택하고 있는 채널마다의 처리를 이하에 나타낸다. 또, 실시예 4와 마찬가지의 동작에 대해서는 그 설명을 생략한다.

우선, 하위 어드레스 선택기(4041, 4042)가 chC를 선택하고 있는 경우, 하위어드레스는 이것을 생성하지 않는다. 그 이유는 인터리빙 장치의 chC에 데이터의지연 요소가 존재하지 않기 때문이다.

하위 어드레스 선택기(4041)는 이 값을 레지스터(403-(C-3)/2+1)에 출력한다. 이 때, 하위 어드레스 선택기(4041)가 우수 번호중의 최대 채널을 선택하고 있으면, 레지스터(403-(C-3)/2+1)를 입력 데이터값으로 갱신한다.

가산기(430)는 입력 데이터에 '1'을 가산하여, 그 결과가 레지스터(431)에 기억된 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(4041)에 출력한다.

하위 어드레스 선택기(4041)는 이 값을 레지스터(403-(C-3)/2+1)에 출력한다. 이 때, 하위 어드레스 선택기(4041)가 우수 번호중의 최대 채널을 선택하고 있지 않으면, 레지스터(403-(C-3)/2+1)를 입력 데이타값으로 갱신한다.

하위 어드레스 선택기(4041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(403-0)에 출력하여, 레지스터(403-0)를 입력 데이터값으로 갱신한다.

채널마다의 임계값으로서, 레지스터(431)는 레지스터(403-0)의 임계값을 가산기(430)에 데이터를 출력한다. 가산기(430)는 입력 데이터에 '1'을 가산하여,그 결과가 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(4041)에 출력한다.

하위 어드레스 선택기(4041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(403-0)에 출력하여, 레지스터(403-0)를 입력 데이타값으로 갱신한다.

하위 어드레스 선택기(4041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(403-1)에 출력하여, 레지스터(403-1)를 입력 데이터값으로 갱신한다.

채널마다의 임계값으로서, 레지스터(431)는 레지스터(403-1)에 대응하는 임계값을 가산기(430)에 출력한다. 가산기(430)는 입력 데이터에 '1'을 가산하여, 그 결과가 임계값을 넘으면 '0'을, 그렇지 않으면 가산 결과를 하위 어드레스 선택기(4041)에 출력한다.

하위 어드레스 선택기(4041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(403-1)에 출력하여, 레지스터(403-1)를 입력 데이타값으로 갱신한다.

마찬가지로, 하위 어드레스 선택기(4041)가 채널 N을 선택하고 있는 경우, 레지스터(403-N/2)가 선택되어, 하위 어드레스 선택기(4042)는 그 출력을 출력 타이밍 조정 수단(405)과 가산기(430)에 출력한다.

하위 어드레스 선택기(4041)는 이 '0' 또는 가산 결과 중 어느 하나를 레지스터(403-N/2)에 출력하여, 레지스터(403-N/2)를 입력 데이터값으로 갱신한다.

이상의 동작을 반복하는 것에 의해, RAM의 하위 어드레스 카운트를, 가산기와 레지스터에 의해 실현하기 때문에, 어드레스 카운터를 이용하는 실시예 4에 비교하여 회로 규모를 축소할 수 있다.

이상과 같이, 본 발명의 청구항 1의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 0≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 장치에 있어서, 제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 nT(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며, 상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 구비하도록 하였기 때문에, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 2의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 1에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 C는 기수이고, 상기 k는 2이고, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤ 2h+1≤ C의 관계를 만족시키는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것으로 하였기 때문에, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시킴으로써, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 3의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 0≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙를 실행하는 콘볼루셔널 인터리빙 장치에 있어서, 데이터폭 j× b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과, 본 콘볼루셔널 인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과, 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과, 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트의 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과, 상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과, 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과, 상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 구비하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 4의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 3에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족시키는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 nT의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 전환 수단을 구비하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 5의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 4에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족하고, 상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 0≤ 2h+1≤ C의 관계를 만족하는 정수)에 대하여 T를 지연시키고, 제 2h 채널에 대해 지연시키지 않도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 6의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 3에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 제 2 기억 수단과 상기 제 1 기억 수단은, 동일한 종류의 기억 수단에 의해 구성되어 있도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 7의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 3에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 제 1 기억 수단을 RAM에 의해 구성하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 8의 발명에 관한 콘볼루셔널 인터리빙 장치에 의하면, 청구항 7에 기재된 콘볼루셔널 인터리빙 장치에 있어서, 상기 RAM이 j개(j는 2 이상의 자연수)의 입출력 포트를 갖도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 9의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 0≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서, 제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며, 상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T 로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족시키는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 구비하도록 하였기 때문에, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 10의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 9에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤ 2h+1≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않도록 하였기 때문에, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 11의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서, 데이터폭 j× b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과, 본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과, 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과, 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과, 상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과, 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과, 상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 구비하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 12의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 11에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로, 제 i 그룹은 제 ik 내지 제((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 전환 수단을 구비하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 13의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 12에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 0≤ 2h+1≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 14의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 11에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 제 2 기억 수단과 상기 제 1 기억 수단과는 동일한 종류의 기억 수단에 의해 구성되어 있도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 15의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 11에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 제 1 기억 수단을 RAM에 의해 구성하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 16의 발명에 관한 콘볼루셔널 디인터리빙 장치에 의하면, 청구항 15에 기재된 콘볼루셔널 디인터리빙 장치에 있어서, 상기 RAM이 j개(j는 2 이상의 자연수)의 입출력 포트를 갖는 것으로 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 17의 발명에 관한 콘볼루셔널 인터리빙 방법에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서, 제 n 채널의 데이터에 대하여 nT(T는 T>0으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고, 상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 제 i 그룹에 대하여 각각 iS(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대해 상기 제 1 지연부의 지연에서 부족한 분을 지연시키도록 하였기 때문에, 그룹 내의 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 포함하는 지연량을 제 2 지연부에 의해 개별로 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 18의 발명에 관한 콘볼루셔널 인터리빙 방법에 의하면, 청구항 17에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족하고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤ 2h+1≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않도록 하였기 때문에, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 19의 발명에 관한 콘볼루셔널 인터리빙 방법에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서, 제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고, 입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하여, 제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고, 상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며, 어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고, 비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 콘볼루셔널 인터리빙된 데이터폭 b 비트의 출력 데이터로 변환하며, 상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 20의 발명에 관한 콘볼루셔널 인터리빙 방법에 의하면, 청구항 19에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0＜S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 nT의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 21의 발명에 관한 콘볼루셔널 인터리빙 방법에 의하면, 청구항 20에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 O≤ 2h+1≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 22의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서, 제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고, 상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키도록 하였기 때문에, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 23의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 청구항 22에 기재된 콘볼루셔널 디인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 2h 채널(h는 0≤ 2h+1≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않도록 하였기 때문에, 그룹 내의 2 채널 사이에서 공통으로 발생시켜야 되는 지연을, 제 1 지연부에 의해 정리하여 발생시켜, 채널 사이에서의 지연량의 차이를 제 2 지연부에 의해 한쪽의 채널에 대해서만 발생시키므로, 지연부 수단의 제어 및 구성이 간략화되는 효과가 있다.

또한, 본원의 청구항 24의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서, 제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고, 입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하여, 제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고, 상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며, 어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고, 비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하며, 상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 25의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 청구항 24에 기재된 콘볼루셔널 디인터리빙 방법에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 26의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 청구항 25에 기재된 콘볼루셔널 디인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 2h 채널(h는 0≤ 2h≤ C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리빙을 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM에서도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 25의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 청구항 24에 기재된 콘볼루셔널 디인터리빙 방법에 있어서, 상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤i≤((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤C인 것으로 함)로 이루어지는 것으로 하며, 상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연(T는 S≤T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에, 상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 하는 효과가 있다.

또한, 본원의 청구항 26의 발명에 관한 콘볼루셔널 디인터리빙 방법에 의하면, 청구항 25에 기재된 콘볼루셔널 인터리빙 방법에 있어서, 상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은,제 2h 채널(h는 0≤2h≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않도록 하였기 때문에, RAM 어드레스 생성 수단을 최적화하여, 최소한의 어드레스 생성 회로 면적과, RAM 액세스 회수의 저감에 의해 최소한의 소비 전력으로, 콘볼루셔널 디인터리브를 하는 것을 가능하게 함과 동시에, 저동작 주파수로 동작하는 RAM으로도 실행하는 것을 가능하게 하는 효과가있다.

Claims (26)

1. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 장치에 있어서,

   제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 nT(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며, 상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k))의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며, 상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 포함한 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
2. 제 1항 있어서,

   상기 C는 기수이고, 상기 k는 2이고, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족시키는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
3. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 장치에 있어서,

   데이터폭 j× b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과,

   본 콘볼루셔널 인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과,

   상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과,

   상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트의 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과,

   상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과,

   상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과,

   상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 포함한 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
4. 제 3 항에 있어서,

   상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S으로 되는 소정의 지연량)를지연시키도록 어드레스를 생성하는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1)채널(k는 C 이하의 자연수, i는 0≤i≤((C/k)의 정수 부분)의 관계를 만족시키는 정수이고, (i+1)k-1≤C인 것으로 함)로 이루어지는 것이며,

   상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 nT의 지연(T는 S≤T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에,

   상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 전환 수단을포함한 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
5. 제 4 항에 있어서,

   상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족하고,

   상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대하여 T를 지연시키고, 제 2h 채널에 대해 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
6. 제 3 항에 있어서,

   상기 제 2 기억 수단과 상기 제 1 기억 수단은, 동일한 종류의 기억 수단에의해 구성되어 있는 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
7. 제 3 항에 있어서,

   상기 제 1 기억 수단을 RAM에 의해 구성한 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
8. 제 7 항에 있어서,

   상기 RAM j개(j는 2 이상의 자연수)의 입출력 포트를 갖는 것을 특징으로 하는 콘볼루셔널 인터리빙 장치.
9. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서,

   제 1 및 제 2 지연부로 이루어지고, 제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 것이며,

   상기 제 1 지연부는 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로, 제 i 그룹은 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족시키는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것이며,

   상기 제 2 지연부는 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 지연 수단을 포함한 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
10. 제 9 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
11. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 0≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 장치에 있어서,

    데이터폭 j× b(j는 2 이상의 자연수) 비트의 제 1 기억 수단과,

    본 콘볼루셔널 디인터리빙 장치의 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하는 입력 데이터 제어 수단과,

    상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키기 위한 상기 제 2 기억 수단과,

    상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하기 위한 상기 비트 연결 수단과,

    상기 제 1 기억 수단의 어드레스를 생성하는 어드레스 생성 수단과,

    상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하기 위한 비트 분리 수단과,

    상기 비트 분리 수단으로부터의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 외부로 출력하는 상기 출력 데이터 제어 수단을 포함한 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
12. 제 11 항에 있어서,

    상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로, 제 i 그룹은 제 ik 내지 제((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤i≤((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤C인 것으로 함)로 이루어지는 것이며,

    상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연(T는 S≤T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에,

    상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 전환 수단을포함한 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
13. 제 12 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
14. 제 11 항에 있어서,

    상기 제 2 기억 수단과 상기 제 1 기억 수단과는 동일한 중류의 기억 수단에 의해 구성되어 있는 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
15. 제 11 항에 있어서,

    상기 제 1 기억 수단을 RAM에 의해 구성한 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
16. 제 15 항에 있어서,

    상기 RAM이 j개(j는 2 이상의 자연수)의 입출력 포트를 갖는 것을 특징으로 하는 콘볼루셔널 디인터리빙 장치.
17. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C는 자연수) 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서,

    제 n 채널의 데이터에 대하여 nT(T는 T>0으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고,

    상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 제 i 그룹에 대하여 각각 iS(S는 0<S≤T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤i≤((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤C 인 것으로함)로 이루어지는 것으로 하며,

    상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 nT의 지연에 대해 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 것을 특징으로 하는 콘볼루셔널 인터리빙 방법.
18. 제 17 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족하고, 상기 제 2 지연부는, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것을 특징으로하는 콘볼루셔널 인터리빙 방법.
19. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수)로 하는 데이터군에 대하여 콘볼루셔널 인터리빙을 실행하는 콘볼루셔널 인터리빙 방법에 있어서,

    제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고,

    입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하며,

    제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고,

    상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며,

    어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고,

    비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 콘볼루셔널 인터리빙된 데이터폭 b 비트의 출력 데이터로 변환하며,

    상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 한 것을 특징으로 하는 콘볼루셔널 인터리빙 방법.
20. 제 19 항에 있어서,

    상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 iS(S는 0<S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며,

    상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 nT의 지연(T는 S≤ T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에,

    상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 것을 특징으로 하는 콘볼루셔널 인터리빙 방법.
21. 제 20 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 (2h+1) 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 2h 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 인터리빙 방법.
22. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C로 하는(n은 O≤ n≤ C의 관계를 만족하는 정수이고, b, m, C은 자연수) 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서,

    제 n 채널의 데이터에 대하여 (C-n)T(T는 T>0으로 되는 소정의 지연량)를 지연시키는 지연 수단을 제 1 및 제 2 지연부로 구성하고,

    상기 제 1 지연부에 의해 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 0<S≤ T로 되는 소정의 지연량)를 지연시키는 것으로 하되, 그 때, 제 i 그룹을 제 ik 내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤ i≤ ((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤ C인 것으로 함)로 이루어지는 것으로 하며,

    상기 제 2 지연부에 의해, 상기 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연에 대하여 상기 제 1 지연부의 지연에서 부족한 분을 지연시키는 것을 특징으로 하는 콘볼루셔널 디인터리빙 방법.
23. 제 22 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 지연부는, 제 2h 채널(h는 0≤2h+1≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 디인터리빙 방법.
24. 입출력 데이터폭을 b 비트, 비트폭 단위 데이터의 갯수인 깊이를 m, 채널 번호수를 n, 최대 채널 번호수를 C(n은 O≤ n≤ C의 관계를 만족시키는 정수이고, b, m, C는 자연수)로 하는 데이터군에 대하여 콘볼루셔널 디인터리빙을 실행하는 콘볼루셔널 디인터리빙 방법에 있어서,

    제 1 기억 수단은 데이터폭 j× b(j는 2 이상의 자연수) 비트를 기억할 수 있는 것으로 하고,

    입력 데이터 제어 수단에 의해 입력 데이터를 비트 연결 수단 또는 제 2 기억 수단 또는 출력 데이터 제어 수단으로 배분하며,

    제 2 기억 수단에 의해 상기 입력 데이터 제어 수단으로부터의 입력 데이터를 지연시키고,

    상기 비트 연결 수단에 의해 상기 입력 데이터 제어 수단과 상기 제 2 기억 수단으로부터의 입력 데이터를 연결하여 데이터폭이 j× b 비트인 상기 제 1 기억 장치의 입력 데이터를 생성하며,

    어드레스 생성 수단에 의해 상기 제 1 기억 수단의 어드레스를 생성하고,

    비트 분리 수단에 의해 상기 제 1 기억 수단의 출력 데이터를 본 콘볼루셔널 디인터리빙 장치의 데이터폭 b 비트의 출력 데이터로 변환하며,

    상기 출력 데이터 제어 수단에 의해 상기 비트 분리 수단으로부터의 출력 데이터를 출력하도록 한 것을 특징으로 하는 콘볼루셔널 디인터리빙 방법.
25. 제 24 항에 있어서,

    상기 어드레스 생성 수단은, 상기 제 1 기억 수단이 채널을 많아도 k개마다의 그룹으로 나눈 제 i 그룹에 대하여 각각 (C-i)S(S는 (0＜S으로 되는 소정의 지연량)를 지연시키도록 어드레스를 생성하는 것으로 하되, 그 때, 제 i 그룹을 제 ik내지 제 ((i+1)k-1) 채널(k는 C 이하의 자연수, i는 0≤i≤((C/k)의 정수 부분)의 관계를 만족하는 정수이고, (i+1)k-1≤C인 것으로 함)로 이루어지는 것으로 하며,

    상기 제 2 기억 수단은, 제 n 채널의 데이터에 부여해야 하는 (C-n)T의 지연(T는 S≤T로 되는 소정의 지연량)에 대하여 상기 제 1 기억 수단에 의한 지연에서 부족한 분을 지연시킬 수 있는 기억 용량을 가짐과 동시에,

    상기 b 비트이면서 깊이 m인 데이터가 입력될 때마다, 상기 제 1 기억 수단, 제 2 기억 수단에 입력하는 데이터의 채널과, 상기 제 1 기억 수단이 출력하는 데이터의 채널이 동일 채널 번호의 채널로 되도록 순차적으로 전환하는 것을 특징으로 하는 콘볼루셔널 디인터리빙 방법.
26. 제 25 항에 있어서,

    상기 C는 기수이고, 상기 k는 2이며, 상기 S 및 T는 S=T의 관계를 만족시키고, 상기 제 2 기억 수단은, 제 2h 채널(h는 0≤2h≤C의 관계를 만족하는 정수)에 대해서는 T를 지연시키고, 제 (2h+1) 채널에 대해서는 지연시키지 않는 것을 특징으로 하는 콘볼루셔널 디인터리빙 방법.