JP3512159B2 - コンボリューショナルインタリーブ装置，コンボリューショナルデインタリーブ装置，コンボリューショナルインタリーブ方法，およびコンボリューショナルデインタリーブ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、衛星放送・地上
波放送・ケーブルテレビジョン放送などのディジタル伝
送やハードディスクなどの記憶装置の読み出し・書き込
みにおいて必要とされるコンボリューショナルインタリ
ーブ装置，コンボリューショナルデインタリーブ装置，
コンボリューショナルインタリーブ方法，およびコンボ
リューショナルデインタリーブ方法に関するものであ
る。

【０００２】

【従来の技術】コンボリューショナルインタリーブ方法
はバースト誤りに対する対策として有効なものである。
これを、衛星放送を例にとって説明すると、地上の放送
局からの電波は衛星に送出され、衛星で中継されて、家
庭に設けた衛星放送受信機によって受信される。ここ
で、放送局から衛星を介して家庭に向けて送信された電
波は、その伝送経路中で雷や雨等があると妨害を受け、
妨害を受けている間中、データに誤りが生じてしまう。
これがバースト誤りと言われるものである。

【０００３】ディジタル伝送では予めエラー訂正用の情
報が本来のデータに付加されているので、各セグメント
において一定範囲内のビットの誤りであればこれを訂正
することが可能であるが、バースト誤りは、一定範囲を
越えて連続した誤りが生じるため、これを訂正すること
ができない。

【０００４】そこで、予め伝送すべきデータを時間的に
分散させておくことにより、伝送の過程でバースト誤り
が生じたとしても、受信側で予め分散されていたデータ
の時間的位置を復元する際に、バースト誤りが分散さ
れ、個々のデータ単位では誤りをエラー訂正可能な範囲
のビット数に収まるようにすることができる。

【０００５】このように、予め伝送すべきデータを時間
的に分散させておく一手法がコンボリューショナルイン
タリーブ方法であり、受信側で予め分散されていたデー
タの時間的位置を復元する一手法がコンボリューショナ
ルデインタリーブ方法である。

【０００６】このような目的で使用される，コンボリュ
ーショナルインタリーブ装置として、従来、例えば特開
平７−１７０２０１号公報に示されたものがあった。図
１３はこの公報から抜粋したコンボリューショナルイン
タリーブ装置を示すものである。この図１３において、
入力端子１０００からシリアルに入力された入力データ
はクロック入力端子２０００から入力される高速クロッ
クによりシリアル／パラレル変換シフトレジスタ３００
０に読み込まれ、このシフトレジスタ３０００によりＮ
段のパラレル信号に変換される。

【０００７】そして、シリアル／パラレル変換シフトレ
ジスタ３０００は、Ｎ分周回路４０００によって１／Ｎ
に分周されたクロック信号とともにＮ段のパラレル信号
を出力する。このＮ段のパラレル信号はそれぞれのデー
タに遅延を与えるシフトレジスタ５００１，５００２，
５００３，…，５００（Ｎ−１）に入力されて、それぞ
れのシフトレジスタの段数であるＭ，２Ｍ，３Ｍ，…，
（Ｎ−１）Ｍ段に比例した遅延時間が与えられる。そし
て、これらのシフトレジスタ５００１，５００２，５０
０３，…，５００（Ｎ−１）により遅延されたＮ段のパ
ラレル信号はパラレル／シリアル変換シフトレジスタ６
０００に入力され、ここで、シリアル信号に変換され
て、入力端子１０００のデータをインタリーブしたデー
タとして出力端子７０００から出力される。

【０００８】また、図１４は図１３のコンボリューショ
ナルインタリーブ装置によってインタリーブしたデータ
をデインタリーブする従来のコンボリューショナルデイ
ンタリーブ装置を示すものである。図１４において、入
力端子１１０００から入力された入力データはクロック
入力端子１２０００から入力される高速クロックにより
シリアル／パラレル変換シフトレジスタ１３０００に読
み込まれ、このシフトレジスタ１３０００によりＮ段の
パラレル信号に変換される。

【０００９】そして、シリアル／パラレル変換シフトレ
ジスタ１３０００は、Ｎ分周回路１４０００によって１
／Ｎされたクロック信号とともにＮ段のパラレル信号を
出力する。このＮ段のパラレル信号はそれぞれのデータ
に遅延を与えるシフトレジスタ９００（Ｎ−１），…，
９００３，９００２，９００１に入力されて、それぞれ
のシフトレジスタの段数である（Ｎ−１）Ｍ，…，３
Ｍ，２Ｍ，Ｍ段に比例した遅延時間が与えられる。これ
らのシフトレジスタ９００（Ｎ−１），…，９００３，
９００２，９００１により遅延されたＮ段のパラレル信
号はパラレル／シリアル変換シフトレジスタ１６０００
に入力され、ここで、シリアル信号に変換されて、入力
端子１１０００のデータをデインタリーブしたデータと
して出力端子１７０００から出力される。

【００１０】このような、図１３のコンボリューショナ
ルインタリーブ装置および図１４のコンボリューショナ
ルデインタリーブ装置は多段のシフトレジスタを複数必
要とし、回路規模が大きくなるという問題があった。か
かる問題を解決できる他の従来例として、RAM を用いて
構成したコンボリューショナルインタリーブ装置があっ
た。この他の従来例のコンボリューショナルインタリー
ブ装置の構成について図１５を用いて説明する。

【００１１】この図１５のコンボリューショナルインタ
リーブ装置において、１３は読み出し手段１４にデータ
を出力するシングルポートRAM 、９は本コンボリューシ
ョナルインタリーブ装置の入力データを入力データ書き
込み手段１２，出力信号セレクタ１５に対し出力する入
力データ制御手段、１０は下位アドレスセレクタ７とRA
M 制御手段１１に対し制御信号を出力するセレクト信号
発生手段、１１は前記RAM １３と出力信号セレクタ１５
に対し制御信号を出力するRAM 制御手段、３は前記RAM
１３の書き込み手段１２と読み出し手段１４に対しアド
レスを出力するアドレス生成手段、１２は前記RAM １３
に対しアドレスとデータを出力する書き込み手段、１４
は前記RAM １３に対しアドレスとデータを出力する読み
出し手段、１５は本コンボリューショナルインタリーブ
装置の出力信号を生成する出力信号セレクタである。

【００１２】また、アドレス生成手段３において、４は
出力タイミング調整手段８および読み出し手段１４に対
しチャンネル毎の上位アドレスを出力する上位アドレス
生成手段、５は出力タイミング調整手段８および読み出
し手段１４に対しチャンネル毎の下位アドレスを出力す
る下位アドレス生成手段である。また、下位アドレス生
成手段５において、６はチャンネル毎の下位アドレスを
下位アドレスセレクタ７へ出力するカウンタ群、６０な
いし６Ｃはそれぞれチャンネルｃｈ０ないしｃｈＣに対
応して設けられたカウンタ、７は下位アドレスを出力タ
イミング調整手段８へ出力する下位アドレスセレクタで
ある。そして、この図１５におけるセレクト信号発生手
段１０とアドレス生成手段３の両者は、図１６の動作原
理説明における入力側セレクタの役割を果たす。また、
この図１５における出力信号セレクタ１５とアドレス生
成手段３の両者は、図１６の動作原理説明における出力
側セレクタの役割を果たす。

【００１３】この従来のコンボリユーショナルインタリ
ーブ装置の動作原理について、図１６を用いて説明す
る。コンボリューショナルインタリーブ装置では、チャ
ンネル毎にビット幅(b) 、ビット幅単位のデータの個数
である深さ(m) ×チャンネル番号数(N) 段(0≦N ≦C)、
周波数f のクロックに同期するシングルポートRAM 102
の記憶領域を有するとともに、シングルポートRAM102の
入力側と出力側に、入力データ毎に互いに同期して巡回
的に切り替わるセレクタ100/101 が存在する。これらの
セレクタ100/101はｃｈ０からスタートして順次チャン
ネル番号をインクリメントし、ｃｈＣに達するとｃｈ０
に戻って再び同じ動作を行うという切り替えを繰り返す
ものである。

【００１４】最初にセレクタ100/101 はともにｃｈ０を
選択するが、このｃｈ０には遅延要素が存在しないた
め、ｃｈ０の信号は本コンボリューショナルインタリー
ブ装置内を、遅延されることなく通過する。次にセレク
タ100/101 はともにｃｈ１を選択するが、このｃｈ１で
はRAM １０２−０によりＦＩＦＯが実現されており、こ
のRAM １０２−０により遅延された信号が出力される。
以下同様に、セレクタ100/101 はともに、ｃｈ２、ｃｈ
３、…、ｃｈＮ−１を選択し、RAM １０２−１、RAM １
０２−２、…、RAM １０２−（Ｎ−２）によりｃｈ１の
２、３、…、Ｎ−１（＞１）倍遅延された信号がそれぞ
れ出力される。そして同様にセレクタ100/101 はともに
ｃｈＮを選択するが、このｃｈＮではRAM １０２−（Ｎ
−１）によりｃｈ１のＮ（＞１）倍遅延された信号が出
力される。

【００１５】以下、同様にセレクタ100/101 はともにｃ
ｈＣを選択するが、このｃｈＣではRAM １０２−（Ｃ−
１）によりｃｈ１のＣ（＞Ｎ）倍遅延された信号がそれ
ぞれ出力される。そして次の時点ではセレクタ100/101
はともにｃｈ０の選択に戻り、以下、上述の動作を繰り
返す。このように、コンボリューショナルインタリーブ
装置は、選択されたチャンネルに対応する前記RAM の記
憶領域内から最も古いデータを読み出し、読み出したア
ドレスに本コンボリューショナルインタリーブ装置の入
力データを書き込み、読み出したデータを本コンボリュ
ーショナルインタリーブ装置の出力データとする。以上
の処理を繰り返すことによって、コンボリューショナル
インタリーブ装置は入力データのコンボリューショナル
インタリーブを行う。

【００１６】次にこの他の従来のコンボリューショナル
インタリーブ装置の動作について説明する。この従来の
コンボリューショナルインタリーブ装置は、入力データ
制御手段９によりインタリーブすべき入力データを入力
データ端子１より取り込み、書き込み手段１２により、
これをRAM１３に書き込む。その際、各ｃｈのｂビット
データに対し下位アドレス生成手段５のｃｈ０ないしｃ
ｈＣのそれぞれに対応するカウンタ６０ないし６ＣがRA
M１３の下位アドレスをカウントし、これを下位アドレ
スセレクタ７がセレクトする。このセレクトされた下位
アドレスは、上位アドレス生成手段４から出力するRAM
１３の上位アドレスとともに、出力タイミング調整手段
８により出力タイミングを調整したうえで、書き込み手
段１２に出力され、RAM１３の書き込みアドレスを与え
る。

【００１７】その際、ｃｈ０のデータに関しては、入力
データ制御手段９がRAM １３を経由させることなく、直
接出力信号セレクタ１５へデータを送出し、RAM 制御手
段１１はこの入力データ制御手段９から直接出力信号セ
レクタ１５に送られてきた，遅延されていないデータを
選択して出力データ端子２から外部に出力する。

【００１８】また、ｃｈ１ないしｃｈＮないしｃｈＣの
データに関しては、それぞれのｃｈに対応して記憶エリ
アが順次大きくなる記憶領域が上位アドレス生成手段４
によってRAM １３に設定される。各記憶領域の内部のア
ドレスは下位アドレス生成手段５のカウンタ群６によっ
て発生され、これらが下位アドレスセレクタ７によって
各ｃｈを順次選択する毎に選択される。そして、ｂビッ
トのデータが順次到来する各チャンネルに関しては各記
憶領域内の或るアドレスにデータを書き込み、次の時点
でそのデータを読み出すとともにそのデータを次のアド
レスに書き込む，という操作を各ｃｈ毎にそれぞれの記
憶領域に対して行う。これらの操作により、ｃｈ１ない
しｃｈＮないしｃｈＣのデータに対し順次長い遅延時間
を与えることができる。

【００１９】次に、図１５のコンボリューショナルイン
タリーブ装置によってインタリーブされたデータをデイ
ンタリーブする従来のコンボリューショナルデインタリ
ーブ装置の構成について図１７を用いて説明する。この
従来のコンボリューショナルデインタリーブ装置におい
て、３３は読み出し手段３４に対しデータを出力するシ
ングルポートRAM 、２９は本コンボリューショナルデイ
ンタリーブ装置の入力データを書き込み手段３２と出力
信号セレクタ３５に対し出力する入力データ制御手段、
３０は下位アドレスセレクタ２７とRAM 制御手段３１に
対し制御信号を出力するセレクト信号発生手段、３１は
前記RAM ３３および出力信号セレクタ３５に対し制御信
号を出力するRAM 制御手段、２３は前記RAM ３３の書き
込み手段３２と読み出し手段３４に対しアドレスを出力
するアドレス生成手段、３２は前記RAM ３３に対しアド
レスとデータを出力する書き込み手段、３４は前記RAM
３３に対しアドレスとデータを出力する読み出し手段、
３５は本コンボリューショナルデインタリーブ装置の出
力信号を生成する出力信号セレクタである。

【００２０】また、アドレス生成手段２３において、２
４はチャンネル毎の上位アドレスを出力タイミング調整
手段２８と読み出し手段３４に対し出力する上位アドレ
ス生成手段、２５はチャンネル毎の下位アドレスを出力
タイミング調整手段２８と読み出し手段３４に対し出力
する下位アドレス生成手段である。

【００２１】また、下位アドレス生成手段２５におい
て、２６はチャンネル毎の下位アドレスを下位アドレス
セレクタ２７に対し出力するカウンタ群、２６０ないし
２６Ｃはそれぞれチャンネルｃｈ０ないしｃｈＣに対応
して設けられたカウンタ、２７は下位アドレスを出力タ
イミング調整手段２８に対し出力する下位アドレスセレ
クタである。

【００２２】なお、セレクト信号発生手段３０とアドレ
ス生成手段２３の両者は、図１８の動作原理説明におけ
る入力側セレクタの役割を果たす。また、出力信号セレ
クタ３５とアドレス生成手段２３の両者は、図１８の動
作原理説明における出力側セレクタの役割を果たす。

【００２３】この従来のコンボリューショナルデインタ
リーブ装置の動作原理について、図１８を用いて説明す
る。コンボリューショナルデインタリーブ装置では、チ
ャンネル毎にビット幅(b) 、深さ(m) ×（最大チャンネ
ル番号数(C)-チャンネル番号数(N)-1)段(0≦N ≦C)、周
波数f のクロックに同期するシングルポートRAM の記憶
領域１１１２を有するとともに、シングルポートRAM１
１１２の入力側と出力側に、互いに同期して巡回的に切
り替わるセレクタ１１１０/１１１１が存在する。これ
らのセレクタ１１００/１１０１はｃｈ０からスタート
して順次チャンネル番号をインクリメントし、ｃｈＣに
達するとｃｈ０に戻って再び同じ動作を行うという切り
替えを繰り返すものである。

【００２４】最初セレクタ１１１０/１１１１はともに
ｃｈ０を選択するが、このｃｈ０ではRAM １１１２−０
によりコンボリューショナルインタリーブ装置のｃｈ１
のＣ（＞Ｎ）倍遅延された信号が出力される。次にセレ
クタ１１１０/１１１１はともにｃｈ１を選択するが、
このｃｈ１ではRAM １１１２−１により、コンボリュー
ショナルインタリーブ装置のｃｈ１の（Ｃ−１）倍遅延
された信号が出力される。以下同様に、セレクタ１１１
０/１１１１はともに、ｃｈ２、ｃｈ３、…、ｃｈＮ−
１を選択し、RAM １１１２−２、RAM１１１２−３、
…、RAM１１１２−（Ｎ−１）によりコンボリューショ
ナルインタリーブ装置のｃｈ１の（Ｃ−２）、（Ｃ−
３）、…、（Ｃ−（Ｎ−１））（＞１）倍遅延された信
号がそれぞれ出力される。そして同様にセレクタ１１１
０/１１１１はともにｃｈＮを選択するが、このｃｈＮ
ではRAM １１１２−Ｎによりコンボリューショナルイン
タリーブ装置のｃｈ１の（Ｃ−Ｎ）倍遅延された信号が
出力される。以下、同様にセレクタ１１１０/１１１１
はともにｃｈＣを選択するが、このｃｈＣには遅延要素
が存在しないため、ｃｈＣの信号は本コンボリューショ
ナルデインタリーブ装置内を遅延されることなく通過す
る。そして次の時点ではセレクタ１１１０/１１１１は
ともにｃｈ０の選択に戻り、以下、上述の動作を繰り返
す。

【００２５】このように、コンボリューショナルデイン
タリーブ装置は、セレクタで選択されたチャンネルに対
応する前記RAM の記憶領域内から最も古いデータを読み
出し、読み出したアドレスに本コンボリューショナルデ
インタリーブ装置の入力データを書き込み、読み出した
データを本コンボリューショナルデインタリーブ装置の
出力データとする。以上の処理を繰り返すことによっ
て、入力データは、コンボリューショナルインタリーブ
が行われる前と同様のデータ形式に戻る。

【００２６】次にこの従来のコンボリューショナルデイ
ンタリーブ装置の動作について説明する。この従来のコ
ンボリューショナルデインタリーブ装置は、入力データ
制御手段２９によりデインタリーブすべき入力データを
入力データ端子２１より取り込み、書き込み手段３２に
より、これをRAM ３３に書き込む。その際、各ｃｈのｂ
ビットデータに対し下位アドレス生成手段２５のｃｈ０
ないしｃｈＮないしｃｈＣのそれぞれに対応するカウン
タ２６０ないし２６Ｎないし２６ＣがRAM ３３の下位ア
ドレスをカウントし、これを下位アドレスセレクタ２７
がセレクトする。このセレクトされた下位アドレスは、
上位アドレス生成手段２４から出力するRAM３３の上位
アドレスとともに、出力タイミング調整手段２８により
出力タイミングを調整したうえで、書き込み手段３２に
よりRAM ３３に出力され、その書き込みアドレスを与え
る。

【００２７】その際、ｃｈＣのデータに関しては、入力
データ制御手段２９がRAM ３３を経由させることなく、
直接出力信号セレクタ３５へデータを送出し、RAM 制御
手段３１はこの入力データ制御手段２９から直接出力信
号セレクタ３５に送られてきた，遅延されていないデー
タを選択して出力データ端子２２から外部に出力する。

【００２８】また、ｃｈ０ないしｃｈＮないしｃｈＣ−
１のデータに関しては、それぞれのｃｈに対応して記憶
エリアが順次小さくなる記憶領域が上位アドレス生成手
段２４によってRAM ３３に設定される。各記憶領域の内
部のアドレスは下位アドレス生成手段２５のカウンタ群
によって発生され、これらが下位アドレスセレクタ２７
によって各ｃｈを順次選択する毎に選択される。そし
て、ｂビットのデータが順次到来する各チャンネルに関
しては各記憶領域の或るアドレスにデータを書き込み、
次の時点でそのデータを読み出すとともにそのデータを
次のアドレスに書き込む，という操作を各ｃｈ毎にそれ
ぞれの記憶領域に対して行う。これらの操作により、ｃ
ｈ０ないしｃｈＮないしｃｈＣ−１のデータに対し順次
短い遅延時間を与えることができる。

【００２９】これにより、図１５のコンボリューショナ
ルインタリーブ装置により各ｃｈ０ないしｃｈＮないし
ｃｈＣに対し順次長い遅延時間が与えられていたのが、
この図１６のコンボリューショナルデインタリーブ装置
により各ｃｈ０ないしｃｈＮないしｃｈＣに対し順次短
い遅延時間が与えられることとなり、総合的にみれば全
てのｃｈに対し同一の遅延時間が与えられることとな
り、図１５のコンボリューショナルインタリーブ装置に
よって並べ替えられたデータ配列が図１６のコンボリュ
ーショナルデインタリーブ装置によって復元される。

【００３０】

【発明が解決しようとする課題】ところで、デジタルシ
ステムを集積回路化しようとする際には、より多くの回
路を同一の集積回路上に搭載しようとするが、このコン
ボリューショナルインタリーブ／コンボリューショナル
デインタリーブ装置を含むシステムにおいても同様の要
求が存在する。このため、この種のシステムにおいて
は、そのコンボリューショナルインタリーブ／コンボリ
ューショナルデインタリーブ装置に対してもより一層の
省面積化、低消費電力化の向上が要求される。本発明
は、RAM 制御方式を最適化することにより、省面積化、
低消費電力化の向上を実現できるコンボリューショナル
インタリーブ装置，コンボリューショナルデインタリー
ブ装置，コンボリューショナルインタリーブ方法，およ
びコンボリューショナルデインタリーブ方法を得ること
を目的とする。

【００３１】

【課題を解決するための手段】本願の請求項１の発明に
係るコンボリューショナルインターリーブ装置は、入出
力データ幅をｂビット、ビット幅単位のデータの個数で
ある深さをｍ、チャンネル番号数をｎ、最大チャンネル
番号数をＣとする ( ｎは０≦ｎ≦ C の関係を満たす整数で
あり、ｂ，ｍ，Ｃは自然数 ) データ群に対し入力データ
毎に第０チャンネルから第Ｃチャンネルの順に巡回的に
入出力を切り替えながらコンボリューショナルインタリ
ーブを行うコンボリューショナルインタリーブ装置にお
いて、データ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビットの
第１記憶手段と、本コンボリューショナルインタリーブ
装置の入力データをビット連結手段または第２記憶手段
または出力データ制御手段に振り分ける入力データ制御
手段と、前記入力データ制御手段からの入力データを遅
延するための前記第２記憶手段と、前記入力データ制御
手段と前記第２記憶手段からの入力データを連結しデー
タ幅がｊ×ｂビットの前記第１記憶装置の入力データを
生成するための前記ビット連結手段と、前記第１記憶手
段のアドレスを生成するアドレス生成手段と、前記第１
記憶手段の出力データを本コンボリューショナルインタ
リーブ装置のデータ幅ｂビットの出力データに変換する
ためのビット分離手段と、前記ビット分離手段からの出
力データを本コンボリューショナルインタリーブ装置の
外部へ出力する前記出力データ制御手段とを備えるよう
にしたものである。本願の請求項１の発明は、上述のよ
うに構成したことにより、 RAM アドレス生成手段を最適
化し、最小限のアドレス生成回路面積と、 RAM アクセス
回数の低減により最小限の消費電力で、コンボリューシ
ョナルインタリーブを行うことを可能にするとともに、
低動作周波数で動作する RAM でも実行することを可能と
する。

【００３２】また、本願の請求項２の発明に係るコンボ
リューショナルインターリーブ装置は、請求項１記載の
コンボリューショナルインタリーブ装置において、前記
アドレス生成手段は、上記第１記憶手段がチャンネルを
多くともｋ個毎のグループに分けた第ｉのグループに対
しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延量）の遅
延を行うようにアドレス生成を行うものであり、第ｉの
グループは第ｉｋないし第（（ｉ＋１）ｋ−１）チャン
ネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）
の整数部分）の関係を満たす整数であり、（ｉ＋１）ｋ
−１≦Ｃであるとする）からなるものであり、上記第２
記憶手段は、第ｎチャンネルのデータに与えるべきｎＴ
の遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し上記第１
記憶手段による遅延で不足する分の遅延を行いうる記憶
容量を有するとともに、上記ｂビットかつ深さｍのデー
タが入力される毎に、上記第１記憶手段，第２記憶手段
に入力するデータのチャンネルと，上記第１記憶手段が
出力するデータのチャンネルが同一チャンネル番号のチ
ャンネルとなるように順次切り替えを行う切り替え手段
を備えるようにしたものである。本願の請求項２の発明
は、上述のように構成したことにより、 RAM アドレス生
成手段を最適化し、最小限のアドレス生成回路面積と、
RAM アクセス回数の低減により最小限の消費電力で、コ
ンボリューショナルインタリーブを行うことを可能にす
るとともに、低動作周波数で動作する RAM でも実行する
ことを可能とする。

【００３３】また、本願の請求項３の発明に係るコンボ
リューショナルインタリーブ装置は、請求項２記載のコ
ンボリューショナルインタリーブ装置において、上記Ｃ
は奇数であり、上記ｋは２であり、上記ＳおよびＴはＳ
＝Ｔの関係を満たし、上記第２記憶手段は、第（２ｈ＋
１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係を満たす
整数）に対しＴの遅延を行い、第２ｈチャンネルに対し
遅延を行わないようにしたものである。本願の請求項３
の発明は、上述のように構成したことにより、RAM アド
レス生成手段を最適化し、最小限のアドレス生成回路面
積と、RAM アクセス回数の低減により最小限の消費電力
で、コンボリューショナルインタリーブを行うことを可
能にするとともに、低動作周波数で動作するRAMでも実
行することを可能とする。

【００３４】また、本願の請求項４の発明に係るコンボ
リューショナルインタリーブ装置は、請求項１記載のコ
ンボリューショナルインタリーブ装置において、前記第
２記憶手段と前記第１記憶手段とは同一の種類の記憶手
段により構成されているようにしたものである。本願の
請求項４の発明は、上述のように構成したことにより、
RAM アドレス生成手段を最適化し、最小限のアドレス生
成回路面積と、RAM アクセス回数の低減により最小限の
消費電力で、コンボリューショナルインタリーブを行う
ことを可能にするとともに、低動作周波数で動作するRA
Mでも実行することを可能とする。

【００３５】また、本願の請求項５の発明に係るコンボ
リューショナルインタリーブ装置は、請求項１記載のコ
ンボリューショナルインタリーブ装置において、前記第
１記憶手段を RAM により構成するようにしたものであ
る。本願の請求項５の発明は、上述のように構成したこ
とにより、RAM アドレス生成手段を最適化し、最小限の
アドレス生成回路面積と、RAM アクセス回数の低減によ
り最小限の消費電力で、コンボリューショナルインタリ
ーブを行うことを可能にするとともに、低動作周波数で
動作するRAMでも実行することを可能とする。

【００３６】また、本願の請求項６の発明に係るコンボ
リューショナルインタリーブ装置は、請求項５記載のコ
ンボリューショナルインタリーブ装置において、前記 RA
M が j 個 (j は２以上の自然数 ) の入出力ポートを有する
ものとしたものである。本願の請求項６の発明は、上述
のように構成したことにより、RAM アドレス生成手段を
最適化し、最小限のアドレス生成回路面積と、RAM アク
セス回数の低減により最小限の消費電力で、コンボリュ
ーショナルインタリーブを行うことを可能にするととも
に、低動作周波数で動作するRAMでも実行することを可
能とする。

【００３７】また、本願の請求項７の発明に係るコンボ
リューショナルデインタリーブ装置は、入出力データ幅
をｂビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
とする ( ｎは０≦ｎ≦ C の関係を満たす整数であり、ｂ，
ｍ，Ｃは自然数 ) データ群に対し入力データ毎に第０チ
ャンネルから第Ｃチャンネルの順に巡回的に入出力を切
り替えながらコンボリューショナルデインタリーブを行
うコンボリューショナルデインタリーブ装置において、
データ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビットの第１記
憶手段と、本コンボリューショナルデインタリーブ装置
の入力データをビット連結手段または第２記憶手段また
は出力データ制御手段に振り分ける入力データ制御手段
と、前記入力データ制御手段からの入力データを遅延す
るための前記第２記憶手段と、前記入力データ制御手段
と前記第２記憶手段からの入力データを連結しデータ幅
がｊ×ｂビットの前記第１記憶装置の入力データを生成
するための前記ビット連結手段と、前記第１記憶手段の
アドレスを生成するアドレス生成手段と、前記第１記憶
手段の出力データを本コンボリューショナルデインタリ
ーブ装置のデータ幅ｂビットの出力データに変換するた
めのビット分離手段と、前記ビット分離手段からの出力
データを本コンボリューショナルデインタリーブ装置の
外部へ出力する前記出力データ制御手段とを備えるよう
にしたものである。本願の請求項７の発明は、上述のよ
うに構成したことにより、RAM アドレス生成手段を最適
化し、最小限のアドレス生成回路面積と、RAM アクセス
回数の低減により最小限の消費電力で、コンボリューシ
ョナルデインタリーブを行うことを可能にするととも
に、低動作周波数で動作するRAMでも実行することを可
能とする。

【００３８】また、本願の請求項８の発明に係るコンボ
リューショナルデインターリーブ装置は、請求項７記載
のコンボリューショナルデインタリーブ装置において、
前記アドレス生成手段は、上記第１記憶手段がチャンネ
ルを多くともｋ個毎のグループに分けた第ｉのグループ
に対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ（Ｓは
０＜Ｓなる所定の遅延量）の遅延を行うようにアドレス
生成を行うものであり、第ｉのグループは第ｉｋないし
第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
からなるものであり、上記第２記憶手段は、第ｎチャン
ネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延（ＴはＳ
≦Ｔなる所定の遅延量）に対し上記第１記憶手段による
遅延で不足する分の遅延を行いうる記憶容量を有すると
ともに、上記ｂビットかつ深さｍのデータが入力される
毎に、上記第１記憶手段，第２記憶手段に入力するデー
タのチャンネルと，上記第１記憶手段が出力するデータ
のチャンネルが同一チャンネル番号のチャンネルとなる
ように順次切り替えを行う切り替え手段を備えるように
したものである。本願の請求項８の発明は、上述のよう
に構成したことにより、RAM アドレス生成手段を最適化
し、最小限のアドレス生成回路面積と、RAM アクセス回
数の低減により最小限の消費電力で、コンボリューショ
ナルデインタリーブを行うことを可能にするとともに、
低動作周波数で動作するRAMでも実行することを可能と
する。

【００３９】また、本願の請求項９の発明に係るコンボ
リューショナルデインターリーブ装置は、請求項８記載
のコンボリューショナルデインタリーブ装置において、
上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよ
びＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第
（２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係
を満たす整数）に対してはＴの遅延を行い、第２ｈチャ
ンネルに対しては遅延を行わないようにしたものであ
る。本願の請求項９の発明は、上述のように構成したこ
とにより、 RAM アドレス生成手段を最適化し、最小限の
アドレス生成回路面積と、 RAM アクセス回数の低減によ
り最小限の消費電力で、コンボリューショナルデインタ
リーブを行うことを可能にするとともに、低動作周波数
で動作する RAM でも実行することを可能とする。

【００４０】また、本願の請求項１０の発明に係るコン
ボリューショナルデインタリーブ装置は、請求項７記載
のコンボリューショナルデインタリーブ装置において、
前記第２記憶手段と前記第１記憶手段とは同一の種類の
記憶手段により構成されているようにしたものである。
本願の請求項１０の発明は、上述のように構成したこと
により、 RAM アドレス生成手段を最適化し、最小限のア
ドレス生成回路面積と、 RAM アクセス回数の低減により
最小限の消費電力で、コンボリューショナルデインタリ
ーブを行うことを可能にするとともに、低動作周波数で
動作する RAM でも実行することを可能とする。

【００４１】また、本願の請求項１１の発明に係るコン
ボリューショナルデインタリーブ装置は、請求項７記載
のコンボリューショナルデインタリーブ装置において、
前記第１記憶手段を RAM により構成するようにしたもの
である。本願の請求項１１の発明は、上述のように構成
したことにより、RAM アドレス生成手段を最適化し、最
小限のアドレス生成回路面積と、RAM アクセス回数の低
減により最小限の消費電力で、コンボリューショナルデ
インタリーブを行うことを可能にするとともに、低動作
周波数で動作するRAMでも実行することを可能とする。

【００４２】また、本願の請求項１２の発明に係るコン
ボリューショナルデインターリーブ装置は、請求項１１
記載のコンボリューショナルデインタリーブ装置におい
て、前記 RAM が j 個 (j は２以上の自然数 ) の入出力ポー
トを有するものとしたものである。本願の請求項１２の
発明は、上述のように構成したことにより、RAM アドレ
ス生成手段を最適化し、最小限のアドレス生成回路面積
と、RAM アクセス回数の低減により最小限の消費電力
で、コンボリューショナルデインタリーブを行うことを
可能にするとともに、低動作周波数で動作するRAMでも
実行することを可能とする。

【００４３】また、本願の請求項１３の発明に係るコン
ボリューショナルインタリーブ方法は、入出力データ幅
をｂビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
とする ( ｎは０≦ｎ≦ C の関係を満たす整数であり、ｂ，
ｍ，Ｃは自然数 ) データ群に対し入力データ毎に第０チ
ャンネルから第Ｃチャンネルの順に巡回的に入出力を切
り替えながらコンボリューショナルインタリーブを行う
コンボリューショナルインタリーブ方法において、第１
記憶手段はデータ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビッ
トの記憶を行いうるものとし、入力データ制御手段によ
り入力データをビット連結手段または第２記憶手段また
は出力データ制御手段に振り分け、第２記憶手段により
前記入力データ制御手段からの入力データを遅延し、前
記ビット連結手段により前記入力データ制御手段と前記
第２記憶手段からの入力データを連結してデータ幅がｊ
×ｂビットの前記第１記憶装置の入力データを生成し、
アドレス生成手段により前記第１記憶手段のアドレスを
生成し、ビット分離手段により前記第１記憶手段の出力
データをコンボリューショナルインタリーブされたデー
タ幅ｂビットの出力データに変換し、前記出力データ制
御手段により前記ビット分離手段からの出力データを出
力するようにしたものである。本願の請求項１３の発明
は、上述のように構成したことにより、RAM アドレス生
成手段を最適化し、最小限のアドレス生成回路面積と、
RAM アクセス回数の低減により最小限の消費電力で、コ
ンボリューショナルインタリーブを行うことを可能にす
るとともに、低動作周波数で動作するRAMでも実行する
ことを可能とする。

【００４４】また、本願の請求項１４の発明に係るコン
ボリューショナルインタリーブ方法は、請求項１３記載
のコンボリューショナルインタリーブ方法において、前
記アドレス生成手段は、上記第１記憶手段がチャンネル
を多くともｋ個毎のグループに分けた第ｉのグループに
対しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延量）の
遅延を行うようにアドレス生成を行うものとし、その際
第ｉのグループを第ｉｋないし第（（ｉ＋１）ｋ−１）
チャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ
／ｋ）の整数部分）の関係を満たす整数であり、（ｉ＋
１）ｋ−１≦Ｃであるとする）からなるものとし、上記
第２記憶手段は、第ｎチャンネルのデータに与えるべき
ｎＴの遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し上記
第１記憶手段による遅延で不足する分の遅延を行いうる
記憶容量を有するとともに、上記ｂビットかつ深さｍの
データが入力される毎に、上記第１記憶手段，第２記憶
手段に入力するデータのチャンネルと，上記第１記憶手
段が出力するデータのチャンネルが同一チャンネル番号
のチャンネルとなるように順次切り替えを行うようにし
たものである。本願の請求項１４の発明は、上述のよう
に構成したことにより、RAM アドレス生成手段を最適化
し、最小限のアドレス生成回路面積と、RAM アクセス回
数の低減により最小限の消費電力で、コンボリューショ
ナルインタリーブを行うことを可能にするとともに、低
動作周波数で動作するRAMでも実行することを可能とす
る。

【００４５】また、本願の請求項１５の発明に係るコン
ボリューショナルインタリーブ方法は、請求項１４記載
のコンボリューショナルインタリーブ方法において、上
記Ｃは奇数であり、上記ｋは２であり、上記ＳおよびＴ
はＳ＝Ｔの関係を満たし、上記第２記憶手段は、第（２
ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係を満
たす整数）に対してはＴの遅延を行い、第２ｈチャンネ
ルに対しては遅延を行わないようにしたものである。本
願の請求項１５の発明は、上述のように構成したことに
より、RAM アドレス生成手段を最適化し、最小限のアド
レス生成回路面積と、RAM アクセス回数の低減により最
小限の消費電力で、コンボリューショナルインタリーブ
を行うことを可能にするとともに、低動作周波数で動作
するRAMでも実行することを可能とする。

【００４６】また、本願の請求項１６の発明に係るコン
ボリューショナルデインタリーブ方法は、入出力データ
幅をｂビット、ビット幅単位のデータの個数である深さ
をｍ、チャンネル番号数をｎ、最大チャンネル番号数を
Ｃとする ( ｎは０≦ｎ≦ C の関係を満たす整数であり、
ｂ，ｍ，Ｃは自然数 ) データ群に対し入力データ毎に第
０チャンネルから第Ｃチャンネルの順に巡回的に入出力
を切り替えながらコンボリューショナルデインタリーブ
を行うコンボリューショナルデインタリーブ方法におい
て、第１記憶手段はデータ幅ｊ×ｂ ( ｊは２以上の自然
数 ) ビットの記憶を行いうるものとし、入力データ制御
手段により入力データをビット連結手段または第２記憶
手段または出力データ制御手段に振り分け、第２記憶手
段により前記入力データ制御手段からの入力データを遅
延し、前記ビット連結手段により前記入力データ制御手
段と前記第２記憶手段からの入力データを連結しデータ
幅がｊ×ｂビットの前記第１記憶装置の入力データを生
成し、アドレス生成手段により前記第１記憶手段のアド
レスを生成し、ビット分離手段により前記第１記憶手段
の出力データをコンボリューショナルデインタリーブさ
れたデータ幅ｂビットの出力データに変換し、前記出力
データ制御手段により前記ビット分離手段からの出力デ
ータを出力するようにしたものである。本願の請求項１
６の発明は、上述のように構成したことにより、RAM ア
ドレス生成手段を最適化し、最小限のアドレス生成回路
面積と、RAM アクセス回数の低減により最小限の消費電
力で、コンボリューショナルデインタリーブを行うこと
を可能にするとともに、低動作周波数で動作するRAMで
も実行することを可能とする。

【００４７】また、本願の請求項１７の発明に係るコン
ボリューショナルデインタリーブ方法は、請求項１６記
載のコンボリューショナルデインタリーブ方法におい
て、前記アドレス生成手段は、上記第１記憶手段がチャ
ンネルを多くともｋ個毎のグループに分けた第ｉのグル
ープに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ
（Ｓは０＜Ｓなる所定の遅延量）の遅延を行うようにア
ドレス生成を行うものとし、その際第ｉのグループを第
ｉｋないし第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ
以下の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）
の関係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃであ
るとする）からなるものとし、上記第２記憶手段は、第
ｎチャンネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延
（ＴはＳ≦Ｔなる所定の遅延量）に対し上記第１記憶手
段による遅延で不足する分の遅延を行いうる記憶容量を
有するとともに、上記ｂビットかつ深さｍのデータが入
力される毎に、上記第１記憶手段，第２記憶手段に入力
するデータのチャンネルと，上記第１記憶手段が出力す
るデータのチャンネルが同一チャンネル番号のチャンネ
ルとなるように順次切り替えを行うようにしたものであ
る。本願の請求項１７の発明は、上述のように構成した
ことにより、 RAM アドレス生成手段を最適化し、最小限
のアドレス生成回路面積と、 RAM アクセス回数の低減に
より最小限の消費電力で、コンボリューショナルデイン
タリーブを行うことを可能にするとともに、低動作周波
数で動作する RAM でも実行することを可能とする。

【００４８】また、本願の請求項１８の発明に係るコン
ボリューショナルデインターリーブ方法は、請求項１７
記載のコンボリューショナルデインタリーブ方法におい
て、上記Ｃは奇数であり、上記ｋは２であり、上記Ｓお
よびＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、
第２ｈチャンネル（ｈは０≦２ｈ≦Ｃの関係を満たす整
数）に対してはＴの遅延を行い、第（２ｈ＋１）チャン
ネルに対しては遅延を行わないようにしたものである。
本願の請求項１８の発明は、上述のように構成したこと
により、 RAM アドレス生成手段を最適化し、最小限のア
ドレス生成回路面積と、 RAM アクセス回数の低減により
最小限の消費電力で、コンボリューショナルデインタリ
ーブを行うことを可能にするとともに、低動作周波数で
動作する RAM でも実行することを可能とする。

【００４９】また、本願の請求項１９の発明に係るコン
ボリューショナルインタリーブ装置は、入出力データ幅
をb ビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
とする（ｎは０≦ｎ≦Cの関係を満たす整数であり、b，
ｍ，Ｃは自然数）データ群に対し入力データ毎に第０チ
ャンネルから第Ｃチャンネルの順に巡回的に入出力を切
り替えながらコンボリューショナルインタリーブを行う
コンボリューショナルインタリーブ装置において、第１
および第２の遅延部からなり、第ｎチャンネルのデータ
に対しｎＴ（ＴはＴ＞０なる所定の遅延量）の遅延を行
うものであり、上記第１の遅延部はチャンネルを多くと
もｋ個毎のグループに分けた第ｉのグループに対しそれ
ぞれｉｋＳ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延
を行うものであり、第ｉのグループは第ｉｋないし第
（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
からなるものであり、上記第２の遅延部は上記第ｎチャ
ンネルのデータに与えるべきｎＴの遅延に対し上記第１
の遅延部の遅延で不足する分の遅延を行う遅延手段を備
え、前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の
自然数 ) ビットの遅延手段であるものとしたものであ
る。本願の請求項１９の発明は、上述のように構成した
ことにより、グループ内のチャンネル間で共通に発生さ
せるべき遅延を、第１の遅延部によりまとめて発生さ
せ、チャンネル間での遅延量の差異を含む遅延量を第２
の遅延部により個別に発生させるので、遅延部手段の制
御及び構成が簡略化される。

【００５０】また、本願の請求項２０の発明に係るコン
ボリューショナルデインタリーブ装置は、入出力データ
幅を b ビット、ビット幅単位のデータの個数である深さ
をｍ、チャンネル番号数をｎ、最大チャンネル番号数を
Ｃとする（ｎは０≦ｎ≦ C の関係を満たす整数であり、
b ，ｍ，Ｃは自然数）データ群に対し入力データ毎に第
０チャンネルから第Ｃチャンネルの順に巡回的に入出力
を切り替えながらコンボリューショナルデインタリーブ
を行うコンボリューショナルデインタリーブ装置におい
て、第１および第２の遅延部からなり、第ｎチャンネル
のデータに対し（Ｃ−ｎ）Ｔ（ＴはＴ＞０なる所定の遅
延量）の遅延を行うものであり、上記第１の遅延部はチ
ャンネルを多くともｋ個毎のグループに分けた第ｉのグ
ループに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ
（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延を行うもの
であり、第ｉのグループは第ｉｋないし第（（ｉ＋１）
ｋ−１）チャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ
≦（（Ｃ／ｋ）の整数部分）の関係を満たす整数であ
り、（ｉ＋１）ｋ−１≦Ｃであるとする）からなるもの
であり、上記第２の遅延部は上記第ｎチャンネルのデー
タに与えるべき（Ｃ−ｎ）Ｔの遅延に対し上記第１の遅
延部の遅延で不足する分の遅延を行う遅延手段を備え、
前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の自然
数 ) ビットの遅延手段であるものとしたものである。本
願の請求項２０の発明は、上述のように構成したことに
より、グループ内のチャンネル間で共通に発生させるべ
き遅延を、第１の遅延部によりまとめて発生させ、チャ
ンネル間での遅延量の差異を含む遅延量を第２の遅延部
により個別に発生させるので、遅延部手段の制御及び構
成が簡略化される。

【００５１】また、本願の請求項２１の発明に係るコン
ボリューショナルインタリーブ方法は、入出力データ幅
を b ビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
とする（ｎは０≦ｎ≦ C の関係を満たす整数であり、 b ，
ｍ，Ｃは自然数）データ群に対し入力データ毎に第０チ
ャンネルから第Ｃチャンネルの順に巡回的に入出力を切
り替えながらコンボリューショナルインタリーブを行う
コンボリューショナルインタリーブ方法において、第ｎ
チャンネルのデータに対しｎＴ（ＴはＴ＞０なる所定の
遅延量）の遅延を行う遅延手段を第１および第２の遅延
部から構成し、上記第１の遅延部によりチャンネルを多
くともｋ個毎のグループに分けた第ｉのグループに対し
それぞれｉｋＳ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の
遅延を行うものとし、その際、第ｉのグループを第ｉｋ
ないし第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下
の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関
係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃであると
する）からなるものとし、上記第２の遅延部により上記
第ｎチャンネルのデータに与えるべきｎＴの遅延に対し
上記第１の遅延部の遅延で不足する分の遅延を行い、前
記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の自然数 )
ビットの遅延手段であるものとしたものである。本願の
請求項２１の発明は、上述のように構成したことによ
り、グループ内のチャンネル間で共通に発生させるべき
遅延を、第１の遅延部によりまとめて発生させ、チャン
ネル間での遅延量の差異を含む遅延量を第２の遅延部に
より個別に発生させるので、遅延部手段の制御及び構成
が簡略化される。

【００５２】また、本願の請求項２２の発明に係るコン
ボリューショナルデインタリーブ方法は、入出力データ
幅を b ビット、ビット幅単位のデータの個数である深さ
をｍ、チャンネル番号数をｎ、最大チャンネル番号数を
Ｃとする（ｎは０≦ｎ≦ C の関係を満たす整数であり、
b ，ｍ，Ｃは自然数）データ群に対し入力データ毎に第
０チャンネルから第Ｃチャンネルの順に巡回的に入出力
を切り替えながらコンボリューショナルデインタリーブ
を行うコンボリューショナルデインタリーブ方法におい
て、第ｎチャンネルのデータに対し（Ｃ−ｎ）Ｔ（Ｔは
Ｔ＞０なる所定の遅延量）の遅延を行う遅延手段を第１
および第２の遅延部から構成し、上記第１の遅延部によ
りチャンネルを多くともｋ個毎のグループに分けた第ｉ
のグループに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−
１））Ｓ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延を
行うものとし、その際第ｉのグループを第ｉｋないし第
（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
からなるものとし、上記第２の遅延部により上記第ｎチ
ャンネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延に対
し上記第１の遅延部の遅延で不足する分の遅延を行い、
前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の自然
数 ) ビットの遅延手段であるものとしたものである。本
願の請求項２２の発明は、上述のように構成したことに
より、グループ内のチャンネル間で共通に発生させるべ
き遅延を、第１の遅延部によりまとめて発生させ、チャ
ンネル間での遅延量の差異を含む遅延量を第２の遅延部
により個別に発生させるので、遅延部手段の制御及び構
成が簡略化される。

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図1 ないし図１２を用いて説明する。 （実施の形態１）本実施の形態１のコンボリューショナ
ルインタリーブ装置は、RAM のアドレスカウンタを、２
チャンネルを１単位としてまとめることにより、RAM の
周辺回路の回路規模およびその消費電力の増大を抑える
ようにしたものである。

【００５８】本実施の形態１のコンボリューショナルイ
ンタリーブ装置の構成について図１を用いて説明する。
本実施の形態１のコンボリューショナルインタリーブ装
置において、５３は読み出し手段５４へデータを出力す
るシングルポートRAM （請求項３の第１記憶手段）、４
６は本コンボリューショナルインタリーブ装置の入力デ
ータ６１をレジスタ４９と出力信号セレクタ５５とシフ
トレジスタセレクタ５９へ出力する入力データ制御手
段、５０は入力データ制御手段４６と上位アドレス生成
手段４１と下位アドレスセレクタ４４とシフトレジスタ
セレクタ５９，６０とRAM制御手段６１に制御信号を出
力するセレクト信号発生手段、５９はシフトレジスタ群
４８へデータを出力するシフトレジスタセレクタ、４８
はシフトレジスタセレクタ６０に２チャンネルを１グル
ープとするグループ毎のシフトレジスタの出力を出力す
るシフトレジスタ群（請求項３の第２記憶手段）、４８
１，４８３ないし４８Ｃ−２，４８Ｃはそれぞれチャン
ネルｃｈ１，ｃｈ３ないしｃｈＣ−２，ｃｈＣに対応し
て設けられたシフトレジスタ、６０はビット連結手段４
７へデータを出力するシフトレジスタセレクタ、４９は
ビット連結手段４７ヘデータを出力するレジスタ、４９
１は入力データ制御手段４６の出力データを保持し出力
信号セレクタ５５に出力するレジスタ、４９２はシフト
レジスタセレクタ６０の出力データを保持し出力信号セ
レクタ５５に出力するレジスタ、４７は前記RAM５３の
書き込み手段５２へデータを出力するビット連結手段、
４１は出力タイミング調整手段４５を介して前記書き込
み手段５２に前記RAM５３の上位アドレスを出力する上
位アドレス生成手段、４２は出力タイミング調整手段４
５を介して前記RAM書き込み手段５２に前記RAM５３の下
位アドレスを出力する下位アドレス生成手段、４５は前
記RAM ５３の書き込み手段５２にアドレスと制御信号を
出力する出力タイミング調整手段、５２は前記RAM ５３
にデータ／アドレス／制御信号を出力する書き込み手
段、５４は前記ＲＡＭ５３ヘアドレス／制御信号を出力
し、出力信号セレクタ５５へデータを出力する読み出し
手段、５５はビット分離手段５６へデータを出力する出
力信号セレクタ、５６は出力データ制御手段５８とレジ
スタ５７へデータを出力するビット分離手段、５７は出
力データ制御手段５８へデータを出力するレジスタ、５
８は本コンボリューショナルインタリーブ装置の出力６
２を外部に出力する出力データ制御手段、６１は前記RA
M ５３および出力信号セレクタ５５を制御するRAM制御
手段である。

【００５９】また、下位アドレス生成手段４２におい
て、４３は下位アドレスセレクタ４４へ２チャンネルを
１グループとするグループ毎の下位アドレスを出力する
カウンタ群、４３２，４３４ないし４３Ｎないし４３Ｃ
−１はそれぞれチャンネルｃｈ２／ｃｈ３，ｃｈ４／ｃ
ｈ５ないしｃｈＮ／ｃｈＮ＋１ないしｃｈＣ−１／ｃｈ
Ｃに対応して設けられたカウンタ、４４は出力タイミン
グ調整手段４５に下位アドレスを出力する下位アドレス
セレクタである。

【００６０】なお、セレクト信号発生手段５０とアドレ
ス生成手段４０とで、後述する動作原理説明における入
力側セレクタの役割を果たす。また、出力信号セレクタ
５５とアドレス生成手段４０で、後述する動作原理説明
における出力側セレクタの役割を果たす。

【００６１】本実施の形態１のコンボリューショナルイ
ンタリーブ装置の動作原理を図２およびタイミングチャ
ートを示す図３を用いて説明する。実施の形態１のコン
ボリューショナルインタリーブ装置は、図１６の102 −
０，…，102 −（Ｃ−１）を図２のシフトレジスタ（請
求項１の第２の遅延部）122−０，…，122 −（Ｃ−
１）／２とビット幅２ｂのシングルポートRAM内の領域
（請求項１の第１の遅延部）…，123 −（Ｎ／２−
１），…，123 −（（Ｃ−１）／２−１）に置き換え、
巡回的に切り替えを行うセレクタ120／121 を用いるこ
とにより実現する。これらのセレクタ120／121 はｃｈ
０からスタートして順次チャンネル番号をインクリメン
トし、ｃｈＣに達するとｃｈ０に戻って再び同じ動作を
行うという切り替えを繰り返すものである。

【００６２】最初セレクタ120／121はともにｃｈ０を選
択するが、このｃｈ０には本来の遅延要素が存在しない
ため、ｃｈ０の信号は本コンボリューショナルインタリ
ーブ装置内を本来の遅延がなされることなく通過する。
次にセレクタ120／121はともにｃｈ１を選択するが、こ
のｃｈ１ではシフトレジスタ１２２−０によりＦＩＦＯ
が実現されており、このシフトレジスタ１２２−０によ
り本来の遅延がなされた信号が出力される。そして同様
にセレクタ120／121はともにｃｈＮを選択するが、この
ｃｈＮのデータは図示しないレジスタにより次のｃｈＮ
＋１が選択されるまで保持され、このデータが次のｃｈ
Ｎ＋１とともにRAM １２３−（Ｎ／２−１）に入力さ
れ、ｃｈＮのデータはこのRAM １２３−（Ｎ／２−１）
よりｃｈ１のＮ（＞１）倍遅延されて出力される。

【００６３】また、ｃｈＮ＋１ではシフトレジスタ１２
２−Ｎ／２によりｃｈ１のシフトレジスタ１２２−０と
同等の遅延がなされ、これにRAM １２３−（Ｎ／２−
１）によりｃｈ１のＮ（＞１）倍の遅延が加えられるた
め、結局ｃｈ１の（Ｎ＋１）倍遅延された信号が出力さ
れる。

【００６４】以下、同様にセレクタ120／121はｃｈＣを
選択するが、このｃｈＣではシフトレジスタ１２２−
（Ｃ−１）／２によりｃｈ１のシフトレジスタ１２２−
０と同等の遅延がなされ、これにRAM １２３−（（Ｃ−
１）／２−１）によりｃｈ１のＣ−１（＞Ｎ）倍の遅延
が加えられるため、結局ｃｈ１のＣ倍遅延された信号が
出力される。そして次の時点ではセレクタ120 /121はｃ
ｈ０の選択に戻り、以下、上述の動作を繰り返す。

【００６５】これをより詳しく述べれば、時点ｔにおい
て、前記セレクタ120／121 がチャンネル番号Ｎを選択
している場合、図１の入力データ制御手段４６ヘ本コン
ボリューショナルインタリーブ装置の入力データが入力
され、このデータがレジスタ４９により保持される。１
時点後（前記セレクタ120 ／121 はチャンネル番号数Ｎ
＋１を選択している）、シフトレジスタ122−Ｎ／２へ
本コンボリューショナルインタリーブ装置の入力データ
が入力され、シフトレジスタ122 −Ｎ／２がシフト動作
を行い、ビット連結手段４７によりシフトレジスタセレ
クタ６９の出力を下位ｂビット、レジスタ４９の出力を
上位ｂビットとして同時にシングルポートＲＡＭ123 −
（Ｎ／２−１）へ書き込み、ｔ＋Ｎ×ｍ×（Ｃ＋１）時
点において、同時に読み出し、ビット分離手段５６およ
び出力データ制御手段５８により上位ｂビットを本コン
ボリューショナルインタリーブ装置の出力とし、下位ｂ
ビットをレジスタ５７に格納する。ｔ＋１＋Ｎ×ｍ×
（Ｃ十１）時点において、出力データ制御手段５８によ
りレジスタ５７の出力を本コンボリューショナルインタ
リーブ装置の出力とする。以上の処理を繰り返すことに
より、コンボリューショナルインタリーブが可能とな
る。

【００６６】次に、本実施の形態１によるコンボリュー
ショナルインタリーブ装置の動作を図１を用いて説明す
る。本実施の形態１のコンボリューショナルインタリー
ブ装置は、入力データ制御手段４６によりインタリーブ
すべき入力データを入力データ端子６１より取り込み、
書き込み手段５２により、これをRAM ５３に書き込む。
その際、各ｃｈのｂビットデータ２ｃｈ分のデータに対
し１つのアドレスカウンタが割り当てられる。そして、
下位アドレス生成手段４２のｃｈ２およびｃｈ３（以
下、ｃｈ２／ｃｈ３と記す）ないしｃｈＮ−１およびｃ
ｈＮ（以下、ｃｈＮ−１／ｃｈＮと記す）ないしｃｈＣ
−１およびｃｈＣ（以下、ｃｈＣ−１／ｃｈＣと記す）
のそれぞれに対応するカウンタ４３２ないし４３Ｎない
し４３Ｃ−１がRAM ５３の下位アドレスをカウントす
る。これらの下位アドレス生成手段４２のカウンタ群４
３を構成するカウンタをセレクト信号発生手段５０が発
生する制御信号に応じて下位アドレスセレクタ４４がセ
レクトするとともに、上位アドレス生成手段４１から出
力するRAM ５３の上位アドレスとともに、出力タイミン
グ調整手段４５により出力タイミングを調整したうえで
書き込み手段５２により、RAM ５３に書き込みアドレス
を与える。

【００６７】その際、まずｃｈ０のデータが入力され、
次の時点でｃｈ１のデータが入力されるが、ｃｈ０のデ
ータに関しては、セレクト信号発生手段５０は、入力デ
ータ制御手段４６がRAM ５３を経由させることなく、レ
ジスタ４９１を介して直接出力信号セレクタ５５へｃｈ
０のデータを送出するように制御を行う。また、セレク
ト信号発生手段５０により制御されるRAM制御手段６１
は、出力信号セレクタ５５が、入力データ制御手段４６
から直接出力信号セレクタ５５に送られてきた，RAM５
３により遅延されていないデータを選択して出力データ
端子６２から外部に出力するように制御を行う。

【００６８】また、ｃｈ１のデータに関しては、入力デ
ータ制御手段４６からのデータがシフトレジスタセレク
タ５９，６０により選択されたｃｈ１のシフトレジスタ
４８１によりその容量に応じた所定の遅延時間Ｔ（＞
０）だけ遅延され、レジスタ４９２に入力される。セレ
クト信号発生手段５０により制御されるRAM制御手段６
１は、出力信号セレクタ５５が、このレジスタ４９２か
ら入力された、ｃｈ１のシフトレジスタ４８１により遅
延されたデータを選択して出力データ端子６２から外部
に出力するように制御を行う。

【００６９】また、ｃｈ２ないしｃｈＮないしｃｈＣの
データに関しては、それぞれのｃｈに対応して２ｃｈを
１単位として遅延時間２Ｔに相当する分ずつ記憶エリア
が順次大きくなる記憶領域が上位アドレス生成手段４１
および下位アドレス生成手段４２のカウンタ群によって
RAM ５３に設定され、これらが図示しない上位アドレス
セレクタおよび下位アドレスセレクタ４４によって各ｃ
ｈを、２ｃｈを１単位として順次選択する毎に選択さ
れ、ｂビットのデータ２ｃｈ分が順次到来するチャンネ
ルに関しては各記憶領域のあるアドレスにデータを書き
込み、次の時点でそのデータを読み出すとともにそのデ
ータを次のアドレスに書き込む，という操作を２ｃｈ毎
にそれぞれの記憶領域に対して行う。

【００７０】また、ｃｈ１，ｃｈ３ないしｃｈＮ＋１，
ｃｈＮ＋３ないしｃｈＣの奇数チャンネルに対しては、
セレクト信号発生手段５０の制御により、シフトレジス
タセレクタ５９，６０が、シフトレジスタ群４８の中か
ら該当するｃｈのシフトレジスタを２ｃｈおきに順次選
択してゆく。これらのシフトレジスタに対し、ｃｈ０，
ｃｈ２ないしｃｈＮ−１ないしｃｈＣ−１の偶数チャン
ネルからの遅延時間Ｔの増大分に相当する容量を有する
ように、その容量を予じめ設定しておき、シフトレジス
タセレクタ６０から出力されたデータをレジスタ４９を
介してビット連結手段４７でｃｈ０，ｃｈ２ないしｃｈ
Ｎ−１ないしｃｈＣ−１の偶数チャンネルのデータと連
結することにより、ｃｈ０ないしｃｈＮないしｃｈＣの
データに対し順次長くなる遅延時間を与えることができ
る。

【００７１】従って、ｃｈ１のデータが入力された後
に、ｃｈ２のデータが入力され、次の時点でｃｈ３のデ
ータが入力されるが、ｃｈ２のデータに関しては、セレ
クト信号発生手段５０は、入力データ制御手段４６がこ
れをレジスタ４９に入力し、レジスタ４９がｃｈ２のデ
ータに対し、シフトレジスタ４８３により遅延されるｃ
ｈ３のデータと同時に到着するように補償を行うととも
に、ビット連結手段４７により、これらｃｈ２のデータ
とｃｈ３のデータが連結され、この連結されたｃｈ２の
データとｃｈ３のデータがRAM ５３に入力されるように
制御を行う。

【００７２】また、このときセレクト信号発生手段５０
は、上位アドレス生成手段４１を制御して、RAM ５３の
ｃｈ２に相当する記憶領域のアドレスを発生させるとと
もに、下位アドレスセレクタ４４を制御して、下位アド
レス生成手段４２のカウンタ群４３のカウンタ４３２の
出力を選択し、ｃｈ３に相当する記憶領域のアドレスを
出力させる。出力タイミング調整手段４５はこれらｃｈ
２／ｃｈ３に相当する記憶領域のアドレスを出力するタ
イミングを調整し、RAM ５３の書き込み手段５２に出力
する。これにより、ｃｈ２／ｃｈ３のデータがRAM ５３
のｃｈ２／ｃｈ３に相当する記憶領域に書き込まれる。

【００７３】また、セレクト信号発生手段５０により制
御されるRAM制御手段６１は、出力信号セレクタ５５
が、RAM ５３から読み出し手段５４を介して出力信号セ
レクタ５５に送られてきた，２Ｔに相当する分遅延され
たデータを選択する。ビット分離手段５６はこの出力信
号セレクタ５５から同時に出力されたｃｈ２，ｃｈ３の
データを分離し、ｃｈ２のデータに関してはこれをその
まま出力データ制御手段５８を介して、出力データ端子
６２から外部に出力させる。また、ｃｈ３のデータに関
しては、これをレジスタ５７に入力し、ここで所定の遅
延時間Ｔ（＞０）だけ遅延させる。そして、レジスタ５
７のデータは出力データ制御手段５８を介して、出力デ
ータ端子６２から外部に出力させる。

【００７４】これにより、ｃｈ３のデータはｃｈ２のデ
ータに対して、所定の遅延時間Ｔ（＞０）分の遅延が多
く与えられて外部に出力される。以下、同様の操作によ
り、偶数チャンネルに対しては、RAM５３によりＴの偶
数倍の遅延時間が与えられ、奇数チャンネルに対して
は、シフトレジスタおよびRAM５３により、Ｔの奇数倍
の遅延時間が与えられる。

【００７５】以上の構成により、従来では、１チャンネ
ルについて１つのアドレス生成回路が必要であったが、
これが２チャンネルについて１つでよいことから、アド
レス生成回路が１／２に削減され、大幅な省面積化が可
能となる。さらに、従来は、シングルポートＲＡＭにお
いて１チャンネルの入力データに対し、ｌread／write
の処理が必要であったが、２チャンネルの入力データに
対しｌread／write の処理でよいことになり、低消費電
力化が可能となる。また、RAMのアクセス回数が低減す
ることから、低い動作周波数で動作するRAMでも実行す
ることが可能となる。さらに、シフトレジスタ122 を併
用することにより、シングルポートＲＡＭのアドレス生
成部が簡略化され、ＲＡＭのアドレス生成を容易に実現
することが可能となる。

【００７６】なお、上記実施の形態１では２チャンネル
を１つのグループとして、１グループにつき１つのアド
レス生成回路を割り当てるようにしたが、３以上の複数
チャンネルに対し１つのアドレス生成回路を割り当てる
ようにしてもよい。より一般的には、入出力データ幅を
b ビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
（ｎは０≦ｎ≦Cの関係を満たす整数であり、b，ｍ，Ｃ
は自然数)としてもよい。特に、ＤＶＢ仕様に適用する
場合は、Ｃ＝１１、すなわちチャンネル数が１２であ
り、深さは１７である。また、米国地上波仕様に適用す
る場合は、Ｃ＝５１、すなわちチャンネル数が５２であ
り、深さは４である。また、上記実施の形態１では隣り
合う２つのチャンネル間の遅延量の差に相当する遅延を
シフトレジスタで与えるようにしたが、この差以上の遅
延をシフトレジスタで与えるようにしてもよい。さら
に、上記実施の形態１では、ＲＡＭとしてシングルポー
トＲＡＭを用いるようにしたが、マルチポートＲＡＭを
用いて、入出力をより高速に行うようにしてもよい。

【００７７】（実施の形態２）本実施の形態２のコンボ
リューショナルデインタリーブ装置は、RAM のアドレス
カウンタを、２チャンネルを１単位としてまとめること
により、RAM の周辺回路の回路規模およびその消費電力
の増大を抑えるようにしたものである。

【００７８】本実施の形態２のコンボリューショナルデ
インタリーブ装置の構成について図４を用いて説明す
る。本実施の形態２のコンボリューショナルデインタリ
ーブ装置において、８３は読み出し手段８４へデータを
出力するシングルポートRAM （請求項１１の第１記憶手
段）、７６は本コンボリューショナルデインタリーブ装
置の入力データ９１をビット連結手段７７とレジスタ７
９１とシフトレジスタセレクタ８９へ出力する入力デー
タ制御手段、８０は上位アドレス生成手段７１と下位ア
ドレスセレクタ７４と入力データ制御手段７６とシフト
レジスタセレクタ８９，９０とRAM制御手段８１に制御
信号を出力するセレクト信号発生手段、８９はシフトレ
ジスタ群７８ヘデータを出力するシフトレジスタセレク
タ、７８はシフトレジスタセレクタ９０に２チャンネル
を１グループとするグループ毎のシフトレジスタの出力
を出力するシフトレジスタ群（請求項１１の第２記憶手
段）、７８０，７８２ないし７８Ｎ，７８Ｎ＋２ないし
７８Ｃ−３，７８Ｃ−１はそれぞれチャンネルｃｈ０，
ｃｈ２ないしｃｈＮ，ｃｈＮ＋２ないしｃｈＣ−３，ｃ
ｈＣ−１に対応して設けられたシフトレジスタ、９０は
レジスタ７９およびレジスタ７９２へデータを出力する
シフトレジスタセレクタ、７９はビット連結手段７７ヘ
データを出力するレジスタ、791は入力データ制御手段
７６の出力データを保持し出力信号セレクタ８５に出力
するレジスタ、７９２はシフトレジスタセレクタ９０の
出力データを保持し出力信号セレクタ８５に出力するレ
ジスタ、７７は前記RAM ８３の書き込み手段８２へデー
タを出力するビット連結手段、７１は出力タイミング調
整手段７５を介して前記書き込み手段８２に前記RAM ８
３の上位アドレスを出力する上位アドレス生成手段、７
２は出力タイミング調整手段７５を介して前記書き込み
手段８２に前記RAM ８３の下位アドレスを出力する下位
アドレス生成手段、７５は前記RAM８３の書き込み手段
８２にアドレスと制御信号を出力する出力タイミング調
整手段、８２は前記RAM ８３にデータ／アドレス／制御
信号を出力する書き込み手段、８４は前記RAM ８３ヘア
ドレス／制御信号を出力し、出力信号セレクタ８５へデ
ータを出力する読み出し手段、８５はビット分離手段８
６へデータを出力する出力信号セレクタ、８６は出力デ
ータ制御手段８８とレジスタ８７へデータを出力するビ
ット分離手段、８７は出力データ制御手段８８へデータ
を出力するレジスタ、８８は本コンボリューショナルデ
インタリーブ装置の出力９２を外部に出力する出力デー
タ制御手段、８１はRAM８３および出力信号セレクタ８
５を制御するRAM制御手段である。

【００７９】また、下位アドレス生成手段７２におい
て、７３は下位アドレスセレクタ７４へ２チャンネルを
１グループとするグループ毎の下位アドレスを出力する
カウンタ群、７３０，７３２ないし７３Ｎないし７３Ｃ
−３はそれぞれチャンネルｃｈ０／ｃｈ２，ｃｈＮ／ｃ
ｈＮ＋２ないしｃｈＮ／ｃｈＮ＋１ないしｃｈＣ−３／
ｃｈＣ−２に対応して設けられたカウンタ、７４は出力
タイミング調整手段７５に下位アドレスを出力する下位
アドレスセレクタである。なお、セレクト信号発生手段
８０とアドレス生成手段７０とで、後述する動作原理説
明における入力側セレクタの役割を果たす。また、出力
信号セレクタ８５とアドレス生成手段７０とで、後述す
る動作原理説明における出力側セレクタの役割を果た
す。

【００８０】本実施の形態２のコンボリューショナルデ
インタリーブ装置の動作原理を図５およびタイミングチ
ャートを示す図６を用いて説明する。実施の形態２のコ
ンボリューショナルデインタリーブ装置は、図１８の１
１１２2 −０，…，１１１２−（Ｃ−１）を図５のシフ
トレジスタ（請求項９の第２の遅延部）の132 −０，
…，132 −（Ｃ−１）／２とビット幅２ｂのシングルポ
ートRAM 内の領域（請求項９の第１の遅延部）133 −
０，…，133 −Ｎ／２，…に置き換え、巡回的に切り替
えを行うセレクタ1３0／1３1 を用いることにより実現
する。これらのセレクタ1３0／1３1 はｃｈ０からスタ
ートして順次チャンネル番号をインクリメントし、ｃｈ
Ｃに達するとｃｈ０に戻って再び同じ動作を行うという
切り替えを繰り返すものである。

【００８１】最初セレクタ130 ／131 はｃｈ０を選択す
るが、ｃｈ０ではシフトレジスタ１３２−０により後述
するｃｈＣ−１のシフトレジスタ１３２−（Ｃ−１）／
２と同等の遅延がなされ、これが図示しないレジスタに
より次のｃｈ１が選択されるまで保持され、このデータ
が次のｃｈ１とともにRAM １３３−０に入力され、これ
らは後述するｃｈＣ−１のＣ−１（＞Ｎ）倍の遅延がな
される。

【００８２】このため、シフトレジスタ１３２−０が存
在するｃｈ０では、ｃｈＣ−１のＣ倍遅延された信号が
出力され、ｃｈ１ではシフトレジスタ１３２−０が存在
しないため、ｃｈＣ−１のＣ−１倍遅延された信号が出
力される。そして同様にセレクタ130 ／131 はｃｈＮを
選択するが、このｃｈＮで選択されたデータはシフトレ
ジスタ１３２−Ｎ／２およびRAM １３３−Ｎ／２により
ｃｈ１のＣ−Ｎ（＞１）倍遅延された信号が出力され
る。また、ｃｈＮ＋１で選択されたデータはｃｈＮで選
択されたデータとともにRAM １３３−Ｎ／２に入力され
るが、このｃｈＮ＋１にはシフトレジスタ１３２−Ｎ／
２が存在しないため、RAM １３３−Ｎ／２によりｃｈ１
のＣ−（Ｎ＋１）（＞１）倍遅延された信号が出力され
る。さらに、ｃｈＣ−１ではシフトレジスタ１３２−
（Ｃ−１）／２のみによって遅延がなされ、これがレジ
スタ７９２により保持されてレジスタ７９の遅延分が補
償される。以下、同様にセレクタ130 ／131 はｃｈＣを
選択するが、このｃｈＣにはレジスタ７９の遅延分を補
償するレジスタ７９１以外には遅延要素が存在しないた
め、ｃｈＣの信号は本コンボリューショナルデインタリ
ーブ装置内を本来の遅延がなされることなく通過する。
そして次の時点ではセレクタ130 ／131 はｃｈ０の選択
に戻り、以下、上述の動作を繰り返す。

【００８３】これをより詳しく述べれば、時点ｔにおい
て、前記セレクタ130 ／131 がチャンネル番号Ｎを選択
している場合、チャンネル番号数Ｎのシフトレジスタ13
2 −Ｎ／２ヘ本コンボリューショナルデインタリーブ装
置の入力データが入力され、シフトレジスタ132 −Ｎ／
２がシフトし、シフトレジスタ132 −Ｎ／２の出力をレ
ジスタ７９へ格納する。１時点後（前記セレクタはチャ
ンネル番号数Ｎ＋１を選択している）、レジスタ７９の
出力を上位ｂビット、本デインタリーブ装置の入力デー
タを下位ｂビットとして同時にシングルポートRAM133へ
書き込みｔ＋（Ｃ−（Ｎ＋１））×ｍ×（Ｃ＋１）時点
において、同時に読み出し、上位ｂビットを本コンボリ
ューショナルデインタリーブ装置の出力とし、下位ｂビ
ットをレジスタ８７に格納する。ｔ＋１＋（Ｃ−（Ｎ＋
１））×ｍ×（Ｃ＋１）の時点において、レジスタ８７
の出力を本コンボリューショナルデインタリーブ装置の
出力とする。以上の処理を繰り返すことにより、コンボ
リューショナルデインタリーブが可能となる。

【００８４】次に、本実施の形態２によるコンボリュー
ショナルデインタリーブ装置の動作を図４を用いて説明
する。本実施の形態２のコンボリューショナルデインタ
リーブ装置は、入力データ制御手段７６によりデインタ
リーブすべき入力データを入力データ端子９１より取り
込み、書き込み手段８２により、これをRAM ８３に書き
込む。その際、各ｃｈのｂビットデータ２ｃｈ分のデー
タに対し１つのアドレスカウンタが割り当てられる。そ
して、下位アドレス生成手段７２のｃｈ０およびｃｈ１
（以下、ｃｈ０／ｃｈ１と記す）ないしｃｈＮ−１およ
びｃｈＮ（以下、ｃｈＮ−１／ｃｈＮと記す）ないしｃ
ｈＣ−３およびｃｈＣ−２（以下、ｃｈＣ−３／ｃｈＣ
−２と記す）のそれぞれに対応するカウンタ７３０ない
し７３Ｎないし７３Ｃ−３がRAM８３の下位アドレスを
カウントする。これを下位アドレスセレクタ７４がセレ
クトするとともに、上位アドレス生成手段７１から出力
するRAM ８３の上位アドレスとともに、出力タイミング
調整手段７５により出力タイミングを調整したうえで書
き込み手段８２により、RAM ８３に書き込みアドレスを
与える。

【００８５】その際、まずｃｈ０のデータが入力され、
次の時点でｃｈ１のデータが入力されるが、ｃｈ０ない
しｃｈＮないしｃｈＣ−２のデータに関しては、それぞ
れのｃｈに対応して２ｃｈを１単位として遅延時間２Ｔ
（＞０）に相当する分ずつ記憶エリアが順次大きくなる
記憶領域が上位アドレス生成手段７１および下位アドレ
ス生成手段７２のカウンタ群によってRAM ８３に設定さ
れ、これらが図示しない上位アドレスセレクタおよび下
位アドレスセレクタ７４によって各ｃｈを、２ｃｈを１
単位として順次選択する毎に選択され、ｂビットのデー
タ２ｃｈ分が順次到来するチャンネルに関しては各記憶
領域のあるアドレスにデータを書き込み、次の時点でそ
のデータを読み出すとともにそのデータを次のアドレス
に書き込む，という操作を２ｃｈ毎にそれぞれの記憶領
域に対して行う。

【００８６】また、ｃｈ１，ｃｈ３ないしｃｈＮ＋１，
ｃｈＮ＋３ないしｃｈＣの奇数チャンネルに対しては、
セレクト信号発生手段８０の制御により、シフトレジス
タセレクタ８９，９０が、シフトレジスタ群７８の中か
ら該当するｃｈのシフトレジスタを２ｃｈおきに順次選
択してゆく。これらのシフトレジスタに対し、ｃｈ０，
ｃｈ２ないしｃｈＮ−１ないしｃｈＣ−３の偶数チャン
ネルからの遅延時間Ｔの増大分に相当する容量を有する
ように、その容量を予じめ設定しておき、シフトレジス
タセレクタ９０から出力されたデータをレジスタ７９を
介してビット連結手段７７でｃｈ０，ｃｈ２ないしｃｈ
Ｎ−１ないしｃｈＣ−３の偶数チャンネルのデータと連
結することにより、ｃｈ０ないしｃｈＮないしｃｈＣ−
２のデータに対し順次長くなる遅延時間を与えることが
できる。従って、ｃｈ０のデータに関しては、セレクト
信号発生手段８０は入力データ制御手段７６からのデー
タがシフトレジスタセレクタ８９，９０により選択され
たｃｈ０のシフトレジスタ７８０によりその容量に応じ
た所定の遅延時間Ｔ（＞０）だけ遅延され、レジスタ７
９に入力されるように制御を行う。

【００８７】レジスタ７９はこのｃｈ０のデータを入力
データ制御手段７６を介してｃｈ１のデータが到着する
まで保持し、ビット連結手段７７はこのレジスタ７９か
らのｃｈ０のデータと入力データ制御手段７６からのｃ
ｈ１のデータを連結してRAM８３の書き込み手段８２に
出力されるように制御を行う。また、このときセレクト
信号発生手段８０は、上位アドレス生成手段７１を制御
して、RAM ８３のｃｈ０に相当する記憶領域のアドレス
を発生させるとともに、下位アドレスセレクタ７４を制
御して、下位アドレス生成手段７２のカウンタ群７３の
カウンタ７３０の出力を選択し、ｃｈ１に相当する記憶
領域のアドレスを出力させる。出力タイミング調整手段
７５はこれらｃｈ０／ｃｈ１に相当する記憶領域のアド
レスを出力するタイミングを調整し、RAM ８３の書き込
み手段８２に出力する。これにより、ｃｈ０／ｃｈ１の
データがRAM ８３のｃｈ０／ｃｈ１に相当する記憶領域
に書き込まれる。

【００８８】また、セレクト信号発生手段８０により制
御されるRAM制御手段８１は、RAM８３から読み出し手段
８４を介して出力信号セレクタ８５に送られてきた，
（Ｃ−１）Ｔに相当する分遅延されたデータを選択す
る。ビット分離手段８６はこの出力信号セレクタ８５か
ら同時に出力された送られてきたｃｈ０，ｃｈ１のデー
タを分離し、ｃｈ０のデータに関してはこれをレジスタ
８７に入力し、ここで所定の遅延時間Ｔ（＞０）だけ遅
延させる。そして、レジスタ８７のデータは出力データ
制御手段８８を介して、出力端子９２から外部に出力さ
せる。また、ｃｈ１のデータに関してはこれをそのまま
出力データ制御手段８８を介して、出力端子９２から外
部に出力させる。これにより、出力データ端子９２から
はシフトレジスタ７８０及びRAM８３により所定の遅延
時間ＣＴだけ遅延されたデータが外部に出力される。以
下、同様の操作により、偶数チャンネルに対しては、RA
M８３によりＴの奇数数倍の遅延時間が与えられ、奇数
チャンネルに対しては、シフトレジスタおよびRAM８３
により、Ｔの偶数倍の遅延時間が与えられる。

【００８９】また、ｃｈＣ−１のデータに関しては、入
力データ制御手段７６からのデータがシフトレジスタセ
レクタ８９，９０により選択されたｃｈＣ−１のシフト
レジスタ７８Ｃ−１によりその容量に応じた所定の遅延
時間Ｔ（＞０）だけ遅延され、レジスタ７９２に入力さ
れる。セレクト信号発生手段８０により制御されるRAM
制御手段８１は、出力信号セレクタ８５が、このレジス
タ７９２から入力された、ｃｈＣ−１のシフトレジスタ
７８Ｃ−１により遅延されたデータを選択して出力デー
タ端子９２から外部に出力するように制御を行う。

【００９０】ｃｈＣのデータに関しては、セレクト信号
発生手段５０は、入力データ制御手段７６がRAM ８３を
経由させることなく、レジスタ７９１を介して直接出力
信号セレクタ８５へｃｈＣのデータを送出するように制
御を行う。また、セレクト信号発生手段８０により制御
されるRAM制御手段８１は、出力信号セレクタ８５が、
入力データ制御手段７６から直接出力信号セレクタ８５
に送られてきた，本来の遅延がなされていないデータを
選択して出力データ端子９２から外部に出力するように
制御を行う。

【００９１】これにより、図１のコンボリューショナル
インタリーブ装置により各ｃｈ０ないしｃｈＮないしｃ
ｈＣに対し順次長い遅延時間が与えられていたのが、こ
の図４のコンボリューショナルデインタリーブ装置によ
り各ｃｈ０ないしｃｈＣに対し順次短い遅延時間が与え
られることとなる。このため、総合的にみれば各ｃｈ０
ないしｃｈＮないしｃｈＣに対しては同一の遅延時間が
与えられることとなり、図１のコンボリューショナルイ
ンタリーブ装置によって並べ替えられたデータ配列が図
４のコンボリューショナルデインタリーブ装置によって
復元される。

【００９２】以上の構成により、従来は１チャンネルに
ついて１つのアドレス生成回路が必要であったが、２チ
ャンネルについて１つでよいことから、アドレス生成回
路が１/ ２に削減され、大幅な省面積化が可能となる。
さらに、従来は、シングルポートRAM において１入力デ
ータに対し、１read／write の処理が必要であったが、
２入力データに対し１read／write の処理でよいことに
より、低消費電力化が可能となる。また、RAMのアクセ
ス回数が低減することから、低い動作周波数で動作する
RAMでも実行することが可能となる。さらに、シフトレ
ジスタ132 を用いることにより、シングルポートRAM の
アドレス生成部が簡略化され、ＲＡＭのアドレス生成を
容易に実現することが可能となる。

【００９３】なお、上記実施の形態２では２チャンネル
を１つのグループとして、１グループにつき１つのアド
レス生成回路を割り当てるようにしたが、３以上の複数
チャンネルに対し１つのアドレス生成回路を割り当てる
ようにしてもよい。より一般的には、入出力データ幅を
b ビット、ビット幅単位のデータの個数である深さを
ｍ、チャンネル番号数をｎ、最大チャンネル番号数をＣ
（ｎは０≦ｎ≦Cの関係を満たす整数であり、b，ｍ，Ｃ
は自然数)としてもよい。特に、ＤＶＢ仕様に適用する
場合は、Ｃ＝１１、すなわちチャンネル数が１２であ
り、深さは１７である。また、米国地上波仕様に適用す
る場合は、Ｃ＝５１、すなわちチャンネル数が５２であ
り、深さは４である。また、上記実施の形態２では隣り
合う２つのチャンネル間の遅延量の差に相当する遅延を
シフトレジスタで与えるようにしたが、この差以上の遅
延をシフトレジスタで与えるようにしてもよい。さら
に、上記実施の形態２では、ＲＡＭとしてシングルポー
トＲＡＭを用いるようにしたが、マルチポートＲＡＭを
用いて、入出力をより高速に行うようにしてもよい。

【００９４】（実施の形態３）本実施の形態３のコンボ
リューショナルインタリーブ装置はRAM のアドレスカウ
ンタを２チャンネルを１単位としてまとめることによ
り、RAM の周辺回路の回路規模およびその消費電力の増
大を抑えるようにしたものである。また、すべての遅延
をRAMのみで実現することにより、種類が異なる記憶回
路を混在させることなく装置を構成できるようにしたも
のである。

【００９５】本実施の形態３のコンボリューショナルイ
ンタリーブ装置の構成について図７を用いて説明する。
本実施の形態３のコンボリューショナルインタリーブ装
置において、２１３は読み出し手段２１４へデータを出
力するシングルポートRAM （請求項６の記憶手段）、２
０６は本コンボリューショナルインタリーブ装置の入力
データ２２１をビット連結手段２０７と出力信号セレク
タ２１５に出力する入力データ制御手段、２０８はビッ
ト連結手段２０７へデータを出力するレジスタ、２０７
は書き込み手段２１２へデータを出力するビット連結手
段、２１０はアドレス生成手段２００とアドレス生成手
段２２３とRAM 制御手段２１１と出力信号セレクタ２１
５へ制御信号を出力するセレクト信号発生手段、２１１
はRAM ２１３へ制御信号を出力するRAM 制御手段、２０
０は書き込み手段２１２と読み出し手段２１４へRAM ア
ドレスを出力するアドレス生成手段、２１２はRAM ２１
３へRAM アドレスとデータを出力する書き込み手段、２
１４はRAM ２１３へRAM アドレスを出力し出力信号セレ
クタ２１５へデータを出力する読み出し手段、２１５は
レジスタ２０８とビット分離手段２１６へデータを出力
する出力信号セレクタ、２１６は出力データ制御手段２
１８とレジスタ２１７へデータを出力するビット分離手
段、２１７は出力データ制御手段２１８へデータを出力
するレジスタ、２１８はデインタリーバ出力データ２２
２を出力する出力データ制御手段である。

【００９６】また、アドレス生成手段２００において、
２０１はセレクト信号発生手段２１０が発生するセレク
ト信号に基づきRAM ２１３の上位アドレスを生成し、出
力タイミング調整手段２０５へ出力する上位アドレス生
成手段、２０２はセレクト信号発生手段２１０が発生す
るセレクト信号に基づきRAM ２１３の下位アドレスを生
成し、出力タイミング調整手段２０５へ出力する下位ア
ドレス生成手段、２０５は書き込み手段２１２と読み出
し手段２１４へRAM アドレスを出力する出力タイミング
調整手段である。

【００９７】また、下位アドレス生成手段２０２におい
て、２０３は２チャンネル毎の下位アドレスを下位アド
レスセレクタ２０４へ出力するカウンタ群、２０３２，
２０３４ないし２０３Ｎないし２０３Ｃ−１はそれぞれ
チャンネルｃｈ２／ｃｈ３，ｃｈ４／ｃｈ５ないしｃｈ
Ｎ／ｃｈＮ＋１ないしｃｈＣ−１，ｃｈＣに対して設け
られたカウンタ、２０４は下位アドレスを出力タイミン
グ調整手段２０５へ出力する下位アドレスセレクタであ
る。

【００９８】また、アドレス生成手段２２３において、
２２４はRAM 上位アドレスを出力タイミング調整手段２
２１へ出力する上位アドレス生成手段、２２５はRAM 下
位アドレスを出力タイミング調整手段２２１へ出力する
下位アドレス生成手段、２２１はRAM アドレスを書き込
み手段２１２と読み出し手段２１４へ出力する出力タイ
ミング調整手段である。

【００９９】そして、セレクト信号発生手段２１０とア
ドレス生成手段２００とアドレス生成手段２２３とで、
後述する動作原理説明における入力側セレクタの役割を
果たす。また、出力信号セレクタ２１５とアドレス生成
手段２００とアドレス生成手段２２３とで、後述する動
作原理説明における出力側セレクタの役割を果たす。

【０１００】本実施の形態３のコンボリューショナルイ
ンタリーブ装置の動作原理を図８およびタイミングチャ
ートを示す図９を用いて説明する。実施の形態３のコン
ボリューショナルインタリーブ装置は、図１６の102 −
０，…，102 −（Ｃ−１）を図８のビット幅ｂのシング
ルポートRAM 内の領域142−０，…，142 −Ｃ／２とビ
ット幅２ｂのシングルポートRAM 内の領域…，143−
（Ｎ／２−１），…，143 −（（Ｃ−１）／２−１）に
置き換え、巡回的に切り替えを行うセレクタ１４０／１
４１を用いることにより実現する。これらのセレクタ１
４０／１４１はｃｈ０からスタートして順次チャンネル
番号をインクリメントし、ｃｈＣに達するとｃｈ０に戻
って再び同じ動作を行うという切り替えを繰り返すもの
である。

【０１０１】なお、142 −０，…，142 −Ｃ／２…，は
143 −（Ｎ／２−１），…，143 −（（Ｃ−１）／２−
１）とは別のRAMに収容してもよいし、142 −０，…，1
42−Ｃ／２を２つずつまとめることにより、143 −（Ｎ
／２−１），…，143 −（（Ｃ−１）／２−１）とビッ
ト幅を揃え、143 −（Ｎ／２−１），…，143 −（（Ｃ
−１）／２−１）と同じRAMに収容してもよい。

【０１０２】最初セレクタ140/141 はｃｈ０を選択する
が、このｃｈ０には本来の遅延要素が存在しないため、
ｃｈ０の信号は本コンボリューショナルインタリーブ装
置内を本来の遅延がなされることなく通過する。次にセ
レクタ140/141 はｃｈ１を選択するが、ｃｈ１ではRAM
２１３内の領域１４２−０によりＦＩＦＯが実現されて
おり、このRAM ２１３内の領域１４２−０により遅延さ
れた信号が出力される。そして同様にセレクタ140/141
はｃｈＮを選択するが、このｃｈＮのデータは図示しな
いレジスタにより次のｃｈＮ＋１が選択されるまで保持
され、ｃｈＮのデータはRAM ２１３内の領域１４３−
（Ｎ／２−１）によりｃｈ１のＮ（＞１）倍遅延された
信号が出力される。また、ｃｈＮ＋１ではRAM ２１３内
の領域１４２−Ｎ／２によりｃｈ１のRAM２１３内の領
域１４２−０と同等の遅延がなされ、これに加えてRAM
２１３内の領域１４３−（Ｎ／２−１）によりｃｈ１の
Ｎ（＞１）倍の遅延がなされ、結局ｃｈ１の（Ｎ＋１）
倍遅延された信号が出力される。以下、同様にセレクタ
140/141 はｃｈＣを選択するが、ｃｈＣではRAM ２１３
内の領域１４２−Ｃ／２によりｃｈ１のRAM ２１３内の
領域１４２−０と同等の遅延がなされ、RAM ２１３内の
領域１４３−（（Ｃ−１）／２−１）によりｃｈ１のＣ
−１（＞Ｎ）倍の遅延がなされ、結局ｃｈ１のＣ倍遅延
された信号が出力される。そして次の時点ではセレクタ
140/141 はｃｈ０の選択に戻り、以下、上述の動作を繰
り返す。

【０１０３】これをより詳しく述べれば、時点ｔにおい
て、前記セレクタ140/141 がチャンネル番号Ｎを選択し
ている場合、入力データ制御手段２０６は図７の本コン
ボリューショナルインタリーブ装置の入力データ２２１
を出力信号セレクタ２１５を介して図７のレジスタ２０
８へ格納する。１時点後、（前記セレクタは、チャンネ
ル番号Ｎ＋１を選択している）RAM ２１３内の領域142
−Ｎ／２内からもっとも古いデータを読み出し、読み出
したアドレスに、本コンボリューショナルインタリーブ
装置の入カデータを書き込む。さらに読み出したデータ
を下位ｂビット、レジスタ２０８の出力を上位ｂビット
として同時に前記ＲＡＭ２１３内の領域143 −（Ｎ／２
−１）へ書き込む。ｔ＋Ｎ×ｍ×（Ｃ＋１）時点におい
て、これらのデータを同時に読み出し、上位ｂビットを
本コンボリューショナルインタリーブ装置の出力とし、
下位ｂビットをレジスタ２１７に格納する。ｔ＋１＋Ｎ
×ｍ×（Ｃ＋１）時点において、レジスタ２１７の出力
を本コンボリューショナルインタリーブ装置の出力とす
る。以上の処理を繰り返すことによりコンボリューショ
ナルインタリーブが可能となる。

【０１０４】次に動作について説明する。本実施の形態
３のコンボリューショナルインタリーブ装置は、入力デ
ータ制御手段２０６によりインタリーブすべき入力デー
タを入力データ端子２２１より取り込み、書き込み手段
２１２により、これをRAM ２１３に書き込む。その際、
各ｃｈのｂビットデータ２ｃｈ分のデータに対し１つの
アドレスカウンタが割り当てられる。そして、下位アド
レス生成手段２０２のｃｈ２およびｃｈ３（以下、ｃｈ
２／ｃｈ３と記す）ないしｃｈＮ−１およびｃｈＮ（以
下、ｃｈＮ−１／ｃｈＮと記す）ないしｃｈＣ−１およ
びｃｈＣ（以下、ｃｈＣ−１／ｃｈＣと記す）のそれぞ
れに対応するカウンタ２０３２ないし２０３Ｎないし２
０３Ｃ−１がRAM ２１３の下位アドレスをカウントす
る。これらのカウンタを下位アドレスセレクタ２０２が
セレクトするとともに、上位アドレス生成手段２０１か
ら出力するRAM ２１３の上位アドレスとともに、出力タ
イミング調整手段２０５により出力タイミングを調整し
たうえで書き込み手段２１２により、RAM ２１３に書き
込みアドレスを与える。

【０１０５】その際、まずｃｈ０のデータが入力され、
次の時点でｃｈ１のデータが入力されるが、ｃｈ０のデ
ータに関しては、セレクト信号発生手段２１０は、入力
データ制御手段２０６がRAM ２１３を経由させることな
く、直接出力信号セレクタ２１５へｃｈ０のデータを送
出するように制御を行う。また、セレクト信号発生手段
２１０により制御されるRAM制御手段２１１は、出力信
号セレクタ２１５がこの入力データ制御手段２０６から
直接出力信号セレクタ２１５に送られてきた，遅延され
ていないデータを選択するように制御を行う。

【０１０６】また、ｃｈ１のデータに関しては、出力信
号セレクタ２１５からレジスタ２０８に送られてきたｃ
ｈ０のデータと入力データ制御手段２０６からのｃｈ１
のデータとがビット連結手段２０７によって連結され
る。セレクト信号発生手段２１０により制御されるRAM
制御手段２１１はこの連結されたｃｈ０とｃｈ１のデー
タが書き込み手段２１２を介してRAM ２１３に同時に書
き込まれるように制御を行う。その際、セレクト信号発
生手段２１０およびRAM 制御手段２１１は、アドレス生
成手段２２３により生成された上位アドレスと下位アド
レスとがRAM ２１３のアドレスとして使用され、このア
ドレス生成手段２２３によって生成されたアドレスに関
しては各記憶領域のあるアドレスにデータを書き込み、
次の時点でそのデータを読み出すとともにそのデータを
次のアドレスに書き込む，という操作を２ｃｈ毎にそれ
ぞれの記憶領域に対して行うことにより、ｃｈ０および
ｃｈ１のデータに関し、RAM ２１３がＦＩＦＯとして動
作し所定時間の遅延がなされるように制御を行う。

【０１０７】そして、RAM ２１３から同時に読み出され
たこれらｃｈ０およびｃｈ１のデータはセレクト信号発
生手段２１０の制御により出力信号セレクタ２１５を介
してビット分離手段２１６に入力され、ｃｈ０のデータ
に関してはそのまま出力データ制御手段２１８に出力さ
れ、ｃｈ１のデータに関してはレジスタ２１７を介して
出力データ端子２２２から外部に出力するように制御さ
れる。これにより、ｃｈ１のデータに関しては図１のシ
フトレジスタ群に相当する遅延が実現される。

【０１０８】また、ｃｈ２ないしｃｈＮないしｃｈＣの
データに関しては、セレクト信号発生手段２１０の制御
により、それぞれのｃｈに対応して２ｃｈを１単位とし
て順次記憶エリアが大きくなる記憶領域が上位アドレス
生成手段２０１および下位アドレス生成手段２０２のカ
ウンタ群によってRAM ２１３に設定され、これらが図示
しない上位アドレスセレクタおよび下位アドレスセレク
タ２０４によって２ｃｈを１単位として順次選択する毎
に選択され、ｂビットのデータ２ｃｈ分が順次到来する
チャンネルに関しては各記憶領域のあるアドレスにデー
タを書き込み、次の時点でそのデータを読み出すととも
にそのデータを次のアドレスに書き込む，という操作を
２ｃｈ毎にそれぞれの記憶領域に対して行う。

【０１０９】また、ｃｈ１，ｃｈ３ないしｃｈＮないし
ｃｈＣの奇数チャンネルに対しては、セレクト信号発生
手段２１０の制御により、アドレス生成手段２２３がRA
M２１３の領域を用いて奇数チャンネルとこれに隣接す
る偶数チャンネルが持つべき遅延時間の差に相当する遅
延時間を生じるように、RAM２１３のアドレス生成を行
う。これにより、ｃｈ２／ｃｈ３に対しては２Ｔ／３Ｔ
の遅延時間が、…、ｃｈＣ−３／ｃｈＣ−２に対しては
（Ｃ−３）Ｔ／（Ｃ−２）Ｔの遅延時間が、それぞれ与
えられる。この動作は図１のシフトレジスタにより与え
られる遅延と同等の遅延をRAM２１３を用いて行うもの
ある。これにより、ｃｈ１，ｃｈ３，…，ｃｈＣ−２，
ｃｈＣに対してはＴの遅延時間が、それぞれ与えられ
る。

【０１１０】このため、アドレス生成手段２２３は、図
１のシフトレジスタ群４８の中から該当するｃｈのシフ
トレジスタを２ｃｈおきに順次選択してゆき、これらの
シフトレジスタがｃｈ０，ｃｈ２ないしｃｈＮ−１ない
しｃｈＣ−１の偶数チャンネルからの遅延時間の増大分
に相当する容量を有するように設定しているのと同等の
遅延時間を与えることにより、RAM２１３ｃｈ０ないし
ｃｈＮないしｃｈＣのデータに対し順次長くなる遅延時
間を与えることができる。

【０１１１】すなわち、ｃｈＮのデータはｃｈ０と同
様、入力されると出力信号セレクタ２１５によりレジス
タ２０８に入力され、ビット連結手段２０７にｃｈＮ＋
１のデータと連結されてRAM２１３に入力される。RAM２
１３はアドレス生成手段２２３およびアドレス生成手段
２００により、ｃｈＮおよびｃｈＮ＋１に対応する記憶
領域がそれぞれ設定され、これらによりｃｈＮおよびｃ
ｈＮ＋１のデータはそれぞれ（Ｎ＋１）Ｔに相当する遅
延時間が与えられる。このｃｈＮおよびｃｈＮ＋１のデ
ータはRAM２１３から同時に読み出され、出力信号セレ
クタ２１５によりビット分離手段２１６に入力される。

【０１１２】ビット分離手段２１６はｃｈＮのデータに
ついては直ちにこれを出力データ制御手段２１８を介し
て出力端子２２２より出力する。またｃｈＮ＋１のデー
タについては一旦これをレジスタ２１７により保持し、
出力データ制御手段２１８を介して出力端子２２２より
出力する。従って、セレクト信号発生手段２１０がｃｈ
０ないしｃｈＣに向けて順次チャンネルを変更してゆく
ように制御を行うことにより、チャンネル番号の増加に
応じてＴずつ長くなる遅延をそれぞれのチャンネルに与
えることができる。

【０１１３】以上の構成により、従来は、１チャンネル
について１つのアドレス生成回路が必要であったが、２
チャンネルについて１つでよいことから、アドレス生成
回路が１/ ２に削減され、大幅な省面積化が可能とな
る。また、シフトレジスタを用いないでＲＡＭのみで実
現できることから、より集積度が高まり、実施の形態１
に比べ、さらなる集積化が可能となる。なお、上記実施
の形態３では２チャンネルを１つのグループとして、１
グループにつき１つのアドレス生成回路を割り当てるよ
うにしたが、３以上の複数チャンネルに対し１つのアド
レス生成回路を割り当てるようにしてもよい。

【０１１４】より一般的には、入出力データ幅をb ビッ
ト、ビット幅単位のデータの個数である深さをｍ、チャ
ンネル番号数をｎ、最大チャンネル番号数をＣ（ｎは０
≦ｎ≦Cの関係を満たす整数であり、b，ｍ，Ｃは自然
数)としてもよい。特に、ＤＶＢ仕様に適用する場合
は、Ｃ＝１１、すなわちチャンネル数が１２であり、深
さは１７である。また、米国地上波仕様に適用する場合
は、Ｃ＝５１、すなわちチャンネル数が５２であり、深
さは４である。

【０１１５】また、上記実施の形態３では隣り合う２つ
のチャンネル間の遅延量の差に相当する遅延については
シフトレジスタではなくＲＡＭの領域で与えるようにし
たが、この専用のRAM領域により、チャンネル間の遅延
量の差以上の遅延を与えるようにしてもよい。さらに、
上記実施の形態３では、RAMとしてシングルポートRAMを
用いるようにしたが、マルチポートRAMを用いて、入出
力をより高速に行うようにしてもよい。

【０１１６】（実施の形態４）本実施の形態４のコンボ
リューショナルデインタリーブ装置はRAM のアドレスカ
ウンタを、２チャンネルを１単位としてまとめることに
より、RAM の周辺回路の回路規模およびその消費電力の
増大を抑えるようにしたものである。また、すべての遅
延をRAMのみで実現することにより、種類が異なる記憶
回路を混在させることなく装置を構成できるようにした
ものである。

【０１１７】本実施の形態４のコンボリューショナルデ
インタリーブ装置の構成について図１０を用いて説明す
る。本実施の形態４のコンボリューショナルデインタリ
ーブ装置において、２４３は読み出し手段244 へデータ
を出力するシングルポートRAM （請求項１４の記憶手
段）、２３６は本コンボリューショナルデインタリーブ
装置の入力データ251をビット連結手段２３７と出力信
号セレクタ２４５に出力する入力データ制御手段、２３
８はビット連結手段２３７ヘデータを出力するレジス
タ、２３７は書き込み手段２４２ヘデータを出力するビ
ット連結手段、２４０はアドレス生成手段２３０とアド
レス生成手段２５３とRAM 制御手段２４１と出力信号セ
レクタ２４５へ制御信号を出力するセレクト信号発生手
段、２４１はRAM243へ制御信号を出力するRAM 制御手
段、２３１は書き込み手段２４２と読み出し手段２４４
へRAMアドレスを出力する上位アドレス生成手段、２５
３は書き込み手段２１２と読み出し手段２４４へRAM ア
ドレスを出力するアドレス生成手段、２４２はRAM ２４
３へRAM アドレスとデータを出力する書き込み手段、２
４４はRAM ２４３へRAMアドレスを出力し出力信号セレ
クタ２４５へデータを出力する読み出し手段、２４５は
レジスタ２３８とビット分離手段２４６ヘデータを出力
する出力信号セレクタ、２４６は出力データ制御手段２
４８とレジスタ２４７ヘデータを出力するビット分離手
段、２４７は出力データ制御手段２４８へデータを出力
するレジスタ、２４８は本デインタリーバの出力データ
２５２を出力する出力データ制御手段である。

【０１１８】また、アドレス生成手段２３０において、
２３１は、セレクト信号発生手段２４０のセレクト信号
に基づきRAM ２４３の上位アドレスを生成し、出力タイ
ミング調整手段２３５へ出力する上位アドレス生成手
段、２３２はRAM ２４３の下位アドレスを生成し、出力
タイミング調整手段２３５へ出力する下位アドレス生成
手段、２３５は書き込み手段２４２と読み出し手段２４
４へRAM アドレスを出力する出力タイミング調整手段で
ある。

【０１１９】また、下位アドレス生成手段２３２におい
て、２３３は２チャンネル毎の下位アドレスを下位アド
レスセレクタ２３４へ出力するカウンタ群、２３３０，
２３３２ないし２３３Ｎないし２３３Ｃ−３はそれぞれ
チャンネルｃｈ０およびｃｈ１，ｃｈ２およびｃｈ３な
いしｃｈＮおよびｃｈＮ＋１ないしｃｈＣ−３およびｃ
ｈＣ−２に対応して設けられたカウンタ、２３４は下位
アドレスを出力タイミング調整手段２３５へ出力する下
位アドレスセレクタである。

【０１２０】また、アドレス生成手段２５３において、
２５４はRAM ２４３の上位アドレスを出力タイミング調
整手段２５１へ出力する上位アドレス生成手段、２５５
はRAM ２４３の下位アドレスを出力タイミング調整手段
２５１へ出力する下位アドレス生成手段、２５１はRAM
２４３のアドレスを書き込み手段２４２と読み出し手段
２４４へ出力する出力タイミング調整手段である。

【０１２１】そして、セレクト信号発生手段２４０とア
ドレス生成手段２３０とアドレス生成手段２５３とで、
後述する動作原理説明における入力側セレクタの役割を
果たす。また、出力信号セレクタ２４５とアドレス生成
手段２３０とアドレス生成手段２５３とで、後述する動
作原理説明における出力側セレクタの役割を果たす。

【０１２２】本実施の形態４のコンボリューショナルデ
インタリーブ装置の動作原理を図１１およびタイミング
チャートを示す図１２を用いて説明する。実施の形態４
のコンボリューショナルデインタリーブ装置は、図１８
の112 −０，…，112 −（Ｃ−１）を図１１のビット幅
ｂのシングルポートRAM 内の領域152 −０，…，152 −
（（Ｃ−１）／２）とビット幅２ｂのシングルポートRA
M内の領域153 −０，…，153 −（Ｎ／２），…に置き
換え、巡回的に切り替えを行うセレクタ１５０／１５１
を用いることにより実現する。これらのセレクタ１５０
／１５１はｃｈ０からスタートして順次チャンネル番号
をインクリメントし、ｃｈＣに達するとｃｈ０に戻って
再び同じ動作を行うという切り替えを繰り返すものであ
る。

【０１２３】なお、152 −０，…，152 −（（Ｃ−１）
／２）と153 −０，…，153 −（Ｎ／２），…とは別の
RAMに収容してもよいし、152 −０，…，152 −（（Ｃ
−１）／２）を２つずつまとめることにより、153 −
０，…，153 −（Ｎ／２），…とビット幅を揃え、153
−０，…，153 −（Ｎ／２），…と同じRAMに収容して
もよい。最初セレクタ150/151 はｃｈ０を選択するが、
ｃｈ０ではRAM ２４３内の領域１５２−０により後述す
るｃｈＣ−１のRAM ２４３内の領域１５２−（（Ｃ−
１）／２）と同等の遅延がなされ、RAM ２４３内の領域
１５３−０により後述するｃｈＣ−１のＣ−１（＞Ｎ）
倍の遅延がなされ、結局ｃｈＣ−１のＣ倍遅延された信
号が出力される。

【０１２４】次にセレクタ150/151 はｃｈ１を選択する
が、ｃｈ１ではRAM ２４３内の領域１５２−０が存在し
ないため、ｃｈＣ−１のＣ−１倍遅延された信号が出力
される。そして同様にセレクタ150/151 はｃｈＮを選択
するが、このｃｈＮのデータは図示しないレジスタによ
り次のｃｈＮ＋１が選択されるまで保持され、ｃｈＮの
データはRAM ２４３内の領域１５２−Ｎ／２およびRAM
２４３内の領域１５３−Ｎ／２によりｃｈＣ−１のＣ−
Ｎ（＞１）倍遅延された信号が出力される。また、ｃｈ
Ｎ＋１ではRAM ２４３内の領域１５２−Ｎ／２が存在し
ないため、RAM ２４３内の領域１５３−Ｎ／２によりｃ
ｈＣ−１のＣ−（Ｎ＋１）（＞１）倍遅延された信号が
出力される。さらに、ｃｈＣ−１ではRAM ２４３内の領
域１５２−（（Ｃ−１）／２）のみによって本来の遅延
がなされる。以下、同様にセレクタ150/151 はｃｈＣを
選択するが、ｃｈＣには本来の遅延要素が存在しないた
め、ｃｈＣの信号は本コンボリューショナルデインタリ
ーブ装置内を本来の遅延がなされることなく通過する。
そして次の時点ではセレクタ150/151 はｃｈ０の選択に
戻り、以下、上述の動作を繰り返す。

【０１２５】これにより、図７のコンボリューショナル
インタリーブ装置により各ｃｈ０ないしｃｈＣに対し順
次長い遅延時間が与えられていたのが、この図１０のコ
ンボリューショナルデインタリーブ装置により各ｃｈ０
ないしｃｈＮないしｃｈＣに対し順次短い遅延時間が与
えられることとなり、総合的にみれば各ｃｈ０ないしｃ
ｈＮないしｃｈＣに対し同一の遅延時間が与えられるこ
ととなり、図７のコンボリューショナルインタリーブ装
置によって並べ替えられたデータ配列が図１０のコンボ
リューショナルデインタリーブ装置によって復元され
る。

【０１２６】これをより詳しく述べれば、時点ｔにおい
て、前記セレクタ150/151 はチャンネル番号Ｎを選択し
ている場合、本コンボリューショナルデインタリーブ装
置の入力データをRAM ２４３の領域152−Ｎ／２内から
もっとも古いデータを読み出し、読み出したアドレス
に、本コンボリューショナルデインタリーブ装置の入力
データを書き込む。さらに読み出したデータを図１０の
レジスタ２３８へ格納する。１時点後、（前記セレクタ
は、チャンネル番号Ｎ＋１を選択している）本コンボリ
ューショナルデインタリーブ装置の入力データを下位ｂ
ビット、レジスタ２３８の出力を上位ｂビットとして、
同時に前記RAM ２４３の領域153−Ｎ／２へ書き込む。
ｔ＋Ｎ×ｍ×（Ｃ＋１）時点において、同時に読み出
し、上位ｂビットを本コンボリューショナルデインタリ
ーブ装置の出力とし、下位ｂビットをレジスタ２４７に
格納する。ｔ＋１＋Ｎ×ｍ×（Ｃ＋１）時点において、
レジスタ２４７の出力を本コンボリューショナルデイン
タリーブ装置の出力とする。以上の処理を繰り返すこと
により、コンボリューショナルデインタリーブが可能と
なる。

【０１２７】次に動作について説明する。本実施の形態
４のコンボリューショナルデインタリーブ装置は、入力
データ制御手段２３６によりデインタリーブすべき入力
データを入力データ端子２５１より取り込み、書き込み
手段２４２により、これをRAM ２４３に書き込む。その
際、各ｃｈのｂビットデータ２ｃｈ分のデータに対し１
つのアドレスカウンタが割り当てられる。そして、下位
アドレス生成手段２３２のｃｈ０およびｃｈ１（以下、
ｃｈ０／ｃｈ１と記す）ないしｃｈＮ−１およびｃｈＮ
（以下、ｃｈＮ−１／ｃｈＮと記す）ないしｃｈＣ−３
およびｃｈＣ−２（以下、ｃｈＣ−３／ｃｈＣ−２と記
す）のそれぞれに対応するカウンタ２３３０ないし２３
３Ｃ−３がRAM ２４３の下位アドレスをカウントする。
これらのカウンタを下位アドレスセレクタ２３２がセレ
クトするとともに、上位アドレス生成手段２３１から出
力するRAM ２４３の上位アドレスとともに、出力タイミ
ング調整手段２３５により出力タイミングを調整したう
えで書き込み手段２４２により、RAM ２４３に書き込み
アドレスを与える。

【０１２８】その際、ｃｈ０のデータは入力されると出
力信号セレクタ２４５によりレジスタ２３８に入力さ
れ、ビット連結手段２３７にｃｈ１のデータと連結され
てRAM２４３に入力される。RAM２４３はアドレス生成手
段２５３およびアドレス生成手段２３０により、ｃｈ０
およびｃｈ１に対応する記憶領域がそれぞれ設定され、
これらによりｃｈ０およびｃｈ１のデータはそれぞれＣ
Ｔに相当する遅延時間が与えられる。このｃｈ０および
ｃｈ１のデータはRAM２４３から同時に読み出され、出
力信号セレクタ２４５によりビット分離手段２４６に入
力される。ビット分離手段２４６はｃｈ０のデータにつ
いては直ちにこれを出力データ制御手段２４８を介して
出力端子２５２より出力する。またｃｈ１のデータにつ
いては一旦これをレジスタ２４７により保持し、出力デ
ータ制御手段２４８を介して出力端子２５２より出力す
る。

【０１２９】また、ｃｈ２ないしｃｈＮないしｃｈＣ−
２のデータに関しては、セレクト信号発生手段２４０の
制御により、それぞれのｃｈに対応して２ｃｈを１単位
として順次記憶エリアが小さくなる記憶領域が上位アド
レス生成手段２３１および下位アドレス生成手段２３２
のカウンタ群２３３によってRAM ２４３に設定され、こ
れらが図示しない上位アドレスセレクタおよび下位アド
レスセレクタ２３４によって各ｃｈを２ｃｈを１単位と
して順次選択する毎に選択され、ｂビットのデータ２ｃ
ｈ分が順次到来するチャンネルに関しては各記憶領域の
あるアドレスにデータを書き込み、次の時点でそのデー
タを読み出すとともにそのデータを次のアドレスに書き
込む，という操作を２ｃｈ毎にそれぞれの記憶領域に対
して行う。

【０１３０】また、ｃｈ２ないしｃｈＮ−１ないしｃｈ
Ｃ−１の偶数チャンネルに対しては、セレクト信号発生
手段２４０の制御により、アドレス生成手段２５３が、
RAM２４３の領域を用いて奇数チャンネルとこれに隣接
する偶数チャンネルが持つべき遅延時間の差に相当する
遅延時間を生じるように、RAM２４３のアドレス生成を
行う。これにより、ｃｈ０／ｃｈ１に対してはＣＴ／
（Ｃ−１）Ｔの遅延時間が、ｃｈ２／ｃｈ３に対しては
（Ｃ−２）Ｔ／（Ｃ−３）Ｔの遅延時間が、…、ｃｈＣ
−３／ｃｈＣ−２に対しては３Ｔ／２Ｔの遅延時間が、
それぞれ与えられる。この動作は図４のシフトレジスタ
により与えられる遅延と同等の遅延をRAM２４３を用い
て行うものある。これにより、ｃｈ０，ｃｈ２，…，ｃ
ｈＣ−３，ｃｈＣ−１に対してはＴの遅延時間が、それ
ぞれ与えられる。

【０１３１】すなわち、アドレス生成手段２５３は、図
４のシフトレジスタ群７８の中から該当するｃｈのシフ
トレジスタを２ｃｈおきに順次選択してゆき、これらの
シフトレジスタがｃｈ１，ｃｈ３ないしｃｈＮないしｃ
ｈＣの奇数チャンネルからの遅延時間の増大分に相当す
る容量を有するように設定しているのと同等の遅延時間
を与えることにより、ｃｈ０ないしｃｈＮないしｃｈＣ
−２のデータに対し順次短くなる遅延時間を与えること
ができる。従って、セレクト信号発生手段２４０がｃｈ
０ないしｃｈＣ−２に向けて順次チャンネルを変更して
ゆくように制御を行うことにより、チャンネル番号の増
加に応じてＴずつ短くなる遅延をそれぞれのチャンネル
に与えることができる。

【０１３２】そして、ｃｈＣ−１のデータが入力され、
最後にｃｈＣのデータが入力されるが、ｃｈＣ−１のデ
ータに関しては、出力信号セレクタ２４５からレジスタ
２３８に送られてきたｃｈＣのデータと入力データ制御
手段２３６からのｃｈＣ−１のデータとがビット連結手
段２３７によって連結される。セレクト信号発生手段２
４０により制御されるRAM制御手段２４１は、この連結
されたデータが書き込み手段２４２を介してRAM ２４３
に書き込まれるように制御を行う。その際、セレクト信
号発生手段２４０およびRAM制御手段２４１は、アドレ
ス生成手段２５３により生成された上位アドレスと下位
アドレスとがRAM ２４３のアドレスとして使用され、こ
のアドレス生成手段２５３によって生成されたアドレス
に関しては各記憶領域のあるアドレスにデータを書き込
み、次の時点でそのデータを読み出すとともにそのデー
タを次のアドレスに書き込む，という操作を２ｃｈ毎に
それぞれの記憶領域に対して行うことにより、ｃｈＣに
関しては遅延を行うことなく、またｃｈＣ−１に関して
はRAM ２４３がＦＩＦＯとして動作し所定時間の遅延が
なされるように制御を行う。

【０１３３】また、ｃｈＣのデータに関しては、セレク
ト信号発生手段２４０は、入力データ制御手段２３６が
RAM ２４３を経由することなく、直接出力信号セレクタ
２４５へデータを送出するように制御を行う。また、セ
レクト信号発生手段２４０により制御されるRAM制御手
段２４１は、出力信号セレクタ２４５がこの入力データ
制御手段２３６から直接出力信号セレクタ２４５に送ら
れてきた，遅延されていないデータを選択する。

【０１３４】そして、RAM ２４３から読み出されたこれ
らｃｈＣおよびｃｈＣ−１のデータはセレクト出力信号
セレクタ２４５を介してビット分離手段２４６に入力さ
れ、ｃｈＣのデータに関してはそのまま、ｃｈＣ−１の
データに関してはレジスタ２４７を介して出力データ端
子２５２から外部に出力する。これにより、図４のシフ
トレジスタ群に相当する遅延が実現される。

【０１３５】以上の構成により、従来は、１チャンネル
について１つのアドレス生成回路が必要であったが、２
チャンネルについて１つでよいことから、アドレス生成
回路が１/ ２に削減され、大幅な省面積化が可能とな
る。また、シフトレジスタを用いないで実現できること
から、より集積化率が高まり、実施の形態２に比べ、さ
らに省面積化が可能となる。なお、上記実施の形態４で
は２チャンネルを１つのグループとして、１グループに
つき１つのアドレス生成回路を割り当てるようにした
が、３以上の複数チャンネルに対し１つのアドレス生成
回路を割り当てるようにしてもよい。

【０１３６】より一般的には、入出力データ幅をb ビッ
ト、ビット幅単位のデータの個数である深さをｍ、チャ
ンネル番号数をｎ、最大チャンネル番号数をＣ（ｎは０
≦ｎ≦Cの関係を満たす整数であり、b，ｍ，Ｃは自然
数)としてもよい。特に、ＤＶＢ仕様に適用する場合
は、Ｃ＝１１、すなわちチャンネル数が１２であり、深
さは１７である。また、米国地上波仕様に適用する場合
は、Ｃ＝５１、すなわちチャンネル数が５２であり、深
さは４である。また、上記実施の形態４では隣り合う２
つのチャンネル間の遅延量の差に相当する遅延について
はシフトレジスタではなくＲＡＭの領域で与えるように
したが、この専用のＲＡＭ領域により、チャンネル間の
遅延量の差以上の遅延を与えるようにしてもよい。さら
に、上記実施の形態４では、ＲＡＭとしてシングルポー
トＲＡＭを用いるようにしたが、マルチポートＲＡＭを
用いて、入出力をより高速に行うようにしてもよい。

【０１３７】（実施の形態５）

【０１３８】本実施の形態５のコンボリューショナルイ
ンタリーブ装置は、実施の形態３のようにRAM のアドレ
スカウンタを、２チャンネルを１単位としてまとめた場
合に、アドレスカウンタを加算器およびレジスタ群で構
成することにより、RAM の周辺回路の回路規模の増大を
さらに抑えるようにしたものである。

【０１３９】本実施の形態５のコンボリューショナルイ
ンタリーブ装置の構成について図１９を用いて説明す
る。本実施の形態５のコンボリューショナルインタリー
ブ装置において、３１３は読み出し手段３１４へデータ
を出力するシングルポートRAM （請求項６の記憶手
段）、３０６は本コンボリューショナルインタリーブ装
置の入力データ３２１をビット連結手段３０７と出力信
号セレクタ３１５に出力する入力データ制御手段、３０
８はビット連結手段３０７へデータを出力するレジス
タ、３０７は書き込み手段３１２へデータを出力するビ
ット連結手段、３１０はアドレス生成手段３００とRAM
制御手段３１１と出力信号セレクタ３１５へ制御信号を
出力するセレクト信号発生手段、３１１はRAM ３１３へ
制御信号を出力するRAM 制御手段、３００は書き込み手
段３１２と読み出し手段３１４へRAM アドレスを出力す
るアドレス生成手段、３１２はRAM ３１３へRAM アドレ
スとデータを出力する書き込み手段、３１４はRAM ３１
３へRAM アドレスを出力し出力信号セレクタ３１５へデ
ータを出力する読み出し手段、３１５はレジスタ３０８
とビット分離手段３１６へデータを出力する出力信号セ
レクタ、３１６は出力データ制御手段３１８とレジスタ
３１７へデータを出力するビット分離手段、３１７は出
力データ制御手段３１８へデータを出力するレジスタ、
３１８はデインタリーバ出力データ３２２を出力する出
力データ制御手段である。

【０１４０】また、アドレス生成手段３００において、
３０１はセレクト信号発生手段３１０のセレクト信号に
基づきRAM ３１３の上位アドレスを生成し、出力タイミ
ング調整手段３０５へ出力する上位アドレス生成手段、
３０２はセレクト信号発生手段３１０からのセレクト信
号に基づきRAM ３１３の下位アドレスを生成し、出力タ
イミング調整手段３０５へ出力する下位アドレス生成手
段、３０５は書き込み手段３１２と読み出し手段３１４
に対しRAM アドレスを出力する出力タイミング調整手段
である。

【０１４１】また、下位アドレス生成手段３０２におい
て、３３１は２チャンネル毎の閾値を保持するレジス
タ、３３０はこのレジスタ３３１の出力に下位アドレス
セレクタ３０４２の出力を加算する加算器、３０４１は
この加算器３３０の出力をレジスタ群３０３に出力する
下位アドレスセレクタ、３０３−０ないし３０３−（Ｃ
−１）／２−１はそれぞれチャンネルｃｈ２及びｃｈ３
ないしｃｈＣ−１及びｃｈＣに対応して設けられたレジ
スタ、３０３−（Ｃ−１）／２はｃｈ１，ｃｈ３，…ｃ
ｈＣ−２に対応して設けられたレジスタ、３０５は下位
アドレスセレクタ３０４２の出力アドレスを書き込み手
段３１２へ出力する出力タイミング調整手段である。そ
して、セレクト信号発生手段３１０とアドレス生成手段
３００とで、後述する動作原理説明における入力側セレ
クタの役割を果たす。また、出力信号セレクタ３１５と
アドレス生成手段３００とで、後述する動作原理説明に
おける出力側セレクタの役割を果たす。

【０１４２】本実施の形態５のコンボリューショナルイ
ンタリーブ装置は、図７に示す実施の形態３の下位アド
レス生成手段２０２と下位アドレス生成手段２２５内の
カウンタに相当する手段を、加算器３３０とレジスタ群
３０３により実現することにより、カウンタを統合し、
コンボリューショナルインターリーブ装置をさらに省面
積化するようにしたものである。従って、この下位アド
レス生成手段の動作について、下位アドレスセレクタ３
０４が選択しているチャンネル毎の処理を以下に示す。
なお、実施の形態３と同様の動作についてはその説明を
省略する。まず、下位アドレスセレクタ３０４１，３０
４２がｃｈ０を選択している場合、下位アドレスはこれ
を生成しない。その理由は、インターリーブ装置のｃｈ
０にはデータの遅延要素は存在しないからである。

【０１４３】次に、下位アドレスセレクタ３０４１が奇
数番号のチャネル、すなわち、ｃｈ１，ｃｈ３，ｃｈ
５，…等を選択している場合、レジスタ３０３−（Ｃ−
１）／２が選択され、下位アドレスセレクタ３０４２は
出力タイミング調整手段３０５と加算器３３０にデータ
を出力する。加算器３３０は入力データに“１”を加算
し、その結果がレジスタ３３１に記憶された閾値を越え
れば“０”を、そうでなければ加算結果を下位アドレス
セレクタ３０４１に出力する。下位アドレスセレクタ３
０４１はこの値をレジスタ３０３−（Ｃ−１）／２に出
力する。このとき、下位アドレスセレクタ３０４１が奇
数番号中の最大チャネルを選択していれば、レジスタ３
０３−（Ｃ−１）／２を入力データ値に更新する。下位
アドレスセレクタ３０４１がチャネル２を選択している
場合、レジスタ３０３−０が選択され、下位アドレスセ
レクタ３０４２はその出力を出力タイミング調整手段３
０５と加算器３３０に出力する。

【０１４４】チャネル毎の閾値として、レジスタ３３１
はレジスタ３０３−０に対応する閾値を加算器３３０に
出力する。加算器３３０は入力データに“１”を加算
し、その結果が閾値を越えれば“０”を、そうでなけれ
ば加算結果を下位アドレスセレクタ３０４１に出力す
る。下位アドレスセレクタ３０４１はこの“０”もしく
は加算結果のいずれかをレジスタ３０３−０に出力し、
レジスタ３０３−０を入力データ値に更新する。下位ア
ドレスセレクタ３０４１がチャネル４を選択している場
合、レジスタ３０３−１が選択され、下位アドレスセレ
クタ３０４２はその出力を出力タイミング調整手段３０
５と加算器３３０に出力する。チャネル毎の閾値とし
て、レジスタ３３１はレジスタ３０３−１に対応する閾
値を加算器３３０に出力する。加算器３３０は入力デー
タに“１”を加算し、その結果が閾値を越えれば“０”
を、そうでなければ加算結果を下位アドレスセレクタ３
０４１に出力する。下位アドレスセレクタ３０４１はこ
の“０”もしくは加算結果のいずれかをレジスタ３０３
−１に出力し、レジスタ３０３−１を入力データ値に更
新する。

【０１４５】同様に、下位アドレスセレクタ３０４１が
チャネルＮを選択している場合、レジスタ３０３−（Ｎ
／２−１）が選択され、下位アドレスセレクタ３０４２
はその出力を出力タイミング調整手段３０５と加算器３
３０に出力する。チャネル毎の閾値として、レジスタ３
３１はレジスタ３０３−（Ｎ／２−１）の閾値を加算器
３３０に出力する。加算器３３０は入力データに“１”
を加算し、その結果が閾値を越えれば“０”を、そうで
なければ加算結果を下位アドレスセレクタ３０４に出力
する。下位アドレスセレクタ３０４１はこの“０”もし
くは加算結果のいずれかをレジスタ３０３−（Ｎ／２−
１）に出力し、レジスタ３０３−（Ｎ／２−１）を入力
データ値に更新する。以上の動作を繰り返すことによ
り、ＲＡＭの下位アドレスカウントを、加算器とレジス
タにより実現できるため、アドレスカウンタを用いる実
施の形態３に比べ回路規模を縮小できる。

【０１４６】（実施の形態６）本実施の形態６のコンボ
リューショナルデインタリーブ装置は、実施の形態４の
ようにRAM のアドレスカウンタを、２チャンネルを１単
位としてまとめた場合に、アドレスカウンタを加算器お
よびレジスタ群で構成することにより、RAM の周辺回路
の回路規模の増大をさらに抑えるようにしたものであ
る。

【０１４７】本実施の形態６のコンボリューショナルデ
インタリーブ装置の構成について図２０を用いて説明す
る。本実施の形態６のコンボリューショナルデインタリ
ーブ装置において、４１３は読み出し手段４１４へデー
タを出力するシングルポートRAM （請求項１４の記憶手
段）、４０６は本コンボリューショナルデインタリーブ
装置の入力データ４２１をビット連結手段４０７と出力
信号セレクタ４１５に出力する入力データ制御手段、４
０８はビット連結手段４０７へデータを出力するレジス
タ、４０７は書き込み手段４１２へデータを出力するビ
ット連結手段、４１０はアドレス生成手段４００とRAM
制御手段４１１と出力信号セレクタ４１５へ制御信号を
出力するセレクト信号発生手段、４１１はRAM ４１３へ
制御信号を出力するRAM 制御手段、４００は書き込み手
段４１２と読み出し手段４１４へRAM アドレスを出力す
るアドレス生成手段、４１２はRAM ４１３へRAM アドレ
スとデータを出力する書き込み手段、４１４はRAM ４１
３へRAM アドレスを出力し出力信号セレクタ４１５へデ
ータを出力する読み出し手段、４１５はレジスタ４０８
とビット分離手段４１６へデータを出力する出力信号セ
レクタ、４１６は出力データ制御手段４１８とレジスタ
４１７へデータを出力するビット分離手段、４１７は出
力データ制御手段４１８へデータを出力するレジスタ、
４１８はデインタリーバ出力データ４２２を出力する出
力データ制御手段である。

【０１４８】また、アドレス生成手段４００において、
４０１はセレクト信号発生手段４１０からRAM ４１３の
上位アドレスを生成し、出力タイミング調整手段４０５
へ出力する上位アドレス生成手段、４０２はセレクト信
号発生手段４１０からRAM ４１３の下位アドレスを生成
し、出力タイミング調整手段４０５へ出力する下位アド
レス生成手段、４０５は書き込み手段４１２と読み出し
手段４１４に対しRAMアドレスを出力する出力タイミン
グ調整手段である。

【０１４９】また、下位アドレス生成手段４０２におい
て、４３１は２チャンネル毎の閾値を保持するレジス
タ、４３０はこのレジスタ４３１の出力に下位アドレス
セレクタ４０４２の出力を加算する加算器、４０４１は
この加算器４３０の出力をレジスタ群４０３に出力する
下位アドレスセレクタ、４０３−０ないし４０３−（Ｃ
−１）／２−１はそれぞれチャンネルｃｈ０及びｃｈ１
ないしｃｈＣ−３及びｃｈＣ−２に対応して設けられた
レジスタ、４０３−（Ｃ−３）／２＋１はｃｈ０，ｃｈ
２，…ｃｈＣ−１に対応して設けられたレジスタ、４０
５は下位アドレスセレクタの出力アドレスを書き込み手
段４１２へ出力する出力タイミング調整手段である。

【０１５０】そして、セレクト信号発生手段４１０とア
ドレス生成手段４００とで、後述する動作原理説明にお
ける入力側セレクタの役割を果たす。また、出力信号セ
レクタ４１５とアドレス生成手段４００とで、後述する
動作原理説明における出力側セレクタの役割を果たす。

【０１５１】本実施の形態６のコンボリューショナルイ
ンタリーブ装置は、図１０に示す実施の形態４の下位ア
ドレス生成手段２０２と下位アドレス生成手段２２５内
のカウンタに相当する手段を、加算器４３０とレジスタ
群４０３により実現することにより、カウンタを統合
し、コンボリューショナルデインターリーブ装置をさら
に省面積化するようにしたものである。従って、この下
位アドレス生成手段の動作について、下位アドレスセレ
クタ４０４が選択しているチャンネル毎の処理を以下に
示す。なお、実施の形態４と同様の動作についてはその
説明を省略する。まず、下位アドレスセレクタ４０４
１，４０４２がｃｈＣを選択している場合、下位アドレ
スはこれを生成しない。その理由はインターリーブ装置
のｃｈＣにデータの遅延要素は存在しないからである。
次に、下位アドレスセレクタ４０４が偶数番号のチャネ
ル、すなわち、ｃｈ０，ｃｈ２，ｃｈ４，…等を選択し
ている場合、レジスタ４０３−（Ｃ−３）／２＋１が選
択され、下位アドレスセレクタ４０４２は出力タイミン
グ調整手段４０５と加算器４３０にデータを出力する。
加算器４３０は入力データに“１”を加算し、その結果
がレジスタ４３１に記憶された閾値を越えれば“０”
を、そうでなければ加算結果を下位アドレスセレクタ４
０４１に出力する。

【０１５２】下位アドレスセレクタ４０４１はこの値を
レジスタ４０３−（Ｃ−３）／２＋１に出力する。この
とき、下位アドレスセレクタ４０４１が偶数番号中の最
大チャネルを選択していれば、レジスタ４０３−（Ｃ−
３）／２＋１を入力データ値に更新する。下位アドレス
セレクタ４０４１がチャネル２を選択している場合、レ
ジスタ４０３−０が選択され、下位アドレスセレクタ４
０４２はその出力を出力タイミング調整手段４０５と加
算器４３０にデータを出力する。チャネル毎の閾値とし
て、レジスタ４３１はレジスタ４０３−０の閾値を加算
器４３０にデータを出力する。加算器４３０は入力デー
タに“１”を加算し、その結果が閾値を越えれば“０”
を、そうでなければ加算結果を下位アドレスセレクタ４
０４１に出力する。下位アドレスセレクタ４０４１はこ
の“０”もしくは加算結果のいずれかをレジスタ４０３
−０に出力し、レジスタ４０３−０を入力データ値に更
新する。下位アドレスセレクタ４０４１がチャネル４を
選択している場合、レジスタ４０３−１が選択され、下
位アドレスセレクタ４０４２はその出力を出力タイミン
グ調整手段４０５と加算器４３０にデータを出力する。
チャネル毎の閾値として、レジスタ４３１はレジスタ４
０３−１に対応する閾値を加算器４３０に出力する。加
算器４３０は入力データに“１”を加算し、その結果が
閾値を越えれば“０”を、そうでなければ加算結果を下
位アドレスセレクタ４０４１に出力する。

【０１５３】下位アドレスセレクタ４０４１はこの
“０”もしくは加算結果のいずれかをレジスタ４０３−
１に出力し、レジスタ４０３−１を入力データ値に更新
する。同様に、下位アドレスセレクタ４０４１がチャネ
ルＮを選択している場合、レジスタ４０３−Ｎ／２が選
択され、下位アドレスセレクタ４０４２はその出力を出
力タイミング調整手段４０５と加算器４３０に出力す
る。チャネル毎の閾値として、レジスタ４３１はレジス
タ４０３−Ｎ／２の閾値を加算器４３０にデータを出力
する。加算器４３０は入力データに“１”を加算し、そ
の結果が閾値を越えれば“０”を、そうでなければ加算
結果を下位アドレスセレクタ４０４に出力する。下位ア
ドレスセレクタ４０４１はこの“０”もしくは加算結果
のいずれかをレジスタ４０３−Ｎ／２に出力し、レジス
タ４０３−Ｎ／２を入力データ値に更新する。以上の動
作を繰り返すことにより、ＲＡＭの下位アドレスカウン
トを、加算器とレジスタにより実現できるため、アドレ
スカウンタを用いる実施の形態４に比べ回路規模を縮小
できる。

【０１５４】

【発明の効果】以上のように、本願の請求項１の発明に
係るコンボリューショナルインタリーブ装置によれば、
入出力データ幅をｂビット、ビット幅単位のデータの個
数である深さをｍ、チャンネル番号数をｎ、最大チャン
ネル番号数をＣとする ( ｎは０≦ｎ≦ C の関係を満たす整
数であり、ｂ，ｍ，Ｃは自然数 ) データ群に対し入力デ
ータ毎に第０チャンネルから第Ｃチャンネルの順に巡回
的に入出力を切り替えながらコンボリューショナルイン
タリーブを行うコンボリューショナルインタリーブ装置
において、データ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビッ
トの第１記憶手段と、本コンボリューショナルインタリ
ーブ装置の入力データをビット連結手段または第２記憶
手段または出力データ制御手段に振り分ける入力データ
制御手段と、前記入力データ制御手段からの入力データ
を遅延するための前記第２記憶手段と、前記入力データ
制御手段と前記第２記憶手段からの入力データを連結し
データ幅がｊ×ｂビットの前記第１記憶装置の入力デー
タを生成するための前記ビット連結手段と、前記第１記
憶手段のアドレスを生成するアドレス生成手段と、前記
第１記憶手段の出力データを本コンボリューショナルイ
ンタリーブ装置のデータ幅ｂビットの出力データに変換
するためのビット分離手段と、前記ビット分離手段から
の出力データを本コンボリューショナルインタリーブ装
置の外部へ出力する前記出力データ制御手段とを備える
ようにしたので、 RAM アドレス生成手段を最適化でき、
アドレス生成回路面積が最小限となり、 RAM アクセス回
数が低減できることにより、最小限の消費電力で、コン
ボリューショナルインタリーブを行うことが可能にな
り、しかも低動作周波数で動作する RAM でも実行するこ
とが可能となる効果がある。

【０１５５】また、本願の請求項２の発明に係るコンボ
リューショナルインタリーブ装置によれば、請求項１記
載のコンボリューショナルインタリーブ装置において、
前記アドレス生成手段は、上記第１記憶手段がチャンネ
ルを多くともｋ個毎のグループに分けた第ｉのグループ
に対しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延量）
の遅延を行うようにアドレス生成を行うものであり、第
ｉのグループは第ｉｋないし第（（ｉ＋１）ｋ−１）チ
ャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ／
ｋ）の整数部分）の関係を満たす整数であり、（ｉ＋
１）ｋ−１≦Ｃであるとする）からなるものであり、上
記第２記憶手段は、第ｎチャンネルのデータに与えるべ
きｎＴの遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し上
記第１記憶手段による遅延で不足する分の遅延を行いう
る記憶容量を有するとともに、上記ｂビットかつ深さｍ
のデータが入力される毎に、上記第１記憶手段，第２記
憶手段に入力するデータのチャンネルと，上記第１記憶
手段が出力するデータのチャンネルが同一チャンネル番
号のチャンネルとなるように順次切り替えを行う切り替
え手段を備えるようにしたので、 RAM アドレス生成手段
を最適化でき、アドレス生成回路面積が最小限となり、
RAM アクセス回数が低減できることにより、最小限の消
費電力で、コンボリューショナルインタリーブを行うこ
とが可能になり、しかも低動作周波数で動作する RAM で
も実行することが可能となる効果がある。

【０１５６】また、本願の請求項３の発明に係るコンボ
リューショナルインタリーブ装置によれば、請求項２記
載のコンボリューショナルインタリーブ装置において、
上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよび
ＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第
（２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係
を満たす整数）に対しＴの遅延を行い、第２ｈチャンネ
ルに対し遅延を行わないようにしたので、RAM アドレス
生成手段を最適化でき、アドレス生成回路面積が最小限
となり、RAM アクセス回数が低減できることにより、最
小限の消費電力で、コンボリューショナルインタリーブ
を行うことが可能になり、しかも低動作周波数で動作す
るRAMでも実行することが可能となる効果がある。

【０１５７】また、本願の請求項４の発明に係るコンボ
リューショナルインタリーブ装置によれば、請求項１記
載のコンボリューショナルインタリーブ装置において、
前記第２記憶手段と前記第１記憶手段とは同一の種類の
記憶手段により構成されているようにしたので、RAM ア
ドレス生成手段を最適化でき、アドレス生成回路面積が
最小限となり、RAM アクセス回数が低減できることによ
り、最小限の消費電力で、コンボリューショナルインタ
リーブを行うことが可能になり、しかも低動作周波数で
動作するRAMでも実行することが可能となる効果があ
る。

【０１５８】また、本願の請求項５の発明に係るコンボ
リューショナルインタリーブ装置によれば、請求項１記
載のコンボリューショナルインタリーブ装置において、
前記第１記憶手段を RAM により構成するようにしたの
で、RAM アドレス生成手段を最適化でき、アドレス生成
回路面積が最小限となり、RAM アクセス回数が低減でき
ることにより、最小限の消費電力で、コンボリューショ
ナルインタリーブを行うことが可能になり、しかも低動
作周波数で動作するRAMでも実行することが可能となる
効果がある。

【０１５９】また、本願の請求項６の発明に係るコンボ
リューショナルインタリーブ装置によれば、請求項５記
載のコンボリューショナルインタリーブ装置において、
前記 RAM が j 個 (j は２以上の自然数 ) の入出力ポートを有
するものとしたので、RAM アドレス生成手段を最適化で
き、アドレス生成回路面積が最小限となり、RAM アクセ
ス回数が低減できることにより、最小限の消費電力で、
コンボリューショナルインタリーブを行うことが可能に
なり、しかも低動作周波数で動作するRAMでも実行する
ことが可能となる効果がある。

【０１６０】また、本願の請求項７の発明に係るコンボ
リューショナルデインタリーブ装置によれば、入出力デ
ータ幅をｂビット、ビット幅単位のデータの個数である
深さをｍ、チャンネル番号数をｎ、最大チャンネル番号
数をＣとする ( ｎは０≦ｎ≦ C の関係を満たす整数であ
り、ｂ，ｍ，Ｃは自然数 ) データ群に対し入力データ毎
に第０チャンネルから第Ｃチャンネルの順に巡回的に入
出力を切り替えながらコンボリューショナルデインタリ
ーブを行うコンボリューショナルデインタリーブ装置に
おいて、データ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビットの
第１記憶手段と、本コンボリューショナルデインタリー
ブ装置の入力データをビット連結手段または第２記憶手
段または出力データ制御手段に振り分ける入力データ制
御手段と、前記入力データ制御手段からの入力データを
遅延するための前記第２記憶手段と、前記入力データ制
御手段と前記第２記憶手段からの入力データを連結しデ
ータ幅がｊ×ｂビットの前記第１記憶装置の入力データ
を生成するための前記ビット連結手段と、前記第１記憶
手段のアドレスを生成するアドレス生成手段と、前記第
１記憶手段の出力データを本コンボリューショナルデイ
ンタリーブ装置のデータ幅ｂビットの出力データに変換
するためのビット分離手段と、前記ビット分離手段から
の出力データを本コンボリューショナルデインタリーブ
装置の外部へ出力する前記出力データ制御手段とを備え
るようにしたので、 RAM アドレス生成手段を最適化で
き、アドレス生成回路面積が最小限となり、RAM アクセ
ス回数が低減できることにより、最小限の消費電力で、
コンボリューショナルデインタリーブを行うことが可能
になり、しかも低動作周波数で動作するRAMでも実行す
ることが可能となる効果がある。

【０１６１】また、本願の請求項８の発明に係るコンボ
リューショナルデインタリーブ装置によれば、請求項７
記載のコンボリューショナルデインタリーブ装置におい
て、前記アドレス生成手段は、上記第１記憶手段がチャ
ンネルを多くともｋ個毎のグループに分けた第ｉのグル
ープに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ
（Ｓは０＜Ｓなる所定の遅延量）の遅延を行うようにア
ドレス生成を行うものであり、第ｉのグループは第ｉｋ
ないし第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下
の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関
係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃであると
する）からなるものであり、上記第２記憶手段は、第ｎ
チャンネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延
（ＴはＳ≦Ｔなる所定の遅延量）に対し上記第１記憶手
段による遅延で不足する分の遅延を行いうる記憶容量を
有するとともに、上記ｂビットかつ深さｍのデータが入
力される毎に、上記第１記憶手段，第２記憶手段に入力
するデータのチャンネルと，上記第１記憶手段が出力す
るデータのチャンネルが同一チャンネル番号のチャンネ
ルとなるように順次切り替えを行う切り替え手段を備え
るようにしたので、RAM アドレス生成手段を最適化で
き、アドレス生成回路面積が最小限となり、RAM アクセ
ス回数が低減できることにより、最小限の消費電力で、
コンボリューショナルデインタリーブを行うことが可能
になり、しかも低動作周波数で動作するRAMでも実行す
ることが可能となる効果がある。

【０１６２】また、本願の請求項９の発明に係るコンボ
リューショナルデインタリーブ装置によれば、請求項８
記載のコンボリューショナルデインタリーブ装置におい
て、 上記Ｃは奇数であり、上記ｋは２であり、上記Ｓ
およびＴはＳ＝Ｔの関係を満たし、上記第２記憶手段
は、第（２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃ
の関係を満たす整数）に対してはＴの遅延を行い、第２
ｈチャンネルに対しては遅延を行わないようにしたの
で、 RAM アドレス生成手段を最適化でき、アドレス生成
回路面積が最小限となり、 RAM アクセス回数が低減でき
ることにより、最小限の消費電力で、コンボリューショ
ナルデインタリーブを行うことが可能になり、しかも低
動作周波数で動作する RAM でも実行することが可能とな
る効果がある。

【０１６３】また、本願の請求項１０の発明に係るコン
ボリューショナルデインタリーブ装置によれば、請求項
７記載のコンボリューショナルデインタリーブ装置にお
いて、前記第 2 記憶手段と前記第１記憶手段とは同一の
種類の記憶手段により構成されているようにしたので、
RAM アドレス生成手段を最適化でき、アドレス生成回路
面積が最小限となり、 RAM アクセス回数が低減できるこ
とにより、最小限の消費電力で、コンボリューショナル
デインタリーブを行うことが可能になり、しかも低動作
周波数で動作する RAM でも実行することが可能となる効
果がある。

【０１６４】また、本願の請求項１１の発明に係るコン
ボリューショナルデインタリーブ装置によれば、請求項
７記載のコンボリューショナルデインタリーブ装置にお
いて、前記第１記憶手段を RAM により構成するようにし
たので、RAM アドレス生成手段を最適化でき、アドレス
生成回路面積が最小限となり、RAM アクセス回数が低減
できることにより、最小限の消費電力で、コンボリュー
ショナルデインタリーブを行うことが可能になり、しか
も低動作周波数で動作するRAMでも実行することが可能
となる効果がある。

【０１６５】また、本願の請求項１２の発明に係るコン
ボリューショナルデインタリーブ装置によれば、請求項
１１記載のコンボリューショナルデインタリーブ装置に
おいて、前記 RAM が j 個 (j は２以上の自然数 ) の入出力
ポートを有するものとしたので、RAM アドレス生成手段
を最適化でき、アドレス生成回路面積が最小限となり、
RAM アクセス回数が低減できることにより、最小限の消
費電力で、コンボリューショナルデインタリーブを行う
ことが可能になり、しかも低動作周波数で動作するRAM
でも実行することが可能となる効果がある。

【０１６６】また、本願の請求項１３の発明に係るコン
ボリューショナルインタリーブ方法によれば、入出力デ
ータ幅をｂビット、ビット幅単位のデータの個数である
深さをｍ、チャンネル番号数をｎ、最大チャンネル番号
数をＣとする ( ｎは０≦ｎ≦ C の関係を満たす整数であ
り、ｂ，ｍ，Ｃは自然数 ) データ群に対し入力データ毎
に第０チャンネルから第Ｃチャンネルの順に巡回的に入
出力を切り替えながらコンボリューショナルインタリー
ブを行うコンボリューショナルインタリーブ方法におい
て、第１記憶手段はデータ幅ｊ×ｂ ( ｊは２以上の自然
数 ) ビットの記憶を行いうるものとし、入力データ制御
手段により入力データをビット連結手段または第２記憶
手段または出力データ制御手段に振り分け、第２記憶手
段により前記入力データ制御手段からの入力データを遅
延し、前記ビット連結手段により前記入力データ制御手
段と前記第２記憶手段からの入力データを連結してデー
タ幅がｊ×ｂビットの前記第１記憶装置の入力データを
生成し、アドレス生成手段により前記第１記憶手段のア
ドレスを生成し、ビット分離手段により前記第１記憶手
段の出力データをコンボリューショナルインタリーブさ
れたデータ幅ｂビットの出力データに変換し、前記出力
データ制御手段により前記ビット分離手段からの出力デ
ータを出力するようにしたので、RAM アドレス生成手段
を最適化でき、アドレス生成回路面積が最小限となり、
RAM アクセス回数が低減できることにより、最小限の消
費電力で、コンボリューショナルインタリーブを行うこ
とが可能になり、しかも低動作周波数で動作するRAMで
も実行することが可能となる効果がある。

【０１６７】また、本願の請求項１４の発明に係るコン
ボリューショナルインタリーブ方法によれば、請求項１
３記載のコンボリューショナルインタリーブ方法におい
て、前記アドレス生成手段は、上記第１記憶手段がチャ
ンネルを多くともｋ個毎のグループに分けた第ｉのグル
ープに対しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延
量）の遅延を行うようにアドレス生成を行うものとし、
その際第ｉのグループを第ｉｋないし第（（ｉ＋１）ｋ
−１）チャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦
（（Ｃ／ｋ）の整数部分）の関係を満たす整数であり、
（ｉ＋１）ｋ−１≦Ｃであるとする）からなるものと
し、上記第２記憶手段は、第ｎチャンネルのデータに与
えるべきｎＴの遅延（ＴはＳ≦Ｔなる所定の遅延量）に
対し上記第１記憶手段による遅延で不足する分の遅延を
行いうる記憶容量を有するとともに、上記ｂビットかつ
深さｍのデータが入力される毎に、上記第１記憶手段，
第２記憶手段に入力するデータのチャンネルと，上記第
１記憶手段が出力するデータのチャンネルが同一チャン
ネル番号のチャンネルとなるように順次切り替えを行う
ようにしたので、RAM アドレス生成手段を最適化でき、
アドレス生成回路面積が最小限となり、RAM アクセス回
数が低減できることにより、最小限の消費電力で、コン
ボリューショナルインタリーブを行うことが可能にな
り、しかも低動作周波数で動作するRAMでも実行するこ
とが可能となる効果がある。

【０１６８】また、本願の請求項１５の発明に係るコン
ボリューショナルインタリーブ方法によれば、請求項１
４記載のコンボリューショナルインタリーブ方法におい
て、上記Ｃは奇数であり、上記ｋは２であり、上記Ｓお
よびＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、
第（２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関
係を満たす整数）に対してはＴの遅延を行い、第２ｈチ
ャンネルに対しては遅延を行わないようにしたので、RA
M アドレス生成手段を最適化でき、アドレス生成回路面
積が最小限となり、RAM アクセス回数が低減できること
により、最小限の消費電力で、コンボリューショナルイ
ンタリーブを行うことが可能になり、しかも低動作周波
数で動作するRAMでも実行することが可能となる効果が
ある。

【０１６９】また、本願の請求項１６の発明に係るコン
ボリューショナルデインタリーブ方法によれば、入出力
データ幅をｂビット、ビット幅単位のデータの個数であ
る深さをｍ、チャンネル番号数をｎ、最大チャンネル番
号数をＣとする ( ｎは０≦ｎ≦ C の関係を満たす整数であ
り、ｂ，ｍ，Ｃは自然数 ) データ群に対し入力データ毎
に第０チャンネルから第Ｃチャンネルの順に巡回的に入
出力を切り替えながらコンボリューショナルデインタリ
ーブを行うコンボリューショナルデインタリーブ方法に
おいて、第１記憶手段はデータ幅ｊ×ｂ ( ｊは２以上の
自然数 ) ビットの記憶を行いうるものとし、入力データ
制御手段により入力データをビット連結手段または第２
記憶手段または出力データ制御手段に振り分け、第２記
憶手段により前記入力データ制御手段からの入力データ
を遅延し、前記ビット連結手段により前記入力データ制
御手段と前記第２記憶手段からの入力データを連結しデ
ータ幅がｊ×ｂビットの前記第１記憶装置の入力データ
を生成し、アドレス生成手段により前記第１記憶手段の
アドレスを生成し、ビット分離手段により前記第１記憶
手段の出力データをコンボリューショナルデインタリー
ブされたデータ幅ｂビットの出力データに変換し、前記
出力データ制御手段により前記ビット分離手段からの出
力データを出力するようにしたので、RAM アドレス生成
手段を最適化でき、アドレス生成回路面積が最小限とな
り、RAM アクセス回数が低減できることにより、最小限
の消費電力で、コンボリューショナルデインタリーブを
行うことが可能になり、しかも低動作周波数で動作する
RAMでも実行することが可能となる効果がある。

【０１７０】また、本願の請求項１７の発明に係るコン
ボリューショナルデインタリーブ方法によれば、請求項
１６記載のコンボリューショナルデインタリーブ方法に
おいて、前記アドレス生成手段は、上記第１記憶手段が
チャンネルを多くともｋ個毎のグループに分けた第ｉの
グループに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））
Ｓ（Ｓは０＜Ｓなる所定の遅延量）の遅延を行うように
アドレス生成を行うものとし、その際第ｉのグループを
第ｉｋないし第（（ｉ＋１）ｋ−１）チャンネル（ｋは
Ｃ以下の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部
分）の関係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃ
であるとする）からなるものとし、上記第２記憶手段
は、第ｎチャンネルのデータに与えるべき（Ｃ−ｎ）Ｔ
の遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し上記第１
記憶手段による遅延で不足する分の遅延を行いうる記憶
容量を有するとともに、上記ｂビットかつ深さｍのデー
タが入力される毎に、上記第１記憶手段，第２記憶手段
に入力するデータのチャンネルと，上記第１記憶手段が
出力するデータのチャンネルが同一チャンネル番号のチ
ャンネルとなるように順次切り替えを行うようにしたの
で、 RAM アドレス生成手段を最適化でき、アドレス生成
回路面積が最小限となり、 RAM アクセス回数が低減でき
ることにより、最小限の消費電力で、コンボリューショ
ナルデインタリーブを行うことが可能になり、しかも低
動作周波数で動作する RAM でも実行することが可能とな
る効果がある。

【０１７１】また、本願の請求項１８の発明に係るコン
ボリューショナルデインタリーブ方法によれば、請求項
１７記載のコンボリューショナルデインタリーブ方法に
おいて、上記Ｃは奇数であり、上記ｋは２であり、上記
ＳおよびＴはＳ＝Ｔの関係を満たし、上記第２記憶手段
は、第２ｈチャンネル（ｈは０≦２ｈ≦Ｃの関係を満た
す整数）に対してはＴの遅延を行い、第（２ｈ＋１）チ
ャンネルに対しては遅延を行わないようにしたので、 RA
M アドレス生成手段を最適化でき、アドレス生成回路面
積が最小限となり、 RAM アクセス回数が低減できること
により、最小限の消費電力で、コンボリューショナルデ
インタリーブを行うことが可能になり、しかも低動作周
波数で動作する RAM でも実行することが可能となる効果
がある。

【０１７２】また、本願の請求項１９の発明に係るコン
ボリューショナルインタリーブ装置によれば、入出力デ
ータ幅をb ビット、ビット幅単位のデータの個数である
深さをｍ、チャンネル番号数をｎ、最大チャンネル番号
数をＣとする（ｎは０≦ｎ≦Cの関係を満たす整数であ
り、b，ｍ，Ｃは自然数）データ群に対し入力データ毎
に第０チャンネルから第Ｃチャンネルの順に巡回的に入
出力を切り替えながらコンボリューショナルインタリー
ブを行うコンボリューショナルインタリーブ装置におい
て、第１および第２の遅延部からなり、第ｎチャンネル
のデータに対しｎＴ（ＴはＴ＞０なる所定の遅延量）の
遅延を行うものであり、上記第１の遅延部はチャンネル
を多くともｋ個毎のグループに分けた第ｉのグループに
対しそれぞれｉｋＳ（Ｓは０＜Ｓ≦Ｔなる所定の遅延
量）の遅延を行うものであり、第ｉのグループは第ｉｋ
ないし第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下
の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関
係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃであると
する）からなるものであり、上記第２の遅延部は上記第
ｎチャンネルのデータに与えるべきｎＴの遅延に対し上
記第１の遅延部の遅延で不足する分の遅延を行う遅延手
段を備え、前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２
以上の自然数 ) ビットの遅延手段であるものとしたの
で、グループ内のチャンネル間で共通に発生させるべき
遅延を、第１の遅延部によりまとめて発生させ、チャン
ネル間での遅延量の差異を含む遅延量を第２の遅延部に
より個別に発生させるため、遅延部手段の制御及び構成
を簡略化できる効果がある。

【０１７３】また、本願の請求項２０の発明に係るコン
ボリューショナルデインタリーブ装置によれば、入出力
データ幅を b ビット、ビット幅単位のデータの個数であ
る深さをｍ、チャンネル番号数をｎ、最大チャンネル番
号数をＣとする（ｎは０≦ｎ≦ C の関係を満たす整数で
あり、 b ，ｍ，Ｃは自然数）データ群に対し入力データ
毎に第０チャンネルから第Ｃチャンネルの順に巡回的に
入出力を切り替えながらコンボリューショナルデインタ
リーブを行うコンボリューショナルデインタリーブ装置
において、第１および第２の遅延部からなり、第ｎチャ
ンネルのデータに対し（Ｃ−ｎ）Ｔ（ＴはＴ＞０なる所
定の遅延量）の遅延を行うものであり、上記第１の遅延
部はチャンネルを多くともｋ個毎のグループに分けた第
ｉのグループに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−
１））Ｓ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延を
行うものであり、第ｉのグループは第ｉｋないし第
（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
からなるものであり、上記第２の遅延部は上記第ｎチャ
ンネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延に対し
上記第１の遅延部の遅延で不足する分の遅延を行う遅延
手段を備え、前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは
２以上の自然数 ) ビットの遅延手段であるものとしたの
で、グループ内のチャンネル間で共通に発生させるべき
遅延を、第１の遅延部によりまとめて発生させ、チャン
ネル間での遅延量の差異を含む遅延量を第２の遅延部に
より個別に発生させるため、遅延部手段の制御及び構成
を簡略化できる効果がある。

【０１７４】また、本願の請求項２１の発明に係るコン
ボリューショナルインタリーブ方法によれば、入出力デ
ータ幅を b ビット、ビット幅単位のデータの個数である
深さをｍ、チャンネル番号数をｎ、最大チャンネル番号
数をＣとする（ｎは０≦ｎ≦ C の関係を満たす整数であ
り、 b ，ｍ，Ｃは自然数）データ群に対し入力データ毎
に第０チャンネルから第Ｃチャンネルの順に巡回的に入
出力を切り替えながらコンボリューショナルインタリー
ブを行うコンボリューショナルインタリーブ方法におい
て、第ｎチャンネルのデータに対しｎＴ（ＴはＴ＞０な
る所定の遅延量）の遅延を行う遅延手段を第１および第
２の遅延部から構成し、上記第１の遅延部によりチャン
ネルを多くともｋ個毎のグループに分けた第ｉのグルー
プに対しそれぞれｉｋＳ（Ｓは０＜Ｓ≦Ｔなる所定の遅
延量）の遅延を行うものとし、その際、第ｉのグループ
を第ｉｋないし第（（ｉ＋１）ｋ−１）チャンネル（ｋ
はＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部
分）の関係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃ
であるとする）からなるものとし、上記第２の遅延部に
より上記第ｎチャンネルのデータに与えるべきｎＴの遅
延に対し上記第１の遅延部の遅延で不足する分の遅延を
行い、前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上
の自然数 ) ビットの遅延手段であるものとしたので、グ
ループ内のチャンネル間で共通に発生させるべき遅延
を、第１の遅延部によりまとめて発生させ、チャンネル
間での遅延量の差異を含む遅延量を第２の遅延部により
個別に発生させるため、遅延部手段の制御及び構成を簡
略化できる効果がある。

【０１７５】また、本願の請求項２２の発明に係るコン
ボリューショナルデインタリーブ方法によれば、入出力
データ幅を b ビット、ビット幅単位のデータの個数であ
る深さをｍ、チャンネル番号数をｎ、最大チャンネル番
号数をＣとする（ｎは０≦ｎ≦ C の関係を満たす整数で
あり、 b ，ｍ，Ｃは自然数）データ群に対し入力データ
毎に第０チャンネルから第Ｃチャンネルの順に巡回的に
入出力を切り替えながらコンボリューショナルデインタ
リーブを行うコンボリューショナルデインタリーブ方法
において、第ｎチャンネルのデータに対し（Ｃ−ｎ）Ｔ
（ＴはＴ＞０なる所定の遅延量）の遅延を行う遅延手段
を第１および第２の遅延部から構成し、上記第１の遅延
部によりチャンネルを多くともｋ個毎のグループに分け
た第ｉのグループに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ
−１））Ｓ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延
を行うものとし、その際第ｉのグループを第ｉｋないし
第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
からなるものとし、上記第２の遅延部により上記第ｎチ
ャンネルのデータに与えるべき（Ｃ−ｎ）Ｔの遅延に対
し上記第１の遅延部の遅延で不足する分の遅延を行い、
前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の自然
数 ) ビットの遅延手段であるものとしたので、グループ
内のチャンネル間で共通に発生させるべき遅延を、第１
の遅延部によりまとめて発生させ、チャンネル間での遅
延量の差異を含む遅延量を第２の遅延部により個別に発
生させるため、遅延部手段の制御及び構成を簡略化でき
る効果がある。

【０１７６】

【０１７７】

【０１７８】

【０１７９】

【図面の簡単な説明】

【図１】 実施形態１のコンボリューショナルインタリ
ーブ装置の構成を示した図である。

【図２】 実施形態ｌのコンボリューショナルインタリ
ーブ装置の動作を示した図である。

【図３】 実施形態１のコンボリューショナルインタリ
ーブ装置のタイミングチャートを示した図である。

【図４】 実施形態２のコンボリューショナルデインタ
リーブ装置の構成を示した図である。

【図５】 実施形態２のコンボリューショナルデインタ
リーブ装置の動作を示した図である。

【図６】 実施形態２のコンボリューショナルデインタ
リーブ装置のタイミングチャートを示した図である。

【図７】 実施形態３のコンボリューショナルインタリ
ーブ装置の構成を示した図である。

【図８】 実施形態３のコンボリューショナルインタリ
ーブ装置の動作を示した図である。

【図９】 実施形態３のコンボリューショナルインタリ
ーブ装置のタイミングチャートを示した図である。

【図１０】 実施形態４のコンボリューショナルデイン
タリーブ装置の構成を示した図である。

【図１１】 実施形態４のコンボリューショナルデイン
タリーブ装置の動作を示した図である。

【図１２】 実施形態４のコンボリューショナルデイン
タリーブ装置のタイミングチャートを示した図である。

【図１３】 特開平７−１７０２０１号公報に示された
従来のコンボリューショナルインタリーブ装置の構成を
示した図である。

【図１４】 図１３の従来のコンボリューショナルイン
タリーブ装置から類推される従来のコンボリューショナ
ルデインタリーブ装置の構成を示した図である。

【図１５】 従来のさらに他のコンボリューショナルイ
ンタリーブ装置の構成を示した図である。

【図１６】 従来のさらに他のコンボリューショナルイ
ンタリーブ装置の動作を示した図である。

【図１７】 従来のさらに他のコンボリューショナルデ
インタリーブ装置の構成を示した図である。

【図１８】 従来のさらに他のコンボリューショナルデ
インタリーブ装置の動作を示した図である。

【図１９】 実施形態５のコンボリューショナルインタ
リーブ装置の構成を示した図である。

【図２０】 実施形態６のコンボリューショナルデイン
タリーブ装置の構成を示した図である。

【符号の説明】

４０，７０，２００，２３０ アドレス生成手段 ４１，７１，２０１，２３１ 上位アドレス生成手段 ４２，７２，２０２，２３２ 下位アドレス生成手段 ４３，７３，２０３，２３３ カウンタ群 ４４，７４，２０４，２３４ 下位アドレスセレクタ ４５，７５，２０５，２３５ 出力タイミング調整手段 ４６，７６，２０６，２３６ 入力データ制御手段 ４７，７７，２０７，２３７ ビット連結手段 ４８，７８ シフトレジスタ群 ４９，７９，２０８，２３８ レジスタ ５０，８０，２１０，２４０ セレクト信号発生手段 ５１，８１，２１１，２４１ ＲＡＭ制御手段 ５２，８２，２１２，２４２ 書き込み手段 ５３，８３，２１３，２４３ ＲＡＭ ５４，８４，２１４，２４４ 読み出し手段 ５５，８５，２１５，２４５ 出力信号セレクタ ５６，８６，２１６，２４６ ビット分離手段 ５７，８７，２１７，２４７ レジスタ ５８，８８，２１８，２４８ 出力データ制御手段 ５９，８９ シフトレジスタセレクタ ６０，９０ シフトレジスタセレクタ１２０，１２１，１３０，１３１，１４０，１４１，１
５０，１５１ セレクタ １２３−（Ｎ／２−１），１２３−（（Ｃ−１）／２−
１），１３３−０，１３３−Ｎ／２，１４３−（Ｎ／２
−１），１４３−（（Ｃ−１）／２−１），１５３−
０，１５３−Ｎ／２ シングルポートＲＡＭ内の領域 １２２−０，１２２−Ｎ／２，１２２−（Ｃ−１）／
２，１３２−０，１３２−Ｎ／２，１３２−（Ｃ−１）
／２，１４２−０，１４２−Ｎ／２，１４２−（Ｃ−
１）／２，１５２−０，１５２−Ｎ／２，１５２−
（（Ｃ−１）／２） シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 - 13/53

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 入出力データ幅をｂビット、ビット幅単
   位のデータの個数である深さをｍ、チャンネル番号数を
   ｎ、最大チャンネル番号数をＣとする(ｎは０≦ｎ≦Cの
   関係を満たす整数であり、ｂ，ｍ，Ｃは自然数) データ
   群に対し入力データ毎に第０チャンネルから第Ｃチャン
   ネルの順に巡回的に入出力を切り替えながらコンボリュ
   ーショナルインタリーブを行うコンボリューショナルイ
   ンタリーブ装置において、 データ幅ｊ×ｂ(ｊは２以上の自然数) ビットの第１記
   憶手段と、 本コンボリューショナルインタリーブ装置の入力データ
   をビット連結手段または第２記憶手段または出力データ
   制御手段に振り分ける入力データ制御手段と、 前記入力データ制御手段からの入力データを遅延するた
   めの前記第２記憶手段と、 前記入力データ制御手段と前記第２記憶手段からの入力
   データを連結しデータ幅がｊ×ｂビットの前記第１記憶
   装置の入力データを生成するための前記ビット連結手段
   と、 前記第１記憶手段のアドレスを生成するアドレス生成手
   段と、 前記第１記憶手段の出力データを本コンボリューショナ
   ルインタリーブ装置のデータ幅ｂビットの出力データに
   変換するためのビット分離手段と、 前記ビット分離手段からの出力データを本コンボリュー
   ショナルインタリーブ装置の外部へ出力する前記出力デ
   ータ制御手段とを備えたことを特徴とするコンボリュー
   ショナルインタリーブ装置。
2. 【請求項２】 請求項１記載のコンボリューショナルイ
   ンタリーブ装置において、 前記アドレス生成手段は、上記第１記憶手段がチャンネ
   ルを多くともｋ個毎のグループに分けた第ｉのグループ
   に対しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延量）
   の遅延を行うようにアドレス生成を行うものであり、第
   ｉのグループは第ｉｋないし第（（ｉ＋１）ｋ−１）チ
   ャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ／
   ｋ）の整数部分）の関係を満たす整数であり、（ｉ＋
   １）ｋ−１≦Ｃであるとする）からなるものであり、 上記第２記憶手段は、第ｎチャンネルのデータに与える
   べきｎＴの遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し
   上記第１記憶手段による遅延で不足する分の遅延を行い
   うる記憶容量を有するとともに、 上記ｂビットかつ深さｍのデータが入力される毎に、上
   記第１記憶手段，第２記憶手段に入力するデータのチャ
   ンネルと，上記第１記憶手段が出力するデータのチャン
   ネルが同一チャンネル番号のチャンネルとなるように順
   次切り替えを行う切り替え手段を備えたことを特徴とす
   るコンボリューショナルインタリーブ装置。
3. 【請求項３】 請求項２記載のコンボリューショナルイ
   ンタリーブ装置において、 上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよび
   ＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第
   （２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係
   を満たす整数）に対しＴの遅延を行い、第２ｈチャンネ
   ルに対し遅延を行わないことを特徴とするコンボリュー
   ショナルインタリーブ装置。
4. 【請求項４】 請求項１記載のコンボリューショナルイ
   ンタリーブ装置において、 前記第２記憶手段と前記第１記憶手段とは同一の種類の
   記憶手段により構成されていることを特徴とするコンボ
   リューショナルインタリーブ装置。
5. 【請求項５】 請求項１記載のコンボリューショナルイ
   ンタリーブ装置において、 前記第１記憶手段をRAM により構成したことを特徴とす
   るコンボリューショナルインタリーブ装置。
6. 【請求項６】 請求項５記載のコンボリューショナルイ
   ンタリーブ装置において、 前記RAMがj個(jは２以上の自然数) の入出力ポートを有
   するものであることを特徴とするコンボリューショナル
   インタリーブ装置。
7. 【請求項７】 入出力データ幅をｂビット、ビット幅単
   位のデータの個数である深さをｍ、チャンネル番号数を
   ｎ、最大チャンネル番号数をＣとする(ｎは０≦ｎ≦Ｃ
   の関係を満たす整数であり、ｂ，ｍ，Ｃは自然数) デー
   タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
   ンネルの順に巡回的に入出力を切り替えながらコンボリ
   ューショナルデインタリーブを行うコンボリューショナ
   ルデインタリーブ装置において、 データ幅ｊ×ｂ(ｊは２以上の自然数)ビットの第１記憶
   手段と、 本コンボリューショナルデインタリーブ装置の入力デー
   タをビット連結手段または第２記憶手段または出力デー
   タ制御手段に振り分ける入力データ制御手段と、 前記入力データ制御手段からの入力データを遅延するた
   めの前記第２記憶手段と、 前記入力データ制御手段と前記第２記憶手段からの入力
   データを連結しデータ幅がｊ×ｂビットの前記第１記憶
   装置の入力データを生成するための前記ビット連結手段
   と、 前記第１記憶手段のアドレスを生成するアドレス生成手
   段と、 前記第１記憶手段の出力データを本コンボリューショナ
   ルデインタリーブ装置のデータ幅ｂビットの出力データ
   に変換するためのビット分離手段と、 前記ビット分離手段からの出力データを本コンボリュー
   ショナルデインタリーブ装置の外部へ出力する前記出力
   データ制御手段とを備えたことを特徴とするコンボリュ
   ーショナルデインタリーブ装置。
8. 【請求項８】 請求項７記載のコンボリューショナルデ
   インタリーブ装置において、 前記アドレス生成手段は、上記第１記憶手段がチャンネ
   ルを多くともｋ個毎のグループに分けた第ｉのグループ
   に対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ（Ｓは
   ０＜Ｓなる所定の遅延量）の遅延を行うようにアドレス
   生成を行うものであり、第ｉのグループは第ｉｋないし
   第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
   数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
   たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
   からなるものであり、 上記第２記憶手段は、第ｎチャンネルのデータに与える
   べき（Ｃ−ｎ）Ｔの遅延（ＴはＳ≦Ｔなる所定の遅延
   量）に対し上記第１記憶手段による遅延で不足する分の
   遅延を行いうる記憶容量を有するとともに、 上記ｂビットかつ深さｍのデータが入力される毎に、上
   記第１記憶手段，第２記憶手段に入力するデータのチャ
   ンネルと，上記第１記憶手段が出力するデータのチャン
   ネルが同一チャンネル番号のチャンネルとなるように順
   次切り替えを行う切り替え手段を備えたことを特徴とす
   るコンボリューショナルデインタリーブ装置。
9. 【請求項９】 請求項８記載のコンボリューショナルデ
   インタリーブ装置において、 上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよび
   ＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第
   （２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係
   を満たす整数）に対してはＴの遅延を行い、第２ｈチャ
   ンネルに対しては遅延を行わないことを特徴とするコン
   ボリューショナルデインタリーブ装置。
10. 【請求項１０】 請求項７記載のコンボリューショナル
    デインタリーブ装置において、 前記第２記憶手段と前記第１記憶手段とは同一の種類の
    記憶手段により構成されていることを特徴とするコンボ
    リューショナルデインタリーブ装置。
11. 【請求項１１】 請求項７記載のコンボリューショナル
    デインタリーブ装置において、 前記第１記憶手段をRAM により構成したことを特徴とす
    るコンボリューショナルデインタリーブ装置。
12. 【請求項１２】 請求項１１記載のコンボリューショナ
    ルデインタリーブ装置において、 前記RAMがj個(jは２以上の自然数) の入出力ポートを有
    するものであることを特徴とするコンボリューショナル
    デインタリーブ装置。
13. 【請求項１３】 入出力データ幅をｂビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする(ｎは０≦ｎ≦C
    の関係を満たす整数であり、ｂ，ｍ，Ｃは自然数) デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルインタリーブを行うコンボリューショナル
    インタリーブ方法において、 第１記憶手段はデータ幅ｊ×ｂ(ｊは２以上の自然数)
    ビットの記憶を行いうるものとし、 入力データ制御手段により入力データをビット連結手段
    または第２記憶手段または出力データ制御手段に振り分
    け、 第２記憶手段により前記入力データ制御手段からの入力
    データを遅延し、 前記ビット連結手段により前記入力データ制御手段と前
    記第２記憶手段からの入力データを連結してデータ幅が
    ｊ×ｂビットの前記第１記憶装置の入力データを生成
    し、 アドレス生成手段により前記第１記憶手段のアドレスを
    生成し、 ビット分離手段により前記第１記憶手段の出力データを
    コンボリューショナルインタリーブされたデータ幅ｂビ
    ットの出力データに変換し、 前記出力データ制御手段により前記ビット分離手段から
    の出力データを出力するようにしたことを特徴とするコ
    ンボリューショナルインタリーブ方法。
14. 【請求項１４】 請求項１３記載のコンボリューショナ
    ルインタリーブ方法において、 前記アドレス生成手段は、上記第１記憶手段がチャンネ
    ルを多くともｋ個毎のグループに分けた第ｉのグループ
    に対しそれぞれｉｋＳ（Ｓは０＜Ｓなる所定の遅延量）
    の遅延を行うようにアドレス生成を行うものとし、その
    際第ｉのグループを第ｉｋないし第（（ｉ＋１）ｋ−
    １）チャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ≦
    （（Ｃ／ｋ）の整数部分）の関係を満たす整数であり、
    （ｉ＋１）ｋ−１≦Ｃであるとする）からなるものと
    し、 上記第２記憶手段は、第ｎチャンネルのデータに与える
    べきｎＴの遅延（ＴはＳ≦Ｔなる所定の遅延量）に対し
    上記第１記憶手段による遅延で不足する分の遅延を行い
    うる記憶容量を有するとともに、 上記ｂビットかつ深さｍのデータが入力される毎に、上
    記第１記憶手段，第２記憶手段に入力するデータのチャ
    ンネルと，上記第１記憶手段が出力するデータのチャン
    ネルが同一チャンネル番号のチャンネルとなるように順
    次切り替えを行うことを特徴とするコンボリューショナ
    ルインタリーブ方法。
15. 【請求項１５】 請求項１４記載のコンボリューショナ
    ルインタリーブ方法において、 上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよび
    ＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第
    （２ｈ＋１）チャンネル（ｈは０≦２ｈ＋１≦Ｃの関係
    を満たす整数）に対してはＴの遅延を行い、第２ｈチャ
    ンネルに対しては遅延を行わないことを特徴とするコン
    ボリューショナルインタリーブ方法。
16. 【請求項１６】 入出力データ幅をｂビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする(ｎは０≦ｎ≦C
    の関係を満たす整数であり、ｂ，ｍ，Ｃは自然数) デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルデインタリーブを行うコンボリューショナ
    ルデインタリーブ方法において、 第１記憶手段はデータ幅ｊ×ｂ(ｊは２以上の自然数)
    ビットの記憶を行いうるものとし、 入力データ制御手段により入力データをビット連結手段
    または第２記憶手段または出力データ制御手段に振り分
    け、 第２記憶手段により前記入力データ制御手段からの入力
    データを遅延し、 前記ビット連結手段により前記入力データ制御手段と前
    記第２記憶手段からの入力データを連結しデータ幅がｊ
    ×ｂビットの前記第１記憶装置の入力データを生成し、 アドレス生成手段により前記第１記憶手段のアドレスを
    生成し、 ビット分離手段により前記第１記憶手段の出力データを
    コンボリューショナルデインタリーブされたデータ幅ｂ
    ビットの出力データに変換し、 前記出力データ制御手段により前記ビット分離手段から
    の出力データを出力するようにしたことを特徴とするコ
    ンボリューショナルデインタリーブ方法。
17. 【請求項１７】 請求項１６記載のコンボリューショナ
    ルデインタリーブ方法において、 前記アドレス生成手段は、上記第１記憶手段がチャンネ
    ルを多くともｋ個毎のグループに分けた第ｉのグループ
    に対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ（Ｓは
    ０＜Ｓなる所定の遅延量）の遅延を行うようにアドレス
    生成を行うものとし、その際第ｉのグループを第ｉｋな
    いし第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の
    自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係
    を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとす
    る）からなるものとし、 上記第２記憶手段は、第ｎチャンネルのデータに与える
    べき（Ｃ−ｎ）Ｔの遅延（ＴはＳ≦Ｔなる所定の遅延
    量）に対し上記第１記憶手段による遅延で不足する分の
    遅延を行いうる記憶容量を有するとともに、 上記ｂビットかつ深さｍのデータが入力される毎に、上
    記第１記憶手段，第２記憶手段に入力するデータのチャ
    ンネルと，上記第１記憶手段が出力するデータのチャン
    ネルが同一チャンネル番号のチャンネルとなるように順
    次切り替えを行うことを特徴とするコンボリューショナ
    ルデインタリーブ方法。
18. 【請求項１８】 請求項１７記載のコンボリューショナ
    ルデインタリーブ方法において、 上記Ｃは奇数であり、上記ｋは２であり、上記Ｓおよび
    ＴはＳ＝Ｔの関係を満たし、上記第２記憶手段は、第２
    ｈチャンネル（ｈは０≦２ｈ≦Ｃの関係を満たす整数）
    に対してはＴの遅延を行い、第（２ｈ＋１）チャンネル
    に対しては遅延を行わないことを特徴とするコンボリュ
    ーショナルデインタリーブ方法。
19. 【請求項１９】 入出力データ幅を b ビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする（ｎは０≦ｎ≦
    C の関係を満たす整数であり、 b ，ｍ，Ｃは自然数）デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルインタリーブを行うコンボリューショナル
    インタリーブ装置において、 第１および第２の遅延部からなり、第ｎチャンネルのデ
    ータに対しｎＴ（ＴはＴ＞０なる所定の遅延量）の遅延
    を行うものであり、上記第１の遅延部はチャンネルを多
    くともｋ個毎のグループに分けた第ｉのグループに対し
    それぞれｉｋＳ（Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の
    遅延を行うものであり、第ｉのグループは第ｉｋないし
    第（（ｉ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然
    数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満
    たす整数であり、（ｉ＋１）ｋ−１≦Ｃであるとする）
    からなるものであり、上記第２の遅延部は上記第ｎチャ
    ンネルのデータに与えるべきｎＴの遅延に対し上記第１
    の遅延部の遅延で不足する分の遅延を行う遅延手段を備
    え、前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の
    自然数 ) ビットの遅延手段であることを特徴とするコン
    ボリューショナルインタリーブ装置。
20. 【請求項２０】 入出力データ幅を b ビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする（ｎは０≦ｎ≦
    C の関係を満たす整数であり、 b ，ｍ，Ｃは自然数）デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルデインタリーブを行うコンボリューショナ
    ルデインタリーブ装置において、 第１および第２の遅延部からなり、第ｎチャンネルのデ
    ータに対し（Ｃ−ｎ）Ｔ（ＴはＴ＞０なる所定の遅延
    量）の遅延を行うものであり、上記第１の遅延部はチャ
    ンネルを多くともｋ個毎のグループに分けた第ｉのグル
    ープに対しそれぞれ（Ｃ−（（ｉ＋１）ｋ−１））Ｓ
    （Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延を行うもの
    であり、第ｉのグループは第ｉｋないし第（（ｉ＋１）
    ｋ−１）チャンネル（ｋはＣ以下の自然数，ｉは０≦ｉ
    ≦（（Ｃ／ｋ）の整数部分）の関係を満たす整数であ
    り、（ｉ＋１）ｋ−１≦Ｃであるとする）からなるもの
    であり、上記第２の遅延部は上記第ｎチャンネルのデー
    タに与えるべき（Ｃ−ｎ）Ｔの遅延に対し上記第１の遅
    延部の遅延で不足する分の遅延を行う遅延手段を備え、
    前記第１の遅延部はデータ幅ｊ×ｂ ( ｊは２以上の自然
    数 ) ビットの遅延手段であることを特徴とするコンボリ
    ューショナルデインタリーブ装置。
21. 【請求項２１】 入出力データ幅を b ビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする（ｎは０≦ｎ≦
    C の関 係を満たす整数であり、 b ，ｍ，Ｃは自然数）デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルインタリーブを行うコンボリューショナル
    インタリーブ方法において、 第ｎチャンネルのデータに対しｎＴ（ＴはＴ＞０なる所
    定の遅延量）の遅延を行う遅延手段を第１および第２の
    遅延部から構成し、 上記第１の遅延部によりチャンネルを多くともｋ個毎の
    グループに分けた第ｉのグループに対しそれぞれｉｋＳ
    （Ｓは０＜Ｓ≦Ｔなる所定の遅延量）の遅延を行うもの
    とし、その際、第ｉのグループを第ｉｋないし第（（ｉ
    ＋１）ｋ−１）チャンネル（ｋはＣ以下の自然数，ｉは
    ０≦ｉ≦（（Ｃ／ｋ）の整数部分）の関係を満たす整数
    であり、（ｉ＋１）ｋ−１≦Ｃであるとする）からなる
    ものとし、上記第２の遅延部により上記第ｎチャンネル
    のデータに与えるべきｎＴの遅延に対し上記第１の遅延
    部の遅延で不足する分の遅延を行い、前記第１の遅延部
    はデータ幅ｊ×ｂ ( ｊは２以上の自然数 ) ビットの遅延手
    段であることを特徴とするコンボリューショナルインタ
    リーブ方法。
22. 【請求項２２】 入出力データ幅を b ビット、ビット幅
    単位のデータの個数である深さをｍ、チャンネル番号数
    をｎ、最大チャンネル番号数をＣとする（ｎは０≦ｎ≦
    C の関係を満たす整数であり、 b ，ｍ，Ｃは自然数）デー
    タ群に対し入力データ毎に第０チャンネルから第Ｃチャ
    ンネルの順に巡回的に入出力を切り替えながらコンボリ
    ューショナルデインタリーブを行うコンボリューショナ
    ルデインタリーブ方法において、 第ｎチャンネルのデータに対し（Ｃ−ｎ）Ｔ（ＴはＴ＞
    ０なる所定の遅延量）の遅延を行う遅延手段を第１およ
    び第２の遅延部から構成し、 上記第１の遅延部によりチャンネルを多くともｋ個毎の
    グループに分けた第ｉのグループに対しそれぞれ（Ｃ−
    （（ｉ＋１）ｋ−１））Ｓ（Ｓは０＜Ｓ≦Ｔなる所定の
    遅延量）の遅延を行うものとし、その際第ｉのグループ
    を第ｉｋないし第（（ｉ＋１）ｋ−１）チャンネル（ｋ
    はＣ以下の自然数，ｉは０≦ｉ≦（（Ｃ／ｋ）の整数部
    分）の関係を満たす整数であり、（ｉ＋１）ｋ−１≦Ｃ
    であるとする）からなるものとし、上記第２の遅延部に
    より上記第ｎチャンネルのデータに与えるべき（Ｃ−
    ｎ）Ｔの遅延に対し上記第１の遅延部の遅延で不足する
    分の遅延を行い、前記第１の遅延部はデータ幅ｊ×ｂ
    ( ｊは２以上の自然数 ) ビットの遅延手段であることを特
    徴とするコンボリューショナルデインタリーブ方法。