JP2002319869A - 復号装置 - Google Patents

Abstract

(57)【要約】 【課題】 符号ブロック長に関わらず、メトリックメモ
リの規模を固定とし、メトリックメモリを従来の復号装
置に対して大幅に削減し、復号遅延も大幅に減らすこと
ができる復号装置を提供する。 【解決手段】 符号化された受信信号のサンプルｘs，
ｙsをサブブロックＳＢ毎に分割してＦＳＭ演算部１２
及びＢＳＭ演算部１３に入力し、サブブロックＳＢ毎の
対応をはかりながら、ＦＳＭ演算部１２及びＢＳＭ演算
部１３の演算結果を対数尤度比演算部１４に入力して、
対数尤度比Ｌを演算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信システムに適
用され、符号化装置によって符号化されて通信路上を送
られてくる送信信号を受信し、この符号化された送信信
号を復号することによって、送られてきた情報の通信路
上で発生した誤り訂正を容易にした復号装置に関する。

【０００２】

【従来の技術】図２５は、復号装置に通信路を介して符
号化された送信信号を送る従来の符号化装置の一例とし
てのターボ符号化装置101の構成を示す図である。この
ターボ符号化装置101では、入力される情報信号Ｄkは分
岐され、この分岐された一方の情報信号Ｄkの情報サン
プルｄkは符号化されることなく、そのまま情報信号Ｄk
として出力される。

【０００３】これに対し、情報信号Ｄkの分岐された他
方は、さらに分岐され、一方は再帰的組織畳込み符号化
器102に入力され、他方はインタリーバ103を介して再帰
的組織畳込み符号化器104に入力される。ここで、畳込
み符号化器102，104のそれぞれ拘束長は、当該説明のタ
ーボ符号化装置101においては、“３”となっているも
のとする。畳込み符号化器102では、入力される情報信
号Ｄkの情報サンプルｄkを使って、第１の符号化系列の
符号化サンプルＹ1kを生成する。

【０００４】一方、インタリーバ103に送られた情報信
号Ｄkは、インタリーバ103でその情報サンプルｄkの配
列順序が攪拌され、情報サンプルｄk'の配列順序が元の
情報信号Ｄkとは異なる情報信号Ｄk'が生成され、畳込
み符号化器104に出力される。畳込み符号化器104では、
この攪拌された後の情報信号Ｄk'の情報サンプルｄk'に
ついて、畳込み符号化器102による演算の仕方とは別な
演算の仕方で、第２の符号化系列の符号化サンプルＹ2k
が生成される。

【０００５】この情報サンプルｄk及び符号化サンプル
Ｙ1k，Ｙ2kは、図示せぬパンクチャ回路を介して符号化
サンプルＹ1k，Ｙ2kの出力の一部分を周期的に取り除く
処理が施されてマルチプレクサに供給される。このマル
チプレクサから、情報サンプルｄk及び符号化サンプル
Ｙ1k，Ｙ2kを多重化した符号化率１／３の符号語が生成
出力される。

【０００６】そして、このマルチプレクサから出力され
る符号語の符号化系列は、図示せぬチャネル・インタリ
ーバによって、その符号語の配列順序がまた攪拌され、
ターボ符号化装置101は、元の符号化系列とは符号語の
配列順序が異なる送信符号化系列からなる送信信号を出
力する。

【０００７】図２６は、従来の復号装置の一例としての
ターボ復号装置201の構成を示す図である。ターボ復号
装置201は、ターボ符号化装置101からの送信符号化系列
からなる送信信号を受信すると、図示せぬチャネル・デ
インタリーバによって、受信信号（送信信号）の送信符
号化系列を、ターボ符号化装置101のチャネル・インタ
リーバで攪拌される前の符号語の配列順序からなる元の
符号化系列に戻す。そして、チャネル・デインタリーバ
で生成された元の符号化系列は、図示せぬシリアル/パ
ラレル変換器(Ｓ/Ｐ変換器)に入力され、情報信号，第
１の符号化系列，第２の符号化系列にそれぞれ分離され
る。

【０００８】ここで、シリアル/パラレル変換器で分離
された情報信号の情報サンプルｘkはターボ符号化装置1
01の情報信号Ｄkの情報サンプルｄkに対応し、第１の符
号化サンプルｙ1kは、ターボ符号化装置101の第１の符
号化系列の符号化サンプルＹ1kに対応し、第２の符号化
サンプルｙ2kは、ターボ符号化装置101の第２の符号化
系列の符号化サンプルＹ2kに対応する。そして、この情
報サンプルｘk，第１の符号化サンプルｙ1k，及び第２
の符号化サンプルｙ2kには、通信路上で生じた各種誤り
が含まれている。

【０００９】この誤りが含まれている情報サンプルｘ
k，第１の符号化サンプルｙ1k，及び第２の符号化サン
プルｙ2kは、それぞれ遅延回路202に入力され、それぞ
れ復号１サイクル分(後述するブロック復号周期Ｔb分)
だけ遅延され、情報サンプルｘ_{k -}Δ，第１の符号化サン
プルｙ_1k-Δ，及び第２の符号化サンプルｙ_2k-Δとして
出力される。

【００１０】また情報サンプルｘkは分岐されて加算回
路203に入力され、加算回路203において尤度情報ｚ² _kが
加算され、その出力“ｘk＋ｚ² _k”は、Ｌｏｇ-ＭＡＰ復
号器からなる第１の復号器204に入力される。なお、第
１の復号器204は、その初回動作においては、前記した
加算回路203に入力される尤度情報ｚ² _kとして、事前尤
度“０”が設定されている。

【００１１】そして、第１の復号器204には、第１の符
号化サンプルｙ1kが同じく入力されている。これによ
り、第１の復号器204は、第１の符号化サンプルｙ1kと
尤度情報ｚ² _kが加算された情報サンプルｘkから軟出力
としての対数尤度比(Log Likelihood Ratio)Ｌ¹ _jを演算
し、加算回路205に出力する。

【００１２】この加算回路205には、尤度情報ｚ² _kが遅
延回路206を介して尤度情報ｚ² _jとして入力され、加算
回路205では第１の復号器204から出力される対数尤度比
Ｌ¹ _jからこの遅延回路206の出力ｚ² _jが差し引かれ、そ
の出力ｘj＋ｚ¹ _jは、インタリーバ207を介して、第２の
復号器208に尤度情報として供給されるとともに、遅延
回路209に出力される。

【００１３】第２の復号器208は、第１の復号器204の出
力ｘj＋ｚ¹ _jがインタリーバ207を介して供給される尤度
情報と、第２の畳込み符号化サンプルｙ2kとから対数尤
度比Ｌ² _iを演算し、加算回路210及び硬判定回路211に出
力する。加算回路210では、第２の復号器208からの対数
尤度比Ｌ² _iより遅延回路209から出力される尤度情報ｘi
＋ｚ¹ _iが差し引かれ、その出力ｚ² _iはデインタリーバ21
2を介して第１の復号器204の外部尤度情報ｚ² _k-Δとし
て出力される。

【００１４】そして、この外部尤度情報ｚ² _k-Δは、第
１の復号器204の初回動作後は、その前段の加算回路203
に第１の復号器204の尤度情報ｚ² _kとしてフィードバッ
クされるようになっている。また、硬判定回路211は、
第２の復号器208からの対数尤度比Ｌ² _iを硬判定し、そ
の結果ｄiをデインタリーバ213を介して硬判定結果ｄk-
Δとして出力する。

【００１５】

【発明が解決しようとする課題】しかし、前述したよう
な復号装置にあっては、その回路規模がロジック部に対
してメモリ部の方が大きくなる。そのため、符号ブロッ
クのブロック長が長くなると、尤度情報を求める際に利
用される復号装置のメトリック(Metric)メモリ、インタ
リーバ、デインタリーバを構成するメモリ部が増加する
という問題があった。本発明は、上記問題点に鑑み、符
号ブロック長に関わらず、メトリックメモリの規模を固
定とし、メトリックメモリを従来の復号装置に対して大
幅に削減し、復号遅延も大幅に減らすことができる復号
装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明の復号装置は、符
号化された受信信号をそのまま第１出力として出力する
とともに、該受信信号の復号ブロックを所定数のサブブ
ロックに分割し該サブブロック単位で該サブブロック内
のサンプルの並び方を逆にして第２出力として出力する
ロジック部と、該ロジック部から第１出力又は第２出力
いずれか一方のサンプルを入力して前方状態計量を演算
するＦＳＭ演算部と、該ロジック部から第１出力又は第
２出力いずれか他方のサンプルを入力して後方状態計量
を演算するＢＳＭ演算部と、前記ＦＳＭ演算部の出力及
び前記ＢＳＭ演算部の出力を入力して尤度情報を演算す
る尤度情報演算部と備えることを特徴とする。

【００１７】これによれば、符号ブロック長に関わら
ず、メトリックメモリの規模をサブブロックによって固
定としているので、メトリックメモリを大幅に削減する
ことができる。また、ＦＳＭ演算部及びＢＳＭ演算部
は、その状態計量演算を入力されるサンプル順にしたが
って処理できるので、迅速な復号処理を行うことができ
る。

【００１８】また、本発明の復号装置は、前記受信信号
の復号ブロックを所定数のサブブロックに分割し、時間
的に圧縮して、所定数のダミーのサブブロックを付加し
て全体として復号ブロック周期となるようにして前記ロ
ジック部に供給するダミー付加部をさらに備えることを
特徴とする。これによれば、符号ブロック長に関わら
ず、メトリックメモリの規模をサブブロックによって固
定とした上、ダミーのサブブロックを利用してスライデ
ィング・ウィンドウによって処理できるので、メトリッ
クメモリを大幅に削減することができ、復号遅延も大幅
に減らすことができる。

【００１９】また、本発明の復号装置は、前記ＦＳＭ演
算部又はＢＳＭ演算部の一方は、演算結果に対してサブ
ブロック単位でサブブロック内のサンプルの並び方を逆
にして出力することを特徴とする。これによれば、ＦＳ
Ｍ演算部の出力及びＢＳＭ演算部の出力を入力して尤度
情報を演算する尤度情報演算部も、その入力順にしたが
って尤度情報を演算処理できるので、迅速な復号処理を
行うことができる。

【００２０】また、本発明の復号装置は、前記ＢＳＭ演
算部は、前記ロジック部からのサンプルに基づきサブブ
ロック単位で後方状態計量演算を行う複数のＢＳＭ演算
回路部と、該複数のＢＳＭ演算回路部の内の一のＢＳＭ
演算回路部の出力をサブブロック単位で選択的に出力す
る出力選択部とを備えることを特徴とする。これによれ
ば、サブブロック単位での後方状態計量演算を複数重複
させて処理することができるので、迅速な復号処理を行
うことができる。

【００２１】また、本発明の復号装置は、前記ロジック
部は、第１出力又は第２出力いずれか一方について、２
つのサブブロックずつサブブロック単位で順序を入れ換
えて前記ＢＳＭ演算部に出力することを特徴とする。こ
れによれば、ＢＳＭ演算部は、その後方状態計量演算を
入力されるサンプル順にしたがって処理できるので、迅
速な復号処理を行うことができる。

【００２２】また、本発明の復号装置は、前記ロジック
部は、順序を入れ換えるサブブロックの組が互いに異な
る２つの出力を出力することを特徴とする。これによっ
ても、サブブロック単位での後方状態計量演算を複数重
複させて処理することができるので、迅速な復号処理を
行うことができる。

【００２３】また、本発明の復号装置は、前記尤度情報
演算部の出力を選択的にインタリーブ又はデインタリー
ブして、前記ＦＳＭ演算部及びＢＳＭ演算部に入力させ
るインタリーバ/デインタリーバ部を備えることを特徴
とする。これによれば、前記ロジック部、ＦＳＭ演算
部、及びＢＳＭ演算部によって、復号装置の第１の復号
器と第２の復号器とを単一の復号器で兼用させることが
できるので、復号装置の回路規模の縮小を図ることがで
きる。

【００２４】

【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態について詳細に説明する。図１
は、本発明の一実施の形態によるＬｏｇ-ＭＡＰ方式の
復号装置１の全体ブロック図である。図１において、図
示せぬ通信路を介して受信した受信信号(送信信号)の符
号化系列は、チャネル・デインタリーバ２によって、送
信元の符号化装置のチャネル・インタリーバ(図示省略)
で攪拌される前の符号語の配列順序の符号化系列に戻さ
れる。

【００２５】チャネル・デインタリーバ２は、符号化装
置のチャネル・インタリーバと協働して、通信路で発生
するバースト誤りの訂正を行い易くするために設けられ
たもので、ランダムアクセスメモリ(ＲＡＭ)２aを備え
て構成されている。チャネル・デインタリーバ２から出
力される元の符号化系列は、Ｓ/Ｐ変換器３に入力され
て３つ系列に分離され、Ｓ/Ｐ変換器３からは、情報信
号の情報サンプルｘk，第１の符号化系列の符号化サン
プルｙ1k，及び第２の符号化系列の符号化サンプルｙ2k
が、それぞれ出力される。情報サンプルｘkは、加算器
４に入力され、尤度情報が加算され、第１のマルチプレ
クサ(ＭＵＸ)５にデータ入力される。

【００２６】これに対し、第１の符号化系列の符号化サ
ンプルｙ1k，及び第２の符号化系列の符号化サンプルｙ
2kは、第２のマルチプレクサ６にデータ入力される。第
１のマルチプレクサ５及び第２のマルチプレクサ６は、
その選択入力に供給されるコントロール信号d12ctr(図
２４参照)によって入力選択制御されるようになってい
る。

【００２７】このコントロール信号d12ctrに基づいて、
第１のマルチプレクサ５からは加算器４の演算出力又は
第３のマルチプレクサ７のデータ出力が、また第２のマ
ルチプレクサ６からは第１の符号化系列の符号化サンプ
ルｙ1k又は第２の符号化系列の符号化サンプルｙ2kが、
選択的にそれぞれデータ出力ｘs，ｙsとして復号器１０
に供給される。

【００２８】復号器１０は、本実施の形態においては、
従来技術における第１の復号器204と第２の復号器208を
兼ねる構成となっており、後述するデータバッファ１
１，ＦＳＭ(Forward State Metric)演算部１２，ＢＳＭ
(Backward State Metric)演算部１３，対数尤度比(ＬＬ
Ｒ：Log Likelihood Ratio)演算部１４とを備える。

【００２９】第１のマルチプレクサ５及び第２のマルチ
プレクサ６の出力ｘs，ｙsは、復号器１０のデータバッ
ファ１１に入力され、データバッファ１１からは、その
出力ｘf，ｙfがＦＳＭ演算部１２に供給されるととも
に、その出力ｘb1，ｘb2，ｙb1，ｙb2がＢＳＭ演算部１
３に供給される。ＦＳＭ演算部１２は、その入力ｘf，
ｙfに基づき前方状態計量演算を行い、ＢＳＭ演算部１
３はその入力ｘb1，ｘb2，ｙb1，ｙb2に基づき後方状態
計量演算を行う。

【００３０】そして、ＦＳＭ演算部１２の演算出力Ａ0
〜Ａ3及びＢＳＭ演算部１３の演算出力ＢＤ0〜ＢＤ7
は、対数尤度比演算部１４に出力され、この対数尤度比
演算部１４で対数尤度比Ｌが演算される。対数尤度比演
算部１４で演算された対数尤度比Ｌは分岐され、一方は
加算器１５を介してインタリーバ/デインタリーバ部１
６に出力され、他方は硬判定部１７を介してデインタリ
ーバ１８に出力される。インタリーバ/デインタリーバ
部１６の出力は、第３のマルチプレクサ７に尤度情報と
してデータ入力される。

【００３１】第３のマルチプレクサ７には、事前尤度情
報として“０”と、インタリーバ/デインタリーバ部１
６からの尤度情報が入力されており、第３のマルチプレ
クサ７は、その選択入力に供給される制御信号dcdsync
(図２４参照)によってこれらを選択的に出力する。第３
のマルチプレクサ７の出力は、前述したように情報サン
プルｘkに加算するために加算器４に入力されていると
ともに、第１のマルチプレクサ５にもデータ入力され、
さらに遅延部１９を介して加算器１５にも入力され、対
数尤度比演算部１４の演算結果である対数尤度比Ｌと加
算されるようになっている。チャネル・デインタリーバ
２、復号器１０、及び第１，２，３のマルチプレクサ
５，６，７は、タイミング制御部２０から予め定められ
た所定の関係をもって各部に供給される制御信号(d12ct
r，dcdsync等)によって、その作動が制御される。

【００３２】次に、上記構成からなる本実施の形態のＬ
ｏｇ-ＭＡＰ方式の復号装置１の各部構成につき、具体
的に説明する。説明に当たって、本実施の形態の復号装
置１の仕様を、仮に、符号化率ｒを１／３、拘束長を
３、入力量子化精度を４ビット軟判定、確率計算精度を
９ビット、復号サイクル数を４として説明する。

【００３３】図２は、本実施の形態の復号装置１の全体
タイムチャートである。図２(ａ)において、チャネル・
シンボルＣＨは、図示せぬ通信路を介して復号装置１で
受信される符号語ＣＢの系列を示す。本実施の形態で
は、符号語ＣＢの数が“３Ｎ”個で、ブロック復号周期
Ｔbとなっている。

【００３４】また、本実施の形態では、復号サイクル数
“４”との関係から、ブロック復号周期Ｔbには、図２
(ｂ)に示されるような、４個の復号ブロックＤＢが含ま
れている。繰返しサイクルＴdは、この復号ブロックＤ
Ｂのブロック長に該当し、ブロック復号周期Ｔbの４分
の１になっている。

【００３５】繰返しサブサイクルＴdsは、本実施の形態
の復号装置１の場合、その復号器１０が、従来技術にお
ける第１の復号器204と第２の復号器208とを兼ねる構成
になっているため、図２(ｃ)に示されるように、繰返し
サイクルＴdの２分の１になっており、１個の復号ブロ
ックＤＢは２個のサブサイクルブロックＳＣＢに分割さ
れる。

【００３６】さらに、本実施の形態の復号装置１による
繰返しサブサイクルＴdsは、図２(ｄ)に示されるよう
な、そのブロック長がサブブロック周期Ｔsbとなった
“ｓn＋２”個のサブブロックＳＢに分割され、スライ
ディング・ウィンドウに利用される調整用のダミーのサ
ブブロックＳＢを“２”個余分に有する。

【００３７】そして、本実施の形態のスライディング・
ウィンドウを採用する復号装置１は、そのシステム周期
ＳＴを“Ｔ”とし、後述するスライディング・ウィンド
ウのサイズを“Ｗ”、サブブロックＳＢの個数を“ｓn
＋２”個とすると、そのブロック復号周期Ｔb，繰返し
サイクルＴd，繰返しサブサイクルＴds，及びサブブロ
ック周期Ｔsbは、それぞれ次のような関係になってい
る。

【００３８】

【数１】 Ｔb＝８Ｗ（ｓn＋２）２Ｔ 式（１）

【００３９】

【数２】 Ｔd＝２Ｗ（ｓn＋２）２Ｔ 式（２）

【００４０】

【数３】 Ｔds＝Ｗ（ｓn＋２）２Ｔ 式（３）

【００４１】

【数４】 Ｔsb＝Ｗ*２Ｔ 式（４）

【００４２】図３は、チャネル・デインタリーバ２とＳ
/Ｐ変換器３とのタイミングチャートである。チャネル
・デインタリーバ２(図１参照)は、図示せぬ送信側の符
号化装置のチャネル・インタリーバによって符号語ＣＢ
の配列順序が攪拌された符号化系列を、符号語ＣＢの配
列順序が攪拌される前の元の符号化系列に戻す。

【００４３】このチャネル・デインタリーバ２は、タイ
ミング制御部２０によって制御され、サブブロック周期
Ｔsb(＝Ｗ*２Ｔ)で、符号語ＣＢの配列順序が元に戻さ
れた符号語ＣＢのビットデータが順次出力されるように
なっている。サブブロックＳＢ単位で表したチャネル・
デインタリーバ２の出力out(0)，out(1)，・・・，out
(sn-1)は、元の符号化系列における、情報サンプルｘ
k，第１の畳込み符号化サンプルｙ1k，第２の畳込み符
号化サンプルｙ2kが多重化された一連のビットデータを
示す(図３(ｂ)参照)。

【００４４】そして、タイミング制御部２０によって制
御されたチャネル・デインタリーバ２は、復号ブロック
ＤＢに納められた符号語ＣＢのビットデータを“ｓn”
個のサブブロックＳＢに納めて圧縮するとともに、その
後の“２”個のサブブロックＳＢ分のサブブロック周期
Ｔsbの２周期分(＝Ｗ*４Ｔ)の間は、ビットデータの出
力が停止されている状態に保持される。

【００４５】これにより、本実施の形態では、繰返しサ
ブサイクルＴds毎に、図３(ｂ)において符号“ｄ”で表
した“２”個のダミーのサブブロックＳＢが、一連のビ
ットデータが納められたout(0)，out(1)，・・・，out
(sn-1)で表した“ｓn”個のサブブロックの後側部分
に、生成されて付加されることになる。

【００４６】そして、この一連のビットデータは、本実
施の形態の場合、符号化率ｒが１／３であることから、
“３Ｗ”個のビットデータ“3W-1”，“3W-2”，・・
・，“0”から構成されている(図３(ｃ)参照)。また、
本実施の形態の場合、チャネル・デインタリーバ２か
ら、このサブブロックＳＢ内の“３Ｗ”個の一連のビッ
トデータ（例えば、“3W-1”，“3W-2”，・・・，
“0”）は、その受信順に対して逆の降順で、出力され
るようになっている。

【００４７】そして、チャネル・デインタリーバ２の出
力out(0)，out(1)，・・・，out(sn-1)，ｄ，ｄはＳ/Ｐ
変換器３に入力され、Ｓ/Ｐ変換器３によって、情報サ
ンプルｘk，第１の符号化サンプルｙ1k，第２の符号化
サンプルｙ2kが多重化されているビットデータから、情
報サンプルｘk，第１の符号化サンプルｙ1k，第２の符
号化サンプルｙ2kそれぞれのビットデータのサブブロッ
クin(0)，in(1)，・・・，in(sn-1)に分離される(図３
(ｄ)参照)。

【００４８】図３(ｄ)において、Ｓ/Ｐ変換器３の出力
をサブブロック単位で表したin(0)，in(1)，・・・，in
(sn-1)は、第１の情報サンプルｘkに基づく情報信号、
第１の畳込み符号化系列のサンプルｙ1kに基づく第１の
符号化系列，第２の畳込み符号化系列サンプルｙ2kに基
づく第２の符号化系列の何れかを示すものである。

【００４９】そして、この分離された情報サンプルｘ
k，第１の符号化サンプルｙ1k，第２の符号化サンプル
ｙ2kのうちの、一のサンプル系列のサブブロックＳＢ、
すなわちin(0)，in(1)，・・・，in(sn-1)のうちの一の
サブブロックＳＢは、“Ｗ”個のビットデータ“W-
1”，“W-2”，・・・，“0”から構成されている(図３
(ｅ)参照)。すなわち、本実施の形態では、“Ｎ”を復
号ブロックＤＢのサイズ、すなわち図２５に示したイン
タリーバ103に相当する、送信側の符号化装置のインタ
リーバのサイズとした場合、そのブロック分割方法は、

【００５０】

【数５】 Ｎ＝Ｗ*ｓn Ｗ＞２８，ｓnは偶数 式（５） という関係になっている。

【００５１】図４は、図１に示した復号器１０における
データバッファ１１の構成例を示す図である。図５は、
このデータバッファ１１の入出力のタイミングを表した
タイムチャートである。図４において、データバッファ
１１は、前述した第１，２のマルチプレクサ５，６(図
１参照)からの入力ｘs，ｙsがそれぞれ供給される一対
の後入れ先出し(Last-IN First-OUT)部２１x，２１y
と、第１，２のマルチプレクサ５，６からの入力ｘs，
ｙsがそれぞれ供給される一対の遅延出力部２２x，２２
yとを備える。

【００５２】後入れ先出し部２１x及び２１yは、入力ｘ
s又はｙsがそれぞれ分岐され供給される一対のランダム
アクセスメモリ２３a，２３bと、この一対のランダムア
クセスメモリ２３a，２３bのうちの一方から選択的に記
憶内容を読み出して出力ｘf又はｙfを生成するためのマ
ルチプレクサ２４とから構成される。一対のランダムア
クセスメモリ２３a，２３b及びマルチプレクサ２４は、
タイミング制御部２０から供給されるサブブロック制御
信号SBctr、及びサブブロックアドレス制御信号SBaddr
によって、図５に示すように制御される。

【００５３】ランダムアクセスメモリ２３a，２３bに
は、それぞれ“Ｗ”個(ウィンドウサイズ)のデータ格納
場所が形成されている。各ランダムアクセスメモリ２３
a，２３bは、サブブロック周期Ｔsbの２倍周期(Ｗ*４
Ｔ)を有し、サブブロック周期Ｔsb(Ｗ*２Ｔ)毎に出力状
態が切換わるサブブロック制御信号SBctrの出力状態(図
５(ｄ)参照)に応じて、上記“Ｗ”個のデータ格納場所
に対するデータ書込み又は読出しの制御が行われるよう
になっている。そして、サブブロックアドレス制御信号
SBaddr(図５(ｅ)参照)は、データ書込み時と読出し時と
で、ランダムアクセスメモリ２３a，２３bの“Ｗ”個の
データ格納場所のアドレスを逆の順に走査し、データの
書込み先又は読出し先を指定する。

【００５４】また、マルチプレクサ２４は、サブブロッ
ク制御信号SBctrを選択入力として、データ出力される
ランダムアクセスメモリ２３a，２３bを切換える。これ
により、後入れ先出し部２１x又は２１yは、入力される
サンプルｘs又はｙs(図５(ｂ)参照)を、サブブロック周
期Ｔsb単位でその周期内のサンプル並び順序を書込み順
(すなわち受信順)に対して逆順にした出力ｘf又はｙfか
らなるサブブロックＳＢ、in(0) ，in(1) ，・・・，in
(sn-1)を生成する(図２(ｅ1)，図５(ｇ)参照)。

【００５５】この際、サブブロックＳＢ、in(0) ，in
(1) ，・・・，in(sn-1)毎における“Ｗ”個の一連のビ
ットデータの並び方(例えば、“0”，“1”，・・・，
“W-2”，“W-1”)は、その受信順すなわち昇順に戻さ
れていることになる。したがって、生成された出力ｘf
又はｙfからなるサブブロックin(0)，in(1)，・・・，i
n(sn-1)は、入力ｘs又はｙsからなる対応するサブブロ
ックin(0)，in(1)，・・・，in(sn-1)に対して、サブブ
ロック周期Ｔsbの１周期分遅延されるとともに、サブブ
ロックＳＢ毎における一連のビットデータの並び方も、
昇順と降順とで逆になる。ここで、アンダーラインは、
順序が逆であることを表している。

【００５６】すなわち、図５において、サブブロックＳ
Ｂ内のビットデータ(サンプル)の並び方について、例え
ばin(0)，in(1)，・・・，in(sn-1)といった具合に下線
を付けて表したサブブロックＳＢは、in(0)，in(1)，・
・・，in(sn-1)といった具合に下線を付けないで表した
サブブロックＳＢに対し、サブブロックＳＢ単位でビッ
トデータの並び方の順序が降順と昇順とで逆になってい
ることを示す。

【００５７】この際、復号装置１では、その繰返しサブ
サイクルＴdsは、符号“ｄ”で表したチャネル・デイン
タリーバ２からの出力が停止されている状態のダミーの
サブブロックＳＢを予め２個余分に備えた“ｓn＋２”
個のサブブロックＳＢに分割され、この“ｓn＋２”個
のサブブロックＳＢによって、復号装置１はスライディ
ング・ウィンドウ構成になっている(図５(ｂ)参照)。こ
れによって、データバッファ１１の後入れ先出し部２１
x又は２１yによるサンプル並べ替えのため生じる遅延
が、繰返しサブサイクルＴdsのサブサイクルブロックＳ
ＣＢ(図２(ｃ)参照)の取込みに影響を及ぼさないように
なっている。

【００５８】一方、各遅延出力部２２x及び２２yは、サ
ンプルｘs又はｙsが入力される遅延部２５と、この遅延
部２５の遅延出力とサンプルｘs又はｙsとがそれぞれデ
ータ入力されているマルチプレクサ２６a，２６bとを備
える。遅延部２５は、サブブロック周期Ｔsbの２周期
(Ｗ・４Ｔ)分だけ、サンプルｘs又はｙsの出力を遅らせ
る。

【００５９】また、一対のマルチプレクサ２６a，２６b
には、サブブロック周期Ｔsb毎にその出力状態が切換わ
るサブブロック制御信号SBctrが選択入力として入力さ
れている。そして、両マルチプレクサ２６a，２６bの間
では、サブブロック制御信号SBctrの出力状態に応じ
て、出力として選択されるデータ入力が互いに逆の関係
になっている。

【００６０】そのため、例えば、遅延出力部２２xを例
に説明すれば、繰返しサイクルＴdにおける一のサブブ
ロック周期Ｔsb、すなわちサブブロック制御信号SBctr
の一の出力状態において、遅延出力部２２xの一方の出
力ｘb1として、現在入力されているサンプルｘsがその
まま出力されるのに対し、他方の出力ｘb2として、現在
入力されているサンプルｘsに対してサブブロック周期
Ｔsbの２周期分前に入力されたサンプルｘsが出力され
るようになっている。そして、次のサブブロック周期Ｔ
sb、すなわちサブブロック制御信号SBctrの他の出力状
態では、遅延出力部２２xの一方の出力ｘb1と他方の出
力ｘb2との間の上記関係が、サブブロック制御信号SBct
rの出力状態の変化に応じて入替わるようになってい
る。

【００６１】これにより、遅延出力部２２x，２２yの一
方のマルチプレクサ２６aからは、出力ｘb1，ｙb1とし
て、図５(ｈ)に示すように、繰返しサブサイクル単位
で、サブブロックＳＢの供給順で偶数番目のサブブロッ
クＳＢ(例えばin(1))とその直前の奇数番目のサブブロ
ックＳＢ(例えばin(0))とが前後で対となって(例えば、
in(1)，in(0))、偶数番目のサブブロックの供給順に順
次出力され、他方のマルチプレクサ２６bからは、出力
ｘb2，ｙb2として、サブブロックＳＢの供給順で奇数番
目のサブブロックＳＢ(例えばin(2))とその直前の偶数
番目のサブブロックＳＢ(例えばin(1))とが対となって
(例えば、in(2)，in(1))、この奇数番目のサブブロック
の供給順に出力される。

【００６２】これによって、遅延出力部２２x，２２yで
は、２つのサブブロックＳＢずつサブブロックＳＢ単位
で順序の入れ換えがそれぞれ行われるとともに、遅延出
力部２２x，２２y間では、この順序を入れ換えたサブブ
ロックＳＢの組が互いに異なるようになっている。

【００６３】そして、後入れ先出し部２１x，２１yの出
力ｘf，ｙfの、各サブブロックＳＢ毎における“Ｗ”個
の一連のビットデータの並び方は、図５(ｇ)に、in
(0)，in(1)，・・・，in(sn-1)で表されているように、
例えば、“0”，“1”，・・・，“W-2”，“W-1”とい
った具合の、図５(ｆ)に示すような昇順になるのに対
し、遅延出力部２２x又は２２yの出力ｘb1,ｘb2又はｙb
1,ｙb2の、各サブブロックＳＢ毎における“Ｗ”個の一
連のビットデータの並び方は、図５(ｈ)に、in(1)，in
(0)，in(3)，・・・，in(sn-2)で表されているように、
例えば、“W-1”，“W-2”，・・・，“1”，“0”とい
った具合の、図５(ｃ)に示すような降順のままで変わり
ない(図５(ｃ)，(ｆ)参照)。

【００６４】図６は、Ｌｏｇ-ＭＡＰアルゴリズム(STEV
EN S. PIETROBON“IMPLEMENTATIONAND PERFORMANCE OF
A TURBO/MAP DECODER”，INTERNATIONAL JOURNAL SATEL
LITE COMMUNICATIONS 16，23−46(1998))に基づいたＦ
ＳＭ演算部１２のブロック図である。ＦＳＭ演算部１２
には、データバッファ１１の後入れ先出し部２１x，２
１yの出力ｘf，ｙfが供給される。ＦＳＭ演算部１２
は、加算部２７，Ｅオペレーション部２８，初期化部２
９，レジスタ部３０，正規化部３１，正規化部３２，及
び出力部４２等を備えて構成されている。

【００６５】ここで、加算部２７には、データバッファ
１１の後入れ先出し部２１x，２１yの出力ｘf，ｙf、及
び両者の加算結果“ｘf＋ｙf”とが、遅延部３４を介し
てシステム周期の２周期分２Ｔだけ遅延されて供給さ
れ、正規化部３２の出力Ａt0，Ａt1，Ａt2，Ａt3との間
で、次のような演算が行われる。

【００６６】

【数６】 ＡＤ0＝Ａt0 式（６）

【００６７】

【数７】 ＡＤ1＝Ａt1＋(ｘf＋ｙf) 式（７）

【００６８】

【数８】 ＡＤ2＝Ａt2＋ｘf 式（８）

【００６９】

【数９】 ＡＤ3＝Ａt3＋ｙf 式（９）

【００７０】

【数１０】 ＡＤ4＝Ａt0＋(ｘf＋ｙf) 式（１０）

【００７１】

【数１１】 ＡＤ5＝Ａt1 式（１１）

【００７２】

【数１２】 ＡＤ6＝Ａt2＋ｙf 式（１２）

【００７３】

【数１３】 ＡＤ7＝Ａt3＋ｘf 式（１３） そして、加算部２７の出力ＡＤ0〜ＡＤ7は、Ｅオペレー
ション部２８の各Ｅオペレーション回路２８-0〜２８-3
に供給される。各Ｅオペレーション回路２８-i(i=0〜3)
では、仮にその入力をａ，ｂとすると、次のような演算
が行われる。

【００７４】

【数１４】 そして、上記式(14)の後半は、

【００７５】

【数１５】 ただし、ｃ＝1/lnεで表される。本実施の形態では、関
数ｆ(z)を後述するようなルックアップ・テーブル部に
よって実現している。

【００７６】図７は、Ｅオペレーション回路２８-i(i=0
〜3)の回路構成である。Ｅオペレーション回路２８-i
は、入力ａ，ｂが加算器３５で減算され、絶対値回路３
６で絶対値化され、その出力｜ａ−ｂ｜がフォーマット
回路３７に入力され、その出力に対応してルックアップ
・テーブル部３８から上記数式(14)の後半部分が出力さ
れるようになっている。

【００７７】図８は、このルックアップ・テーブル部３
８の構成を示す図である。また、Ｅオペレーション回路
２８-i(i=0〜3)は、入力ａ，ｂがマルチプレクサ３９の
データ入力に供給され、その選択入力に入力される前記
加算器３５の演算結果“ａ−ｂ”に基づいて前記式(14)
の前半部分の演算結果が選択出力される。

【００７８】図９は、このマルチプレクサ３９の真理値
表である。そして、ルックアップ・テーブル部３８から
上記式(14)の後半部分と、マルチプレクサ３９から出力
される前記式(14)の前半部分とが、加算器４０で加えら
れ、Ｅオペレーションの演算結果“ａＥｂ”が求められ
る。

【００７９】図６において、Ｅオペレーション回路２８
-0では加算部２７の出力ＡＤ0＝Ａt0とＡＤ1＝Ａt1＋
(ｘf＋ｙf)とで、Ｅオペレーション回路２８-1では加算
部２７の出力ＡＤ2＝Ａt2＋ｘfとＡＤ3＝Ａt3＋ｙfと
で、Ｅオペレーション回路２８-2では加算部２７の出力
ＡＤ4＝Ａt0＋(ｘf＋ｙf)とＡＤ5＝Ａt1とで、Ｅオペレ
ーション回路２８-3では加算部２７の出力ＡＤ6＝Ａt2
＋ｙfとＡＤ7＝Ａt3＋ｘfとで、Ｅオペレーションが行
われる。そして、各Ｅオペレーション回路２８-0〜２８
-3からの各出力Ａn0〜Ａn3は、初期化部２９に入力され
る。

【００８０】図１０は、初期化部２９の構成を示す図で
ある。初期化部２９は、５個のマルチプレクサ４１-0〜
４１-4を有し、マルチプレクサ４１-0〜４１-3には、Ｅ
オペレーション回路２８-0〜２８-3の出力Ａn0〜Ａn3が
データ入力されている。

【００８１】マルチプレクサ４１-4には、定数“ＭＡ
Ｘ”と“０”とがデータ入力され、選択入力に供給され
ている制御信号d12ctrによって、“ＭＡＸ”又は“０”
がデータ出力されるようになっている。なお、ここで、
定数“ＭＡＸ”は、ＦＳＭ演算部１２によるメトリック
演算の演算ビット数の関係から定められる定数である。
そして、マルチプレクサ４１-4の出力は、マルチプレク
サ４１-1〜４１-3にデータ入力されている。マルチプレ
クサ４１-0には、マルチプレクサ４１-4の出力の代わり
に“０”がデータ入力されている。

【００８２】マルチプレクサ４１-0〜４１-3には、メト
リック同期信号mtrsycfが選択入力に供給され、マルチ
プレクサ４１-0〜４１-3からは、Ｅオペレーション回路
２８-0〜２８-3の出力Ａn0〜Ａn3と、“０”及びマルチ
プレクサ４１-4の出力とが選択的にデータ出力ＡI0〜Ａ
I3として出力されるようになっている。

【００８３】図１１は、制御信号d12ctr及びメトリック
同期信号mtrsycfの出力状態のタイムチャートである。
ここで、制御信号d12ctrは繰返しサイクルＴd(＝２Ｗ
(ｓn＋２)２Ｔ)と同周期で、繰返しサブサイクルＴds
(＝Ｗ(ｓn＋２)２Ｔ)で出力状態が切換わるようになっ
ており、メトリック同期信号mtrsycfは繰返しサブサイ
クルＴdsと同周期で、繰返しサブサイクルＴdsに対して
サブブロック周期Ｔsbの１周期(Ｗ*２Ｔ)分だけ遅延し
て、２システム周期２Ｔの間だけ出力状態が切換わるよ
うになっている。

【００８４】これにより、マルチプレクサ４１-0〜４１
-3のデータ出力ＡI0〜ＡI3、すなわち、ＦＳＭ演算部１
２のＥオペレーション部２８の出力Ａniは、繰返しサイ
クルＴdにおける前半の繰返しサブサイクルＴdsにおい
て、メトリック同期信号mtrsycfの入力により、マルチ
プレクサ４１-0〜４１-3のデータ出力ＡI0〜ＡI3に定数
“ＭＡＸ”が設定されて初期化され、繰返しサイクルＴ
dにおける後半の繰返しサブサイクルＴdsにおいて、メ
トリック同期信号mtrsycfの入力により、マルチプレク
サ４１-0〜４１-3のデータ出力ＡI0〜ＡI3に定数“０”
が設定されて初期化される。

【００８５】したがって、ＦＳＭ演算部１２は、復号器
１０が繰返しサイクルＴdにおける前半の繰返しサブサ
イクルＴdsで、従来の第１の復号器204として作動する
に際して定数“ＭＡＸ”によって初期化され、繰返しサ
イクルＴdにおける後半の繰返しサブサイクルＴdsで、
従来の第２の復号器208として作動するに際して定数
“０”によって初期化される。

【００８６】図６において、この初期化部２９のデータ
出力ＡI0〜ＡI3は分岐され、一方は出力部４２に入力さ
れるとともに、他方はレジスタ部３０に入力される。こ
こで、出力部４２は、図６に示すように、データ出力Ａ
I0〜ＡI3に対応させてそれぞれ後入れ先出し部４３-0〜
４３-3を有する構成になっている。

【００８７】すなわち、各後入れ先出し部４３-i(i=0〜
3)は、データ入力ＡIi(i=0〜3)がそれぞれ分岐され入力
される一対のランダムアクセスメモリ４４a，４４bと、
この一対のランダムアクセスメモリ４４a，４４bのうち
の一方から選択的に一方の記憶内容を読み出して出力Ａ
i(i=0〜3)とするためのマルチプレクサ４５とから構成
され、タイミング制御部２０から供給されるサブブロッ
ク制御信号SBctr、及びサブブロックアドレス制御信号S
Baddrによって、図４に示した後入れ先出し部２１と同
様な動作を行う構成になっている。また、レジスタ部３
０は、初期化部２９からのデータ出力ＡIi(i=0〜3)をシ
ステム周期の２周期分２Ｔだけ遅延して、データ出力Ａ
ri(i=0〜3)として正規化部３１及び正規化部３２に出力
する。

【００８８】図１２は、正規化部３１の構成を示す図で
ある。正規化部３１は、レジスタ３０からのデータ出力
Ａri(i=0〜3)が入力される最大選択部４６と、最大選択
部４６の出力が“０”と比較して大きいか否かを判別す
る比較器４７と、比較器４７の出力が選択入力に入力さ
れるとともに、最大選択部４６の出力及び定数“０”が
データ入力されているマルチプレクサ４８とから構成さ
れている。

【００８９】図１３は、比較器４７の真理値表である。
これにより、正規化部３１は、データ出力Ａriの最大値
が“０”より小さければ“０”を出力し、最大値が
“０”以上であれば、その最大値を出力する。図６にお
いて、正規化部３１の出力は、レジスタ部３０のデータ
出力Ａri(i=0〜3)とともに正規化部３２に入力され、正
規化部３２において、レジスタ部３０の各データ出力Ａ
ri(i=0〜3)はその加算器49-i(i=0〜3)によってそれぞれ
正規化部３１の出力が差し引かれるようになっている。
すなわち、データ出力Ａriの最大値が“０”以上であれ
ば、その最大値を差し引く。正規化部３１によるこれら
演算結果Ａt0，Ａt1，Ａt2，Ａt3は、加算部２７にフィ
ードバックされるようになっている。

【００９０】これら構成からなるＦＳＭ演算部１２は、
図４に示したデータバッファ１１の後入れ先出し部２１
によって、サブブロックＳＢ毎の“Ｗ”個の一連のビッ
トデータの並び方が、その受信順すなわち昇順(例え
ば、“0”，“1”，・・・，“W-2”，“W-1”)に戻さ
れたサブブロックＳＢ、in(0)，in(1)，・・・，in(sn-
1)からなる入力信号ｘf，ｙfに対して、加算部２７，Ｅ
オペレーション部２８，初期化部２９，レジスタ部３
０，正規化部３１，及び正規化部３２が協働して、前方
状態計量演算を行う。そして、その演算結果のデータ出
力ＡI0〜ＡI3は、そのサブブロックＳＢ単位の出力毎で
ビットデータの配列順が昇順になっており、サブブロッ
クＳＢ単位の出力はＦ(0)，Ｆ(1)，・・・，Ｆ(sn-1)と
なる（図２(ｆ)参照）。

【００９１】この演算結果のデータ出力ＡI0〜ＡI3は、
その出力部４２の各後入れ先出し部４３によって、その
サブブロックＳＢ単位のビットデータの配列順が再び逆
順に変更されて出力Ａ0〜Ａ3として出力され、そのサブ
ブロックＳＢ単位の出力はＦ(0)，Ｆ(1)，・・・，Ｆ(s
n-1)となり(図２(ｇ)参照)、前述したサンプルｘs又は
ｙsについてのサブブロックＳＢ単位の出力in(0)，in
(1)，・・・，in(sn-1)と同様なビットデータの配列
順、すなわち降順に戻される。

【００９２】また、ＦＳＭ演算部１２の出力部４２から
の出力Ａ0〜Ａ3は、その後入れ先出し部４３-i(ｉ=0〜
3)によるサブブロックＳＢ単位でのビットデータの順番
の変更によって、入力信号ｘf，ｙfに対してさらにサブ
ブロック周期Ｔsbの１周期分遅延され、サンプルｘs ，
ｙsに対して合計で２周期分遅延することになる。

【００９３】図１４は、Ｌｏｇ-ＭＡＰアルゴリズムに
基づいたＢＳＭ演算部１３のブロック図である。ＢＳＭ
演算部１３は、２個のＢＳＭ演算回路部１３-1，１３-2
と、これら各ＢＳＭ演算回路部１３-1，１３-2でそれぞ
れ演算された演算結果ＢＤ0-i〜ＢＤ7-i(i=1，2)を選択
し、演算結果ＢＤ0〜ＢＤ7として出力する出力選択部５
０を備えて構成されている。

【００９４】各ＢＳＭ演算回路部１３-i(i=1，2)には、
データバッファ１１の各遅延出力部２２x，２２yの出力
ｘbi ，ｙbi(i=1，2)が入力される。各ＢＳＭ演算回路
部１３-i は、加算部５１，Ｅオペレーション部５２，
レジスタ部５３，正規化部５４，正規化部５５，及び初
期化部５６とによって構成されている。ここで、加算部
５１には、データバッファ１１の各遅延出力部２２x，
２２yの出力ｘbi，ｙbi(i=1，2)、及び両者の加算結果
“ｘbi＋ｙbi”とが供給され、初期化部５６の出力ＢI
0，ＢI1，ＢI2，ＢI3との間で、次のような演算が行わ
れる。

【００９５】

【数１６】 ＢＤ0＝ＢI0 式（１６）

【００９６】

【数１７】 ＢＤ1＝ＢI2 式（１７）

【００９７】

【数１８】 ＢＤ2＝ＢI3＋ｙbi 式（１８）

【００９８】

【数１９】 ＢＤ3＝ＢI1＋ｙbi 式（１９）

【００９９】

【数２０】 ＢＤ4＝ＢI2＋(ｘbi＋ｙbi) 式（２０）

【０１００】

【数２１】 ＢＤ5＝ＢI0＋(ｘbi＋ｙbi) 式（２１）

【０１０１】

【数２２】 ＢＤ6＝ＢI1＋ｘbi 式（２２）

【０１０２】

【数２３】 ＢＤ7＝ＢI3＋ｘbi 式（２３） 図１４において、加算部５１の出力ＢＤi(i=0〜7)は、
Ｅオペレーション部５２の各Ｅオペレーション回路５２
-i(i=0〜3)に供給される。

【０１０３】Ｅオペレーション回路５２-0では、加算部
５１の出力ＢＤ0＝ＢI0とＢＤ4＝ＢI2＋(ｘbi＋ｙbi)と
で、Ｅオペレーション回路５２-1では加算部５１の出力
ＢＤ1＝ＢI2とＢＤ5＝ＢI0＋(ｘbi＋ｙbi)とで、Ｅオペ
レーション回路５２-2では加算部５１の出力ＢＤ2＝ＢI
3＋ｙbiとＢＤ6＝ＢI1＋ｘbiとで、Ｅオペレーション回
路５２-3では加算部５１の出力ＢＤ3＝ＢI1＋ｙbiとＢ
Ｄ7＝ ＢI3＋ｘbiとで、Ｅオペレーションが行われる。

【０１０４】そして、各Ｅオペレーション回路５２-0〜
3の各出力Ｂn0〜Ｂn3は、レジスタ部５３に入力され
る。レジスタ部５３は、各Ｅオペレーション回路５２-0
〜3のデータ出力Ｂni(i=0〜3)を１システム周期２Ｔだ
け遅延して、出力Ｂiとして出力する。このレジスタ部
５３の出力Ｂi0〜Ｂi3は分岐され、一方は正規化部５４
に入力されるとともに、他方は正規化部５５に入力され
る。

【０１０５】ここで、正規化部５４は、前述したＦＳＭ
演算部１２の正規化部３１と同様な構成となっており、
正規化部５４の出力は、レジスタ５３の出力Ｂi(i=0〜
3)とともに正規化部５５に入力され、正規化部５５にお
いて、レジスタ５３の各出力Ｂi(i=0〜3)はその加算器
５５-iによってそれぞれ正規化部５４の出力分が差し引
かれるようになっている。正規化部５５によるこれらそ
れぞれの演算結果Ｂt0，Ｂt1，Ｂt2，Ｂt3は、初期化部
５６に入力されるようになっている。

【０１０６】図１５は、初期化部５６の構成を示す図で
ある。初期化部５６は、各ＢＳＭ演算回路部１３-1，１
３-2をそれぞれ初期化するための信号出力部５７-1，５
７-2をそれぞれ有している。各信号出力部５７-i(i=1又
は2)は、５個のマルチプレクサ５８-i(i=0〜4)を有し、
マルチプレクサ５８-i(i=0〜3)には、正規化部５５の演
算結果Ｂt0〜Ｂt3がデータ入力されている。

【０１０７】マルチプレクサ５８-4には、前述した定数
“ＭＡＸ”と“０”とがデータ入力され、選択入力に供
給されている後述する制御信号d12ctrとメトリック同期
信号mtrsycf(図２４参照)との所定演算結果によって、
“ＭＡＸ”又は“０”がデータ出力されるようになって
いる。そして、マルチプレクサ５８-4の出力は、マルチ
プレクサ５８-1〜3にデータ入力されている。マルチプ
レクサ５８-0には、“０”がデータ入力されている。

【０１０８】マルチプレクサ５８-0〜3には、メトリッ
ク同期信号mtrsycfとメトリック同期信号mtrsycbとの所
定演算結果が選択入力に供給され、マルチプレクサ５８
-0〜3からは、正規化部５５の演算結果Ｂt0〜Ｂt3と、
“０”及びマルチプレクサ５８-4の出力とが選択的にデ
ータ出力ＢI0〜ＢI3として出力されるようになってい
る。

【０１０９】ここで、それぞれの信号出力部５７-1，５
７-2の間においては、それぞれの信号出力部５７-1，５
７-2に対するメトリック同期信号mtrsycfとメトリック
同期信号mtrsycbとの入力タイミングが、遅延部５９，
６０，６１によってずれている。まず、信号出力部５７
-1には、メトリック同期信号mtrsycbが入力されるとと
もに、メトリック同期信号mtrsycfが“(ｓn−２)*Ｗ*２
Ｔ”だけ遅延されて入力される。

【０１１０】これに対し、信号出力部５７-2には、メト
リック同期信号mtrsycbがサブブロック周期Ｔsb(＝Ｗ*
２Ｔ)だけ遅延されて入力されるとともに、メトリック
同期信号mtrsycfが“ｓn*Ｗ*２Ｔ”だけ遅延されて入力
される。すなわち、信号出力部５７-1に対して信号出力
部５７-2は、メトリック同期信号mtrsycfの入力に関し
てサブブロック周期Ｔsbの２周期分(２*Ｗ２Ｔ)分だけ
遅れ、メトリック同期信号mtrsycbの入力に関してサブ
ブロック周期Ｔsbの１周期分(Ｗ*２Ｔ)分だけ遅れるよ
うになっている。

【０１１１】図１６は、制御信号d12ctr，メトリック同
期信号mtrsycf及びmtrsycbの出力状態のタイムチャート
を示す。メトリック同期信号mtrsycfは、繰返しサブサ
イクルＴds(＝Ｗ(ｓn＋２)２Ｔ)と同周期で、繰返しサ
ブサイクルＴdsに対して１サブブロック周期Ｔsb(＝Ｗ*
２Ｔ、図１６(ａ)参照)だけ遅延して、システム周期の
２周期分２Ｔの間だけ出力状態が切換わるようになって
いる(図１６(ｂ)参照)。

【０１１２】メトリック同期信号mtrsycbは、サブブロ
ック周期Ｔsbの２倍周期(＝Ｗ*４Ｔ)と同周期で、繰返
しサブサイクルＴdsに対して１サブブロック周期Ｔsb
(＝Ｗ*２Ｔ)だけ遅延して、システム周期の２周期分２
Ｔの間だけ出力状態が切換わるようになっている(図１
６(ｃ)参照)。制御信号d12ctrは、繰返しサイクルＴd
(＝２Ｗ(ｓn＋２)２Ｔ)と同周期で、繰返しサブサイク
ルＴds(＝Ｗ(ｓn＋２)２Ｔ)毎に出力状態が切換わるよ
うになっている(図１６(ｄ)参照)。これにより、信号出
力部５７-1及び信号出力部５７-2においては、図１６
(ｅ)〜(ｈ)で示すような選択入力信号Ａ〜Ｄが、そのマ
ルチプレクサ５８-0〜4に供給される。

【０１１３】すなわち、信号出力部５７-1のマルチプレ
クサ５８-0〜3には、繰返しサブサイクルＴdsにおける
偶数番目、すなわち、図１６の(1)，(3)，…，(sn-1)，
及び“ｄ”(“ｓn+2”番目)で表したサブブロックＳＢ
の開始時に、システム周期の２周期分２Ｔの間だけ、そ
のデータ出力ＢI0〜ＢI3として、正規化部５５の演算結
果Ｂt0〜Ｂt3に代え、マルチプレクサ５８-4からの出力
を選択する選択入力信号Ａが供給される。

【０１１４】また、信号出力部５７-1のマルチプレクサ
５８-4には、繰返しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ)
における一方の繰返しサブサイクルＴds(＝Ｗ(ｓn＋２)
２Ｔ)において、その繰返しサブサイクルＴdsにおける
(sn-1)(“sn”番目)で表したサブブロックＳＢの開始時
に、システム周期の２周期分２Ｔの間だけ、そのデータ
出力として、定数“０”に代え、定数“ＭＡＸ”を出力
する選択入力信号Ｂが供給される。

【０１１５】これにより、信号出力部５７-1のマルチプ
レクサ５８-0〜3からは、繰返しサブサイクルＴds毎
に、図１６において、(1)，(3)，…，(sn-1)，及び
“ｄ”(“ｓn+2”番目)で表した偶数番目のサブブロッ
クＳＢの開始時に、その出力ＢI0として定数“０”、出
力ＢI1〜ＢI3として選択入力信号Ｂが供給されているマ
ルチプレクサ５８-4からの定数“０”がそれぞれ出力さ
れて、ＢＳＭ演算回路部１３-1は、隣り合うサブブロッ
クＳＢの後方状態計量演算に際し初期化される。

【０１１６】ただし、繰返しサイクルＴdにおける一方
の繰返しサブサイクルＴdsにおいて、その繰返しサブサ
イクルＴdsにおける(sn-1)(“sn”番目)で表したサブブ
ロックＳＢの開始時には、その出力ＢI0として定数
“０”、出力ＢI1〜ＢI3として選択入力信号Ｂが供給さ
れているマルチプレクサ５８-4からの定数“ＭＡＸ”が
それぞれ出力されて、ＢＳＭ演算回路部１３-1は、繰返
しサブサイクルＴd毎の後方状態計量演算に際し初期化
される。

【０１１７】これに対し、信号出力部５７-2のマルチプ
レクサ５８-0〜3(図１５においては図示省略)には、繰
返しサブサイクルＴdsにおける奇数番目、すなわち、図
１６において、(0)，(2)，…，(sn-2)，及び“ｄ”
(“ｓn+1”番目)並びに“ｄ”(“ｓn+2”番目)で表した
サブブロックＳＢの開始時に、システム周期の２周期分
２Ｔの間だけ、その出力ＢI0〜ＢI3として、正規化部５
５の演算結果Ｂt0〜Ｂt3に代え、マルチプレクサ５８-4
からの出力を選択する選択入力信号Ｃが供給される。

【０１１８】また、信号出力部５７-2のマルチプレクサ
５８-4には、同じく繰返しサイクルＴdにおける一方の
繰返しサブサイクルＴdsにおいて、その繰返しサブサイ
クルＴdsにおける“ｄ”(“ｓn+2”番目)で表したサブ
ブロックＳＢの開始時に、システム周期の２周期分２Ｔ
の間だけ、そのデータ出力として、定数“０”に代え、
定数“ＭＡＸ”を出力する選択入力信号Ｄが供給され
る。

【０１１９】これにより、信号出力部５７-2のマルチプ
レクサ５８-0〜3からは、繰返しサブサイクルＴds毎
に、図１６において、(0)，(2)，…，(sn-2)，及び
“ｄ”(“sn+1”番目)で表した奇数番目のサブブロック
ＳＢ並びに“ｄ”(“ｓn+2”番目)で表したサブブロッ
クＳＢの開始時に、その出力ＢI0として定数“０”、出
力ＢI1〜ＢI3として選択入力信号Ｄが供給されているマ
ルチプレクサ５８-4からの定数“０”がそれぞれ出力さ
れて、ＢＳＭ演算回路部１３-2は、隣り合うサブブロッ
クＳＢの後方状態計量演算に際し初期化される。

【０１２０】ただし、繰返しサイクルＴdにおける一方
の繰返しサブサイクルＴdsにおいて、その繰返しサブサ
イクルＴdsにおける“ｓn+2”番目の、図１６において
“ｄ”で表したサブブロックＳＢの開始時に、その出力
ＢI0として定数“０”、出力ＢI1〜ＢI3として選択入力
信号Ｄが供給されているマルチプレクサ５８-4からの定
数“ＭＡＸ”がそれぞれ出力されて、ＢＳＭ演算回路部
１３-2は、繰返しサブサイクルＴd毎の後方状態計量演
算に際し初期化される。そして、図１４において、加算
部５１の出力ＢＤi(i=0〜7)は、各ＢＳＭ演算回路部１
３-1，１３-2による演算結果として前述の出力選択部５
０に供給されるようになっている。

【０１２１】図１７は、出力選択部５０の出力選択に係
る真理値表である。出力選択部５０は、サブブロック制
御信号SBctrの出力に対応してＢＳＭ演算回路部１３-
1，１３-2それぞれから出力される演算結果ＢＤi(i=0〜
7)を選択的にＢＳＭ演算部１３の演算出力ＢＤ0〜ＢＤ7
として出力する。

【０１２２】したがって、これら構成からなるＢＳＭ演
算部１３のＢＳＭ演算回路部１３-1，１３-2には、図４
に示したデータバッファ１１の遅延出力部２２から、サ
ブブロックＳＢ毎の“Ｗ”個の一連のビットデータの並
び方が、その受信順とは逆の降順(例えば、“W-1”，
“W-2”，・・・，“1”，“0”)で、入力ｘb1，ｙb1，
ｘb2，ｙb2として供給されるので、ＢＳＭ演算回路部１
３-1，１３-2は、その加算部５１，Ｅオペレーション部
５２，レジスタ部５３，正規化部５４，正規化部５５，
及び初期化部５６によって、入力ｘb1，ｙb1，ｘb2，ｙ
b2の供給順に従って演算することによって、サブブロッ
クＳＢ毎の“Ｗ”個の一連のビットデータについて後方
状態計量演算が行える(図２(ｈ)，(ｉ)参照)。

【０１２３】そして、このＢＳＭ演算回路部１３-1，１
３-2の演算結果のデータ出力ＢＤ0〜ＢＤ7は、サブブロ
ックＳＢ単位でそのビットデータの配列順が降順のまま
になっており、出力選択部５０によって、サブブロック
ＳＢ単位でＢ(0)，Ｂ(1)，・・・，Ｂ(sn-1)で表される
一連のビットデータとして出力される(図２(ｊ)，(ｋ)
参照)。

【０１２４】また、この出力選択部５０からの選択出力
されるＢＳＭ演算回路部１３-1，１３-2のデータ出力Ｂ
Ｄ0〜ＢＤ7は、データバッファ１１の遅延出力部２２に
よって、サンプルｘs ，ｙsに対してサブブロック周期
Ｔsbで２周期分(Ｗ*４Ｔ)だけ遅延していることにな
り、前述したＦＳＭ演算回路部１２の出力Ａ0〜Ａ3とサ
ブブロックＳＢ毎の同期がとられ、サブブロックＳＢ単
位のビットデータの配列も降順で同じになっている。

【０１２５】このように構成されたＦＳＭ演算部１２の
演算出力Ａ0〜Ａ3及びＢＳＭ演算部１３の演算出力ＢＤ
0〜ＢＤ7は、対数尤度比(Log Likelihood Ratio)演算部
１４に出力され、この対数尤度比演算部１４で対数尤度
比(Log Likelihood Ratio)Ｌが演算される。

【０１２６】図１８は、対数尤度比演算部１４のブロッ
ク図である。対数尤度比演算部１４は、加算部６２，Ｅ
オペレーション部６３とから構成されている。ここで、
加算部６２には、ＦＳＭ演算部１２の演算出力Ａ0〜Ａ3
及びＢＳＭ演算部１３の演算出力ＢＤ0〜ＢＤ7が供給さ
れ、両演算出力に基づき、次のような演算処理が行われ
る。

【０１２７】

【数２４】 ＴM0＝Ａ0＋ＢＤ0 式（２４）

【０１２８】

【数２５】 ＴM1＝Ａ1＋ＢＤ1 式（２５）

【０１２９】

【数２６】 ＴM2＝Ａ2＋ＢＤ2 式（２６）

【０１３０】

【数２７】 ＴM3＝Ａ3＋ＢＤ3 式（２７）

【０１３１】

【数２８】 ＴM4＝Ａ0＋ＢＤ4 式（２８）

【０１３２】

【数２９】 ＴM5＝Ａ1＋ＢＤ5 式（２９）

【０１３３】

【数３０】 ＴM6＝Ａ2＋ＢＤ6 式（３０）

【０１３４】

【数３１】 ＴM7＝Ａ3＋ＢＤ7 式（３１） また、Ｅオペレーション部６３では、Ｅオペレーション
回路６３-0〜６３-6及び加算器６４によって次のような
演算が行われ、対数尤度比Ｌが演算される。

【０１３５】

【数３２】 Ｌ＝[ ＴM4ＥＴM5ＥＴM6ＥＴM7 ]−[ ＴM0ＥＴM1ＥＴM2ＥＴM3 ] 式（３２） （Ｅについては、式（１４）参照）

【０１３６】そして、図１で説明したように、対数尤度
比演算部１４の演算結果である対数尤度比Ｌは分岐さ
れ、一方は、遅延部１９及び加算器１５を介して供給さ
れるマルチプレクサ７の出力が減算された後、インタリ
ーバ/デインタリ−バ部１６に入力され、他方は、硬判
定部１７を介して、硬判定のためのデインタリーバ１８
に入力されるようになっている。

【０１３７】図１９は、この硬判定部１７の真理値表で
ある。硬判定部１７は、対数尤度比演算部１４から演算
出力される対数尤度比Ｌをこの真理値表に基づき硬判定
し、復号装置１の後段回路又は後段装置が取り扱えるロ
ジック信号に戻す。

【０１３８】図２０は、このインタリーバ/デインタリ
−バ部１６の構成を示す図である。図２０において、加
算器１５(図１参照)による演算結果inputは分岐され、
インタリーバ用のランダムアクセスメモリ６５-1及びデ
インタリーバ用のランダムアクセスメモリ６５-2にそれ
ぞれ入力される。

【０１３９】各ランダムアクセスメモリ６５-1，６５-2
は、アドレス制御信号addrINT，addrDEI、及び書込み・
読出し制御信号rwINT，rwDEI(図２１参照)に基づき、そ
のデータ書込み・読出しが制御され、各読出し出力out
1，out2は、それぞれマルチプレクサ６６にデータ入力
されるようになっている。マルチプレクサ６６は、繰返
しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ)と同周期で、繰返
しサブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)毎に出力状態
が切換わるコントロール信号d12ctr(図２４参照)によ
り、その出力deintoutが制御される。

【０１４０】アドレス制御信号addrINT，addrDEIは、ア
ドレス制御生成部６７で、アドレスプリセット信号addr
pre(図２１参照)に基づき生成される。アドレス制御信
号addrINTは、インタリーバ用のランダムアクセスメモ
リ６５-1について、書込制御信号rwINTに基づく加算器
１５の演算結果inputの書込み、又は既に記憶されてい
る加算器１５の演算結果inputの読み出しためのアドレ
ス順を制御する。

【０１４１】また、アドレス制御信号addrDEIは、デイ
ンタリーバ用のランダムアクセスメモリ６５-2につい
て、書込制御信号rwDEIに基づく加算器１５の演算結果i
nputの書込み、又は既に記憶されている加算器１５の演
算結果inputの読み出しのアドレス順を制御する。アド
レス制御生成部６７は、このアドレス制御信号addrIN
T，addrDEIをそれぞれ出力するマルチプレクサ６８-1，
６８-2を有する。マルチプレクサ６８-1，６８-2は、コ
ントロール信号d12ctrn(図２１参照)によって出力制御
される。

【０１４２】アドレス制御信号addrINTを出力するマル
チプレクサ６８-1には、アドレスプリセット信号addrpr
eが遅延部６９を介してサブブロック周期Ｔsbの２周期
分(Ｗ*４Ｔ)だけ遅延されて入力されるとともに、アド
レスプリセット信号addrpreに対応させてインタリー
ブ，デインタリーブ用のアドレスが記録されているルッ
クアップ・テーブル部７０の出力がデータ入力されてい
る。

【０１４３】アドレス制御信号addrDEIを出力するマル
チプレクサ６８-2には、ルックアップ・テーブル部７０
の出力が遅延部７１を介してサブブロック周期Ｔsbの２
周期分(Ｗ*４Ｔ)だけ遅延されて入力されるとともに、
アドレスプリセット信号addrpreが入力されている。

【０１４４】図２１は、インタリーバ/デインタリ−バ
部１６における各制御信号の関係を示すタイムチャート
である。図２１では、周期２Ｔのシステムクロックパル
スclk(同図(ａ)参照)に対し、各制御信号の関係を示
す。

【０１４５】マルチプレクサ６８-1，６８-2を制御する
コントロール信号d12ctrnは、コントロール信号d12ctr
(図２４参照)に対して１システム周期Ｔだけ位相が進
み、コントロール信号d12ctrと同様に、繰返しサイクル
Ｔd(＝２Ｗ(ｓn＋２)２Ｔ)と同周期で、繰返しサブサイ
クルＴds(＝Ｗ(ｓn＋２)２Ｔ)毎に出力状態が切換わる
(図２１(ｂ)参照)。

【０１４６】ランダムアクセスメモリ６５-1を制御する
書込制御信号rwINTは、コントロール信号d12ctrnの反転
信号を基として、その反転信号の周期(繰返しサイクル
Ｔd(＝２Ｗ(ｓn＋２)２Ｔ))における前半の繰返しサブ
サイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)部分の出力状態が、
サブブロック周期Ｔsbの２周期分(Ｗ*４Ｔ)だけ遅延し
て状態変化するようになっており、繰返しサブサイクル
Ｔdsに対してこの遅延分(Ｗ*４Ｔ)だけ、その前半の繰
返しサブサイクルＴds部分の出力状態が短くなった信号
となっている(図２１(ｃ)参照)。

【０１４７】ランダムアクセスメモリ６５-2を制御する
書込制御信号rwDEIは、コントロール信号d12ctrnを基と
して、その周期（繰返しサイクルＴd(＝２Ｗ(ｓn＋２)
２Ｔ)における後半の繰返しサブサイクルＴds(＝Ｗ(ｓn
＋２)２Ｔ)部分の出力状態が、サブブロック周期Ｔsbの
２周期分(Ｗ*４Ｔ)だけ遅延して状態変化するようにな
っており、繰返しサブサイクルＴdsに対してこの遅延分
(Ｗ*４Ｔ)だけ、その後半の繰返しサブサイクルＴds部
分の出力状態が短くなった信号となっている(図２１
(ｄ)参照)。

【０１４８】これにより、コントロール信号d12ctrnが
“０”状態のサブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)の
間においては、インタリーバ用のランダムアクセスメモ
リ６５-1には、アドレス制御信号addrINTとして、コン
トロール信号d12ctrnに対してサブブロック周期Ｔsbの
２周期分(Ｗ*４Ｔ)だけ遅延されたアドレスプリセット
信号addrpre(図２１(ｅ)参照)が入力されるとともに、
書込制御信号rwINTとして、コントロール信号d12ctrnに
対してサブブロック周期Ｔsbの２周期分(Ｗ*４Ｔ)だけ
遅延された、幅“Ｗ*ｓn*２Ｔ”の書込み指示が入力さ
れる。また、このとき、デインタリーバ用のランダムア
クセスメモリ６５-2には、アドレスプリセット信号addr
preが遅延されることなく、そのままアドレス制御信号a
ddrDEIとして入力され、書込制御信号rwDEIの書込み指
示も入力されない。

【０１４９】これに基づき，インタリーバ用のランダム
アクセスメモリ６５-1には、コントロール信号d12ctrn
に対してサブブロック周期Ｔsbの２周期分遅れで、アド
レスプリセット信号addrpreのアドレス順にしたがっ
て、加算器１５から出力される演算結果inputの書込み
が行われ，デインタリーバ用のランダムアクセスメモリ
６５-2からは、コントロール信号d12ctrnに対して遅延
されることなく、アドレスプリセット信号addrpreのア
ドレス順にしたがって、既に記憶されている演算結果in
putの読み出しが行われる。

【０１５０】そして、このコントロール信号d12ctrnに
対して、コントロール信号d12ctrは１システム周期Ｔだ
け遅れて“０”状態のサブサイクルＴds(＝Ｗ(ｓn＋２)
２Ｔ)となるから、コントロール信号d12ctrnが“０”状
態になると同時に、デインタリーバ用のランダムアクセ
スメモリ６５-2から読み出した出力out2は、マルチプレ
クサ６６を介して図１に示したマルチプレクサ７に供給
され、インタリーバ/デインタリ−バ部１６は図２６に
示した従来技術のターボ復号装置201におけるデインタ
リーバ212として機能し、その出力deintoutは外部尤度
情報になる。

【０１５１】これに対して、コントロール信号d12ctrn
が“１”状態のサブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)
においては、インタリーバ用のランダムアクセスメモリ
６５-1には、ルックアップ・テーブル部７０の出力がそ
のままアドレス制御信号addrINTとして入力され、書込
制御信号rwINTの書込み指示は入力されない。

【０１５２】また、このとき、デインタリーバ用のラン
ダムアクセスメモリ６５-2には、遅延部７１によってコ
ントロール信号d12ctrnに対してサブブロック周期Ｔsb
の２周期分(Ｗ*４Ｔ)遅延されて、ルックアップ・テー
ブル部７０の出力がアドレス制御信号addrDEIとして入
力されるから、コントロール信号d12ctrnに対してサブ
ブロック周期Ｔsbの２周期分(Ｗ*４Ｔ)遅延されて、幅
“Ｗ*ｓn*２Ｔ”の書込制御信号rwDEIの書込み指示が入
力される。

【０１５３】これにより、インタリーバ用のランダムア
クセスメモリ６５-1からは、コントロール信号d12ctrn
に対して遅延されることなく、ルックアップ・テーブル
部７０からの出力アドレスの順にしたがって、既に記憶
されている演算結果inputの読み出しが行われ、デイン
タリーバ用のランダムアクセスメモリ６５-2からは、コ
ントロール信号d12ctrnに対してサブブロック周期Ｔsb
の２周期分遅れで、ルックアップ・テーブル部７０から
の出力アドレスの順にしたがって、加算器１５から出力
される演算結果inputの書込みが行われる。

【０１５４】そして、コントロール信号d12ctrは、コン
トロール信号d12ctrnに対して、１システム周期だけ遅
れて“１”状態のサブサイクルＴds(＝Ｗ(ｓn＋２)２
Ｔ)となるから、コントロール信号d12ctrnが“１”状態
になると同時に、インタリーバ用のランダムアクセスメ
モリ６５-1からの読み出し出力out1が、マルチプレクサ
６６を介して図１に示したマルチプレクサ７に供給さ
れ、インタリーバ/デインタリ−バ部１６は、図２６に
示した従来技術のターボ復号装置201におけるインタリ
ーバ207として機能し、その出力deintoutは第２の復号
器208に対して尤度情報になる。

【０１５５】図２２は、硬判定の後のデインタリーバ１
８の構成を示すブロック図である。図２３は、デインタ
リーバ１８における各制御信号の関係を示すタイムチャ
ートである。一対のランダムアクセスメモリ７２e，７
２oには、硬判定部１７の演算結果inputがそれぞれ入力
され、書込制御信号writee，writeoの出力状態に応じ
て、アドレス制御生成部７4で生成されるアドレス制御
信号addre，addroによるアドレス順にしたがって、硬判
定部１７の演算結果inputの新たな書込み、又は既に記
憶されている硬判定部１７の演算結果inputの読み出し
が行われる。

【０１５６】マルチプレクサ７３は、ブロック復号周期
Ｔb(＝８Ｗ(ｓn＋２)２Ｔ)の２倍周期で、ブロック復号
周期Ｔb毎に出力状態が切換わるブロック制御信号blkct
r(図２３(ｂ)参照)の反転信号からなるコントロール信
号evodsel(図２３(ｅ)参照)がその選択入力に入力さ
れ、そのコントロール信号evodselの出力状態に応じ
て、ランダムアクセスメモリ７２e，７２oのいずれか一
方に記憶されているデータout1,out2を選択的に出力す
る。

【０１５７】書込制御信号writee(図２３(ｆ)参照)は、
コントロール信号evodselの周期(１６Ｗ(ｓn＋２)２Ｔ)
において、その前半のブロック復号周期Ｔb(＝８Ｗ(ｓn
＋２)２Ｔ)部分の最後の繰返しサブサイクルＴds(＝Ｗ
(ｓn＋２)２Ｔ)について、サブブロック周期Ｔsb(＝Ｗ*
２Ｔ)の２周期分遅れで“Ｗ*ｓn*２Ｔ”分だけ、読み出
し指示となり、書込制御信号writeo(図２３(ｈ)参照)
は、コントロール信号evodselの周期(１６Ｗ(ｓｎ＋２)
２Ｔ)において、その後半のブロック復号周期Ｔb(＝８
Ｗ(ｓn＋２)２Ｔ)部分の最後の繰返しサブサイクルＴds
(＝Ｗ(ｓn＋２)２Ｔ)について、サブブロック周期Ｔsb
(＝Ｗ*２Ｔ)の２周期分遅れで“Ｗ*ｓn*２Ｔ”周期分だ
け、読み出し指示となる。

【０１５８】アドレス制御生成部７４は、アドレス制御
信号addre，addroをそれぞれ出力するマルチプレクサ７
５-e ，７５-o を有し、コントロール信号evodselに応
じて、マルチプレクサ７５-e ，７５-o は、アドレス制
御信号addre，addroとして、アドレスプリセット信号ad
drpre又は遅延部７６を介して１システム周期“Ｔ”だ
け遅延されたアドレス制御信号addrDEI(図２０参照)を
出力制御する。

【０１５９】ここで、アドレス制御信号addrDEIは、サ
ブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)毎に変化するコン
トロール信号d12ctrの出力状態に応じ、コントロール信
号d12ctrが“０”状態にあるときには、アドレス制御信
号addrDEIはアドレスプリセット信号addrpreが出力さ
れ、コントロール信号d12ctrが“１”状態にあるときに
は、サブブロック周期Ｔsb(＝Ｗ*２Ｔ)の２周期分遅れ
でルックアップ・テーブル部７０からの出力アドレスの
順が出力される。

【０１６０】これによって、硬判定のためのデインタリ
ーバ１８は、コントロール信号evodselが“１”状態の
ブロック復号周期Ｔb(＝８Ｗ(ｓn＋２)２Ｔ)において
は、ランダムアクセスメモリ７２-eには、マルチプレク
サ７５-eを介してアドレス制御信号addrDEIが供給さ
れ、書込制御信号writeeは、ブロック復号周期Ｔbにお
ける最後の繰返しサブサイクルＴdsについて、サブブロ
ック周期Ｔsbの２周期分遅れで“Ｗ*ｓn*２Ｔ”分だけ
書込指示となり、それ以外は読出し指示となる。

【０１６１】また、ランダムアクセスメモリ７２-o に
は、マルチプレクサ７５-o を介してアドレスプリセッ
ト信号addrpreが供給され、書込制御信号writeoは読出
し指示となる。これにより、コントロール信号evodsel
が“１”状態のブロック復号周期Ｔb(＝８Ｗ(ｓn＋２)
２Ｔ)においては、ランダムアクセスメモリ７２-oに記
憶されている硬判定部１７の演算結果inputが、アドレ
スプリセット信号addrpreのアドレス順にしたがって読
み出され，マルチプレクサ７３からデータ出力される一
方、ランダムアクセスメモリ７２-eには、ブロック復号
周期Ｔbにおける最後の繰返しサブサイクルＴdsについ
て、サブブロック周期Ｔsbの２周期分遅れで、硬判定部
１７の演算結果inputが書込まれる。これに対して，コ
ントロール信号evodselが“０”状態のブロック復号周
期Ｔb(＝８Ｗ(ｓn＋２)２Ｔ)においては、ランダムアク
セスメモリ７２-eとランダムアクセスメモリ７２-o と
の関係は、上記と逆になる。

【０１６２】図２４は、以上説明したタイミング制御部
２０で生成される各部の制御信号の関係を示すタイムチ
ャートである。本実施の形態に係るＬｏｇ-ＭＡＰ方式
の復号装置１は、以上説明したように構成されるが、そ
の作用について、図２に示した全体タイムチャートに基
づいて説明する。

【０１６３】復号装置１は、ブロック復号周期Ｔb(＝８
Ｗ(ｓn＋２)２Ｔ)単位で、“３Ｎ”個の符号語を受信す
る(図２(ａ)参照)。復号装置１は、このブロック復号周
期Ｔbの復号サイクル数が“４”であることから、１ブ
ロック復号周期Ｔb(＝８Ｗ(ｓn＋２)２Ｔ)を４分割し、
繰返しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ＝Ｔb/４)の４
個の復号ブロックＤＢに分割する(図２(ｂ)参照)。

【０１６４】そして、復号装置１は、この繰返しサイク
ルＴdの各復号ブロックＤＢを２分割し、繰返しサブサ
イクルＴds(＝Ｗ(ｓn＋２)２Ｔ＝Ｔd/２＝Ｔb/８)の２
個のサブサイクルブロックＳＣＢにする(図２(ｃ)参
照)。さらに、復号装置１は、この繰返しサブサイクル
ＴdsのサブサイクルブロックＳＣＢを“ｓn＋２”個に
分割し、サブブロック周期Ｔsb(＝Ｗ*２Ｔ)の(ｓn＋２)
個のサブブロックＳＢにする(図２(ｄ)参照)。

【０１６５】すなわち、図１に示す復号装置１のチャネ
ル・デインタリーバ２は、チャネル・デインタリーブさ
れた情報サンプルｘk及び２つの符号化サンプルｙ1k，
ｙ2kが多重化された信号列をＳ/Ｐ変換器３へ出力す
る。その出力に当たっては、チャネル・デインタリーバ
２は、繰返しサブサイクルＴds毎に、信号列をサブブロ
ックＳＢ“ｓn”個分だけＳ/Ｐ変換器３へ出力し、残り
の２個分のサブブロックＳＢについては、信号列をＳ/
Ｐ変換器３へ出力しない。

【０１６６】すなわち、図３(ａ)(ｂ)に示すように、チ
ャネル・デインタリーバ２は、繰返しサブサイクルＴds
毎に、当初の“ｓn”個のサブブロックＳＢについて
は、図３(ａ)，(ｂ)にout(0) ，out(1)，・・・，out(s
n-1)で示すような信号列を出力し、残りの２個のサブブ
ロックＳＢについては、信号列を出力しない出力停止状
態ｄのダミーのサブブロックＳＢになっている。

【０１６７】そして、前記out(0) ，out(1)，・・・，o
ut(sn-1)で表される各サブブロックＳＢ毎の信号列は、
図３(ｃ)に“3W-1”，“3W-2”，・・・，“０”で示す
ように、“３Ｗ”個のビットデータからなり、各ビット
データの周期は、復号装置１のシステム周期を２Ｔとす
ると、２Ｔ/３になっている。

【０１６８】Ｓ/Ｐ変換器３は、チャネル・デインタリ
ーバ２から入力される、デインタリーブされた情報サン
プルｘk及び２つの符号化サンプルｙ1k，ｙ2kが多重化
された信号列を、情報サンプルｘk、符号化サンプルｙ1
k、及び符号化サンプルｙ2kのそれぞれ信号列に分離す
る。

【０１６９】その分離に当たって、チャネル・デインタ
リーバ２から入力される信号列を、Ｓ/Ｐ変換器３は、
繰返しサブサイクルＴds単位で、図２(ｅ)及び図３(ｄ)
にin(0) ，in(1) ，・・・，in(sn-1)，d，dで示すよう
に、情報サンプルｘk、符号化サンプルｙ1k、及び符号
化サンプルｙ2kのそれぞれ信号列に分離する。

【０１７０】そして、前記in(0) ，in(1) ，・・・，in
(sn-1)といったサブブロックＳＢで表した、情報サンプ
ルｘk、符号化サンプルｙ1k、及び符号化サンプルｙ2k
それぞれの信号列は、図３(ｅ)にW-1，W-2，・・・，０
で示すように、サブブロック周期Ｔsb(＝Ｗ*２Ｔ)当た
り“Ｗ”個のビットデータからなり、各ビットデータの
周期は、復号装置１のシステム周期の２倍周期２Ｔとな
っている。

【０１７１】情報サンプルｘk、符号化サンプルｙ1k、
及び符号化サンプルｙ2kのそれぞれ信号列に分離された
Ｓ/Ｐ変換器３の出力は、図１に示すように、その情報
サンプルｘkが加算器４でマルチプレクサ７からデータ
出力される尤度情報を加算された後、マルチプレクサ５
を介して復号器１０に出力され、２つの符号化サンプル
ｙ1k，ｙ2kはそのままマルチプレクサ６を介して復号器
１０に出力される。ここで、マルチプレクサ５，６に
は、図２４に示すような、繰返しサイクルＴd(＝２Ｗ
(ｓn＋２)２Ｔ)と同周期で、繰返しサブサイクルＴds
(＝Ｗ(ｓn＋２)２Ｔ)毎に出力状態が切換わるコントロ
ール信号d12ctrが、その選択入力に入力されている。

【０１７２】これにより、復号器１０には、その入力ｘ
sとして、マルチプレクサ５からは、尤度情報(すなわ
ち、事前尤度情報“０”、又は後述するインタリーバ/
デインタリ−バ部１６の出力deintoutにおけるデインタ
リーバ時出力分deintout)が加算された情報サンプルｘ
k、又は後述するインタリーバ/デインタリ−バ部１６の
出力deintoutにおけるインタリーバ時出力が、コントロ
ール信号d12ctrの出力状態に応じて選択的に供給され
る。また、その入力ｙsとして、マルチプレクサ６から
は、符号化時にインタリーブされていない第１の符号化
サンプルｙ1k、又は符号化時にインタリーブされている
第２の符号化サンプルｙ2kが、コントロール信号d12ctr
の出力状態に応じて選択的に供給される。

【０１７３】すなわち、マルチプレクサ５，６によっ
て、復号器１０には、尤度情報が加算された情報サンプ
ルｘk及び第１の符号化サンプルｙ1k、又は、インタリ
ーバ/デインタリ−バ部１６におけるインタリーバ時出
力及び第２の符号化サンプルｙ2kが、繰返しサブサイク
ルＴds(＝Ｗ(ｓn＋２)２Ｔ)に同期して切換わりなが
ら、その入力ｘs及びｙsとして交互に供給される。

【０１７４】次に、復号器１０の各部の作用について説
明する。図４に示す、復号器１０のデータバッファ１１
の各後入れ先出し部２１x，２１yは、サブブロック制御
信号SBctr及びサブブロックアドレス制御信号SBaddrに
基づいて、ランダムアクセスメモリ２３a，２３bの書込
み/読出しを行う。

【０１７５】サブブロック制御信号SBctrは、図５(ｄ)
及び図２４に示すように、サブブロック周期Ｔsb(＝Ｗ*
２Ｔ)の２倍周期を有し、サブブロック周期Ｔsbに同期
して出力状態が切換わる。そのため、各後入れ先出し部
２１x，２１yは、サブブロック周期Ｔsb毎に、その一方
のランダムアクセスメモリ２３a又は２３bに、サブブロ
ックＳＢの１ブロック分の、尤度情報が加算された情報
サンプルｘk、又は後述のインタリーバ/デインタリ−バ
部１６におけるインタリーバ時出力のビットデータを記
憶するとともに、他方のランダムアクセスメモリ２３b
又は２３aから既に記憶されているサブブロックＳＢの
１ブロック分の、尤度情報が加算された情報サンプルｘ
k、又は後述のインタリーバ/デインタリ−バ部１６の出
力におけるインタリーバ時出力分のビットデータの読出
しを行う。

【０１７６】この各ランダムアクセスメモリ２３a，２
３bに対するビットデータの書込み及び読出しは、サブ
ブロックアドレス制御信号SBaddrに制御されて行われ
る。この際、サブブロックアドレス制御信号SBaddrが、
図５(ｅ)及び図２４に示すように、サブブロック制御信
号SBctrと同周期で、前半周期すなわち前半のサブブロ
ック周期Ｔsbの間は昇順にＷ個の格納アドレスを順次指
定し、後半周期すなわち後半のサブブロック周期Ｔsbの
間は降順にＷ個の格納アドレスを順次指定するようにな
っているため、ビットデータの書込み順と読出し順とが
逆となる。

【０１７７】ここで、図３に示すように、チャネル・デ
インタリーバ２から出力される、サブブロック周期Ｔsb
(＝Ｗ*２Ｔ)単位で多重化された符号化系列のサブブロ
ックＳＢ内の“３Ｗ”個のビットデータの並び方を、例
えば“3W-1”，“3W-2”，・・・，“０”といった具合
の降順とすると、Ｓ/Ｐ変換器３から出力される情報信
号ｘk，第１の符号化系列ｙ1k，及び第２の符号化系列
ｙ2kも、サブブロック周期Ｔsb(＝Ｗ*２Ｔ)のサブブロ
ックＳＢ単位では、そのビットデータすなわちサンプル
ｘk，ｙ1k，ｙ2kの並び方も降順となっており、サブブ
ロックＳＢ単位で順番に、 out(0)，out(1)，・・・，o
ut(sn-1)で表せる。

【０１７８】そして、マルチプレクサ５，６を介して、
復号器１０に入力される入力ｘs，ｙsの並び方もサブブ
ロック周期Ｔsb(＝Ｗ・２Ｔ)のサブブロックＳＢ単位で
降順となり、サブブロックＳＢ単位で順番に、 in(0)，
in(1)，・・・，in(sn-1)で表せる。

【０１７９】この結果、図５に示すように、データバッ
ファ１１の各後入れ先出し部２１x，２１yでは、マルチ
プレクサ５，６から出力されるサブブロックＳＢ単位で
in(0)，in(1)，・・・，in(sn-1)，ｄ，ｄ(図５(ａ)〜
(ｃ)参照)で表すように降順に並んだ入力ｘs，ysを、サ
ブブロックＳＢ(＝Ｗ*２Ｔ)単位で昇順の出力ｘf，yfに
並べ換えて出力するため、出力ｘf，yfのサブブロック
ＳＢは、対応する入力ｘs，ysのサブブロックＳＢに対
して、サブブロック周期Ｔsbの１周期分だけ遅延され
る。

【０１８０】その際、データバッファ１１の各後入れ先
出し部２１x ，２１yから、出力ｘf，ｙfは、サブブロ
ックＳＢ単位で入力ｘs，ｙsが前後逆に並んだサブブロ
ックＳＢからなるｄ，in(0)，in(1)，・・・，in(sn-
1)，ｄといったサブブロックＳＢの配列形式で、サブブ
ロック周期Ｔsb(＝Ｗ*２Ｔ)に関し１周期分だけ遅延さ
れて出力され、ＦＳＭ演算部１２に入力される。

【０１８１】一方、図４において、データバッファ１１
の遅延出力部２２x，２２yには、マルチプレクサ５，６
からの入力ｘs，ｙsとともに、遅延出力部２２x，２２y
の出力ｘb1，ｘb2，ｙb1，ｙb2を生成するマルチプレク
サ２６a，２６bの選択入力には、サブブロック周期Ｔsb
に同期して出力状態が切換わるサブブロック制御信号SB
ctrが入力されている。

【０１８２】データバッファ１１の遅延出力部２２x及
び２２yは、それぞれの遅延部２５及びマルチプレクサ
２６a，２６bによって、現在マルチプレクサ５，６から
供給されている入力ｘs，ｙsのビットデータと、遅延部
２５から出力され、この現在供給されている入力ｘs，
ｙsに対してサブブロック周期Ｔsbの２周期(Ｗ*４Ｔ)分
だけ前にマルチプレクサ５，６から供給された入力ｘ
s，ｙsのビットデータとを、サブブロック制御信号SBct
rによってサブブロック周期Ｔsb毎にマルチプレクサ２
６a，２６bを切換えながら、出力ｘb1，ｘb2及びｙb1，
ｙb2として出力する。

【０１８３】この結果、図５(ｈ)，(ｉ)に示すように、
遅延出力部２２x及び２２yのそれぞれマルチプレクサ２
６a，２６bからは、その一方のマルチプレクサ２６a又
は２６bから、現在マルチプレクサ５又は６から供給さ
れている入力ｘs，ｙsのビットデータが出力されている
ときには、他方のマルチプレクサ２６b又は２６ aから
は、遅延部２５から出力され、この現在供給されている
入力ｘs，ｙsに対してサブブロック周期Ｔsbの２周期
(Ｗ*４Ｔ)分だけ前にマルチプレクサ５及び６から供給
された入力ｘs，ｙsのビットデータが出力される。そし
て、この一方のマルチプレクサ２６a又は２６bと、他方
のマルチプレクサ２６b又は２６aとは、サブブロック制
御信号SBctrによってサブブロック周期Ｔsb毎に、マル
チプレクサ２６a，２６b間で切換わる。

【０１８４】したがって、データバッファ１１の遅延出
力部２２x，２２yからは、その出力ｘb1，ｙb1として現
在マルチプレクサ５，６から供給されている入力ｘs，
ｙsが出力されているときには、その出力ｘb2，ｙb2と
して現在マルチプレクサ５，６から供給されている入力
ｘs，ｙsに対してサブブロック周期Ｔsbの２周期(２*Ｔ
sb＝Ｗ*４Ｔ)分だけ前にマルチプレクサ５及び６から供
給された入力ｘs，ｙsが出力されることになる。

【０１８５】この結果、図５に示すように、マルチプレ
クサ５，６から供給される入力ｘs，ｙsをサブブロック
ＳＢ単位で表した入力in(0)，in(1)，・・・，in(sn-1)
，ｄ，ｄに対し、遅延出力部２２x，２２yからの出力
ｘb1及びｙb1をサブブロックＳＢ単位で表した出力は、
現在に対してサブブロック周期Ｔsbで２周期前に入力さ
れている“ｄ”，現在入力中のin(1)，現在に対してサ
ブブロック周期Ｔsbで２周期前に入力されているin
(0)，現在入力中のin(3)，・・・，現在に対してサブブ
ロック周期Ｔsbで２周期前に入力されているin(sn-1)，
現在入力中の“ｄ”といったサブブロック順となり、出
力ｘb2及びｙb2をサブブロックＳＢ単位で表した出力
は、現在入力中のin(0)，現在に対してサブブロック周
期Ｔsbで２周期前に入力されている“ｄ”，現在入力中
のin(2)，現在に対してサブブロック周期Ｔsbで２周期
前に入力されているin(1)，・・・，現在入力中の
“ｄ”，現在に対してサブブロック周期Ｔsbで２周期前
に入力されているin(sn-1)といったサブブロック順とな
る。

【０１８６】図１に示すように、このようにして得られ
たデータバッファ１１の出力ｘf，ｙfはＦＳＭ演算部１
２に入力される一方、出力ｘb1，ｙb1及びｘb2，ｙb2は
ＢＳＭ演算部１３のＢＳＭ演算回路部１３-1及びＢＳＭ
演算回路部１３-2にそれぞれ入力される。この際、ＦＳ
Ｍ演算部１２に供給される出力ｘf，ｙfは、そのサブブ
ロックＳＢ単位のビットデータの配列が受信順すなわち
昇順となっており、ＢＳＭ演算部１３に供給される出力
ｘb1，ｙb1及びｘb2，ｙb2は、そのサブブロックＳＢ単
位のビットデータの配列が受信順とは逆順の降順になっ
ている。

【０１８７】ＦＳＭ演算部１２は図６に示すように構成
されており、データバッファ１１からの出力ｘf，ｙfの
供給順に従って，その前方状態計量演算を行う。ＦＳＭ
演算部１２は、繰返しサブサイクルＴds(＝Ｗ(ｓn＋２)
２Ｔ)と同周期でサブブロック周期Ｔsbの１周期分(＝Ｗ
*２Ｔ)だけ遅れて入力されるパルス幅２Ｔのメトリック
同期信号mtrsycf(図１１参照)の入力されたとき、繰返
しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ)と同周期で繰返し
サブサイクルＴds毎に出力状態が切換わるコントロール
信号d12ctrの出力状態に応じて，初期化される。

【０１８８】すなわち、データバッファ１１で、図２
(ｅ)に示すようなマルチプレクサ５，６から供給される
入力ｘs，ｙsのサブブロックin(0)，in(1)，・・・，in
(sn-1)，ｄ，ｄについて、そのサブブロックＳＢ単位の
入力ｘs，ｙsの配列を逆にして、サブブロックＳＢ単位
の入力ｘs，ｙsの配列を受信順（昇順）に並べ換え、図
２(ｅ1)に示すようなｄ，in(0)，in(1)，・・・，in(sn
-1)，ｄといった一連のサブブロックよりなる出力ｘf，
yfを生成するために要するサブブロック周期Ｔsbの１周
期分(＝Ｗ*２Ｔ)だけ、繰返しサイクルＴd(＝２Ｗ(ｓn
＋２)２Ｔ)に対して遅れて、ＦＳＭ演算部１２は、従来
の第１の復号器204としての初期化がなされる。データ
バッファ１１の出力ｘf，ｙfは遅延部３４によってこの
初期化完了後にＦＳＭ演算部１２の加算部２７に供給さ
れるようになっている。

【０１８９】そして、繰返しサイクルＴd(＝２Ｗ(ｓn＋
２)２Ｔ)の繰返しサブサイクルＴds(＝Ｗ(ｓn＋２)２
Ｔ)で、ＦＳＭ演算部１２は、新たにデータバッファ１
１から、入力ｘs，ｙsに対してサブブロック周期Ｔsbの
１周期分(＝Ｗ*２Ｔ)遅れで出力ｘf，ｙfが供給される
毎に、初期値又は直前に供給されていた出力ｘf，ｙfに
関しての前方状態計量演算を行い(図２(ｆ))、その演算
結果Ａn0〜Ａn3を、ｄ，Ｆ(0),Ｆ(1),・・・，Ｆ(sn-
1)，ｄといったサブブロックＳＢ単位で、出力部４２を
構成する後入れ先出し部４３-0〜４３-3のランダムアク
セスメモリ４４a及び４４bに蓄積する。これと同時に、
ＦＳＭ演算部１２は、このランダムアクセスメモリ４４
a及び４４bにサブブロックＳＢ単位で蓄積された出力ｘ
f，ｙfについての演算結果Ａn0〜Ａn3を、サブブロック
ＳＢ単位のデータ並び順が入力ｘs，ｙsに対応した降順
の、ｄ，ｄ，Ｆ(0)，Ｆ(1),・・・，Ｆ(sn-1)といった
サブブロックＳＢに出力部４２で戻し、出力Ａ0〜Ａ3と
して対数尤度比演算部１４に供給する(図２(ｇ))。

【０１９０】そのため、ＦＳＭ演算部１２の出力Ａi(i
＝1〜3)をサブブロックＳＢ単位で表したＦ(0)，Ｆ
(0)，・・・，Ｆ(sn-1)は、その入力ｘf，yfがデータバ
ッファ１１によるサブブロックＳＢ単位でのビットデー
タの並べ替えのために、繰返しサイクルＴd(＝２Ｗ(ｓn
＋２)２Ｔ)に対してサブブロック周期Ｔsbの１周期分
(＝Ｗ*２Ｔ)遅延され、ＦＳＭ演算部１２の出力部４２
によるサブブロックＳＢ単位でのビットデータの並べ替
えによって、さらにサブブロック周期Ｔsbの１周期分
(＝Ｗ*２Ｔ)だけ遅延される。

【０１９１】このため、サブブロックin(0)，in(1)，・
・・，in(sn-1)といった一連のサブブロックＳＢで表さ
れる入力ｘs，ｙsに対して、Ｆ(1)，Ｆ(0)，・・・，Ｆ
(sn-1)といった一連のサブブロックＳＢで表されるＦＳ
Ｍ演算部１２の出力Ａi(i＝1〜3)は、サブブロック周期
Ｔsbの２周期分(＝Ｗ*４Ｔ)だけ遅延されることにな
る。

【０１９２】このようにして、ＦＳＭ演算部１２は、初
期化部２９によって繰返しサブサイクルＴds毎に初期化
され、データバッファ１１から出力ｘf，ｙfが供給され
る度にその演算結果ＡIiをフィードバックし、次に供給
される出力ｘf，ｙfとの間で前方状態計量演算を行い、
出力部４２からその演算結果Ａiを、図２(ｅ)に示すin
(0)，in(1)，・・・，in(sn-1)，ｄ，ｄといった一連の
サブブロックＳＢで表される入力ｘs，ｙsに対して、サ
ブブロック周期Ｔsbの２周期分(＝Ｗ*４Ｔ)だけ遅れ
て、図２(ｇ)に示すような、ブロックｄ，ｄ，Ｆ(0)，
・・・，Ｆ(sn-1)といった一連のサブブロックＳＢで表
される順で、その出力Ａi(i＝1〜3)を対数尤度比演算部
１４に供給する。

【０１９３】そのために、ＦＳＭ演算部１２は、図２
(ｅ)〜(ｇ)に示すように、データバッファ11の後入れ先
出し部２１x ，２１yと協働して、後入れ先出し部２１x
，２１yからの出力ｘf，ｙfの供給に対し、その出力ｘ
f，ｙfについての前方状態計量演算処理，及びその演算
結果Ａ0〜Ａ3の対数尤度比演算部１４への出力処理とい
った各処理を、サブブロックＳＢ単位でサブブロック周
期Ｔsb毎にずらしながら、スライディング・ウィンドウ
方式で行う。したがって、本実施形態のＦＳＭ演算部１
２においては、そのメトリックメモリの増加を抑制でき
るとともに、復号遅延も大幅に減らすことができる。

【０１９４】ＢＳＭ演算部１３(図１４参照)は、データ
バッファ１１から供給される出力ｘb1，ｙb1、ｘb2，ｙ
b2について、ＢＳＭ演算回路部１３-1，１３-2にて後方
状態計量演算を行う。ＢＳＭ演算回路部１３-1は、デー
タバッファ１１の遅延出力部２２xから供給される出力
ｘb1，遅延出力部２２yから供給される出力ｙb1に関
し、後方状態計量演算を行う。ＢＳＭ演算回路部１３-2
は、データバッファ１１の遅延出力部２２xから供給さ
れる出力ｘb2，遅延出力部２２yから供給される出力ｙb
2に関し、後方状態計量演算を行う。

【０１９５】この出力ｘb1，ｙb1は、図５(ｈ)に示すよ
うに、サブサイクルブロックＳＣＢ単位で、サブブロッ
クＳＢの供給順で偶数番目のサブブロックＳＢ(例えばi
n(1))とその直前の奇数番目のサブブロックＳＢ(例えば
in(0)とが前後で対となって、この対となった２個のサ
ブブロックＳＢ(例えば、in(1)，in(0))が順次連設した
構成となっている(例えば、in(1)，in(0)，in(3)，in
(2)，in(5)，in(4)，・・・)。そのため、ＢＳＭ演算回
路部１３-1には、繰返しサブサイクルＴds毎に、出力ｘ
b1，ｙb1が、サブブロック単位で、ｄ，in(1)，in(0)，
in(3)，in(2)，・・・，in(sn-1)，in(sn-2)，ｄといっ
た順で供給される。

【０１９６】そして、このサブブロックＳＢ単位におけ
る出力ｘb1，ｙb1の配列順は、受信順とは逆の降順とな
っているため、上記した繰返しサブサイクルＴdsの範囲
内において対となっている、サブブロックＳＢの供給順
で偶数番目のサブブロックＳＢ(例えばin(1))とその直
前の奇数番目のサブブロックＳＢ(例えば、in(0))とか
らなる一対のサブブロックＳＢ(例えば、in(1)，in(0))
は、その出力ｘb1，ｙb1の配列順が、“2W-1”，“2W-
2”，・・・，“W+1”“W”,“W-1”，“W-2”，・・
・，“1”“０”といったように連続して続き、この一
対の２個のサブブロックＳＢ全体で、その出力ｘb1，ｙ
b1の配列順が降順になっている。

【０１９７】この結果、一対のサブブロックＳＢのうち
の奇数番目のサブブロックＳＢ(例えば、in(0))が供給
される際は、その最初の出力ｘb1，ｙb1としての“W-
1”が供給されるのに先立って、一対のサブブロックＳ
Ｂのうちの偶数番目のサブブロックＳＢ(例えばin(1))
の出力ｘb1，ｙb1としての“W”が供給されているか
ら、一対のサブブロックＳＢのうちの奇数番目のサブブ
ロックＳＢ(例えば、in(0))についての後方状態計量演
算が、出力ｘb1，ｙb1の供給順に従って行うことができ
る。

【０１９８】そして、ＢＳＭ演算回路部１３-1は、上記
した演算に伴い，その初期化部５６の信号出力部５７-1
から、繰返しサブサイクルＴdsにおいて、偶数番目のサ
ブブロックＳＢが入力されるときにシステム周期の２周
期分だけ初期化信号が供給されて初期化され、一対のサ
ブブロックＳＢのうちの偶数番目のサブブロックＳＢ
(例えば、in(1))の後方状態計量演算を行うに際して初
期化される。

【０１９９】また、ＢＳＭ演算回路部１３-1は、上記し
た演算に伴い、その初期化部５６の信号出力部５７-1か
ら、繰返しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ)における
一方の繰返しサブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)に
おいて、その“sn”番目のサブブロックＳＢが入力され
るときにもシステム周期の２周期分だけ別の初期化信号
が供給されて初期化され、繰返しサブサイクルＴdsにお
ける出力ｘb1，ｙb1の最後のサブブロックＳＢとしての
in(sn-1)についての後方状態計量演算を行うに際して初
期化される。

【０２００】一方、ＢＳＭ演算回路部１３-2に供給され
る出力ｘb2，ｙb2は、図５(ｉ)に示すように、サブサイ
クルブロックＳＣＢ単位で、サブブロックＳＢの供給順
で奇数番目のサブブロックＳＢ(例えばin(2))とその直
前の偶数番目のサブブロックＳＢ(例えばin(1))とが前
後で対となって、この対となった２個のサブブロックＳ
Ｂ(例えば、in(2)，in(1))が順次連設した構成となって
いる(例えば、in(2)，in(1)，in(4)，in(3)，in(6)，in
(5)，・・・)。そのため、ＢＳＭ演算回路部１３-2に
は、繰返しサブサイクルＴds毎に、出力ｘb2，ｙb2が、
サブブロック単位で、in(0)，ｄ，in(2)，in(1)，in
(4)，・・・，in(sn-3)，ｄ，in(sn-1)といった順で供
給される。

【０２０１】そして、このサブブロックＳＢ単位におけ
る出力ｘb2，ｙb2の配列順も、受信順とは逆の降順とな
っているため、上記した繰返しサブサイクルＴdsの範囲
内において対となっている、サブブロックＳＢの供給順
で奇数番目のサブブロックＳＢ(例えばin(2))とその直
前の偶数番目のサブブロックＳＢ(例えば、in(1))とか
らなる一対のサブブロックＳＢ(例えば、in(2)，in(1))
は、その出力ｘb1，ｙb1の配列順が、“3W-1”，“3W-
2”，・・・，“2W+1”“2W”,“2W-1”，“2W-2”，・
・・，“W+1”“W”といった具合に連続して続き、この
一対の２個のサブブロックＳＢ全体で、その出力ｘb2，
ｙb2の配列順が降順になっている。

【０２０２】この結果、一対のサブブロックＳＢのうち
の偶数番目のサブブロックＳＢ(例えば、in(1))が供給
される際は、その最初の出力ｘb2，ｙb2としての“2W-
1”が供給されるのに先立って、一対のサブブロックＳ
Ｂのうちの奇数番目のサブブロックＳＢ(例えばin(2))
の出力ｘb2，ｙb2としての“2W”が供給されているか
ら、一対のサブブロックＳＢのうちの偶数番目のサブブ
ロックＳＢ(例えば、in(1))についての後方状態計量演
算が、出力ｘb1，ｙb1の供給順に従って行うことができ
る。

【０２０３】そして、ＢＳＭ演算回路部１３-2は、上記
した演算に伴い，その初期化部５６の信号出力部５７-1
から、繰返しサブサイクルＴdsにおいて、奇数番目のサ
ブブロックＳＢが入力されるときにシステム周期の２周
期分だけ初期化信号が供給されて初期化され、一対のサ
ブブロックＳＢのうちの奇数番目のサブブロックＳＢ
(例えば、in(1))の後方状態計量演算を行うに際して初
期化される。

【０２０４】また、ＢＳＭ演算回路部１３-1は、上記し
た演算に伴い、その初期化部５６の信号出力部５７-1か
ら、繰返しサイクルＴd(＝２Ｗ(ｓn＋２)２Ｔ)における
一方の繰返しサブサイクルＴds(＝Ｗ(ｓn＋２)２Ｔ)に
おいて、その“sn＋２”番目のサブブロックＳＢが入力
されるときにもシステム周期の２周期分だけ別の初期化
信号が供給されて初期化され、繰返しサブサイクルＴds
における出力ｘb2，ｙb2の最後のサブブロックＳＢとし
てのin(sn-1)についての後方状態計量演算を行うに際し
て初期化される。

【０２０５】したがって、ＢＳＭ演算回路部１３-1で
は、図２(ｅ)に示したサンプルｘs，ｙsのin(0)，in
(1)，・・・，in(sn-1)，ｄ，ｄといった一連のサブブ
ロックＳＢで表されるビットデータに対して、in(0)，i
n(2)，・・・，in(sn-1)といった奇数番目のサブブロッ
クＳＢ単位のビットデータについての後方状態計量演算
が行われることになる。

【０２０６】これに対し、ＢＳＭ演算回路部１３-2で
は、図２(ｅ)に示したサンプルｘs，ｙsのin(0)，in
(1)，・・・，in(sn-1)，ｄ，ｄといった一連のサブブ
ロックＳＢで表されるビットデータに対して、in(1)，i
n(3)，・・・，in(sn)といった偶数番目のサブブロック
ＳＢ単位のビットデータについての後方状態計量演算が
行われることになる。

【０２０７】このように、本実施の形態においては、Ｆ
ＳＭ演算部１２及びＢＳＭ演算部１３は、図２(ｃ)〜
(ｋ)に示すように、繰返しサブサイクルＴdsにおいて、
移動量単位をサブブロック周期Ｔsbとし、必要個数のｓ
n個に対して余裕分を適宜（本実施の形態の場合は２
個）有して設けられたサブブロックＳＢから構成される
スライディング・ウィンドウを利用して、サブブロック
ＳＢ毎に当てはめられた符号語のビットデータを、サブ
ブロックＳＢ単位でサブブロック周期Ｔsbずつ移動させ
ながら状態計量演算を行う構成となっている。

【０２０８】そのため、本実施の形態のＦＳＭ演算部１
２及びＢＳＭ演算部１３においては、そのメトリックメ
モリの増加を抑制できるとともに、復号遅延も大幅に減
らすことができる。そして、復号器１０においては、こ
のＦＳＭ演算部１２の出力Ａ0〜Ａ3と、ＢＳＭ演算部１
３の出力ＢＤ0〜ＢＤ7とは、図１８に示した対数尤度比
演算部１４において共に加算された上、Ｅオペレーショ
ンが施されて対数尤度比Ｌが演算される。

【０２０９】この際も、ＦＳＭ演算部12の出力Ａ0〜Ａ3
と、ＢＳＭ演算部１３のの出力ＢD0〜ＢＤ7とのサブブ
ロックＳＢ毎の対数尤度比演算部１４への供給タイミン
グは、上記したスライディング・ウィンドウ方式によっ
て、繰返しサブサイクルＴds内で、両出力の出力同期を
容易にとることができる。対数尤度比演算部１４で演算
された対数尤度比Ｌは分岐され、一方は加算器１５を介
してインタリーバ/デインタリ−バ部１６に出力され、
他方は硬判定部１７を介してデインタリーバ１８に出力
されるようになっている。

【０２１０】ここで、インタリーバ/デインタリ−バ部
１６は、図２０に示す構成となっており、アドレス制御
生成部６７から出力されるアドレス制御信号addrINT，a
ddrDEIと、書込制御信号rwINT，rwDEIと、コントロール
信号d12ctrnとに基づき、インタリーバ用のランダムア
クセスメモリ６５-1へのデータ書込入力及びデインタリ
ーバ用のランダムアクセスメモリ６５-2からのデータ読
出し出力と、インタリーバ用のランダムアクセスメモリ
６５-1からのデータ読出し出力及びデインタリーバ用の
ランダムアクセスメモリ６５-2へのデータ書込入力と
が、図２１に示すタイミングに従って、繰返しサブサイ
クルＴds毎に切換えられる。

【０２１１】これにより、インタリーバ/デインタリ−
バ部１６は、図２(ｃ)及び 図２(ｌ)〜(ｎ)に示すよう
に、繰返しサブサイクルＴdsの図２(ｃ)中の偶数周期、
換言すれば、繰返しサイクルＴdの前半の繰返しサブサ
イクルＴdsでは、インタリーバ/デインタリ−バ部１６
は、インタリーバ用のランダムアクセスメモリ６５-1へ
のデータ書込入力Iin(0)，Iin(1)，Iin(2)，・・・，Ii
n(sn-2)，Iin(sn-1)、及びデインタリーバ用のランダム
アクセスメモリ６５-2からのデータ読出し出力Do(0)，D
o(1)，Do(2)，・・・，Do(sn-2)，Do(sn-1)を行い(図２
(ｍ)(ｎ)参照)、図１に示した復号器１０を図２６に示
した第１の復号器204として作動させる一方(図２(ｊ)参
照)、繰返しサブサイクルＴdsの図２(ｃ)中の奇数周期
では、インタリーバ/デインタリ−バ部１６は、インタ
リーバ用のランダムアクセスメモリ６５-1からのデータ
読出し出力Io(0)，Io(1)，Io(2)，・・・，Io(sn-2) ，
Io(sn-1)を行い、及びデインタリーバ用のランダムアク
セスメモリ６５-2へのデータ書込入力Din(0)，Din(1)，
Din(2) ，・・・，Din(sn-2)，Din(sn-1) を行い(図２
(ｍ)，(ｎ)参照)、図１に示した復号器１０を図２６に
示した第２の復号器208として作動させる(図２(ｊ)参
照)。なお、遅延部６９，７１は、対数尤度比演算部１
４から出力される対数尤度比Ｌの出力タイミングと、ラ
ンダムアクセスメモリ６５-1，６５-2への格納開始のタ
イミングの同期をはかるために設けられているものであ
る。

【０２１２】したがって、本実施の態様の復号器１０に
おいては、図２６に示した第１の復号器204と第２の復
号器208とで行う繰返し復号処理を、一の復号器１０
と、一のインタリーバ/デインタリ−バ部１６のランダ
ムアクセスメモリ６５-1，６５-2とによる、繰返しサイ
クルＴdを２分割して構成される繰返しサブサイクルＴd
s毎の、時分割処理によって対処することができる。

【０２１３】また、硬判定のためのデインタリーバ１８
も、図２２，２３に示したように、ブロック復号周期Ｔ
b(＝８Ｗ(ｓn＋２)２Ｔ)の最後の繰返しサブサイクルＴ
ds(＝Ｗ(ｓn＋２)２Ｔ)で、硬判定された結果がデイン
タリーバ１８の２つのランダムアクセスメモリ７５e ，
７５oを切り替えながら交互に書込まれ、その次１つの
ブロック復号周期Ｔbをかけて、ランダムアクセスメモ
リ７５e 又はランダムアクセスメモリ７５oから読み出
され、出力される。

【０２１４】そして、このときの２つのランダムアクセ
スメモリ７５e ，７５oにおける指定は、アドレス制御
生成部７４が、インタリーバ/デインタリ−バ部１６の
アドレス制御生成部６７のアドレス制御信号addrDEIを
共用するようにすることができる。また、図２６に示す
ようなターボ復号装置の場合は、繰返し回数が高ければ
高い程、復号性能は向上する。そこで、復号処理時間を
一定にして、繰返し回数を高くすると、ハードウェアの
処理スピードが上がることになり、回路消費電力が増加
する。しかし、本実施の形態のターボ復号装置１では、
制御ソフトウェアから、繰返し回数を設定できるので、
通信リンクの状況により、最適な繰返し回数を選択で
き、対処も容易となる。なお、本発明は、上記実施の形
態に限定されるものではない。

【０２１５】例えば、本実施の形態のターボ復号装置１
では、チャネル・デインタリーバ２から、サブブロック
ＳＢ内の一連のビットデータを受信順とは逆の降順で、
所定数のダミーのサブブロックＳＢ出力を付加して出力
するように構成したが、チャネル・デインタリーバ２か
ら、サブブロックＳＢ内の一連のビットデータを受信順
と同じ昇順で、所定数のダミーのサブブロックＳＢ出力
を付加して出力するように構成してもよい。

【０２１６】

【発明の効果】以上のように、本発明によれば、符号ブ
ロック長に関わらず、メトリックメモリの規模を固定と
し、メトリックメモリを従来の復号装置に対して大幅に
削減し、復号遅延も大幅に減らすことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるＬｏｇ-ＭＡＰ方
式の復号装置１の全体ブロック図である。

【図２】本実施の形態の復号装置１の全体タイムチャー
トである。

【図３】チャネル・デインタリーバ２とＳ/Ｐ変換器３
とのタイミングチャートである。

【図４】図１に示した復号器１０におけるデータバッフ
ァ１１の構成例を示す図である。

【図５】データバッファ１１の入出力のタイミングを表
したタイムチャートである。

【図６】Ｌｏｇ-ＭＡＰアルゴリズムに基づいたＦＳＭ
演算部１２のブロック図である。

【図７】Ｅオペレーション回路２８-i(ｉ=０〜3)の回路
構成図である。

【図８】ルックアップ・テーブル部３８の構成を示す図
である。

【図９】マルチプレクサ３９の真理値表である

【図１０】初期化部２９の構成を示す図である。

【図１１】制御信号d12ctr及びメトリック同期信号mtrs
ycfの出力状態のタイムチャートである。

【図１２】正規化部３１の構成を示す図である。

【図１３】比較器４７の真理値表である。

【図１４】Ｌｏｇ-ＭＡＰアルゴリズムに基づいたＢＳ
Ｍ演算部１３のブロック図である。

【図１５】初期化部５６の構成を示す図である。

【図１６】制御信号d12ctr，メトリック同期信号mtrsyc
f及びmtrsycbの出力状態のタイムチャートである。

【図１７】出力選択部５０の出力選択に係る真理値表で
ある。

【図１８】対数尤度比演算部１４のブロック図である。

【図１９】硬判定部１７の真理値表である。

【図２０】インタリーバ/デインタリ−バ部１６の構成
を示す図である。

【図２１】インタリーバ/デインタリ−バ部１６におけ
る各制御信号の関係を示すタイムチャートである。

【図２２】硬判定の後のデインタリーバ１８の構成を示
すブロック図である。

【図２３】デインタリーバ１８における各制御信号の関
係を示すタイムチャートである。

【図２４】タイミング制御部２０で生成される各部の制
御信号の関係を示すタイムチャートである。

【図２５】従来の符号化装置の一例としてのターボ符号
化装置101の構成を示す図である。

【図２６】従来の復号装置の一例としてのターボ復号装
置201の構成を示す図である。

【符号の説明】

１ 復号装置 ２ チャネル・デインタリーバ（ダミー付加部） ３ Ｓ/Ｐ変換器 ５ マルチプレクサ ６ マルチプレクサ １０ 復号器 １１ データバッファ １２ ＦＳＭ演算部 １３ ＢＳＭ演算部 １４ 対数尤度比演算部（尤度情報演算部） １６ インタリーバ/デインタリ−バ部 １７ 硬判定部 １８ デインタリーバ ２１ 後入れ先出し部 ４３ 後入れ先出し部 ５０ 出力選択部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J064 AA04 BA15 BA17 BB08 BC01 BC02 BC08 BC17 BC24 BC25 BD02 5J065 AC02 AF03 AG05 AG06 AH02 AH05 AH06 AH15 AH18

Claims (7)

【特許請求の範囲】
1. 【請求項１】 符号化された受信信号をそのまま第１出
   力として出力するとともに、該受信信号の復号ブロック
   を所定数のサブブロックに分割し該サブブロック単位で
   該サブブロック内のサンプルの並び方を逆にして第２出
   力として出力するロジック部と、 該ロジック部から第１出力又は第２出力いずれか一方の
   サンプルを入力して前方状態計量を演算するＦＳＭ演算
   部と、 該ロジック部から第１出力又は第２出力いずれか他方の
   サンプルを入力して後方状態計量を演算するＢＳＭ演算
   部と、 前記ＦＳＭ演算部の出力及び前記ＢＳＭ演算部の出力を
   入力して尤度情報を演算する尤度情報演算部とを備える
   ことを特徴とする復号装置。
2. 【請求項２】 前記受信信号の復号ブロックを所定数の
   サブブロックに分割し、時間的に圧縮して、所定数のダ
   ミーのサブブロックを付加して全体として復号ブロック
   周期となるようにして前記ロジック部に供給するダミー
   付加部をさらに備えることを特徴とする請求項１記載の
   復号装置。
3. 【請求項３】 前記ＦＳＭ演算部又はＢＳＭ演算部の一
   方は、演算結果に対してサブブロック単位でサブブロッ
   ク内のサンプルの並び方を逆にして出力することを特徴
   とする請求項１記載の復号装置。
4. 【請求項４】 前記ＢＳＭ演算部は、前記ロジック部か
   らのサンプルに基づきサブブロック単位で後方状態計量
   演算を行う複数のＢＳＭ演算回路部と、該複数のＢＳＭ
   演算回路部の内の一のＢＳＭ演算回路部の出力をサブブ
   ロック単位で選択的に出力する出力選択部とを備えるこ
   とを特徴とする請求項１記載の復号装置。
5. 【請求項５】 前記ロジック部は、第１出力又は第２出
   力いずれか一方について、２つのサブブロックずつサブ
   ブロック単位で順序を入れ換えて前記ＢＳＭ演算部に出
   力することを特徴とする請求項４記載の復号装置。
6. 【請求項６】 前記ロジック部は、順序を入れ換えるサ
   ブブロックの組が互いに異なる２つの出力を出力するこ
   とを特徴とする請求項５記載の復号装置。
7. 【請求項７】 前記尤度情報演算部の出力を選択的にイ
   ンタリーブ又はデインタリーブして、前記ＦＳＭ演算部
   及びＢＳＭ演算部に入力させるインタリーバ/デインタ
   リーバ部を備えることを特徴とする請求項１乃至６いず
   れかに記載の復号装置。