JP3954071B2 - ターボ復号化装置及び方法 - Google Patents

Description

本発明は、通信システムの復号化装置及び方法に関し、特に、ターボ復号化のための装置及び方法に関する。

一般に、デジタル通信システムでは、データを伝送する際にチャンネル上で発生する可能性があるエラーを効果的に訂正してデータ伝送の信頼度を高めるために順方向エラー訂正(ＦＥＣ: Forward Error Correction)符号が広く使われている。このような順方向エラー訂正符号にはターボ符号(turbo code)がある。ターボ符号は、畳み込み符号(convolution code)に比べてデータを高速伝送する際のエラー訂正能力が優れるので、第３世代移動通信システムとして注目されている同期方式のＣＤＭＡ２０００(code division multiple access 2000)システムと非同期方式のＵＭＴＳ(Universal Mobile Telecommunication System)などに採択された。

図１は、第３世代移動通信システムの受信機の構成を示す図である。この構成は、高速のパケットデータ通信ができるようにする１ｘＥＶ−ＤＶ(Evolution Data and Voice)システムの受信機についての構成を例として示している。

図１において、受信信号は、受信信号処理部１０により高域周波数(ＲＦ: Radio Frequency)、中間周波数(ＩＦ: Intermediate Frequency)及び基底帯域(baseband)に処理される。前記受信信号処理部１０により処理された信号は、各チャンネル別に分離される。受信機３０は、順方向基本チャンネル(Ｆ−ＦＣＨ: Forward Fundamental Channel)、順方向付加チャンネル(Ｆ−ＳＣＨ: Forward Supplemental Channel)、順方向専用制御チャンネル(Ｆ−ＤＣＣＨ: Forward Dedicated Control Channel)の信号を受信して処理する。受信機４０は、順方向パケットデータチャンネル(Ｆ−ＰＤＣＨ: Forward Packet Data Channel)信号を受信して処理する。受信機５０は、順方向パケットデータ制御チャンネル(Ｆ−ＰＤＣＣＨ: Forward Packet Data Control Channel)信号を受信して処理する。

受信機４０は、ブロック４２、４４、４６、４８を含んで構成される。ブロック４２は、チャンネル上で発生する可能性がある損失を最小化する機能のためのものとして、フィンガー(finger)及びコンバイナー(combiner)を含む。ブロック４４は、チャンネル復号化が可能に信号を変換する機能のためのものとして、復調器バッファー(demodulation buffer)と、Ｗａｌｓｈ逆拡散器(walsh decover)と、シンボルデマッパー(symbol demapper)と、ディスクランブラー(descrambler)と、を含む。ブロック４８は、復号化を実行し、復号化された結果をＬ１階層(Layer)処理部７０に参照信号として供給する機能を備えると共に、ターボ復号器(turbo decoder)及び出力バッファー（いずれも図示せず）を含む。前記ブロック４６は、復調シンボルを復号化のためにブロック４８に伝達する機能を備えると共に、コンバイナー(combiner)と、逆混合器(deshuffler)と、ディインターリーバー(deinterleaver)と、メモリーバッファー(memory buffer)と（いずれも図示せず）、を含む。

探索器(searcher)２０は、受信信号の探索のための構成要素であり、ＨＡＲＱ(Hybrid Automatic Request)制御機６０は、受信されなかったシンボルについての再伝送を要請するための構成要素である。

図２は、従来技術によるターボ復号化装置の構成を示す図として、図１に示したターボ復号器ブロック４８の構成に該当する。この図は、ターボ復号器がＳＩＳＯ(Soft-In Soft-Out：軟入力/軟出力)方式で構成された例を示す。ＳＩＳＯ方式の代わって前記ターボ復号器は、ＭＡＰ(Maximum A Posteriori)方式又はＲＥＳＯＶＡ(Register Exchange Soft Output Viterbi Algorithm)方式により具現することもできる。ここで、ＳＩＳＯ方式は、シンボルについての信頼度に関する確率を求める方式であり、ＲＥＳＯＶＡ方式は、シンボルの経路(path)を長い符号語(codeword)として、符号語についての確率を求める方式である。

図２を参照すれば、ブロック４８の入力端には、図１に示したブロック４６のメモリーバッファー４６-１に保存されているシンボル(データビット)が提供される。メモリーバッファー４６-１にはデインターリビングが完了されたビットが構造的符号であるシステム符号(systematic code)と、非構造的符号であるパリティー符号１(parity 1 code)、パリティー符号２(parity 2 code)に区分されて保存される。この時、メモリーバッファー４６-１からブロック４８へは、システム符号のビットと、パリティー符号のビットが同時に提供される。例えば、１ｘＥＶ−ＤＶシステムにおいて、メモリーバッファー４６-１は、送信端から準補完ターボ符号(ＱＣＴＣ: Quasi-Complementary Turbo Code)で符号化及び送信された後に受信されるシンボルを保存するためのＱＣＴＣメモリーバッファーである。このメモリーバッファー４６-１から出力される一つの符号は、Ｍビットで構成され、メモリーバッファー４６-１からは、構造的符号(Systematic code)とパリティー符号１(Parity1 code)、パリティー符号２(Parity2 code)の３個の符号が全部出力されるので、メモリーバッファー４６-１と前記ブロック４８との間には(３×Ｍ)ビットのバスが構成され、メモリーバッファー４６-１から出力される符号は、ブロック４８の多重化器(ＭＵＸ: Multiplexer)４８-１に提供される。

ターボ復号器ブロック４８は、多重化器４８-１と、ＳＩＳＯ方式復号器(以下、"ＳＩＳＯ復号器"と称する)４８-２と、インターリーバー(interleaver)４８-３と、デインターリーバー(deinterleaver)４８-４と、出力バッファー(output buffer)４８-５と、ＣＲＣ検査器(Cyclic Redundancy Code checker)４８-６からなる。

多重化器４８-１は、メモリーバッファー４６-１からのビットと、インターリーバー４８-３の出力と、デインターリーバー４８-４の出力と、を入力し、多重化して出力する。ＳＩＳＯ復号器４８-２は、多重化器４８-１の出力を入力して、後述される図３のように構成してＳＩＳＯ復号化して出力する。インタリバー４８-３は、ＳＩＳＯ復号器４８-２の出力をインターリビングする。デインターリーバー４８-４は、ＳＩＳＯ復号器４８-２の出力をデインターリビングする。出力バッファー４８-５は、デインターリーバー４８-４によりデインターリビングされた結果をＬ１階層処理部７０が参照できるように保存する。ＣＲＣ検査機４８-６は、デインターリーバー４８-４によるデインターリビング結果についてＣＲＣ検査を実行し、その検査結果をＬ１階層処理部７０に提供する。

図３は、従来技術によるＳＩＳＯ復号器の構成を示す図である。この図は、ＳＩＳＯ復号器がウィンドウモード(sliding window mode)方式により具現された例を示すと共に、ここでは、ウィンドウ数が２であると仮定している。ＳＩＳＯ復号器は、ＭＡＰ方式の復号器と比較して基本構造は同一であり、出力値だけが異なる。

図３を参照すれば、ＳＩＳＯ復号器が復号化する過程では、いくつかのメトリック(metrics)を演算する動作が実行される。即ち、ＳＩＳＯ復号器の復号化動作中にデルタメトリック(delta metric)、アルファメトリック(αmetric)、ベータメトリック(βmetric)及びＬＬＲ(Log Likelihood Ratio)の値が計算される。逆多重化器(ＤＥＭＵＸ: Demultiplexer)２０５は、予め設定された速度、例えば、ターボ復号器のクロック(動作周波数)の３倍の速度でメモリーバッファー４６-１に保存されているデータビットにアクセスし、第１の出力(図中の○付き数字“１”)、第２の出力(図中の○付き数字“２”)及び第３の出力(図中の○付き数字“３”)を提供する。デルタメトリック計算部２１０は、３個の計算機２１１〜２１３で構成され、各計算機は、前記第１の出力、第２の出力及び第３の出力各々についてのデルタメトリックを計算する。アルファメトリック計算部２２０は、デルタメトリック計算機２１１により計算されたデルタメトリックを入力し、該当するアルファメトリックを計算する。ベータメトリック計算部２３０は、２個のベータメトリック計算機２３１、２３２と、多重化器２３３で構成される。即ち、前記ベータメトリック計算部２３０は、第１のベータ(β１)メトリックを計算する計算機２３１と、第２のベータ(β２)メトリックを計算する計算機２３２と、前記計算機２３１、２３２による計算結果を多重化する多重化器２３３と、を含む。ＬＬＲ計算部２４０は、３個の計算機２４１〜２４３で構成され、前記アルファメトリック計算部２２０により計算されたアルファメトリックと、前記多重化器２３３による多重化結果を入力して該当するＬＬＲの値を計算する。減算部２５０は、３個の減算器２５１〜２５３で構成され、各減算器は、前記ＬＬＲ計算機２４１〜２４３により計算されたＬＬＲの値から前記逆多重化器２０５の第１の出力(図中の○付き数字“１”)を減算し、その減算結果をインターリビング/デインターリビングのために図２に示したインターリーバー４８-３とデインターリーバー４８-４に出力する。

上述のように従来技術によるＳＩＳＯ復号器は、メトリック演算のためのデルタメトリック計算部と、アルファメトリック計算部と、ベータメトリック計算部と、確率に基づいてメトリックを復号化した結果を出力するＬＬＲ計算部で構成される。ここで、ベータメトリック計算部は、ウィンドウの数によって２個の計算機で構成したことを示している。

デルタメトリック(Delta metric)は、ステートメトリック(state metric)とも言って、符号器の一つのステートから他のステートへの遷移確率を示す。アルファメトリックは、順方向ステートメトリック(forward state metric)とも言って、前のステートから次のステートへ遷移する確率値のメトリックと、前のステートになる確率値のメトリックとを加算したメトリック値を示す。アルファメトリックは、最初の受信信号から計算している信号区間にわたって累積された確率を意味し、順次に計算される。ベータメトリックは、逆方向ステートメトリック(backward state metric)とも言って、現在のステートから前のステートへの累積確率を示す。アルファメトリックとベータメトリックが全部求められると、ＬＬＲの値が計算される。ＬＬＲは、シンボルについての確率を示すことで、“１”になる確率と“０”になる確率の比率をログスケール(log scale)で表現した値である。ＬＬＲを計算するためのＬＬＲ計算機２４１〜２４３は、各々順方向ステート、逆方向ステートについての遷移確率に基づいてシンボルについての確率を求める。この時、ＬＬＲの値が正の数である場合はシンボル“１”、負の数である場合はシンボル“０”を示す。このように受信された信号を復号化するためにＳＩＳＯ復号器は、アルファメトリック及びベータメトリックの値を全部計算する。ここで、ベータメトリックは、メモリーバッファー４６-１に保存された受信信号の逆順に値を演算しなければならないので、ベータメトリックの演算が全部終了するまではＬＬＲの値を求めることができない。

図４Ａ及び図４Ｂは、図３に示したＳＩＳＯ復号器によるメトリック演算順序を示す図である。図４Ａは、αメトリックを演算する過程を示し、図４Ｂは、βメトリックを演算する過程を示す。図４Ａ及び図４Ｂを参照すれば、αメトリックを演算する過程とβメトリックを演算する過程との間には差があることが分かる。αメトリックα_kは、前の値である(ｋ−１)番目のαメトリックから計算され、βメトリックβ_kは、次の値である(ｋ＋１)番目のβメトリックから計算される。このようにβメトリックを演算するためには受信された信号を逆順に参照しなければならないので、全体受信信号の長さだけの初期遅延が発生する。

図５Ａ及び図５Ｂは、図３に示したＳＩＳＯ復号器によるフレームモード及びウィンドウモードにおける演算順序を示す図である。図５Ａは、ＳＩＳＯ復号器がフレームモード(frame mode)でメトリックを演算する順序を示し、図５Ｂは、ＳＩＳＯ復号器が、図３に示したようにウィンドウモード(window mode)でメトリックを演算する順序を示す。

図５Ａを参照すれば、βメトリックが全部計算された後にαメトリックとＬＬＲの値(λ)が計算されるので、フレームの区間だけの初期遅延が発生する。このようにフレームモード方式のＳＩＳＯ復号器は、βメトリックを計算した後にαメトリックを計算してＬＬＲの値(λ)を計算する。したがって、βメトリックを計算するうちに遅延時間が発生するが、このような初期遅延を減らすために提案されたものがウィンドウモード方式である。

図５Ｂを参照すれば、ウィンドウモードのＳＩＳＯ復号器４８−２は、ベータメトリック計算のために受信された信号を任意の長さに分割する。任意の長さに分割された受信信号によってβメトリックを計算すれば、初期に計算される値は正確ではない確率を有するが、後に行くほど一層正確な値が計算される。実際のＬＬＲを計算するためには、このような正確な値が出る区間から計算された値を使えば良い。この時、計算の利便性のために不正確な区間と信頼できる区間とのサイズは同一に設定される。一つのウィンドウが正確な値を演算するうちに他のウィンドウは不正確な値を演算して、正確な値と不正確な値とが交互にかみ合うように構成する。このようにβメトリックを計算するにおいて、２種のウィンドウを使用した例が上述の図３に示されたベータメトリック計算部２３０である。したがって、ウィンドウモードのＳＩＳＯ復号器４８−２は、αメトリックと、β1メトリックと、β2メトリックの３個の値を計算する。この３個のメトリックを計算する前に、デルタメトリックの計算が先行されなければならない。

さらに図３を参照すれば、デルタメトリック計算機２１１〜２１３は、各々メモリーバッファー４６-１の異なるアドレスに保存されている受信信号のデータビットを入力して該当するデルタメトリックを計算する。即ち、デルタメトリック計算機２１１〜２１３は、各々図７に示すように、ターボ復号器の動作周波数１クロックの時間の間にメモリーバッファー４６-１から異なる位置の信号を読み込む。

図６は、図３に示したＳＩＳＯ復号器によるデータビット入力及びメトリック出力の処理フローを示す図である。

図６を参照すれば、ＳＩＳＯ復号器４８−２のデルタメトリック計算機２１１〜２１３には、各々メモリーバッファー４６-１の異なるアドレスに保存されている受信信号のデータビットが印加されることが分かる。横は時間軸を示し、時間が経過するに従ってデルタメトリック計算機２１１〜２１３には異なるデータビットが提供されることが分かる。このような動作のためにはメモリーバッファー４６-１がターボ復号器の動作周波数より３倍早くアクセスされる必要がある。即ち、前記メモリーバッファー４６-１のクロックとしてはターボ復号器クロックの３倍に該当するクロックを使用する必要がある。

図７は、図３に示したＳＩＳＯ復号器によるメモリーバッファーアクセス動作のタイミングを示す図である。

図７を参照すれば、ＳＩＳＯ復号器は、図３のメモリーバッファー４６-１の異なるアドレスａｄｄｒ1、ａｄｄｒ２、及びａｄｄｒ３に保存されているデータビットｄａｔａ１、ｄａｔａ２、及びｄａｔａ３を読み込んでαメトリックのためのデルタメトリック、β１のためのデルタメトリック、及びβ２のためのデルタメトリックを計算する。この時、メモリーバッファー４６-１の読み取り動作は、ターボ復号器クロックの３倍の速度で行われる。

図６及び図７に示されたメモリーバッファーアクセス及びデータ処理の動作は、ウィンドウサイズＷが実際適用される長さより短いＷ＝４であると仮定した場合である。実際高速のターボ復号器に適用される際に、ウィンドウサイズＷ＝２４〜４８程度に設定され、状況によってさらに長く設定することもできる。ウィンドウサイズＷが変化してもバッファーの構造自体は変化しないし、データフロー図の全体的な形状も変化しないが、長さの比率は大きくなる。

さらに図６を参照すれば、デルタブロック入力(delta block input)の各ボックスの内部に書かれたアルファベットは、メモリーバッファー４６-１の異なるアドレスに保存されているデータビットとして、デルタメトリック計算部２１０に入力される値を意味する。αメトリックに比べてβメトリックが先に求められ、二つのβメトリック計算機２３１、２３２は、交互に動作する(図６のＴ１区間及びＴ２区間参照)。信頼性あるβ１メトリックが出力される時点からαメトリックが同時に計算される(Ｔ２区間参照)。βメトリックが計算される際に、最初のＷ区間の間は不正確な確率値が出力されるが、その後からＷ区間の間には信頼できる確率のメトリック値が出力される。α出力(out)、β１出力、β２出力において、ボックス内部のアルファベットはメトリックの順序を意味する。β１及びβ２のためのデルタメトリック計算機２１２、２１３の出力は、交互に並ぶので、ベータメトリック計算機２３１、２３２により計算されたβメトリックは連続的である。図６には点線で表示された円部分がある。この部分は、その時点で必要なデータビットがメモリーバッファー４６-１の異なるアドレスであるｄ、ｎ、ｆ、または異なる位置にある受信信号であることを示す。

一方、図３に示されたＳＩＳＯ復号器を高速の伝送速度が要求される１ｘＥＶ−ＤＶシステムに使用すると仮定する際、概略３０〜６０ＭＨｚ程度の周波数で動作するターボ復号器が要求される。したがって、メモリーバッファー４６-１の動作周波数は、ターボ復号器の動作周波数の３倍に該当する９０〜１８０ＭＨｚの範囲内で決定される必要がある。このようなターボ復号器の動作周波数は、低電力の消耗が要求される移動通信端末機には不適切である。

上述のように、代表的な第３世代移動通信システムである１ｘＥＶ−ＤＶのようなシステムは、高速のパケットデータ通信を可能とする。このような通信システムでは高性能のために高速のターボ復号器が要求される。高速の復号のためにはターボ復号器の前端に連結されたメモリーバッファーに保存されているデータビット(シンボル)が適切な方式によりターボ復号器に入力されなければならない。ウィンドウモード(sliding window)方式のＳＩＳＯ復号器は、フレームモード方式のＳＩＳＯ復号器に比べて初期遅延を減らすことができるので、ウィンドウモード方式のＳＩＳＯ復号器をターボ復号器に使うことが望ましい。この時、ウィンドウモード方式のＳＩＳＯ復号器は、メモリーバッファーからウィンドウの数に対応するデータビットを読み込んで復号化動作を実行する。例えば、ウィンドウの数が２個である場合、ＳＩＳＯ復号器はメモリーバッファーから３回にわたってデータビットを読み取った後に復号化のためのメトリックを計算する。このような動作は、ターボ復号器が低速で動作する場合には何の問題もないが、高速で動作する場合には問題になる。その理由は、メモリーバッファーは、ターボ復号器より３倍早く動作しなければならないからで、ターボ復号器の動作周波数が低い場合にその動作周波数より３倍早いメモリーバッファーを使うことは移動通信端末機に無理にならないが、ターボ復号器の動作周波数が高い場合には、その動作周波数より３倍早いメモリーバッファーを使うことが移動通信端末機に相当な無理になるからである。例えば、高速データサービスの提供を目的とするＣＤＭＡ２０００や ＵＭＴＳのターボ復号器は、高速で動作すればこそ、その元の性能を発揮することができるが、それによって、メモリーバッファーの動作周波数も増加させる場合、移動通信端末機で消耗する電力量は急増するようになる。このような電力消耗量の急増は低電力設計が要求される移動通信端末機には不適切である。

本発明は、上述したような従来技術の問題点を解決するためになされたもので、本発明の目的は、１ｘＥＶ−ＤＶシステムのように高速のパケットデータをサービスする通信システムに使用するためのターボ復号化装置及び方法を提供することにある。

本発明の他の目的は、高速で動作する移動通信端末機において、復号化のためのターボ復号器の動作周波数と、復号化のためのデータビットを前記ターボ復号器に印加するメモリーバッファーの動作周波数とを同一な周波数で使用可能にする装置及び方法を提供することにある。

本発明の更に他の目的は、高速で動作する移動通信端末機において、復号化のための受信データビットを保存しているメモリーバッファーの動作周波数を高速で増加させる必要性を除去することにより、低電力の消耗が要求される移動通信端末機の具現が可能となる装置及び方法を提供することにある。

このような目的を達成するために、本発明は、ターボ復号器と同一な周波数で動作する高速メモリーバッファーを受信端のメモリーバッファーとターボ復号器との間に接続し、高速メモリーバッファーを通じて受信端のメモリーバッファーに保存されているデータビットを読み込んでターボ復号器で要求される時間だけ遅延させた後にターボ復号器のＳＩＳＯ復号器に入力する復号化装置を提供する。受信端のメモリーバッファーは、ターボ復号器の動作周波数(クロック)でデータビットを出力する。それによって、本発明は、ターボ復号器で処理されなければならないデータの速度が増加する場合にも受信端のメモリーバッファーの動作周波数を増加させる必要がないので、低電力の消耗が要求される移動通信環境に適切な回路の具現ができる。

本発明の一実施の形態によれば、通信システムのターボ復号化装置は、メモリーバッファーと、ＳＩＳＯ復号器と、を含む。メモリーバッファーは、単方向シフトレジスターと、少なくとも一つ以上の両方向シフトレジスターから構成される。ＳＩＳＯ復号器は、第１のメトリック計算部〜第４のメトリック計算部と、減算部から構成される。

単方向シフトレジスターは、データの入力のための入力端子とデータの出力のための出力端子とを備え、入力データビットを入力端子を通じて順次に入力及びシフトさせて第１の長さのビット列を形成した後に、第１の長さのビット列を出力端子を通じて順次に出力する。

少なくとも一つ以上の両方向シフトレジスターは、各々データの入/出力のための第１の端子及び第２の端子とを備え、入力データビットが、第１の長さの１/２である第２の長さのビットからなるグループに分割され、分割されたグループの中で奇数番目のグループのビットを第１の端子を通じて順次に入力及びシフトさせて第２の長さのビット列を形成した後に第１の端子を通じて順次に出力し、分割されたグループの中で偶数番目のグループのビットを第２の端子を通じて順次に入力及びシフトさせて第２の長さのビット列を形成した後に第２の端子を通じて順次に出力する。

第１のメトリック計算部は、各シフトレジスターからの出力ビットを入力して該当するデルタメトリックを各々計算する。第２のメトリック計算部は、単方向シフトレジスターに対応する第１のメトリック計算部からのデルタメトリックを入力してアルファメトリックを計算する。第３のメトリック計算部は、各々の両方向シフトレジスターに対応する第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する。第４のメトリック計算部は、アルファメトリックとベータメトリックの多重化結果とを入力し、各シフトレジスターに対応するＬＬＲ値を計算する。減算部は、各ＬＬＲ値から単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する。

好ましくは、メモリーバッファーは、入力データビットが分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断結果によって、入力データビットが第１の端子又は第２の端子に印加されるように制御するための選択信号を両方向シフトレジスター各々に提供する制御ロジックをさらに含む。

好ましくは、メモリーバッファーは、各々の両方向シフトレジスターに対応する逆多重化器と、多重化器と、をさらに含む。逆多重化器は、入力データビットを入力するための入力端と、第１の端子及び第２の端子に各々接続される第１の出力端及び第２の出力端とを備え、制御ロジックから提供される該当する選択信号に応答して奇数番目のグループのビットを第１の出力端を通じて第１の端子に印加し、偶数番目のグループのビットを第２の出力端を通じて第２の端子に印加する。多重化器は、制御ロジックから提供される該当する選択信号に応答して第１の端子を通じて出力されるビット列と第２の端子を通じて出力されるビット列とを多重化して第１のメトリック計算部に出力する。

好ましくは、各々の選択信号は、入力データビットが各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号である。

好ましくは、奇数番目のグループのビットが第１の端子を通じて順次に出力されると同時に、偶数番目のグループのビットが第２の端子を通じて順次に入力及びシフトされる。

好ましくは、両方向シフトレジスターの数は、ウィンドウ数により決定される。

好ましくは、第１の長さ及び第２の長さは、ウィンドウサイズとウィンドウ数により決定される。

好ましくは、第２の長さは、ウィンドウサイズとウィンドウ数の乗算により決定される。

好ましくは、入力データビットは、ターボ復号器のクロック速度で入力される。

本発明の他の実施の形態によれば、通信システムのターボ復号化装置は、メモリーバッファーと、ＳＩＳＯ復号器と、を含む。メモリーバッファーは、第１のステージの両方向シフトレジスターと、第２のステージの両方向シフトレジスターから構成される。ＳＩＳＯ復号器は、第１のメトリック計算部〜第４のメトリック計算部と、減算部から構成される。

各々の第１のステージの両方向シフトレジスターは、データの入/出力のための第１の端子及び第２の端子を備え、入力データビットが予め設定された長さのビットからなるグループに分割され、分割されたグループの中で奇数番目のグループのビットを第１の端子を通じて順次に入力及びシフトさせて長さのビット列を形成した後に第１の端子を通じて順次に出力し、分割されたグループの中で偶数番目のグループのビットを第２の端子を通じて順次に入力及びシフトさせて長さのビット列を形成した後に第２の端子を通じて順次に出力する。

第２のステージの両方向シフトレジスターは、データの入/出力のための第３の端子及び第４の端子を備え、第１の端子を通じて順次に出力されるビットを第３の端子を通じて順次に入力及びシフトさせて長さのビット列を形成した後に第３の端子を通じて順次に出力し、第２の端子を通じて順次に出力されるビットを第４の端子を通じて順次に入力及びシフトさせて長さのビット列を形成した後に第４の端子を通じて順次に出力する。

第１のメトリック計算部は、各シフトレジスターからの出力ビットを入力して該当するデルタメトリックを各々計算する。第２のメトリック計算部は、単方向シフトレジスターに対応する第１のメトリック計算部からのデルタメトリックを入力してアルファメトリックを計算する。第３のメトリック計算部は、各々の両方向シフトレジスターに対応する第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する。第４のメトリック計算部は、アルファメトリックと、前記ベータメトリックの多重化結果と、を入力し、各シフトレジスターに対応するＬＬＲ値を計算する。減算部は、各ＬＬＲ値から単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する。

好ましくは、メモリーバッファーは、入力データビットが分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断結果によって、入力データビットが第１の端子又は第２の端子に印加されるように制御するための選択信号を第１のステージの両方向シフトレジスター各々に提供する制御ロジックをさらに含む。

好ましくは、メモリーバッファーは、第１のステージの両方向シフトレジスター各々に対応する逆多重化器と、多重化器と、をさらに含む。逆多重化器は、入力データビットを入力するための入力端と、第１の端子及び第２の端子に各々接続される第１の出力端及び第２の出力端を備え、制御ロジックから提供される該当する選択信号に応答して奇数番目のグループのビットを第１の出力端を通じて第１の端子に印加し、偶数番目のグループのビットを第２の出力端を通じて第２の端子に印加する。多重化器は、制御ロジックから提供される該当する選択信号に応答して第１の端子を通じて出力されるビットと第２の端子を通じて出力されるビットを多重化して第１のメトリック計算部に出力する。

好ましくは、メモリーバッファーは、第２のステージの両方向シフトレジスターに対応し、制御ロジックから提供される該当する選択信号に応答して第３の端子を通じて出力されるビットと第４の端子を通じて出力されるビットを多重化して第１のメトリック計算部に出力する多重化器をさらに含む。

好ましくは、各々の選択信号は、入力データビットが各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号である。

好ましくは、奇数番目のグループのビットが第１の端子を通じて順次に出力されると同時に、偶数番目のグループのビットが第２の端子を通じて順次に入力及びシフトされる。

好ましくは、第１のステージの両方向シフトレジスターの数は、ウィンドウ数により決定される。

好ましくは、第１の長さ及び第２の長さは、ウィンドウサイズとウィンドウ数により決定される。

好ましくは、第２の長さは、ウィンドウサイズとウィンドウ数の乗算により決定される。

好ましくは、入力データビットは、ターボ復号器のクロック速度で入力される。

本発明は、ターボ復号器と同一な動作周波数の高速メモリーバッファーを使用して受信端のメモリーバッファーからターボ復号器にデータビットを提供する。したがって、受信端のメモリーバッファーの動作周波数を増加させる必要がないので、低電力の消耗が要求される移動通信環境に適切な回路の具現が可能となる利点がある。

以下、本発明の好ましい実施の形態について、添付図面を参照しつつ詳細に説明する。なお、図面中、同一の構成要素及び部分には、可能な限り同一の符号及び番号を共通使用するものとする。下記の説明において、本発明の要旨を不明瞭にすることを避けるために、周知の機能や構成についての詳細な説明は省略する。

図８は、本発明の実施の形態による復号化装置の構成を示す図である。この図は、図２のような復号器がターボ復号器で構成される場合に、そのターボ復号器を構成するＳＩＳＯ復号器とそのＳＩＳＯ復号器の前端に連結されるメモリーバッファーの構造のみを示している。

図８を参照すれば、本発明の実施の形態による復号化装置は、デルタメトリック計算部２１０と、アルファメトリック計算部２２０と、ベータメトリック計算部２３０と、ＬＬＲ計算部２４０と、減算部２５０からなるＳＩＳＯ復号器を含む。本発明の実施の形態による復号化装置は、ＳＩＳＯ復号器の前端に、図３に示したように、受信シンボル(データビット)を保存しているメモリーバッファー４６−１０を具備するだけでなく、メモリーバッファー４６−１０とＳＩＳＯ復号器との間に接続された高速メモリーバッファー(High Rate Memory Buffer)２６０をさらに具備することを特徴とする。また、本発明の実施の形態による復号化装置のメモリーバッファー４６−１０は、従来技術による復号化装置のメモリーバッファー４６−１のように{ターボ復号器のクロック×３}の速度で動作するのではなく、ターボ復号器の１クロック速度で動作することを特徴とする(図７及び図１１参照)。即ち、本発明の実施の形態による復号化装置は、メモリーバッファー４６−１０の後端に高速メモリーバッファー２６０を追加的に具備させて、ターボ復号器の１クロックの間に前記メモリーバッファー４６−１０の異なる位置に保存されている受信データビットにアクセスして、デルタメトリック計算部２１０の各計算機２１１〜２１３に提供することにより、デルタメトリック計算部２１０によるデルタメトリック計算動作が前記ターボ復号器の１クロックの間に実行されるようにすることを特徴とする。

かかる本発明の実施の形態による復号化装置は、１ｘＥＶ−ＤＶのように高速のパケットデータサービスを提供する通信システムに使用する場合にもメモリーバッファーの動作周波数を増加させる必要がないので、低電力消耗の設計が要求される移動通信端末機の具現に適切である。参考までに、従来技術の場合は、図３のように、受信端のメモリーバッファー４６−１に連結された逆多重化器２０５を通じてすぐターボ復号器を連結するので、図６のように、受信端のメモリーバッファー４６−１から３回のデータ読み取り過程を実行するようになる。しかし、本発明による復号化装置は、復号器の入力端に逆多重化器の代わりにメモリーバッファー２６０を追加的に具備させ、一クロックに一回の読み取り過程を通じてＳＩＳＯ復号器の正常な動作が可能に構成したことを特徴とする。即ち、本発明の復号化装置は、３個のデルタメトリックを求めるために一回のメモリー読み取り動作のみを要し、この動作はターボ復号器の動作クロックと同一である。このような動作は、高速メモリーバッファー２６０が予め受信信号の入力を受けてメモリーに保存しているうちに各デルタメトリック計算機２１１〜２１３が希望する入力に合わせるように受信信号を再構成して出力することにより可能である。

以下、従来技術によるＳＩＳＯ復号構成についてはもう上述したので、それについての具体的な説明は省略し、本発明と関連がある高速メモリーバッファー２６０の構成及びそれによる動作について説明する。

本発明の実施の形態による復号化装置の高速メモリーバッファー２６０は、後述される図９、図１２及び図１７に示したように構成できる。図９に示した実施の形態は、高速メモリーバッファー２６０が一つの単方向シフトレジスター３１０と、Ｎ個のウィンドウ数に各々対応する両方向シフトレジスター３２１、３２２、３２３で構成された例を示す。図１２に示した実施の形態は、高速メモリーバッファー２６０が一つの単方向シフトレジスター４１０と、２個のウィンドウ数に対応する両方向シフトレジスター４２１、４２２で構成された例を示す。図９及び図１２は、同一な原理により構成され、ウィンドウ数だけに差がある。図１７に示した実施の形態は、高速メモリーバッファー２６０が一つの両方向シフトレジスター５１０と、２個のウィンドウ数に対応する両方向シフトレジスター５２１、５２２で構成された例を示す。図１７は、図９及び図１２とは違う原理により構成される。図９及び図１２は、メモリーバッファー４６−１０からのデータビットが、単方向シフトレジスターと両方向シフトレジスターに同時に入力される構造を有する。一方、図１７は、メモリーバッファー４６−１０からのデータビットが両方向シフトレジスター５２１、５２２に入力され、第１及び第２の実施の形態の単方向シフトレジスター３１０、４１０に対応する両方向シフトレジスター５１０には両方向シフトレジスター５２１、５２２から出力されるデータビットが入力される構造を有する。

以下、第１の実施の形態は図９のような構成を示し、第２の実施の形態は、図１２のような構成を示し、第３の実施の形態は、図１７のような構成を示す。第３の実施の形態の拡張例についての説明及び構成が図示されていないが、同一な原理による拡張例が第１の実施の形態のように具現可能である。

「第１の実施の形態」
図９は、図８に示した高速メモリーバッファー２６０の構成の一例を示す図である。

図９を参照すれば、高速メモリーバッファー２６０は、一つの単方向シフトレジスター３１０と、Ｎ個の両方向シフトレジスター３２１〜３２３と、制御ロジック３３０と、逆多重化器(DEMUX: Demultiplexer)３４１〜３４３と、多重化器(MUX: Multiplexer)３５１〜３５３から構成される。

単方向シフトレジスター３１０は、２ＮＷの保存領域(長さ)を有し、データ入力のための入力端子とデータ出力のための出力端子を備える。ここで、Ｎはウィンドウの数であり、Ｗはウィンドウのサイズである。ウィンドウのサイズＷは、変化が可能である。しかし、ウィンドウのサイズＷが変化してもシフトレジスターの比率(例:２Ｗ、４Ｗ)は変化しない。Ｗ＝２４である場合、αのための単方向シフトレジスター３１０は、９６サイズを有し、β１と、β２のための両方向シフトレジスター３２１〜３２３は、４８サイズを有する。Ｗが変更される場合、それによってシフトレジスターの長さが変更され、データ処理のフローも変更される。しかし、Ｗが変更されてもシフトレジスターの構造は変化しない。前記単方向のシフトレジスター３１０は予め設定されたクロックであるターボ復号器のクロックによってメモリーバッファー４６−１０からの入力データビットを前記入力端子を通じて順次に入力して左側(side Ａ)から右側(side Ｂ)方向にシフトさせる。第１の長さ(２ＮＷ)のデータビット列が形成される場合、前記単方向のシフトレジスター３１０は、前記形成された第１の長さのデータビット列を出力端子を通じて順次に出力する。この単方向のシフトレジスター３１０から出力されるデータビットは、アルファメトリック計算部２２０の前端に接続されたデルタメトリック計算機２１１に印加される。

両方向のシフトレジスター３２１〜３２３は、 各々ＮＷの保存領域を有し、データの入/出力のための第１の端子と第２の端子とを備える。ここで、第１の端子は、シフトレジスター３２１〜３２３各々の左側に具備された端子を示し、第２の端子は、シフトレジスター３２１〜３２３各々の右側に具備された端子を示し、第１の端子及び第２の端子は、データの入力だけでなく出力も可能である。このようなシフトレジスター３２１〜３２３の数はウィンドウの数により決定される。ウィンドウの数がＮである場合、両方向のシフトレジスター３２１〜３２３の数はＮに決定され、ウィンドウの数が２である場合、両方向のシフトレジスター３２１〜３２３の数は２に決定される。メモリーバッファー４６−１０からの入力データビットは、第１の長さの１/２である第２の長さ(ＮＷ)のビットからなるグループに分割される。両方向シフトレジスター３２１〜３２３は、各々分割されたグループの中で奇数番目のグループのビットを第１の端子を通じて左側(side Ａ)から右側(side Ｂ)方向に順次に入力及びシフトさせ、第２の長さのビット列が形成される場合には、入力順序と反対の順序である右側から左側方向に第１の端子を通じて順次に出力する。前記両方向のシフトレジスター３２１〜３２３は、各々分割されたグループの中で偶数番目のグループのビットを第２の端子を通じて右側から左側方向に順次に入力及びシフトさせ、第２の長さのビット列が形成される場合には、入力順序と反対の順序である左側から右側方向に第２の端子を通じて順次に出力する。

メモリーバッファー４６−１０の出力端とシフトレジスター３２１〜３２３各々の間には逆多重化器３４１〜３４３が具備され、シフトレジスター３２１〜３２３とデルタメトリック計算部２１０との間には多重化器３５１〜３５３が具備される。逆多重化器３４１〜３４３各々の入力端はメモリーバッファー４６−１０の出力端に接続され、逆多重化器３４１〜３４３各々の第１の出力端子は各シフトレジスター３２１〜３２３の第２の端子に接続され、逆多重化器３４１〜３４３各々の第２の出力端子は各シフトレジスター３２１〜３２３の第１の端子に接続される。多重化器３５１〜３５３各々の第１の入力端子は各シフトレジスター３２１〜３２３の第２の端子に接続され、多重化器３５１〜３５３各々の第２の入力端子は各シフトレジスター３２１〜３２３の第１の端子に接続され、多重化器３５１〜３５３各々の出力端子はデルタメトリック計算機２１１〜２１３に接続される。

制御ロジック(control logic)３３０は、各シフトレジスター３２１〜３２３と、逆多重化器３４１〜３４３と、多重化器３５１〜３５３の動作を制御するための選択信号select１〜selectＮを提供する。この時、選択信号は、各々メモリーバッファー４６−１０からの入力データビットが、シフトレジスター３２１〜３２３各々に、各々別の時点で印加されるように制御するための信号として設定できる。制御ロジック３３０は、メモリーバッファー４６−１０からの入力データビットが、分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断の結果によって、メモリーバッファー４６−１０からの入力データビットを各シフトレジスター３２１〜３２３の第１の端子又は第２の端子に入力させる。

例えば、制御ロジック３３０は、入力データビットが奇数番目のグループのビットである場合には“０”又は“logic low”レベルの選択信号を出力し、偶数番目のグループのビットである場合には“1”又は“logic high”レベルの選択信号を出力する。“０”レベルの選択信号が出力される場合、各逆多重化器３４１〜３４３は、各々メモリーバッファー４６−１０からの入力データビットを各シフトレジスター３２１〜３２３各々の第１の端子に入力させる。これによって、各シフトレジスター３２１〜３２３は、第１の端子を通じて入力されるデータビットを順次に左側から右側方向にシフトさせる。それと同時に、各シフトレジスター３２１〜３２３は、以前に第２の端子を通じて入力された後に保存されているＮＷ個のデータビットをさらに左側から右側方向に順次にシフトさせて第２の端子を通じて出力させる。

“1”レベルの選択信号が出力される場合、各逆多重化器３４１〜３４３は、各々メモリーバッファー４６−１０からの入力データビットを各シフトレジスター３２１〜３２３各々の第２の端子に入力させる。これによって、各シフトレジスター３２１〜３２３は、第２の端子を通じて入力されるデータビットを順次に右側から左側方向にシフトさせる。それと同時に、各シフトレジスター３２１〜３２３は、以前に第１の端子を通じて入力された後に保存されているＮＷ個のデータビットをさらに右側から左側方向に順次にシフトさせて第１の端子を通じて出力させる。

各シフトレジスター３２１〜３２３の第１の端子を通じて出力されるデータビットは、各多重化器３５１〜３５３の第２の入力端子に印加され、第２の端子を通じて出力されるデータビットは、各多重化器３５１〜３５３の第１の入力端子に印加される。各多重化器３５１〜３５３は、第１の入力端子及び第２の入力端子を通じて印加されるデータビットを多重化して該当する各デルタメトリック計算機２１１〜２１３に出力する。

上術のように、本発明の実施の形態による復号化装置は、図９のように構成された高速メモリーバッファー２６０を使用して異なる位置に保存されているデータビットをメモリーバッファー４６−１０からＳＩＳＯ復号器に入力させる。即ち、高速メモリーバッファー２６０は、予め順次に入力されたデータビットの順序をシフトレジスター３１０、３２１〜３２３を通じてウィンドウモードのＳＩＳＯ復号器が要求する順に再構成する。

さらに図９を参照すれば、メモリーバッファー４６−１０からのＭビットが２ＮＷ又はＮＷの保存領域を有するシフトレジスター３１０、３２１〜３２３に入力される。ここで、Ｎはウィンドウの数を示し、Ｗはウィンドウのサイズを示し、Ｍはメモリーバッファー４６−１０からターボ復号器の１クロックの間に入力されるデータビットのビット数を示す。前記メモリーバッファー４６−１０がＱＣＴＣメモリーバッファーである場合、Ｍはシステム符号(systematic code)とパリティー符号(parity codes)のビット幅(bit width)を全て合わせた値である。即ち、Ｍビットの信号は、システム符号(systematic code)Ｍ/３ビット、第１のパリティー符号(parity1 code)Ｍ/３ビット、第２のパリティー符号(parity2 code)Ｍ/３ビットを全部合わせて構成される信号である。Ｍビット信号の入力に対してすべてのシフトレジスター３１０、３２１〜３２３、逆多重化器３４１〜３４３、多重化器３５１〜３５３は、Ｍビットの幅を有することで構成される。このＭビット信号の出力、即ち、シフトレジスター３１０、３２１〜３２３から出力される値はデルタメトリック計算機２１１〜２１３の入力される。各デルタメトリック計算機２１１〜２１３は合計がＭビットである３個のＭ/３ビットの信号を入力する。

図１０は、図９に示した制御ロジック３３０による制御動作を示す図である。この図は、具体的には前記制御ロジック３３０がβメトリックのための両方向シフトレジスター３２１〜３２３と、このレジスター３２１〜３２３の前端及び後端に接続された逆多重化器３４１〜３４３と、多重化器３５１〜３５３を制御するフローを示す図である。

図１０において、ステップ１０１１〜ステップ１０１７の動作は、シフトレジスター３２１と、逆多重化器３４１と、多重化器３５１とを制御する動作の処理フローを示す。ステップ１０２１〜ステップ１０２７の動作は、シフトレジスター３２２と、逆多重化器３４２と、多重化器３５２とを制御する動作の処理フローを示す。ステップ１０３１〜ステップ１０３７の動作は、シフトレジスター３２３と、逆多重化器３４３と、多重化器３５３とを制御する動作の処理フローを示す。各処理フローは、開始時点と、使用される信号の名称だけが違いその実行される動作においては同一であるので、下記ではステップ１０１１〜ステップ１０１７の処理フローについてだけ説明する。このような制御動作のために制御ロジック３３０の内部には各シフトレジスター３２１〜３２３に対応するカウンターが具備される。このカウンターは予め設定されたＷだけのオフセット(offset)を有し、各々別の時点で初期化されてカウント動作を実行する。シフトレジスター３２１に対応するカウンター(counter1)はＴ＝０である時点で初期化され、シフトレジスター３２２に対応するカウンター(counter2)はＴ＝Ｗｔである時点で初期化され、シフトレジスター３２３に対応するカウンター(counterN)はＴ＝(Ｎ−１)Ｗｔである時点で初期化される。ここで、ｔは時間、即ち、単位クロックを示す。

図１０を参照すれば、ステップ１０１１で、制御ロジック３３０はシフトレジスター３２１を初期化する。この初期化動作する際に、カウンター(counter1)のカウント値はｃｏｕｎｔ１＝０に初期化され、選択信号はselect1=0に初期化される。また、シフトレジスター３２１の左側(side ＡA)端子が入力端子として設定され、右側(sideＢ)端子が出力端子として設定される。ステップ１０１２で、制御ロジック３３０は、図８のメモリーバッファー４６−１０にアクセスしてデータビットを読み込む。ステップ１０１３で、制御ロジック３３０は、カウント値ｃｏｕｎｔ１＝ＮＷであるか否かを判断することにより、シフトレジスター３２１がいっぱいになったか否かを判断する。カウント値ｃｏｕｎｔ１がＮＷである場合に、制御ロジック３３０は、ステップ１０１４で、カウント値ｃｏｕｎｔ１を０に設定する。カウント値ｃｏｕｎｔ１がＮＷではない場合に、制御ロジック３３０は、ステップ１０１５階で、カウント値ｃｏｕｎｔ１を「１」増加させる。ステップ１０１４を実行した以後に、ステップ１０１６で、制御ロジック３３０はｓｅｌｅｃｔ１信号を反転させる。即ち、ｓｅｌｅｃｔ１信号をビット反転して、“１”のｓｅｌｅｃｔ１信号は“０”のｓｅｌｅｃｔ１信号に変換し、“０”のｓｅｌｅｃｔ１信号は“１”のｓｅｌｅｃｔ１信号に変換する。このステップ１０１６の動作によりデータビットの入出力方向とシフト方向が変わるようになる。ステップ１０１６を実行した後、またはステップ１０１５を実行した後に、ステップ１０１７段階で、制御ロジック３３０は前記メモリーバッファー４６−１０から入力されるデータビットをシフトレジスター３２１に書き込む。ステップ１０１７を実行した後、制御ロジック３３０はステップ１０１２に戻って動作を反復実行する。

図１１は、図９に示した高速メモリーバッファー２６０によるメモリーバッファーアクセス動作タイミングを示す図である。

図１１を参照すれば、メモリーバッファー４６−１０の異なるアドレスに保存されているデータビットが高速メモリーバッファー２６０によりアクセスされる。ここでは、高速メモリーバッファー２６０がメモリーバッファー４６−１０の３種類のアドレスに保存されているデータビットｄａｔａ１、ｄａｔａ２、ｄａｔａ３にアクセスする例を示している。この３種のデータビットｄａｔａ１、ｄａｔａ２、ｄａｔａ３が全部ターボ復号器の１クロック内の同一時点で前記高速メモリーバッファー２６０に入力される場合、デルタメトリック計算部２１０の各計算機２１１〜２１３は同一な時点でデルタメトリックを計算する動作を実行する。データビットｄａｔａ１(M bit)は、システム符号（systematic code）Ｍ／３ビット＋第１のパリティー符号（parity1 code）Ｍ／３ビット＋第２のパリティー符号（parity2 code）Ｍ／３ビットを意味し、ｄａｔａ２、ｄａｔａ３も同一である。

「第２の実施の形態」
図１２は、図８に示した高速メモリーバッファー２６０の他の構成例を示す図である。この図は、ウィンドウの数がＮ＝２である場合、即ち、ベータが２個のウィンドウを有する際の高速メモリーバッファー２６０の構成を示す図である。

図１２を参照すれば、高速メモリーバッファー２６０は、一つの単方向シフトレジスター４１０と、Ｎ＝２個の両方向シフトレジスター４２１、４２２と、制御ロジック４３０と、逆多重化器４４１、４４２と、多重化器４５１、４５２から構成される。

シフトレジスター４１０は、２ＮＷ＝４Ｗの保存領域(長さ)を有し、データ入力のための入力端子とデータ出力のための出力端子を具備する。シフトレジスター４１０は、ターボ復号器のクロックによってメモリーバッファー４６−１０からの入力データビットを入力端子を通じて順次に入力して左側(side Ａ)から右側(side Ｂ)方向にシフトさせる。第１の長さ(４Ｗ)のデータビット列が形成される場合、シフトレジスター４１０は、その形成された第１の長さのデータビット列を出力端子を通じて順次に出力する。このシフトレジスター４１０から出力されるデータビットは、アルファメトリック計算部２２０の前端に接続されたデルタメトリック計算機２１１に印加される。

シフトレジスター４２１、４２２は、各々ＮＷ＝２Ｗの保存領域を有し、データの入/出力のための第１の端子と第２の端子を具備する。ここで、第１の端子は、シフトレジスター４２１、４２２各々の左側に具備された端子を示し、第２の端子は、シフトレジスター４２１、４２２各々の右側に具備された端子を示し、第１の端子及び第２の端子は、データの入力だけでなく出力も可能である。このようなシフトレジスター４２１、４２２の数はウィンドウの数により決定される。ウィンドウの数がＮ＝２である場合、シフトレジスター４２１、４２２の数は２に決定された。メモリーバッファー４６−１０からの入力データビットは、第１の長さの１/２である第２の長さ(２Ｗ)のビットからなるグループに分割される。シフトレジスター４２１、４２２は、各々分割されたグループの中で奇数番目グループのビットを第１の端子を通じて左側(side Ａ)から右側(side Ｂ)方向に順次に入力及びシフトさせ、第２の長さのビット列が形成される場合には、入力順序と反対の順序である右側から左側方向に第１の端子を通じて順次に出力する。シフトレジスター４２１、４２２は、各々分割されたグループの中で偶数番目のグループのビットを第２の端子を通じて右側から左側方向に順次に入力してシフトさせ、第２の長さのビット列が形成される場合には、入力順序と反対の順序である左側から右側方向に第２の端子を通じて順次に出力する。

メモリーバッファー４６−１０の出力端とシフトレジスター４２１、４２２各々の間には逆多重化器４４１、４４２が具備され、シフトレジスター４２１、４２２とデルタメトリック計算部２１０の間には多重化器４５１、４５２が具備される。逆多重化器４４１、４４２各々の入力端は前記メモリーバッファー４６−１０の出力端に接続され、逆多重化器４４１、４４２各々の第１の出力端子は各シフトレジスター４２１、４２２の第２の端子に接続され、逆多重化器４４１、４４２各々の第２の出力端子は各シフトレジスター４２１、４２２の第１の端子に接続される。多重化器４５１、４５２各々の第１の入力端子は各シフトレジスター４２１、４２２の第２の端子に接続され、多重化器４５１、４５２各々の第２の入力端子は各シフトレジスター４２１、４２２の第１の端子に接続され、多重化器４５１、４５２各々の出力端子はデルタメトリック計算機２１１〜２１３に接続される。

制御ロジック４３０は、各シフトレジスター４２１、４２２と、逆多重化器４４１、４４２と、多重化器４５１、４５２の動作を制御するための選択信号ｓｅｌｅｃ１、ｓｅｌｅｃｔ２を提供する。この時、選択信号は、各々メモリーバッファー４６−１０からの入力データビットが、シフトレジスター４２１、４２２各々に、各々別の時点で印加されるように制御するための信号として設定できる。制御ロジック４３０は、メモリーバッファー４６−１０からの入力データビットが分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断の結果によって、メモリーバッファー４６−１０からの入力データビットを各シフトレジスター４２１、４２２の第１の端子又は第２の端子に入力させる。

例えば、制御ロジック４３０は、入力データビットが奇数番目のグループのビットである場合には、“０”又は“logic low”レベルの選択信号を出力し、偶数番目のグループのビットである場合には“１”又は“logic high”レベルの選択信号を出力する。“０”レベルの選択信号が出力される場合、各逆多重化器４４１、４４２は、メモリーバッファー４６−１０からの入力データビットを各シフトレジスター４２１、４２２各々の第１の端子に入力させる。それによって、各シフトレジスター４２１、４２２は、第１の端子を通じて入力されるデータビットを順次に左側から右側方向にシフトさせる。それと同時に、各シフトレジスター４２１、４２２は、以前に第２の端子を通じて入力された後に保存されている２Ｗ個のデータビットをさらに左側から右側方向に順次にシフトさせて第２の端子を通じて出力させる。

“１”レベルの選択信号が出力される場合、各逆多重化器４４１、４４２はメモリーバッファー４６−１０からの入力データビットを各シフトレジスター４２１、４２２各々の第２の端子に入力させる。それによって、各シフトレジスター４２１、４２２は、第２の端子を通じて入力されるデータビットを順次に右側から左側方向にシフトさせる。それと同時に、各シフトレジスター４２１、４２２は、以前に第１の端子を通じて入力された後に保存されている２Ｗ個のデータビットをさらに右側から左側方向に順次にシフトさせて第１の端子を通じて出力させる。

各シフトレジスター４２１、４２２の第１の端子を通じて出力されるデータビットは、各多重化器４５１、４５２の第２の入力端子に印加され、第２の端子を通じて出力されるデータビットは、各多重化器４５１、４５２の第１の入力端子に印加される。各多重化器４５１、４５２は、第１の入力端子及び第２の入力端子を通じて印加されるデータビットを多重化して該当する各デルタメトリック計算機２１１〜２１３に出力する。

さらに図８を参照すれば、第１のメトリック計算部２１０の各計算機２１１〜２１３は、各シフトレジスター４１０、４２１、４２２からの出力ビットを入力して該当するデルタメトリックを各々計算する。第２のメトリック計算部２２０は、シフトレジスター４１０に対応する第１のメトリック計算部２１０の計算機２１１からのデルタメトリックを入力してアルファメトリックを計算する。第３のメトリック計算部２３０は、前記シフトレジスター４２１、４２２各々に対応する第１のメトリック計算部２１０の計算機２１２、２１３からのデルタメトリックを入力してベータメトリックを各々計算する。第４のメトリック計算部２４０の各計算機２４１〜２４３はアルファメトリックを入力し、多重化器２３３によるベータメトリックの多重化結果を入力し、各シフトレジスター４１０、４２１、４２２に対応するＬＬＲ値を計算する。減算部２５０の各減算器２５１〜２５３は、各ＬＬＲ値からシフトレジスター４１０の出力を減算し、その減算結果をインターリビング/デインターリビングのために出力する。

図１３は、図１２に示した制御ロジック４３０による制御動作を示す図である。この図は、具体的には制御ロジック４３０がβメトリックのための両方向シフトレジスター４２１、４２２と、このレジスター４２１、４２２の前端及び後端に接続された逆多重化器４４１、４４２と、多重化器４５１、４５２を制御するフローを示す図である。

図１３において、ステップ１１１１〜ステップ１１１７の動作は、シフトレジスター４２１と、逆多重化器４４１と、多重化器４５１とを制御する動作の処理フローを示す。ステップ１１２１〜ステップ１１２７動作は、シフトレジスター４２２と、逆多重化器４４２と、多重化器４５２とを制御する動作の処理フローを示す。各処理フローは、開始時点と使用される信号の名称だけが違い、その実行される動作においては同一であるので、下記ではステップ１１１１〜ステップ１１１７の処理フローについてだけ説明する。このような制御動作のために制御ロジック４３０の内部には各シフトレジスター４２１、４２２に対応するカウンターが具備される。このカウンターは、予め設定されたＷだけのオフセット(offset)を有し、各々別の時点で初期化されてカウント動作を実行する。シフトレジスター４２１に対応するカウンター(counter1)はＴ＝０である時点で初期化され、シフトレジスター４２２に対応するカウンター(counter2)はＴ＝Ｗｔである時点で初期化される。ここで、ｔは時間、即ち、単位クロックを示す。

図１３を参照すれば、ステップ１１１１で、制御ロジック４３０はシフトレジスター４２１を初期化する。この初期化を動作を実行する際のカウンター(counter1)のカウント値はｃｏｕｎｔ１＝０に初期化され、選択信号はｓｅｌｅｃｔ１＝０に初期化される。また、シフトレジスター４２１の左側(side Ａ)端子が入力端子として設定され、右側(side Ｂ)端子が出力端子として設定される。ステップ１１１２で、制御ロジック４３０は、図８のメモリーバッファー４６−１０にアクセスしてデータビットを読み込む。ステップ１１１３で、制御ロジック４３０は、カウント値ｃｏｕｎｔ１＝２Ｗであるか否かを判断することによりシフトレジスター４２１がいっぱいになったのか否かを判断する。カウント値ｃｏｕｎｔ１が２Ｗである場合に、制御ロジック４３０は、ステップ１１１４で、カウント値ｃｏｕｎｔ１を０に設定する。カウント値ｃｏｕｎｔ１が２Ｗではない場合に、制御ロジック４３０は、ステップ１１１５で、カウント値ｃｏｕｎｔ１を「１」増加させる。ステップ１１１４を実行した以後に、ステップ１１１６で、制御ロジック４３０はｓｅｌｅｃｔ１信号を反転させる。即ち、ｓｅｌｅｃｔ１信号をビット反転して、“１”のｓｅｌｅｃｔ１信号は“０”のselect1信号に変換し、“０”のｓｅｌｅｃｔ１信号は“１”のｓｅｌｅｃｔ１信号に変換する。このステップ１１１６の動作によりデータビットの入出力方向とシフト方向が変わるようになる。ステップ１１１６を実行した後、又はステップ１１１５を実行した後に、ステップ１１１７で、制御ロジック４３０は、メモリーバッファー４６−１０から入力されるデータビットをシフトレジスター４２１に書き込む。ステップ１１１７を実行した以に制御ロジック４３０は、ステップ１１１２に戻って上述の動作を反復実行する。

図１４は、図１２に示したアルファメトリックのためのシフトレジスター４１０によるデータ処理フローを示す図である。

図１４を参照すれば、シフトレジスター４１０は、図８のメモリーバッファー４６−１０からのデータビットを左側から右側方向に順次に入力及びシフトさせる。“side Ａ”はデータビットが入力される位置を示し、“side Ｂ”はデータビットが出力される位置を示す。シフトレジスター４１０にデータビットが入力される場合、この入力データビットは４Ｗだけ遅延された後に出力される。このシフトレジスター４１０は単純にＦＩＦＯ(First-In First-Out)構造を有する。

図１５は、図１２に示したベータメトリックのためのシフトレジスター４２１についてのデータ処理フローを示す図である。この処理フローはベータメトリックのための他のシフトレジスター４２２についてのデータ処理フローと同一である。

図１５を参照すれば、シフトレジスター４２１は、メモリーバッファー４６−１０から順次に読み込んだデータを、ターボ復号器が必要とする時点と合わせるために、予め設定された時間だけ遅延させた後に出力する。シフトレジスター４２１は、順次に入力されるデータビットを保存する。シフトレジスター４２１がいっぱいになれば、以前にデータビットが入力された方向と反対方向に保存されているデータビットをシフトさせながら出力して、その出力データビットを該当するデルタメトリック計算機２１２に提供する。それによって、シフトレジスター４２１の反対側には、空間が発生するようになる。この空間は、以前にデータビットが入力された方向と反対方向に新しいデータビットが入力されてさらに満たされるようになる。このようにシフトレジスター４２１の左右に往復しながらデータの入力及び出力の動作が反復され、結果的に、図示したようなデータのフローによってデータビットが出力されて該当するデルタメトリック計算機２１２に提供される。
図１６は、図１２に示した高速メモリーバッファー２６０によるメモリーバッファーアクセス動作タイミングを示す図である。

図１６において、“delta block input for alpha”は、図１２の単方向シフトレジスター４１０の入/出力データビットを示し、“side A in”は入力データビットを示し、“side B out”は、出力データビットを示す。“delta block input for beta1”は両方向シフトレジスター４２１の入/出力データビットを示し、“delta block input for beta2”は両方向シフトレジスター４２２の入/出力データビットを示す。“delta block input for beta1”及び“delta block input for beta1”において、“side A in”及び“side A out”は第１の端子を通じて入/出力されるデータビットを示し、“side B in”及び“side B out”は第２の端子を通じて入/出力されるデータビットを示す。“select1”及び“select2”は制御ロジック４３０により生成された後にシフトレジスター４２１、４２２各々に提供される制御信号を示す。“αout”、“β1 out”、“β2 out”は、最終出力されるメトリックを示し、このような出力メトリックを用いてＬＬＲ値が求められる。

“delta block input for beta1”部分の場合、初期にはｓｉｄｅ Ａを通じてデータビットが入力される。データビットがａから順番にｂ、ｃ、ｄ、…、ｈの順序に入力され、初期区間から２Ｗほど経過した後にｓｉｄｅ Ａからデータビットが出力される。ｓｉｄｅ Ａから出力動作が実行されるのと同時に、ｓｉｄｅ Ｂを通じて入力動作が実行される。これはシフトレジスター４２１がシフト方向を変えて動作していることを意味する。また２Ｗほど経過した後にｓｉｄｅ Ａを通じてさらに入力動作が実行されてｑ番目のデータビットが入力される際に、ｓｉｄｅ Ｂには ｐ番目のデータビットが出力される。

“delta block input for beta2”部分での動作は、“delta block input for beta1”部分における動作と同一な方式により行われる。ただ、シフトレジスター４２２が初期化される時点がシフトレジスター４２１とは違うので、データビットの入/出力が同一な区間で実行されない。

“delta block input for alpha”の場合、ｓｉｄｅ Ａではデータビットの入力動作だけが実行され、ｓｉｄｅ Ｂではデータビットの出力動作だけが実行される。初期区間から４Ｗが経過した時点で最初に入力されたａ番目のデータビットが出力される。

各シフトレジスター４１０、４２１、４２２の出力データビットを、図６に示した出力データビットと比較すれば、同一なフローにより出力されることが分かる。ただ、図１６の出力方式は、図６に示した出力方式に比べて２Ｗだけの初期遅延を発生する。しかし、このような差は高速メモリーバッファー２６０を初期に動作させる間に発生し、ターボ復号器の復号化が開始される初期にだけ発生するので復号化性能にはあまり影響がない。

「第３の実施の形態」
図１７は、図８に示した高速メモリーバッファー２６０の更に他の構成例を示す図である。

図１７を参照すれば、高速メモリーバッファー２６０は、第１のステージの両方向シフトレジスター５２１、５２２と、第２のステージの両方向シフトレジスター５１０と、制御ロジック５３０と、逆多重化器５４１、５４２と、多重化器５５１〜５５３から構成される。

第１のステージの両方向シフトレジスター５２１、５２２は、各々ＮＷの保存領域(長さ)を有し、データの入/出力のための第１の端子及び第２の端子を具備する。ここで、Ｎはウィンドウの数を示し、Ｗはウィンドウのサイズを示す。シフトレジスターの数はウィンドウの数により決定され、保存領域はウィンドウの数とウィンドウのサイズの乗算により決定される。第１の端子は、各シフトレジスター５２１、５２２各々の左側に具備された端子、即ち、ｓｉｄｅ Ａの端子を示し、第２の端子は、前記各シフトレジスター５２１、５２２各々の右側に具備された端子、即ち、ｓｉｄｅ Ｂの端子を示す。第１の端子及び第２の端子は、データの入力だけでなく出力も可能である。メモリーバッファー４６−１０からの入力データビットは、ＮＷ長さのビットからなるグループに分割される。シフトレジスター５２１、５２２は、各々分割されたグループの中で奇数番目のグループのビットを第１の端子を通じて左側(side A)から右側(side B)方向に順次に入力及びシフトさせ、前記長さのビット列が形成される場合には、この形成されたビット列を入力順序と反対の順序である右側から左側方向にシフトさせて第１の端子を通じて順次に出力する。シフトレジスター５２１、５２２は、各々分割されたグループの中で偶数番目のグループのビットを第２の端子を通じて右側(side B)から左側(side A)方向に順次に入力及びシフトさせ、前記長さのビット列が形成される場合は、この形成されたビット列を入力順序と反対の順序である左側から右側方向にシフトさせて第２の端子を通じて順次に出力する。

第２のステージの両方向シフトレジスター５１０は、ＮＷの保存領域を有し、データの入/出力のための第３の端子及び第４の端子を具備する。シフトレジスター５１０は、第１の端子を通じて順次に出力されるビットを第３の端子を通じて入力して左側から右側方向に順次にシフトさせる。前記長さのビット列が形成される場合、シフトレジスター５１０は、入力順序と反対の順序である右側から左側方向に形成されたビット列をシフトさせて第３の端子を通じて順次に出力する。シフトレジスター５１０は、第２の端子を通じて順次に出力されるビットを第４の端子を通じて入力して右側から左側方向に順次にシフトさせる。長さのビット列が形成される場合、シフトレジスター５１０は、入力順序と反対の順序である左側から右側方向に形成されたビット列をシフトさせて第４の端子を通じて順次に出力する。

メモリーバッファー４６−１０の出力端とシフトレジスター５２１、５２２各々の間には逆多重化器５４１、５４２が具備され、シフトレジスター５１０、５２１、５２２とデルタメトリック計算部２１０の間には多重化器５５１〜５５３が具備される。逆多重化器５４１、５４２各々の入力端は前記メモリーバッファー４６−１０の出力端に接続され、逆多重化器５４１、５４２各々の第１の出力端子は各シフトレジスター５２１、５２２の第２の端子に接続され、逆多重化器５４１、５４２各々の第２の出力端子は各シフトレジスター５２１、５２２の第１の端子に接続される。多重化器５５１〜５５３各々の第１の入力端子は各シフトレジスター５１０、５２１、５２２の第２の端子に接続され、多重化器５５１〜５５３各々の第２の入力端子は各シフトレジスター５１０、５２１、５２２の第１の端子に接続され、多重化器５５１〜５５３各々の出力端子はデルタメトリック計算機２１１〜２１３に接続される。

制御ロジック５３０は、各シフトレジスター５１０、５２１、５２２と、逆多重化器５４１、５４２と、多重化器５５１〜５５３の動作とを制御するための選択信号ｓｅｌｅｃｔ１、ｓｅｌｅｃｔ２、ｓｅｌｅｃｔ３を提供する。この時、選択信号は各々メモリーバッファー４６−１０からの入力データビットが、シフトレジスター５２１、５２２各々に、各々別の時点で印加されるように制御するための信号として設定できる。制御ロジック５３０は、メモリーバッファー４６−１０からの入力データビットが分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断する。その判断結果によって、制御ロジック５３０は入力データビットを第１の端子又は第２の端子に印加されるように制御するための選択信号ｓｅｌｅｃｔ２、ｓｅｌｅｃｔ３をシフトレジスター５２１、５２２に各々提供する。

例えば、制御ロジック５３０は、入力データビットが奇数番目のグループのビットである場合には“０”又は“logic low”レベルの選択信号を出力し、偶数番目のグループのビットである場合には“１”又は“logic high”レベルの選択信号を出力する。“０”レベルの選択信号が出力される場合、各逆多重化器５４１、５４２は、各々メモリーバッファー４６−１０からの入力データビットを各シフトレジスター５２１、５２２各々の第１の端子に入力させる。それによって、各シフトレジスター５２１、５２２は第１の端子を通じて入力されるデータビットを順次に左側から右側方向にシフトさせる。それと同時に、各シフトレジスター５２１、５２２は、以前に第２の端子を通じて入力された後に保存されている２Ｗ個のデータビットをさらに左側から右側方向に順次にシフトさせて第２の端子を通じて出力させる。

“１”レベルの選択信号が出力される場合、各逆多重化器５４１、５４２各々は、メモリーバッファー４６−１０からの入力データビットを各シフトレジスター５２１、５２２各々の第２の端子に入力させる。それによって、各シフトレジスター５２１、５２２は、第２の端子を通じて入力されるデータビットを順次に右側から左側方向にシフトさせる。それと同時に、各シフトレジスター５２１、５２２は、以前に第１の端子を通じて入力された後に保存されている２Ｗ個のデータビットをさらに右側から左側方向に順次にシフトさせて第１の端子を通じて出力させる。

各シフトレジスター５２１、５２２の第１の端子を通じて出力されるデータビットは各多重化器５５２、５５３の第２の入力端子に印加され、第２の端子を通じて出力されるデータビットは各多重化器５５２、５５３の第１の入力端子に印加される。各多重化器５５２、５５３は、第１の入力端子及び第２の入力端子を通じて印加されるデータビットを多重化して該当する各デルタメトリック計算機２１１〜２１３に出力する。

また、シフトレジスター５２１の第１の端子を通じて出力されるデータビットはシフトレジスター５１０の第１の端子に入力され、第２の端子を通じて出力されるデータビットはシフトレジスター５１０の第２の端子に入力される。シフトレジスター５１０の動作は、シフトレジスター５２１、５２２の動作と同一である。シフトレジスター５１０の第１の端子を通じて出力されるデータビットは多重化器５５１の第２の入力端子に印加され、第２の端子を通じて出力されるデータビットは多重化器５５１の第１の入力端子に印加される。多重化器５５１から出力されるデータビットは、アルファメトリック計算部２２０の前端に接続されたデルタメトリック計算機２１１に印加される。

上述の実施の形態は、図１２に示した高速メモリーバッファー２６０と構成が異なるだけで動作は同一に実行される。この実施の形態によれば、αメトリックのためのシフトレジスター５１０が、図９及び図１２に示した実施の形態と違い２Ｗの長さを有する両方向シフトレジスターであり、このシフトレジスター５１０がメモリーバッファー４６−１０からのデータビットの提供を受けるのではなく、β1メトリックのためのシフトレジスター５２１からのデータビットの提供を受けて多重化器５５１を通じて出力する差異がある。即ち、同一な構造のシフトレジスター５１０が、さらにβ１メトリックのためのシフトレジスター５２１の出力を受ける形態を有する。β１メトリックのためのシフトレジスター５２１が実際入力される信号の逆順に配置される場合、それをさらに逆順に再構成して元々の入力信号の順序に原状復帰させて、αメトリックのためのシフトレジスター５１０に入力できるようにしたことである。αメトリックのためのシフトレジスター５１０と、β1メトリックのためのシフトレジスター５２１がいつも反対方向に動作するように構成する場合、図１２に示した方式に比べて２Ｗほどのシフトレジスターのサイズを減らすことができる。

図１８は、図１７に示した制御ロジック５３０による制御動作を示す図である。この図に示された制御動作の処理フローは、図１３に示した処理フローと類似している。ただ、αメトリックのためのシフトレジスター５１０を制御するフローが追加され、各制御フローでは初期化過程を示すステップ１２１１、ステップ１２２１及びステップ１２３１において差異があることが分かる。

図１８を参照すれば、αメトリックのためのシフトレジスター５１０はＴ＝(２Ｗ−１)ｔ時点で初期化され、β１メトリックのためのシフトレジスター５２１はＴ＝０時点で初期化され、β２メトリックのためのシフトレジスター５２２はＴ＝(Ｗ−1)ｔ時点で初期化される。即ち、シフトレジスター５１０は(２Ｗ−１)クロック後に初期化され、シフトレジスター５２１は０クロックで初期化され、シフトレジスター５２２は(Ｗ−1)クロック後に初期化される。シフトレジスターの全体動作周期が４Ｗであることを考慮すれば、二つのシフトレジスターは２Ｗ周期に反対方向に動作することが分かる。このような初期化過程以外は、図１３に示した動作と同一であるので、それについての具体的な説明は省略する。

図１９は、図１７に示したシフトレジスター５１０によるデータ処理フローを示す図である。

図１９を参照すれば、シフトレジスター５１０によるデータ処理動作は、図１５に示したように、βメトリックのためのシフトレジスターによるデータ処理動作と同一に実行されることが分かる。

図２０は、図１７に示した高速メモリーバッファー２６０によるメモリーバッファーアクセス動作タイミングを示す図である。

図２０を参照すれば、高速メモリーバッファー２６０によるメモリーバッファーアクセス動作は、シフトレジスター５１０の動作においては違うが、結果的に同一なαメトリック及びβ１、β２メトリックを提供することが分かる。

以上、本発明の詳細について具体的な実施の形態に基づき説明してきたが、本発明の範囲を逸脱しない限り、各種の変形が可能なのは明らかである。従って、本発明の範囲は、上記実施の形態に限定されるものではなく、特許請求の範囲の記載及び該記載と均等なものにより定められるべきである。

一般的な移動通信システムの受信機の構成示す図である。 従来技術によるターボ復号化装置の構成を示す図である。 従来技術によるＳＩＳＯ復号器の構成を示す図である。 従来技術によるＳＩＳＯ復号器によるメトリック演算順序を示す図である。 従来技術によるＳＩＳＯ復号器によるメトリック演算順序を示す図である。 従来技術によるＳＩＳＯ復号器によるフレームモード及びウィンドウモードにおける演算順序を示す図である。 従来技術によるＳＩＳＯ復号器によるフレームモード及びウィンドウモードにおける演算順序を示す図である。 図３に示したＳＩＳＯ復号器によるデータビット入力及びメトリック出力の処理フローを示す図である。 図３に示したＳＩＳＯ復号器によるメモリーバッファーアクセス動作タイミングを示す図である。 本発明の実施の形態によるＳＩＳＯ復号器の構成を示す図である。 図８に示した高速メモリーバッファーの構成の一例を示す図である。 図９に示した制御ロジックによる制御動作を示す図である。 図９に示した高速メモリーバッファーによるメモリーバッファーアクセス動作タイミングを示す図である。 図８に示した高速メモリーバッファーの他の構成例を示す図である。 図１２に示した制御ロジックによる制御動作を示す図である。 図１２に示したαメトリックのためのシフトレジスターによるデータ処理フローを示す図である。 図１２に示したβメトリックのためのシフトレジスターについてのデータ処理フローを示す図である。 図１２に示した高速メモリーバッファーによるメモリーバッファーアクセス動作タイミングを示す図である。 図８に示した高速メモリーバッファーの更に他の構成例を示す図である。 図１７に示した制御ロジックによる制御動作を示す図である。 図１７に示したαメトリックのためのシフトレジスターによるデータ処理フローを示す図である。 図１７に示した高速メモリーバッファーによるメモリーバッファーアクセス動作タイミングを示す図である。

符号の説明

１０ 受信信号処理部
２０ 探索器(searcher)
３０，４０，５０ 受信機
４２，４４，４６，４８ ブロック
６０ ＨＡＲＱ(Hybrid Automatic Request)制御機
７０ Ｌ１階層(Layer)処理部
４６-１ メモリーバッファー
４８-１ 多重化器(ＭＵＸ: Multiplexer)
４８-２ ＳＩＳＯ方式復号器（ＳＩＳＯ復号器）
４８-３ インターリーバー(interleaver)
４８-４ デインターリーバー(deinterleaver)
４８-５ 出力バッファー(output buffer)
４８-６ ＣＲＣ検査器(Cyclic Redundancy Code checker)
２０５ 逆多重化器(ＤＥＭＵＸ: Demultiplexer)
２１０ デルタメトリック計算部
２１１〜２１３ デルタメトリック計算機
２２０ アルファメトリック計算部
２３０ ベータメトリック計算部
２３１，２３２ ベータメトリック計算機
２３３ 多重化器
２４０ ＬＬＲ計算部
２４１〜２４３ ＬＬＲ計算機
２５０ 減算部
２５１〜２５３ 減算器
４６−１０ メモリーバッファー
２６０ 高速メモリーバッファー(High Rate Memory Buffer)
３１０ 単方向シフトレジスター
３２１，３２２，３２３ 両方向シフトレジスター
３３０ 制御ロジック
３４１〜３４３ 逆多重化器(DEMUX: Demultiplexer)
３５１〜３５３ 多重化器(MUX: Multiplexer)
４１０ 単方向シフトレジスター
４２１，４２２ 両方向シフトレジスター
４３０ 制御ロジック
４４１，４４２ 逆多重化器
４５１，４５２ 多重化器
５１０ 両方向シフトレジスター
５２１，５２２両方向シフトレジスター
５３０ 制御ロジック
５４１，５４２ 逆多重化器
５５１〜５５３ 多重化器

Claims (42)

1. 順次に入力されるシンボルで構成されたフレームを受信し、Ｗシンボルのウィンドウサイズを有するＮウィンドウモードＳＩＳＯ復号器に前記入力シンボルを提供するためのメモリーバッファーであって、
   入力端子と出力端子及びクロック入力端子を有し、前記入力端子から２ＮＷ個の直列シンボルを一方向に順次にシフト保存し、前記出力端子に順に出力する第１のシフトレジスターと、
   Ｎ個の第２のシフトレジスターと、を備え、
   Ｎ個の各第２のシフトレジスターは、クロック入力端子と、第１及び第２の入力端子と、第１及び第２の出力端子と、選択端子とを含み、前記第２のシフトレジスターは、前記第１のシフトレジスターの入力端子に受信される直列シンボルからＷシンボルの間隔で順次に活性化又は初期化され、前記第２のシフトレジスターは、各々活性化後に前記直列シンボルの中で一番目のＮＷ個のシンボルをその第１の入力端子に入力して一方向にシフト保存し、その次に、二番目のＮＷ個のシンボルをその第２の入力端子に入力して前記一方向と逆方向にシフト保存すると同時に前記保存された一番目のＮＷ個のシンボルをその第１の出力端子に直列出力し、その次に、三番目のＮＷ個のシンボルを前記第１の入力端子に入力して前記一方向にシフト保存すると同時に、前記保存された二番目のＮＷ個のシンボルを第１の出力端子に直列出力することを特徴とする前記メモリーバッファー。
2. 前記Ｗシンボルは、前記受信されたフレームの一番目のシンボルから順次にＷ番目までのシンボルを意味することを特徴とする請求項１記載の前記メモリーバッファー。
3. 前記各シフトレジスターは、前記クロックの遷移により動作することを特徴とする請求項１記載の前記メモリーバッファー。
4. 前記Ｎは、２であることを特徴とする請求項１記載の前記メモリーバッファー。
5. 前記Ｗウィンドウシンボルは、受信されたフレームを所定個数に区分することにより決定されることを特徴とする請求項１記載の前記メモリーバッファー。
6. 通信システムのターボ復号化装置であって、
   データ入力のための入力端子と、データ出力のための出力端子と、を備え、入力データビットを前記入力端子を通じて順次に入力及びシフトさせて第１の長さのビット列を形成した後、前記第１の長さのビット列を前記出力端子を通じて順次に出力する単方向シフトレジスターと、
   データの入/出力のための第１の端子及び第２の端子を備え、前記入力データビットが前記第１の長さの１/２である第２の長さのビットからなるグループに分割され、前記分割されたグループの中で奇数番目のグループのビットを前記第１の端子を通じて順次に入力及びシフトさせて前記第２の長さのビット列を形成した後に前記第１の端子を通じて順次に出力し、前記分割されたグループの中で偶数番目のグループのビットを前記第２の端子を通じて順次に入力及びシフトさせて前記第２の長さのビット列を形成した後に前記第２の端子を通じて順次に出力する少なくとも一つ以上の両方向シフトレジスターを含むメモリーバッファーと、
   前記各シフトレジスターからの出力ビットを入力して該当するデルタメトリックを各々計算する第１のメトリック計算部と、
   前記単方向シフトレジスターに対応する前記第１のメトリック計算部からのデルタメトリックを入力してアルファメトリックを計算する第２のメトリック計算部と、
   前記両方向シフトレジスターに各々対応する前記第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する第３のメトリック計算部と、
   前記アルファメトリックと、前記ベータメトリックの多重化結果と、を入力して、前記各シフトレジスターに対応するＬＬＲ値を計算する第４のメトリック計算部と、
   前記各ＬＬＲ値から前記単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する減算部で構成されるＳＩＳＯ復号器と、
   を含むことを特徴とするターボ復号化装置。
7. 前記メモリーバッファーは、前記入力データビットが前記分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断結果によって、前記入力データビットが前記第１の端子又は前記第２の端子に印加されるように制御するための選択信号を前記両方向シフトレジスターに各々提供する制御ロジックをさらに含むことを特徴とする請求項６記載のターボ復号化装置。
8. 前記メモリーバッファーは、前記両方向シフトレジスター各々に対応する逆多重化器と多重化器とをさらに含み、
   前記逆多重化器は、前記入力デービットを入力するための入力端と、前記第１の端子及び前記第２の端子に各々接続される第１の出力端及び第２の出力端を備え、前記制御ロジックから提供される該当する選択信号に応答して前記奇数番目のグループのビットを前記第１の出力端を通じて前記第１の端子に印加し、前記偶数番目のグループのビットを前記第２の出力端を通じて前記第２の端子に印加し、
   前記多重化器は、前記制御ロジックから提供される該当する選択信号に応答して、前記第１の端子を通じて出力されるビット列と前記第２の端子を通じて出力されるビット列とを多重化して前記第１のメトリック計算部に出力することを特徴とする請求項７記載のターボ復号化装置。
9. 前記各々の選択信号は、前記入力データビットが前記各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号であることを特徴とする請求項７記載のターボ復号化装置。
10. 前記奇数番目のグループのビットが前記第１の端子を通じて順次に出力されると同時に前記偶数番目のグループのビットが前記第２の端子を通じて順次に入力及びシフトされることを特徴とする請求項６記載のターボ復号化装置。
11. 前記両方向シフトレジスターの数は、ウィンドウ数により決定されることを特徴とする請求項６記載のターボ復号化装置。
12. 前記第１の長さ及び前記第２の長さは、ウィンドウサイズとウィンドウ数により決定されることを特徴とする請求項６記載のターボ復号化装置。
13. 前記第２の長さは、前記ウィンドウサイズと前記ウィンドウ数の乗算により決定されることを特徴とする請求項１２記載のターボ復号化装置。
14. 前記入力データビットは、ターボ復号器のクロック速度で入力されることを特徴とする請求項６記載のターボ復号化装置。
15. 通信システムのターボ復号化装置であって、
    データの入/出力のための第１の端子及び第２の端子を備え、入力データビットが予め設定された長さのビットからなるグループに分割され、前記分割されたグループの中で奇数番目のグループのビットを前記第１の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第１の端子を通じて順次に出力し、前記分割されたグループの中で偶数番目のグループのビットを前記第２の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第２の端子を通じて順次に出力する少なくとも一つ以上の第１のステージの両方向シフトレジスターと、
    データの入/出力のための第３の端子及び第４の端子を備え、前記第１の端子を通じて順次に出力されるビットを前記第３の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第３の端子を通じて順次に出力し、前記第２の端子を通じて順次に出力されるビットを前記第４の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第４の端子を通じて順次に出力する第２のステージの両方向シフトレジスターを含むメモリーバッファーと、
    前記各シフトレジスターからの出力ビットを入力し、該当するデルタメトリックを各々計算する第１のメトリック計算部と、
    単方向シフトレジスターに対応する前記第１のメトリック計算部からのデルタメトリックを入力してアルファメトリックを計算する第２のメトリック計算部と、
    前記各々の両方向シフトレジスターに対応する前記第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する第３のメトリック計算部と、
    前記アルファメトリックと、前記ベータメトリックの多重化結果とを入力し、前記各シフトレジスターに対応するＬＬＲ値を計算する第４のメトリック計算部と、
    前記各ＬＬＲ値から前記単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する減算部で構成されるＳＩＳＯ復号器と、
    を含むことを特徴とするターボ復号化装置。
16. 前記メモリーバッファーは、前記入力データビットが前記分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断し、その判断結果によって、前記入力データビットが前記第１の端子又は前記第２の端子に印加されるように制御するための選択信号を前記第１のステージの両方向シフトレジスターに各々提供する制御ロジックをさらに含むことを特徴とする請求項１５記載のターボ復号化装置。
17. 前記メモリーバッファーは、前記第１のステージの両方向シフトレジスター各々に対応する逆多重化器と、多重化器とをさらに含み、
    前記逆多重化器は、前記入力データビットを入力するための入力端と、前記第１の端子及び前記第２の端子に各々接続される第１の出力端及び第２の出力端を備え、前記制御ロジックから提供される該当する選択信号に応答して前記奇数番目のグループのビットを前記第１の出力端を通じて前記第１の端子に印加し、前記偶数番目のグループのビットを前記第２の出力端を通じて前記第２の端子に印加し、
    前記多重化器は、前記制御ロジックから提供される該当する選択信号に応答して前記第１の端子を通じて出力されるビットと前記第２の端子を通じて出力されるビットを多重化して前記第１のメトリック計算部に出力することを特徴とする請求項１６記載のターボ復号化装置。
18. 前記メモリーバッファーは、前記第２のステージの両方向シフトレジスターに対応し、前記制御ロジックから提供される該当する選択信号に応答して前記第３の端子を通じて出力されるビットと前記第４の端子を通じて出力されるビットを多重化して前記第１のメトリック計算部に出力する多重化器をさらに含むことを特徴とする請求項１６記載のターボ復号化装置。
19. 前記各々の選択信号は、前記入力データビットが前記各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号であることを特徴とする請求項１６記載のターボ復号化装置。
20. 前記奇数番目のグループのビットが前記第１の端子を通じて順次に出力されると同時に、前記偶数番目のグループのビットが前記第２の端子を通じて順次に入力及びシフトされることを特徴とする請求項１５記載のターボ復号化装置。
21. 前記第１のステージの両方向シフトレジスターの数は、ウィンドウ数により決定されることを特徴とする請求項１５記載のターボ復号化装置。
22. 前記入力データビットは、ターボ復号器のクロック速度で入力されることを特徴とする請求項１５記載のターボ復号化装置。
23. 順次に入力されるシンボルで構成されたフレームを受信し、Ｗシンボルのウィンドウサイズを有するＮウィンドウモードＳＩＳＯ復号器に前記入力シンボルを提供するためのメモリーバッファーを提供する方法であって、
    第１のシフトレジスターの入力端子から２ＮＷ個の直列シンボルを予め決定された一方向に順次にシフト及び保存する過程と、
    前記シフトされたシンボルを前記第１のシフトレジスターの出力端を通じて順次に出力し、クロック入力端子と、第１及び第２の入力端子と、第１及び第２の出力端子と、選択端子とを含むＮ個の第２のシフトレジスターを、前記第１のシフトレジスターの入力端で受信された直列シンボルからＷシンボルの間隔で順次に活性化又は初期化する過程と、
    前記第２のシフトレジスターの活性化後に前記直列シンボルの中で一番目のＮＷ個のシンボルを受信する過程と、
    前記受信されたシンボルを予め決定された一方向にシフト及び保存し、その次に、各第２のシフトレジスターが二番目のＮＷ個のシンボルをその第２の入力端子に受信する過程と、
    前記受信されたシンボルを予め決定された一方向と逆方向にシフト及び保存すると同時に前記保存された一番目のＮＷ個のシンボルをその第１の出力端子に直列出力し、その次に、各第２のシフトレジスターが三番目のＮＷ個のシンボルを前記第１の入力端子に入力して前記一方向にシフト保存すると同時に前記保存された二番目のＮＷ個のシンボルをその第１の出力端子に直列出力する過程と、
    を含むことを特徴とする前記方法。
24. 前記Ｎは、２であることを特徴とする請求項２３記載の前記方法。
25. 前記Ｗウィンドウシンボルは、受信されたフレームを所定個数に区分したものであることを特徴とする請求項２３記載の前記方法。
26. 通信システムのターボ復号化方法であって、
    データ入力のための入力端子とデータ出力のための出力端子とを有する単方向シフトレジスターが、入力データビットを前記入力端子を通じて順次に入力及びシフトさせて第１の長さのビット列を形成した後に前記第１の長さのビット列を前記出力端子を通じて順次に出力する過程と、
    データの入/出力のための第１の端子及び第２の端子を備え、少なくとも一つ以上の両方向シフトレジスターを含むメモリーバッファーが、前記入力データビットを前記第１の長さの１/２である第２の長さのビットからなるグループに分割し、前記分割されたグループの中で奇数番目のグループのビットを前記第１の端子を通じて順次に入力及びシフトさせて前記第２の長さのビット列を形成した後に前記第１の端子を通じて順次に出力し、前記分割されたグループの中で偶数番目のグループのビットを前記第２の端子を通じて順次に入力及びシフトさせて前記第２の長さのビット列を形成した後に前記第２の端子を通じて順次に出力する過程と、
    第１のメトリック計算部が、前記各シフトレジスターからの出力ビットを受信して該当するデルタメトリックを各々計算する過程と、
    第２のメトリック計算部が、前記単方向シフトレジスターに対応する前記第１のメトリック計算部からのデルタメトリックを受信してアルファメトリックを計算する過程と、
    第３のメトリック計算部が、前記両方向シフトレジスター各々に対応する前記第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する過程と、
    第４のメトリック計算部が、前記アルファメトリックと前記ベータメトリックの多重化結果とを入力し、前記各シフトレジスターに対応するＬＬＲ値を計算する過程と、
    ＳＩＳＯ復号器の減算部が、前記各ＬＬＲ値から前記単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する過程と、
    を含むことを特徴とする前記方法。
27. 前記入力データビットが、前記制御ロジックのためのメモリーバッファーで前記分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを決定する過程と、
    前記決定された結果によって前記入力データビットが前記第１の端子又は前記第２の端子に印加されるように制御するための選択信号を前記第１のステージの両方向シフトレジスター各々に提供する過程とをさらに含むことを特徴とする請求項２６記載の前記方法。
28. 前記メモリーバッファーは、前記各々の両方向シフトレジスターに対応する逆多重化器と、多重化器とをさらに含み、
    前記逆多重化器は、前記入力データビットを入力するための入力端と、前記第１の端子及び前記第２の端子に各々接続される第１の出力端及び第２の出力端とを備え、前記制御ロジックから提供される該当する選択信号に応答して前記奇数番目のグループのビットを前記第１の出力端を通じて前記第１の端子に印加し、前記偶数番目のグループのビットを前記第２の出力端を通じて前記第２の端子に印加する過程と、
    前記多重化器は、前記制御ロジックから提供される該当する選択信号に応答して前記第１の端子を通じて出力されるビット列と前記第２の端子を通じて出力されるビット列とを多重化して前記第１のメトリック計算部に出力する過程とをさらに含むことを特徴とする請求項２６記載の前記方法。
29. 前記各々の選択信号は、前記入力データビットが前記各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号であることを特徴とする請求項２６記載の前記方法。
30. 前記奇数番目のグループのビットが前記第１の端子を通じて順次に出力されると同時に前記偶数番目のグループのビットが前記第２の端子を通じて順次に入力及びシフトされることを特徴とする請求項２６記載の前記方法。
31. 前記両方向シフトレジスターの数は、ウィンドウ数により決定されることを特徴とする請求項２６記載の前記方法。
32. 前記第１の長さ及び前記第２の長さは、ウィンドウサイズとウィンドウ数により決定されることを特徴とする請求項２６記載の前記方法。
33. 前記第２の長さは、前記ウィンドウサイズと前記ウィンドウ数の乗算により決定されることを特徴とする請求項３２記載の前記方法。
34. 前記入力データビットは、ターボ復号器のクロック速度で入力されることを特徴とする請求項２６記載の前記方法。
35. 通信システムにおいてターボ復号を提供するための方法であって、
    データの入/出力のための第１の端子及び第２の端子を備え、少なくとも一つ以上の第１のステージの両方向シフトレジスターを通じて入力データビットが予め設定された長さのビットからなるグループに分割され、前記分割されたグループの中で奇数番目のグループのビットを前記第１の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第１の端子を通じて順次に出力し、前記分割されたグループの中で偶数番目のグループのビットを前記第２の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第２の端子を通じて順次に出力する過程と、
    データの入/出力のための第３の端子及び第４の端子を備え、第２のステージの両方向シフトレジスターで、前記第１の端子を通じて順次に出力されるビットを前記第３の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第３の端子を通じて順次に出力し、前記第２の端子を通じて順次に出力されるビットを前記第４の端子を通じて順次に入力及びシフトさせて前記長さのビット列を形成した後に前記第４の端子を通じて順次に出力する過程と、
    第１のメトリック計算部が、前記各シフトレジスターからの出力ビットを入力して該当するデルタメトリックを各々計算する過程と、
    第２のメトリック計算部が、前記単方向シフトレジスターに対応する前記第１のメトリック計算部からのデルタメトリックを入力してアルファメトリックを計算する過程と、
    第３のメトリック計算部が、前記両方向シフトレジスター各々に対応する前記第１のメトリック計算部からのデルタメトリックを入力してベータメトリックを各々計算する過程と、
    第４のメトリック計算部が、前記アルファメトリックと前記ベータメトリックの多重化結果とを入力し、前記各シフトレジスターに対応するＬＬＲ値を計算する過程と、
    ＳＩＳＯ復号器の減算部が、前記各ＬＬＲ値から前記単方向シフトレジスターの出力を各々減算し、その減算結果をインターリビング/デインターリビングのために出力する過程と、
    を含むことを特徴とする前記方法。
36. 前記入力データビットが前記ロジックのために前記分割されたグループの中で奇数番目のグループのビットであるか偶数番目のグループのビットであるかを判断する過程と、
    該の判断の結果によって、前記入力データビットが前記第１の端子又は前記第２の端子に印加されるように制御するための選択信号を前記第１のステージの両方向シフトレジスター各々に提供する過程とをさらに含むことを特徴とする請求項３５記載の前記方法。
37. 前記メモリーバッファーは、前記第１のステージの両方向シフトレジスター各々に対応する逆多重化器と、多重化器とをさらに含み、
    前記逆多重化器は、前記入力データビットを入力するための入力端と、前記第１の端子及び前記第２の端子に各々接続される第１の出力端及び第２の出力端とを備え、前記制御ロジックから提供される該当する選択信号に応答して前記奇数番目のグループのビットを前記第１の出力端を通じて前記第１の端子に印加し、前記偶数番目のグループのビットを前記第２の出力端を通じて前記第２の端子に印加し、
    前記多重化器は、前記制御ロジックから提供される該当する選択信号に応答して、前記第１の端子を通じて出力されるビットと前記第２の端子を通じて出力されるビットを多重化して前記第１のメトリック計算部に出力することを特徴とする請求項３６記載の前記方法。
38. 前記第２のステージの両方向シフトレジスターに対応し、前記制御ロジックから提供される該当する選択信号に応答して前記第３の端子を通じて出力されるビットと前記第４の端子を通じて出力されるビットとを多重化する過程と、
    前記多重化されたビットを前記第１のメトリック計算部に出力する過程とをさらに含むことを特徴とする請求項３６記載の前記方法。
39. 前記各々の選択信号は、前記入力データビットが前記各々の両方向シフトレジスターに各々別の時点で印加されるように制御するための信号であることを特徴とする請求項３６記載の前記方法。
40. 前記奇数番目のグループのビットが前記第１の端子を通じて順次に出力されると同時に、前記偶数番目のグループのビットが前記第２の端子を通じて順次に入力及びシフトされることを特徴とする請求項３５記載の前記方法。
41. 前記第１のステージの両方向シフトレジスターの数は、ウィンドウ数により決定されることを特徴とする請求項３５記載の前記方法。
42. 前記入力データビットは、ターボ復号器のクロック速度で入力されることを特徴とする請求項３５記載の前記方法。

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