KR100754584B1

KR100754584B1 - 모뎀에서 데이터 스케쥴링 장치 및 방법

Info

Publication number: KR100754584B1
Application number: KR1020050059932A
Authority: KR
Inventors: 조현상; 강병태; 박윤상; 송봉기
Original assignee: 삼성전자주식회사
Priority date: 2005-07-04
Filing date: 2005-07-04
Publication date: 2007-09-05
Also published as: JP2007020173A; EP1755249B1; EP1755249A3; KR20070004389A; CN1968274B; JP4624966B2; EP1755249A2; US20070002977A1; CN1968274A; US7873026B2

Abstract

본 발명은 심볼 데이터의 처리를 위한 스케쥴링 장치 및 방법에 관한 것으로서, 이러한 본 발명은 통신 시스템에서 데이터를 처리를 위한 스케쥴링 방법에 있어서, 하향 링크 맵(DL-MAP) 디코딩을 수행하고, 상기 하향링크 맵 디코딩을 통해 구성 테이블을 생성한 후 상기 생성한 구성 테이블에 상응하여 소정 단위의 데이터 처리를 수행하는 과정을 포함하는 것을 특징으로 한다.

modem, Symbol Scheduler, MAP 디코더, 메모리, 버스트 테이블, 비트맵 테이블

Description

모뎀에서 데이터 스케쥴링 장치 및 방법{APPARATUS AND METHOD FOR DATA SCHEDULING IN MODEM}

도 1은 일반적인 통신 시스템에서 사용하는 프레임 구조를 개략적으로 도시한 도면,

도 2는 일반적인 통신 시스템에서 데이터 처리를 위한 장치 구조를 개략적으로 도시한 도면,

도 3은 본 발명의 실시예에 따른 모뎀용 심볼 장치 구성을 개략적으로 도시한 도면,

도 4는 본 발명의 실시예에 따른 심볼 스케쥴러의 내부 구성을 개략적으로 도시한 도면,

도 5는 본 발명의 실시예에 따른 버스트 테이블의 구성 예를 개략적으로 도시한 도면,

도 6은 본 발명의 실시예에 따른 비트맵 테이블의 구성 예를 개략적으로 도시한 도면,

도 7은 본 발명의 실시예에 따른 심볼 스케쥴러의 동작 실시예를 도시한 도면,

도 8은 본 발명의 실시예에 따른 심볼 스케쥴러의 다른 동작 실시예를 도시한 도면.

본 발명은 통신 시스템에 관한 것으로서, 특히 통신 시스템에서 사용하는 이동 단말기용 모뎀에서 데이터를 처리를 위한 장치 및 방법에 관한 것이다.

현재의 무선 통신 환경에서 사용자에게 데이터 서비스를 제공하기 위해서 일반적으로 사용되는 기술은 CDMA2000 1xEVDO(Code Division Multiple Access 2000 1x Evolution Data Optimized), GPRS(General Packet Radio Services) 및 UMTS(Universal Mobile Telecommunication Service)와 같은 2.5세대 또는 3세대 셀룰러 이동통신 기술과, IEEE(Institute of Electrical and Electronics Engineers) 802.11 무선(Wireless) 근거리 통신 네트워크(Local Area Network, 이하 'LAN'이라 칭하기로 한다), 하이퍼(Hiper) LAN/2(이하 'HiperLAN/2'라 칭하기로 한다) 등의 무선랜 기술로 나누어진다.

상기와 같이 회선 망을 통한 음성 서비스 위주의 3세대 셀룰러 이동통신 기술에서 가장 두드러지는 특징은, 가입자들이 광범위한 무선 통신 환경에서 인터넷(internet)에 접속할 수 있는 패킷 데이터 서비스(Packet Data Services)를 제공한 다는 것이다.

하지만, 셀룰러 이동통신 망에서 고속의 패킷 데이터 서비스를 지원하는 데는 한계가 있다. 예컨대, 동기식 이동통신 시스템인 상기 CDMA2000 1xEVDO 시스템에서는 약 2.4Mbps까지의 데이터 전송율을 제공하고 있다.

한편, 이러한 이동통신 기술들의 진화와 병행하여 IEEE 802.16 기반의 무선 LAN이나 HiperLAN/2 및 블루투스(Bluetooth) 등과 같은 다양한 근거리 무선 접속 기술들이 등장하고 있다. 이러한 기술들은 셀룰러 이동통신 시스템에서와 동등한 수준의 이동성(mobility)을 보장하지 못한다. 하지만, 상기 근거리 무선 접속 기술들은 공공장소나 학교 등과 같은 핫 스팟(Hot Spot) 지역이나 홈 네트워크 환경에서 케이블 모뎀(cable modem) 또는 xDSL(Digital Subscriver Line)과 같은 유선 통신 망을 대체하면서, 무선 환경에서 고속 데이터 서비스를 제공하기 위한 대안으로서 제시되고 있다.

하지만, 상기에서 설명하는 무선 LAN으로 고속 데이터 서비스를 제공할 경우, 극히 제한된 이동성과 좁은 서비스 영역뿐만 아니라 전파 간섭 등으로 인해 사용자에게 공중망 서비스를 제공하는데 한계가 있다.

따라서, 상기와 같은 한계들을 극복하기 위한 노력들이 다각도로 이루어지고 있다. 예를 들면, 셀룰러 이동통신 시스템과 무선 LAN의 장단점을 보완한 통신 기술에 대한 연구가 활발히 이루어지고 있다. 현재 표준화 및 개발이 활발히 진행 중에 있다. 상기 광대역 통신 시스템은 다양한 형태의 이동 단말기를 이용해 실내외의 정지 환경, 이동 환경에서 고속의 데이터 서비스를 제공할 수 있다. 이하, 상기 통신 시스템에 대하여 보다 구체적으로 살펴보기로 한다.

삭제

현재 상기한 통신 시스템에서 고속의 서비스를 제공하기 위해 그에 상응하는 시스템 및 이동 단말기(MS; Mobile Station)에 대한 개발이 활발히 진행되고 있다. 여기서, 상기 이동 단말기에 적용되는 이동 단말기용 모뎀(modem)은 현재 명확하게 규정되어 있는바가 없다.

도 1은 일반적인 통신 시스템에서 사용하는 데이터 프레임 구조를 개략적으로 도시한 도면이다.

상기 도 1을 참조하면, 상기 도 1은 통신 서비스를 제공하기 위한 기반 규격인 802.16 기반의 일반적인 통신 시스템의 데이터 프레임 구조를 나타낸 것으로, 먼저 상기 통신 시스템에서 사용하는 데이터 프레임은 하향링크(DL; Downlink) 영역과, 상향링크(UL; Uplink) 영역을 시간 단위로 구분한다. 상기 하향링크에서 상기 다운링크로 천이(transition)하는 구간에는 송신/수신 천이 갭(Transmit/receive Transition Gap, 이하 'TTG'라 칭하기로 한다)이 보호 시간으로, 상기 상향링크에서 상기 하향링크로 다시 천이하는 구간에는 수신/송신 천이 갭(Receive/transmit Transition Gap, 이하 'RTG'라 칭하기로 한다)이 보호 시간을 구성한다. 또한, 상기 도 1에서 가로축은 직교 주파수 분할 다중 접속(Orthogonal Frequency Division Multiple Access, 이하 'OFDMA'라 칭하기로 한다) 심벌 번호(OFDMA symbol number)를 나타내며, 세로축은 다수개의 서브채널로 구성되는 서브채널 논리적 번호(subchannel logical number)를 나타낸다.

상기 하향링크를 살펴보면, 상기 하향링크는 K번 OFDMA 심벌에서 동기 획득을 위한 프리앰블(preamble)이 위치하며, K+1번 OFDMA 심벌에서 프레임 제어 헤더(Frame Control Header, 이하 'FCH'라 칭하기로 한다), 하향링크 MAP(DL-MAP)과 같은 이동 단말기들이 공통적으로 수신할 방송(broadcast) 데이터 정보가 위치한다. 여기서, 상기 FCH는 두 개의 서브채널로 구성되어 서브채널, 레인징(ranging) 및 변조(modulation) 방식 등에 대한 기본 정보를 전달한다. K+3번 OFDMA 심벌에서 K+15번 OFDMA 심벌까지는 하향링크 버스트(Downlink Burst, 이하 'DL burst'라 칭하기로 한다)들 예컨대, DL burst#1 내지 DL burst#6이 위치하게 된다.

다음으로, 상기 상향링크를 살펴보면, 상기 상향링크는 K+17번 OFDMA 심벌에서 K+26번 OFDMA 심벌까지 상향링크 버스트(Uplink Burst, 이하 'UL burst'라 칭하기로 한다)들이 위치한다. 또한, 상기 K+17 OFDMA 심벌에서 K+26 OFDMA 심벌까지 레인징을 위한 레인징 서브채널(Ranging subchannel)이 위치한다.

먼저, 상기 일반적인 통신 시스템에서 사용하는 데이터 프레임 구조에서 하향링크 프레임은 상술한 바와 같이, 프리앰블 영역과, FCH 영역과, DL-MAP 영역과, UL-MAP 영역과, 다수의 DL burst 영역들로 구성된다.

상기 프리앰블 영역은 송수신기 에컨대, 기지국(BS; Base Station)과 이동 단말기간 동기 획득을 위한 동기 신호, 즉 프리앰블 시퀀스(preamble sequence)를 송신하는 영역이다. 즉, 상기 프리앰블 영역은 상기 기지국에서 송신된 데이터와의 동기를 맞추기 위해 필요한 부분으로서, 상기 이동 단말기의 모뎀에서는 여러 가지 방법을 통해 상기 프리앰블에서 동기 정보를 추출하게 된다.

상기 FCH 영역은 두 개의 서브채널들로 구성되어 서브채널, 레인징, 변조 방식 등에 대한 기본 정보를 전달한다. 예컨대, 상기 FCH 정보를 분석하여 DL-MAP의 크기를 알 수 있으며, 기지국에서 사용하는 주파수 재사용율(Frequency Reuse Factor, 이하 'reuse'라 칭하기로 한다) 예컨대, reuse 1 또는 3 중 어느 것을 적용하고 있는지를 확인할 수 있다.

상기 DL-MAP 영역은 DL-MAP 메시지를 송신하는 영역이며, 상기 DL-MAP 영역은 하향링크 프레임 내에 데이터 위치, 크기 등의 데이터 추출 및 이동 단말기에 서비스를 제공하기 위한 여러 가지 정보를 가진다. 따라서, 상기 DL-MAP 정보를 분석함으로써, 프레임 내 데이터를 추출할 수 있다.

상기 DL burst 영역은 일반 데이터 정보들, 예컨대 상기 DL-MAP을 해석하여 획득하는 정보를 기반으로 데이터를 추출한다.

한편, 이상에서 설명한 서브채널은, 다수의 서브캐리어들로 구성되는 채널을 의미하며, 시스템 상황에 따라 미리 설정된 개수의 서브캐리어들이 1개의 서브채널을 구성한다. 또한, 상기 하나의 프레임은 여러 개의 심볼 예컨대, 42 심볼로 구성되며, 상기 하나의 심볼은 다시 여러 개의 서브채널로 구분할 수 있다. 상기 심볼은 프레임을 시간 영역에서 구분한 단위로 볼 수 있으며, 하나의 심볼 내의 데이터 크기는 프레임의 구성 형태에 따라 다르다.

다음으로, 상기 통신 시스템에서 사용하는 와이브로 데이터 프레임 구조에서 상향링크 프레임은 상술한 바와 같이, 다수의 UL burst 영역들과, 레인징 서브채널 영역으로 구성된다. 상기 레인징 서브채널 영역은 레인징을 위한 레인징 서브채널들이 송신되는 영역이며, 상기 UL burst 영역을 통해 일반 데이터 정보들, 예컨대 상기 UL-MAP을 해석하여 획득하는 정보를 기반으로 데이터를 추출한다.

상술한 바와 같은 상기 데이터 프레임의 하향링크 영역들에서, IEEE 802.16 규격에 따라 데이터를 추출하기 위해서는 다음과 같은 데이터 처리 순서가 필요하게 된다.

1) FCH 내의 reuse 정보와, 상기 DL-MAP 크기 정보를 획득하기 위한 FCH 정보를 분석하는 과정.

2) 상기 DL-MAP 내의 정보에 따라 일반 버스트(burst)를 추출하기 위한 여러 가지 정보를 획득하는 DL-MAP 디코딩을 수행하는 과정.

3) 상기 DL-MAP에서 획득한 정보를 기반으로 일반 버스트를 추출하는 과정.

상기와 같은 1), 2), 3)의 순서로 데이터 처리 과정을 수행하게 되면, 1 프레임에 대한 데이터 수신이 완료된다. 통상적으로 광대역 통신 시스템의 모뎀은 고속의 데이터 전송 속도(예컨대, 하향링크 10Mbps)가 요구되고, PUSC(Partial Usage of the SubChannel, 이하 'PUSC'라 칭하기로 한다), FUSC(Full Usage of the SubChannel, 이하 'FUSC'라 칭하기로 한다) 등과 같이 데이터 구조가 복잡함에 따라, 데이터 처리 방식에 있어 매우 중요한 문제가 된다.

도 2는 일반적인 광대역 통신 시스템에서 데이터 처리를 위한 장치 구조를 개략적으로 도시한 도면이다.

상기 도 2를 설명하기에 앞서, 802.16을 기반으로 하는 모뎀 구성은 크게 동기부, 컨볼루셔널 터보 코드(CTC: Convolutional Turbo Codes, 이하 'CTC'라 칭하기로 한다) 디코더(decoder) 및 컨볼루셔널 코드(CC: Convolutional Codes, 이하 'CC'라 칭하기로 한다) 디코더를 포함하는 수신(Rx) 데이터 처리부, MAC, CTC 인코더(encoder) 및 CC 인코더를 포함하는 송신(Tx) 데이터 처리부로 구분된다. 상기와 같은 와이브로 모뎀 구성에서 상기 도 2는 상기 수신 데이터 처리부의 심볼 부분 블록 구성을 나타낸다.

상기 도 2를 참조하면, 상기 도 2는 종래 기술에 따른 부분 블록 구성을 개략적으로 도시한 것으로서, 채널 추정기(Channel estimator)(210)와, 디코더(Decoder)(230) 및 MAP 디코더(250)를 포함하여 구성된다.

상기 채널 추정기(210)는 고속 푸리에 변환(Fast Fourier Transform, 이하 'FFT'라 칭하기로 한다)된 데이터 내 파일럿(pilot)을 기반으로 채널을 추정한다. 이때, 상기 추정된 채널에 따라 데이터의 보상이 이루어진다.

상기 디코더(230)는 CTC 디코더 및 CC 디코더의 종류에 따라 동작한다. 상기 디코더(230)를 통해 데이터 전송시 발생하는 데이터의 오류를 정정한다.

상기 MAP 디코더(250)는 상기 도 1에 나타낸 바와 같은 IEEE 802.16에 정의된 프레임 구조에서 FCH, DL-MAP을 처리한다. 상기 MAP 디코더(250)를 통해 상기 FCH, DL-MAP을 처리함으로써, 일반 데이터를 추출한다.

상기 도 2에 나타낸 바와 같은 구조는, IEEE 802.16을 기반으로 구현되는 단순한 구조를 개략적으로 나타낸 것으로, 상기와 같은 구조를 기반으로 할 때 발생되는 문제를 살펴보면 다음과 같다.

하나의 프레임을 통해 데이터가 전송될 수 있는데, 하나의 데이터가 완전히 전송된 다음에 데이터 처리를 시작하는 구조에서는 데이터가 시간축 방향으로 길게 전송되는 경우, 데이터 전송속도가 많이 저하될 수 있다. 하나의 데이터가 완전히 전송된 다음 그 데이터에 해당되는 데이터만을 채널 추정하는 구조에서는 채널 추정 성능이 열화되며, PUSC, FUSC 등 프레임 내 여러 구조가 혼합되어 있는 경우, 여러 개의 데이터 처리가 복잡하다는 문제점을 가진다. 또한, 하나의 데이터가 완전히 전송된 다음 데이터 처리를 수행함에 따라, 필요한 데이터 전송 속도를 획득하기 위한 많은 수의 디코더를 사용해야 하는 문제점을 가진다.

상기와 같은 모뎀은 그 제조사별로 각기 고유한 데이터 처리 구성을 가질 수 있으며, 데이터 처리 속도 및 효율성을 생각할 때 효과적인 블록 설계가 요구된다.

따라서, 본 발명의 목적은 통신 시스템에서 빠른 데이터를 처리할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 통신 서비스를 위해 PUSC, FUSC 및 reuse 등의 프레임내 구조 처리를 단순화하고, 데이터 전송 속도를 향상시킬 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 데이터 전송 속도 획득을 위한 디코더 개수를 최적화하여 불필요한 구조를 줄임으로써, 복잡도를 줄일 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 통신 시스템에서 매 심볼(symbol) 단위로 처리하도록 함으로써, 채널 추정 성능을 향상하고, 데이터가시간 축으로 길게 전송된 경우에도 데이터 속도를 유지할 수 있도록 하는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 통신 시스템에서 메모리 구조를 싱글 포트 메모리(single port memory)로 구성하여 메모리 최적화를 구현할 수 있는 장치 및 방법을 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 방법은, 통신 시스템에서 데이터 처리를 위한 스케쥴링 방법에 있어서, 하항링크 맵(DL-MAP) 디코딩을 수행하는 과정과, 상기 하향링크 맵 디코딩을 통해 구성 테이블을 생성하는 과정과, 상기 생성한 구성 테이블에 상응하여 소정 단위의 데이터 처리를 수행하는 과정을 포함하는 것을 특징으로 한다.

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 방법은, 통신 시스템에서 스케쥴러의 데이터 처리를 위한 스케쥴링 방법에 있어서, 프레임 시작 신호를 수신하면 심볼 디코딩을 수행하는 과정과, 초기화 스케쥴러를 동작시켜 프레임 제어 헤더 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 프레임 제어 헤더 스케쥴러를 동작하여 프레임 제어 헤더 디코딩을 수행하는 과정과, 상기 초기화 스케쥴러에서 상기 프레임 제어 헤더 디코딩을 통해 획득되는 하향링크 맵 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 하향링크 맵 스케쥴러가 동작하여 하향링크 맵 디코딩을 수행하는 과정과, 상기 초기화 스케쥴러에서 상기 하향링크 맵 디코딩을 통해 획득되는 구성 테이블을 기반으로, 일반 버스트 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 노멀 스케쥴러가 동작하여 일반 버스트들을 디코딩하는 과정을 포함하는 것을 특징으로 한다.
상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 방법은, ㅍ통신 시스템에서 스케쥴러의 데이터 처리를 위한 스케쥴링 방법에 있어서, 프레임 시작 신호를 수신하면 심볼 디코딩을 수행하는 과정과, 초기화 스케쥴러를 동작시켜 프레임 제어 헤더 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 프레임 제어 헤더 스케쥴러를 동작하여 프레임 제어 헤더 디코딩을 수행하는 과정과, 상기 초기화 스케쥴러에서 상기 프레임 제어 헤더 디코딩을 통해 획득되는 하향링크 맵 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 하향링크 맵 스케쥴러가 동작하여 하향링크 맵 디코딩을 수행하는 과정과, 상기 초기화 스케쥴러에서 상기 하향링크 맵 디코딩을 통해 획득되는 구성 테이블을 기반으로, 일반 버스트 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 노멀 스케쥴러가 동작하여 일반 버스트들을 디코딩하는 과정을 포함함을 특징으로 한다.

삭제

상기와 같은 목적들을 달성하기 위한 본 발명의 실시예에 따른 장치는, 통신 시스템에서 데이터 처리를 위한 스케쥴링 장치에 있어서, 입력되는 신호를 디코딩하는 디코더와, 상기 디코더에서 출력된 데이터를 각 데이터 영역에 버스트 단위로 저장하는 메모리와, 하향링크 맵 데이터에서 프레임 관련 정보를 추출하고, 상기 추출 정보들을 제공하는 맵 디코더와, 상기 장치들에 대한 제어 및 상기 장치들에 상응하는 전체 정보를 관리하여 데이터 처리를 위한 스케쥴링을 수행하는 심볼 스케쥴러를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

본 발명의 상세한 설명에 앞서, 제안하는 본 발명은 통신 시스템에서 모뎀 심볼 데이터 스케쥴링 장치 및 방법에 관한 것으로서, 이를 통해 종래 기술에 따른 문제점을 해결하고, 빠른 데이터 처리를 가능하도록 하는 방안에 관한 것이다. 즉, PUSC, FUSC, 주파수 재사용율(Frequency Reuse Factor, 이하 'reuse'라 칭하기로 한다) 등의 프레임 내 여러 구조가 혼합되어 있음에 따른 복잡한 데이터 처리 구조를 단순화 하고, 디코더 개수를 최적화하여 불필요한 구조를 줄임으로써, 복잡도를 줄일 수 있도록 한 것이다.

또한, 하나의 프레임에서는 여러 데이터가 전송될 수 있는데, 이러한 구조에서 데이터가 시간축으로 길게 전송되는 경우에도 데이터 속도를 유지할 수 있도록 하고, 매 심볼(symbol) 단위로 처리하도록 함으로써, 채널 추정 성능을 향상시킬 수 있도록 하는 방안을 제안한다.

또한, 본 발명에서는 메모리 구조를 싱글 포트 메모리(single port memory)로 구성하여 메모리 최적화를 구현하고, 데이터 읽기/쓰기의 적절한 시간 조절을 통해 데이터 흐름의 최적화를 구현할 수 있는 장치 방안을 제공한다.

일반적으로, 모뎀 구성은 크게 동기부, 컨볼루셔녈 터보 코드(CTC: Convolutional Turbo Code, 이하 'CTC'라 칭하기로 한다) 디코더 및 컨볼루셔널 코드(CC, Convolutional Code, 이하 'CC'라 칭하기로 한다) 디코더를 포함하는 수신(Rx) 데이터 처리부, MAC, CTC 인코더 및 CC 인코더를 포함하는 송신(Tx) 데이터 처리부로 구분된다. 제안하는 본 발명은 심볼 레벨 블록(symbol level block)인 상기 RX 데이터 처리부에서 Rx 데이터 처리부의 전체적인 동작을 제어하는 스케쥴러의 동작 및 그 구성에 관한 것이다.

일반적으로 통신 시스템은 경우에 따라 여러 가지 데이터 처리 스케쥴링 방식을 적용할 수 있다. 이에 본 발명에서는 최대한 높은 데이터 전송 속도를 얻을 수 있으며, CC 디코더 및 CTC 디코더를 포함하는 디코더의 성능을 최대한 높일 수 있도록 하는 장치 구조 및 그 방안을 제안한다. 또한, 최대 예컨대, 10Mbps의 데이터 전송 속도를 얻기 위한 디코더의 수를 줄이고, 각 블록들간 지연(delay)를 최소화 함으로써, 많은 데이터 처리에도 안정적인 성능을 얻을 수 있도록 한다.

본 발명에 따른 모뎀(modem)용 심볼 스케쥴러는 802.16 통신 시스템을 기반으로, 데이터 수신에 적합하게 구성되며, 데이터 처리를 심볼 단위로 처리함으로써, 빠른 전송 속도를 얻을 수 있도록 한다. 또한 상기와 같이 심볼 단위로 데이터를 처리함으로써, 시간 영역에서 길게 배치된 데이터를 처리함에 있어서 발생하는 문제점을 해결하고, 이에 따라 필요한 전송 속도를 얻기 위한 CTC 및 CC 디코더의 개수를 최적화 할 수 있다. 또한 본 발명에서는 PUSC(Partial Usage of the Subchannel), FUSC(Full Usage of the Subchannel), reuse 등의 복잡한 프레임 구조를 단순화하여 데이터를 처리를 원활히 제공할 수 있도록 한다.

이하, 상기와 같은 본 발명의 기능을 수행하기 위한 장치 구성 및 그 운용 방법에 대하여 하기 도면을 참조하여 보다 구체적으로 살펴보기로 한다.

도 3은 본 발명의 실시예에 따른 모뎀용 심볼 장치 구성을 개략적으로 도시한 도면이다.

상기 도 3을 설명하기에 앞서, 상기 도 3은 본 발명의 실시예에 따른 심볼 블록 구조를 나타낸 것으로, 이하에서는 상기 도 3을 통해 본 발명의 실시예에 따른 전체 블록 구성, 심볼 스케쥴러(symbol scheduler), 로그우도비(LLR: Log Likelihood Ratio, 이하 'LLR'이라 칭하기로 한다) 디맵퍼(demapper), 메모리(memory), 슬롯 결합기(slot combiner), 디코더(decoder), 복합자동재전송 제어기(HARQ controller: Hybrid Automatic Repeat Request controller) 등에 대한 구조 및 그에 상응하는 전반적인 데이터 흐름을 규정한다.

상기 도 3을 참조하면, 심볼 스케쥴러(Symbol Scheduler)(301)와, 채널 추정기(Channel Estimator)(303)와, LLR 디매퍼(307)와, 디코더(Decoder)(309)와, 메모리(313)와, 맵(MAP, 이하 'MAP'이라 칭하기로 한다) 디코더(315) 및 HARQ 제어기(317)를 포함하여 구성된다.

상기 심볼 스케쥴러(301)는 도 3에 도시되어 있는 각 블록들을 제어하고 전체 정보를 관리하는 기능을 수행한다. 상기 심볼 스케쥴러(301)에 대해서는 후술하는 도 4를 통해 그 내부 구조 및 동작을 설명하므로, 여기서는 그 상세한 설명은 생략하기로 한다.

상기 채널 추정기(303)는 고속 푸리에 변환(Fast Fourier Transform, 이하 'FFT'라 칭하기로 한다)되어 입력되는 데이터의 채널을 추정하여 보상하는 기능을 수행한다.

상기 LLR 디매퍼(307)는 CC 디코딩 및 CTC 디코딩을 수행하기 위해, LLR 계산을 수행한다. 상기 CC 디코딩 및 CTC 디코딩 방식은 연판정(Soft Decision) 방식이 적용되는 방식이다. 따라서, 상기 디코딩 방식에 상응하여 상기 LLR 디매퍼(307)에서는 연판정 연산을 수행한다.

상기 디코더(309)는 CC 디코더 및 CTC 디코더를 포함하며, 상기 CC 디코더 및 CTC 디코더를 통한 상기 CC/CTC 디코딩된 데이터를 복호하는 기능을 수행한다. 이때, 상기 CC 디코더 및 CTC 디코더에서 계산된 연판정(soft decision) 결과를 바탕으로 트렐리스 다이어그램(Trellis diagram)을 계산하여 원래의 데이터를 획득하게 된다.

상기 메모리(313)는 상기 디코더(309)에서 출력된 데이터를 각 데이터 영역 즉, 상기 디코더(309)에서 디코딩되어 출력되는 데이터를 버스트 단위로 저장하는 기능을 수행한다. 상기 메모리(313)는 버스트 메모리(burst memory)를 포함하며, 또한 메모리 동작을 제어하기 위한 메모리 제어기(memory controller)를 포함하여 구성될 수 있다.

상기 MAP 디코더(315)는 프레임 제어 헤더(FCH: Frame Control Header, 이하 'FCH'라 칭하기로 한다), DL-MAP 데이터에서 프레임 관련 정보를 추출하고, 상기 추출 정보들을 상기 심볼 스케쥴러(301) 및 상기 추출 정보를 필요로 하는 각 블록에 전송하는 기능을 수행한다.

상기 HARQ 제어기(317)는 HARQ 데이터 정보에 대한 ACK, NACK을 판단하고 제어하는 기능을 수행한다.

다음으로, 이하에서는 상기 도 3에 나타낸 본 발명의 실시예에 따른 심볼 스케쥴러(301)에 대하여 도 4를 참조하여 보다 구체적으로 살펴보기로 한다.

도 4는 본 발명의 실시예에 따른 심볼 스케쥴러의 내부 구성을 개략적으로 도시한 도면이다.

상기 도 4를 참조하면, 본 발명의 실시예에 따른 상기 심볼 스케쥴러는 크게 4부분으로 구성된다. 즉, 상기한 심볼 블록 전체에 대한 입출력의 동작 즉, 상태(status)를 관리하는 스케쥴러(Scheduler)(301)는, FCH 디코딩을 수행하기 위한 관련 상태를 관리하는 FCH 스케쥴러(FCH_scheduler)(410)와, DL-MAP 디코딩을 수행하기 위한 관련 상태를 관리하는 DL-MAP 스케쥴러(DL-MAP_scheduler)(420)와, 메모리(memory)를 초기화(initial)하고 설정하는 초기화 스케쥴러(Init_scheduler)(430)와, 일반 버스트(Normal burst) 디코딩을 수행하기 위한 관련 상태를 관리하는 노멀 스케쥴러(Norm_scheduler)(440)를 포함하여 구성된다.

상기와 같은 구성을 통해 상기 본 발명의 심볼 스케쥴러에 따른 바람직한 동작을 살펴보면 다음과 같다.

먼저, 상기 심볼 스케쥴러(301)는 심볼 블록 전체에 대한 상태를 관리한다. 이때, 하나의 프레임에서 데이터를 처리하기 위해서는 다음과 같은 과정을 수행한다.

1) 상기 심볼 스케쥴러(301)는 데이터 동기가 맞았는지 확인한다. 즉, 데이터 동기가 맞지 않으면 해당 프레임 데이터는 처리할 수 없다. 따라서 동기 정보를 보고 데이터를 처리할 것인지를 결정한다.

2) 상기 심볼 스케쥴러(301)는 프레임 내 FCH를 추출한다. 즉, 상기 FCH는 첫 번째 심볼의 PUSC 영역에 고정된 위치에서 직교위상편이변조(QPSK: Quaderatuer Phase Shift Keying) 1/2 이고, 반복(repetition)은 '4'로 전송하게 된다. 이때, 상기 MAP 디코더(315)에서 FCH 디코딩이 완료되었음을 알리는 신호를 수신하게 되면, DLMAP 디코딩 모드로 넘어간다.

3) 상기 심볼 스케쥴러(301)는 프레임 내 DL-MAP을 추출한다. 즉, 상기 DL-MAP은 상기 FCH에서 지정된 reuse 정보 및 크기(size) 정보에 상응하여 PUSC 영역에 있게 된다. 따라서, 상기 MAP 디코더에서는 상기 FCH에서 추출된 정보를 바탕으로 상기 DL-MAP을 디코딩한 후, 상기 버스트 테이블(burst table) 및 비트맵 테이블(bitmap table)을 생성한다. 상기 테이블 생성이 완료되면 HARQ MAP 검사 영역으로 넘어가게 된다.

4) 상기 심볼 스케쥴러(301)는 프레임 내 HARQ MAP이 있는지를 검사한다. 즉, HARQ MAP이 있는 경우에는 HARQ MAP 모드로 변환되며, HARQ MAP이 없는 경우에는 데이터 모드로 변환된다. 이때, 상기 HARQ MAP이 있는 경우에는 상기한 MAP 디코더(315)에서 해당 정보를 알려주게 된다.

5) 상기 심볼 스케쥴러(301)는 상기 데이터 모드가 되면, 비트맵(Bitmap) 정보를 바탕으로 심볼 단위 데이터 처리를 수행한다. 이후, 버스트 구성 테이블에 지정된 모든 데이터 처리가 완료되면 다음 프레임이 전송될 때까지 대기한다.

여기서, 상기한 과정의 각 단계는 스테이트로 정의되며, 상기 스테이트는 스케쥴러에서 관리되며, 이하에서는 '스케쥴러 스테이트'라 칭하기로 한다. 보다 구체적으로, 상기 데이터 동기가 맞는지 확인하는 단계는 '초기 스테이트'로 정의되며, 상기 프레임 내 FCH를 추출하는 단계는 'FCH 모드'로 정의되며, 상기 프레임 내 DL-MAP을 추출하는 단계는 'DL-MAP 모드'로 정의되며, 상기 프레임 내 HARQ MAP이 있는지 검사하는 단계는 'HARQ 모드'로 정의된다. 이때, 상기 HARQ MAP은 프레임내에 반드시 존재하지는 않는다. 마지막으로, 상기 모든 MAP 정보들이 추출 완료되면 데이터를 추출하기 위한 '데이터 모드'로 정의된다.

상기 스케쥴러 스테이트의 상태에 따라 하위 스케쥴러 즉, 상기한 FCH 스케쥴러(410), DL-MAP 스케쥴러(420), 초기화 스케쥴러(430) 및 노멀 스케쥴러(440)가 동작하게 된다. 상기와 같은 하위 스케쥴러들의 동작은 다음과 같다.

상기 FCH 스케쥴러(410)는 상기 심볼 스케쥴러(301)의 스테이트(state)가 'FCH 모드'일 때 스테이트 관리를 수행한다.

상기 DL-MAP 스케쥴러(420)는 상기 심볼 스케쥴러(301)의 스테이트(state)가 'DL-MAP 모드'일 때 스테이트 관리를 수행한다.

상기 초기화 스케쥴러(430)는 상기 심볼 스케쥴러(301)의 스테이트(state)가 'set FCH info', 'set DL-MAP info' 및 'init info'일 때 스테이트 관리를 수행한다. 상기 'set FCH info'에서는 FCH 추출에 필요한 정보를 각각의 블록들에 설정한다. 이때, 상기 FCH 추출에 필요한 정보는 FCH의 크기, 반복회수 및 데이터 타입 등이 된다. 상기 'set DL-MAP info'에서는 DL-MAP 추출에 필요한 정보들을 각각의 블록들에 설정한다. 이때, 상기 DL-MAP 추출에 필요한 정보는 DL-MAP의 크기, 반복회수, 데이터 타입 및 디코딩 타입 등이 된다. 상기 'init info'에서는 일반 데이터를 추출하기 위한 정보들을 각 블록에 설정한다. 여기서, 상기 DL-MAP을 통해 추출된 정보들은 MAP 디코더를 통해 테이블로 변환되고, 상기 테이블 값들은 각 블록들에 디코딩을 위해 설정된다.

상기 노멀 스케쥴러(440)는 상기 심볼 스케쥴러(301)의 스테이트(state)가 'normal 모드'일 때 스테이트 관리를 수행한다.

상기와 같은 하위 스케쥴러들의 동작 과정을 보다 구체적으로 설명하기로 한다.

먼저, 상기 심볼 스케쥴러(301)가 프레임 시작 신호를 수신하면, 심볼 디코딩을 시작한다. 이후 상기 초기화 스케쥴러(430)를 동작시켜 FCH 디코딩 관련 정보들을 설정한다. 상기 FCH 디코딩 관련 정보가 설정되면, 이를 기반으로 하여 상기 FCH 스케쥴러(410)가 동작하여 FCH 디코딩을 수행한다.

다음으로, 상기 초기화 스케쥴러(430)에서 상기 FCH 디코딩 결과로 획득한 DL-MAP 정보를 관련 블록에 설정한다. 그러면, 상기 DL-MAP 스케쥴러(420)가 동작하여 DL-MAP 디코딩을 수행한다. 다음으로 상기 초기화 스케쥴러(430)에서는 상기 DL-MAP 디코딩 결과로 얻어진 버스트 테이블 및 비트맵 테이블을 기반으로, 일반 버스트(normal burst) 디코딩을 위한 정보들을 관련 블록에 설정한다. 마지막으로 상기 노멀 스케쥴러(440)가 동작하여 일반 버스트들을 디코딩한다.

이상에서 살펴본 바와 같은 본 발명의 실시예에서는, 심볼(symbol) 단위 데이터 처리를 수행한다. 즉, 매 심볼의 채널 추정 결과가 완료되면, 그 심볼의 데이터를 읽어 바로 디코딩 처리하도록 한다. 여기서, 상기 심볼 단위 처리를 수행하기 위해서, 본 발명의 실시예에서는 두 개의 구성 테이블(configuration table) 즉, 버스트 테이블(burst table) 및 비트맵 테이블(bitmap table)을 제안한다.

상기 두 개의 테이블은 모두 상기 MAP 디코더(315)에서 생성되며, 상기 버스트 테이블 및 상기 비트맵 테이블에 대한 실시예는 하기 도 5 및 도 6에 나타낸 바와 같다.

도 5는 본 발명의 실시예에 따른 버스트 테이블의 구성 예를 개략적으로 도시한 도면이다.

상기 도 5를 참조하면, 상기 버스트 구성 테이블은 DL-MAP에서 버스트 정보 엘리먼트(Information Element, 이하 'IE'라 칭하기로 한다)를 통해 얻은 버스트 정보를 각각의 버스트마다 번호를 매겨 버퍼에 저장된다.

상기 도 5에 도시한 바와 같이, 상기 버스트 테이블의 부분별 내용은 다음과 같다. 즉, 상기 버스트 테이블의 마지막인지 아닌지를 나타내는 EOC(End Of Contents)와, 해당하는 테이블의 버스트가 현재의 이동 단말기가 확인해야 하는 버스트인지 다른 이동 단말기에 속한 버스트인지를 구분하기 위한 ID와, 각각의 버스트 마다 매겨지는 번호를 나타내는 Burst_indx와, FEC 코드 타입(code type)을 나타내는 것으로, CTC 정보, CC 정보 및 인코딩(encoding) 정보가 포함되는 FEC code type과, 반복이 몇 번 수행되었는지를 나타내는 repetition과, 데이터 부스팅(boosting)이 얼마 되었는지를 나타내는 boosting과, 데이터 슬롯(slot)의 크기를 나타내는 Burst_sz와, CTC 디코딩에서 반복(iteration) 회수를 지정하는 CTC iteration를 포함하여 이루어진다.

여기서, 하나의 프레임에는 여러 개의 데이터가 전송될 수 있으며, 이때 전송 개수는 매 프레임마다 달라질 수 있다. 이때, 전송된 데이터만큼 테이블을 저장하고, 마지막에 상기 EOC를 '1'로 설정함으로써, 해당 프레임내 전송된 데이터 개수를 파악하고 불필요한 연산을 줄일 수 있다. 또한, 데이터 별로 9dB ~ 12dB의 상기 boosting을 정의할 수 있으며, 상기 boosting은 DL-MAP을 통해 지정된다.

도 6은 본 발명의 실시예에 따른 비트맵 테이블의 구성 예를 개략적으로 도시한 도면이다.

상기 도 6을 참조하면, 상기 비트맵 테이블은 한 프레임 내 데이터의 위치 및 버스트 번호를 표시하여 심볼 단위 데이터 처리를 가능하게 하는 테이블로서, 상기 비트맵 테이블의 부분별 내용은 다음과 같다.

상기 도 6에 도시한 바와 같이, 현재 이동 단말기에 속한 버스트인지를 나타내는 My_brst와, 각 버스트마다 매겨진 번호를 나타내는 Burst_indx와, CC 디코딩 및 CTC 디코딩 크기가 되었음을 나타내는 Fec_end를 포함하여 이루어진다. 즉, 통신 시스템에서는 하나의 데이터를 여러 개로 나누어서 전송하며, 상기와 같이 나누어진 각 부분에 대해 CC 및 CTC 인코딩이 수행된다. 이와 같이 수신된 데이터를 디코딩하기 위해서는 수신한 데이터가 어느 정도로 나누어져 있으며, 현재 CC 및 CTC 디코딩을 수행할 수 있는 정도가 처리되었는지 확인하여야 한다. 이를 통해 상기 'Fec_end' 신호를 통해 상기와 같이 나누어진 데이터의 CC 및 CTC 디코딩 위치를 표시할 수 있다.

상기와 같이, 상기 도 5 및 도 6에 나타낸 테이블 정보를 기반으로 상기 심볼 스케쥴러(301)는 동작하게 된다. 이때, 상기 두 테이블 정보가 설정되는 시점은 DL-MAP 디코딩이 끝나는 시점이다. 이어서, 상기 DL-MAP 디코딩이 완료되면, 상기 MAP 디코더(315)에서 구성 완료(configuration done) 신호가 입력된다. 그러면 상기 심볼 스케쥴러(301)에서는, 먼저 상기 구성된 버스트 테이블을 읽어 해당 정보들을 미리 설정하고, 다음으로 상기 비트맵 테이블을 읽어 매 심볼 단위로 데이터를 처리하게 된다.

다음으로, 이하에서는 상기한 심볼 스케쥴러(301)에서의 처리 과정을 첨부한 도면을 참조하여 설명하기로 한다. 이때, 상기 심볼 스케쥴러(301)의 동작은 HARQ MAP이 있을 경우에 따른 처리 과정과, 상기 HARQ MAP이 없을 경우의 처리 과정으로 구분되며, 이는 각각 하기 도 7 및 도 8에 나타낸 바와 같다.

도 7은 본 발명의 실시예에 따른 심볼 스케쥴러의 동작 실시예를 도시한 도 면이다.

상기 도 7을 참조하면, 먼저 701단계에서 상기 심볼 스케쥴러는 'IDLE' 상태로 새로운 프레임의 시작을 대기한다. 즉, 소정의 프레임에 대한 처리가 완료되어 리셋(reset) 등이 발생하면 'IDLE 모드'에서 대기한다. 이때, 상기 IDLE 모드 대기는 703단계에서와 같이 프레임 시작(Frame start) 신호가 발생할 때까지 상기 IDLE 모드로 대기한다.

다음으로, 703단계에서와 같이 프레임 시작 신호가 발생되면, 705단계로 진행한다. 상기 705단계에서는 FCH 정보를 설정(FCH information setting)한 후 707단계로 진행한다. 즉, FCH 디코딩을 위한 정보들을 설정한다. 이때, 상기 FCH는 PUSC 영역에 4슬롯 안에 4번 반복되어 입력되며, 이를 통해 상기 FCH 크기 및 반복 정보 등을 심볼 내부 각 블록들에 설정한다.

다음으로, 상기 707단계에서는 FCH 디코딩 모드(FCH decoding mode)에서 FCH 디코딩을 수행한 후 709단계로 진행한다. 이때, 상기 FCH 디코딩은 상기 709단계에 나타낸 바와 같이, FCH 디코딩이 완료되었다는 신호(FCH Done)를 받을 때까지 상기 상태에서 대기한다.

다음으로, 상기 709단계에서와 같이 FCH 디코딩이 완료됨을 알리는 신호(FCH Done)를 수신하면 711단계로 진행한다. 상기 711단계에서는 DL-MAP 정보를 설정(DL-MAP information setting)한 후 713단계로 진행한다. 즉, 상기 711단계에서는 DL-MAP 디코딩을 위한 정보들을 설정한다. 다시 말해, 상기 707단계에서 FCH 디코딩이 완료되면 DL-MAP 크기, 반복 및 코드 등의 정보를 획득할 수 있는데, 이러한 정보들을 심볼 내부 각 블록들에 설정한다.

다음으로, 상기 713단계에서는 DL-MAP 디코딩 모드(DL-MAP decoding mode)에서 DL-MAP 디코딩을 수행한 후 715단계로 진행한다. 이때, 상기 DL-MAP 디코딩의 결과로 상기 MAP 디코더에서 테이블이 생성되는데, 이러한 과정은 상기 715단계에 나타낸 바와 같이 상기 테이블 생성이 완료되었다는 신호(TABLE Done)가 발생할 때까지 상기 상태에서 대기한다.

다음으로, 상기 715단계에서와 같이 테이블 생성이 완료됨을 알리는 신호(TABLE Done)를 수신하면 717단계로 진행한다. 상기 717단계에서는 HARQ MAP 정보를 설정(HARQ MAP information setting)한 후 719단계로 진행한다. 즉, 상기 717단계에서는 HARQ MAP을 디코딩하기 위한 정보들을 설정한다.

다음으로, 상기 719단계에서는 HARQ MAP 디코딩 모드(HARQ MAP decoding mode)에서 HARQ MAP 디코딩을 수행한 후 721단계로 진행한다. 상기 HARQ MAP 디코딩 과정은 상기 721단계에 나타낸 바와 같이 HARQ MAP 디코딩이 완료되었다는 신호(HARQ TABLE Done)가 발생할 때까지 상기 상태에서 대기한다.

다음으로, 상기 721단계에서와 같이 상기 HARQ MAP 디코딩이 완료됨을 알리는 신호(HARQ TABLE Done)를 수신하면 723단계로 진행한다. 상기 723단계에서는 버스트 정보를 초기값으로 설정(Burst information initialize)한 후 725단계로 진행한다. 즉, 상기 723단계에서는 일반 버스트 디코딩을 위한 정보들을 설정한다. 이러한 관련 정보들은 상기한 버스트 구성 테이블에서 읽을 수 있다. 이때, 상기 버스트 구성 테이블에서 정보를 읽어 부호율(code rate), FEC 코드 타입(code type), CTC 반복 회수(CTC iteration) 및 버스트 크기(burst size) 등의 정보들을 해당 블록들에 각각 설정한다.

다음으로, 상기 725단계에서는 일반 버스트 디코딩 모드(Normal burst decoding mode)에서 일반 버스트를 디코딩한 후 727단계로 진행한다. 상기 725단계는 상기 727단계에 나타낸 바와 같이, 버스트 디코딩이 완료되었다는 신호(Burst decoding Done)가 발생할 때까지 상기 상태에서 대기한다.

마지막으로, 상기 727단계에서와 같이 상기 버스트 디코딩이 완료됨을 알리는 신호(Burst decoding Done)를 수신하면, 상기 프레임에 대한 처리를 완료하고, 리셋(reset) 등을 통해 상기 701단계로 진행하여 새로운 프레임의 시작을 대기한다.

다음으로, 이하에서는 HARQ MAP이 없을 때의 상기 심볼 스케쥴러의 처리 과정에 대하여 설명하기로 한다.

도 8은 본 발명의 실시예에 따른 심볼 스케쥴러의 다른 동작 실시예를 도시한 도면이다.

상기 도 8을 참조하면, 먼저 801단계에서 상기 심볼 스케쥴러는, 'IDLE' 상태로 새로운 프레임의 시작을 대기한다. 즉, 소정의 프레임에 대한 처리가 완료되어 리셋(reset) 등이 발생하면, 'IDLE 모드'에서 대기한다. 이때, 상기 IDLE 모드 대기는 803단계에서와 같이 프레임 시작(Frame start) 신호가 발생할 때까지 상개 IDLE 모드로 대기한다.

다음으로 803단계에서와 같이 프레임 시작 신호가 발생되면, 805단계로 진행한다. 상기 805단계에서는 FCH 정보를 설정(FCH information setting)한 후 807단계로 진행한다. 즉, FCH 디코딩을 위한 정보들을 설정한다. 예를 들어, 상기 FCH는 PUSC 영역에 4슬롯 안에 4번 반복되어 입력되며, 이를 통해 상기 FCH 크기 및 반복 정보 등을 심볼 내부 각 블록들에 설정한다.

다음으로, 상기 807단계에서는 FCH 디코딩 모드(FCH decoding mode)에서 FCH 디코딩을 수행한 후 809단계로 진행한다. 이때, 상기 FCH 디코딩은 상기 809단계에 나타낸 바와 같이, FCH 디코딩이 완료되었다는 신호(FCH Done)를 받을 때까지 상기 상태에서 대기한다.

다음으로, 상기 809단계에서와 같이 FCH 디코딩이 완료됨을 알리는 신호(FCH Done)를 수신하면 811단계로 진행한다. 상기 811단계에서는 DL-MAP 정보를 설정(DL-MAP information setting)한 후 813단계로 진행한다. 즉, 상기 811단계에서는 DL-MAP 디코딩을 위한 정보들을 설정한다. 다시 말해, 상기 807단계에서 FCH 디코딩이 완료되면 DL-MAP 크기, 반복 및 코드 등의 정보를 획득할 수 있는데, 이러한 정보들을 심볼 내부 각 블록들에 설정한다.

다음으로, 상기 813단계에서는 DL-MAP 디코딩 모드(DL-MAP decoding mode)에서 DL-MAP 디코딩을 수행한 후 815단계로 진행한다. 이때, 상기 DL-MAP 디코딩의 결과로 상기 MAP 디코더에서 테이블이 생성되는데, 이러한 과정은 상기 815단계에 나타낸바와 같이 상기 테이블 생성이 완료되었다는 신호(TABLE Done)가 발생할 때까지 상기 상태에서 대기한다.

다음으로, 상기 815단계에서와 같이 테이블 생성이 완료됨을 알리는 신호 (TABLE Done)를 수신하면 817단계로 진행한다. 상기 817단계에서는 버스트 정보를 초기값으로 설정(Burst information initialize)한 후 819단계로 진행한다. 즉, 상기 815단계에서는 일반 버스트 디코딩을 위한 정보들을 설정한다. 이러한 관련 정보들은 상기한 버스트 테이블에서 읽을 수 있다. 이때, 상기 버스트 테이블에서 정보를 읽어 부호율(code rate), FEC 코드 타입(code type), CTC 반복 회수(CTC iteration) 및 버스트 크기(burst size) 등의 정보들을 해당 블록들에 각각 설정한다.

다음으로, 상기 819단계에서는 일반 버스트 디코딩 모드(Normal burst decoding mode)에서 일반 버스트를 디코딩한 후 821단계로 진행한다. 상기 819단계는 상기 821단계에 나타낸 바와 같이, 버스트 디코딩이 완료되었다는 신호(Burst decoding Done)가 발생할 때까지 상기 상태에서 대기한다.

마지막으로, 상기 821단계에서와 같이 상기 버스트 디코딩이 완료됨을 알리는 신호(Burst decoding Done)를 수신하면, 상기 프레임에 대한 처리를 완료하고, 리셋(reset) 등을 통해 상기 801단계로 진행하여 새로운 프레임의 시작을 대기한다.

이상에서는 본 발명의 실시예에 따른 상기 심볼 스케쥴러(301)에서의 처리 과정에 대하여 설명하였으며, 이하에서는 상기 심볼 스케쥴러(301)를 구성하는 각 하위 스케쥴러 즉, FCH 스케쥴러(410), DL-MAP 스케쥴러(420), 초기화 스케쥴러(430) 및 노멀 스케쥴러(440) 각각에 대한 세부 처리 과정에 대하여 설명하기로 한다.

먼저, 상기 FCH 스케쥴러(410)에 대한 세부 동작 과정을 살펴보면 다음과 같다.

상기 FCH 스케쥴러는 FCH 디코딩을 하기 위해 관련 스테이트(state)를 관리한다. 즉, 상기 FCH 스케쥴러 동작은 스케쥴러 스테이트(scheduler state)가 'FCH mode'가 되었을 때 동작하게 된다. 보다 구체적으로, 먼저 상기 FCH 스케쥴러(410)는 FCH 디코딩을 수행할 수 있도록 데이터들이 충분히 채널 추정이 되었는지 소정의 버퍼 예컨대, 채널 추정 버퍼(channel estimation buffer)를 확인한다. 여기서, 상기 FCH는 처음 PUSC 심볼 구간에 있으므로, 처음 2 심볼이 채널 추정 완료되었는지 확인하면 된다. 다음으로, 상기에서 완료된 것이 확인되면 FCH 디코딩을 위해 필요한 정보들을 설정한다. 즉, 반복회수, 버스트 ID, 데이터 크기 및 FEC 코드 타입 등을 설정한다. 이후 상기 설정이 완료되면 상기 채널 추정 버퍼에서 데이터를 읽기 위한 어드레스를 생성하고, FCH 디코딩 완료 신호가 발생할 때까지 대기한다.

다음으로, 상기 DL-MAP 스케쥴러(420)에 대한 세부 동작 과정을 살펴보면 다음과 같다.

상기 DL-MAP 스케쥴러는 FCH 스케쥴러를 통해 FCH 디코딩이 완료되면, 이후 DL-MAP 디코딩을 수행하는 동안의 스테이트를 관리한다. 여기서, 상기 DL-MAP은 상기 FCH와는 달리 그 길이가 고정되어 있지 않고, 부호율(code rate)도 상황에 따라 변화된다. 따라서, 상기 FCH 디코딩 결과를 상기 MAP 디코더로부터 받아 관련 정보를 각 블록들에 설정해 주어야 한다. 또한 상기 DL-MAP 스케쥴러에서는 매 프레임마다 스테이트가 초기화되어 관리된다. 보다 구체적으로, 먼저 상기 DL-MAP 스케쥴러는 상기 심볼 스케쥴러가 DL-MAP 모드가 되면 동작을 시작한다. 상기 DL-MAP 모드가 되면 먼저 디코딩을 수행하기 위한 정보들을 필요 블록들에 각각 설정한다. 이때, 상기 정보들은 DL-MAP 반복회수, 부호율(code rate) 등을 설정한다. 다음으로, 상기 설정이 완료되면 채널 추정 값 및 데이터를 상기 채널 추정 버퍼에서 읽는다. 이후, DL-MAP 디코딩이 완료되는 것을 대기한다.

다음으로, 상기 초기화 스케쥴러(430)에 대한 세부 동작 과정을 살펴보면 다음과 같다.

상기 초기화 스케쥴러는 상기 심볼 스케쥴러에서 상태가 변할 때마다 필요한 정보를 각 심볼 블록에 설정한다. 상기와 같이, 데이터를 전송하기 전에 반복적으로 사용되는 데이터를 미리 설정함으로써, 전반적인 데이터 처리 성능을 높일 수 있다. 여기서, 상기 초기화 스케쥴러는 다음과 같이 3영역에서 동작을 수행하며, 각 영역에서 필요한 정보를 설정한다.

- 새로운 프레임이 입력되고, FCH 디코딩을 수행하기 전 FCH 관련 정보 설정.

- FCH 디코딩이 완료되고 DL-MAP 디코딩을 수행하기 위해 FCH에서 획득한 DL-MAP 정보를 설정.

- DL-MAP 디코딩 결과로 획득한 구성 테이블(configuration table)을 바탕으로 하여 일반 데이터를 디코딩하기 위한 정보 설정.

다음으로, 상기 노멀 스케쥴러(440)에 대한 세부 동작 과정을 살펴보면 다음과 같다.

상기 노멀 스케쥴러는 일반 버스트 디코딩을 위한 스케쥴러 기능을 담당한다. 즉, 일반 데이터는 PUSC 영역 및/또는 FUSC 영역에 존재할 수 있으므로, 스케쥴러에서는 관련 사항들을 고려해야만 한다. 따라서 구성 테이블(configuration table)을 바탕으로 정보가 설정되며, 각각의 버스트마다 별도로 설정된다. 이후 상기 설정되는 정보들은 심볼 블록(symbol block) 전체에 걸쳐 설정된다.

이상에서 살펴본 바와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같은 본 발명은, 802.16을 기반으로 데이터 수신에 적합하게 구성된 모뎀용 심볼 스케쥴러를 제안하고, 이를 통해 데이터를 처리를 심볼(symbol) 단위로 처리하기 때문에 빠른 전송 속도를 얻을 수 있는 이점을 가진다. 또한, 상기와 같이 심볼 단위로 데이터를 처리함으로써 시간 영역에서 길게 배치된 데이터에 대해서도 효율적으로 처리할 수 있으며, 이에 따라 필요한 전송 속도를 얻기 위한 디코더의 개수를 최적화 할 수 있는 이점을 가진다. 또한, PUSC, FUSC 및 reuse 등의 복잡한 프레임 구조를 단순화 하여 데이터 처리를 원활히 할 수 있는 이점을 가진다.

Claims

통신 시스템에서 데이터 처리를 위한 스케쥴링 방법에 있어서,

하향링크 맵(DL-MAP) 디코딩을 수행하는 과정과,

상기 하향링크 맵 디코딩을 통해 구성 테이블을 생성하는 과정과,

상기 생성한 구성 테이블에 상응하여 소정 단위의 데이터 처리를 수행하는 과정을 포함함을 특징으로 하는 스케쥴링 방법.
제1항에 있어서,

상기 구성 테이블 생성이 완료되면, 복합자동재전송 맵(HARQ MAP) 검사 영역에서 프레임 내 복합자동재전송 맵이 존재하는지 확인하는 과정을 포함하고,

상기 확인결과 복합자동재전송 맵이 존재하는 경우, 복합자동재전송 맵 정보를 설정하고, 상기 설정 정보에 상응하여 복합자동재전송 맵 디코딩을 수행하는 과정과,

상기 확인결과 복합자동재전송 맵이 존재하지 않는 경우, 데이터 모드로 전환하는 과정을 더 포함하는 것을 특징으로 하는 스케쥴링 방법.
제1항에 있어서,

상기 구성 테이블은 버스트 테이블인 것을 특징으로 하는 스케쥴링 방법.
제1항에 있어서,

상기 구성 테이블은 비트맵 테이블인 것을 특징으로 하는 스케쥴링 방법.
통신 시스템에서 스케쥴러의 데이터 처리를 위한 스케쥴링 방법에 있어서,

프레임 시작 신호를 수신하면 심볼 디코딩을 수행하는 과정과,

초기화 스케쥴러를 동작시켜 프레임 제어 헤더 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 프레임 제어 헤더 스케쥴러를 동작하여 프레임 제어 헤더 디코딩을 수행하는 과정과,

상기 초기화 스케쥴러에서 상기 프레임 제어 헤더 디코딩을 통해 획득되는 하향링크 맵 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 하향링크 맵 스케쥴러가 동작하여 하향링크 맵 디코딩을 수행하는 과정과,

상기 초기화 스케쥴러에서 상기 하향링크 맵 디코딩을 통해 획득되는 구성 테이블을 기반으로, 일반 버스트 디코딩 관련 정보들을 설정하고, 상기 정보에 상응하여 노멀 스케쥴러가 동작하여 일반 버스트들을 디코딩하는 과정을 포함함을 특징으로 하는 스케쥴링 방법.
제5항에 있어서,

상기 구성 테이블은 심볼 단위 데이터 처리를 수행하기 위해 맵 디코더에서 생성하며, 하향링크 맵에서 버스트 정보 엘리먼트를 통해 얻은 버스트 정보를 각각의 버스트마다 번호를 매겨 버퍼에 저장되는 버스트 테이블을 포함하는 것을 특징으로 하는 스케쥴링 방법.
제6항에 있어서,

상기 버스트 테이블은, 상기 버스트 테이블의 마지막인지 아닌지를 나타내는 정보, 해당 테이블의 버스트가 어느 단말기에 속한 버스트인지를 구분하기 위한 식별자 정보, 각각의 버스트에 할당되는 번호 정보, 컨볼루셔널 터보 코드 정보, 컨볼루셔널 코드 정보, 인코딩 정보, 반복 회수에 대한 정보, 데이터 부스팅 정보, 데이터 슬롯의 크기 정보, 컨볼루셔널 터보 코드에서 반복 회수 지정 정보들 중 적어도 하나를 포함함을 특징으로 하는 스케쥴링 방법.
삭제
삭제
삭제
삭제
삭제
삭제
제5항에 있어서,

상기 구성 테이블은 한 프레임 내 데이터의 위치 및 버스트 번호를 표시하여 심볼 단위 데이터 처리를 위해 맵 디코더에서 생성하는 비트맵 테이블을 포함하는 것을 특징으로 하는 스케쥴링 방법.
제14항에 있어서,

상기 비트맵 테이블은, 현재 이동 단말기에 속한 버스트인지를 나타내는 정보와 각 버스트마다 매겨진 번호를 나타내는 정보, 디코딩이 완료되었음을 나타내는 정보들 중 적어도 하나를 포함하는 것을 특징으로 하는 스케쥴링 방법.
삭제
삭제
제14항에 있어서,

상기 비트맵 테이블의 정보는 상기 하향링크 맵 디코딩이 완료되는 시점에 설정되는 것을 특징으로 하는 스케쥴링 방법.
제5항에 있어서,

상기 스케쥴러는 맵 디코더에서 구성 완료 신호를 수신하면, 하향링크 맵 디코딩 완료를 인지하는 과정과,

상기 디코딩 완료를 인지하면, 상기 구성 테이블 중 버스트 테이블을 읽어 해당 정보들을 미리 설정하는 과정과,

상기 정보 설정 후, 상기 구성 테이블 중 비트맵 테이블을 읽어 매 심볼 데이터를 처리하는 과정을 포함하는 것을 특징으로 하는 스케쥴링 방법.
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통신 시스템에서 데이터 처리를 위한 스케쥴링 장치에 있어서,

입력되는 신호를 디코딩하는 디코더와,

상기 디코더에서 출력된 데이터를 각 데이터 영역에 버스트 단위로 저장하는 메모리와,

하향링크 맵 데이터에서 프레임 관련 정보를 추출하고, 상기 추출 정보들을 제공하는 맵 디코더와,

상기 장치들에 대한 제어 및 상기 장치들에 상응하는 전체 정보를 관리하여 데이터 처리를 위한 스케쥴링을 수행하는 심볼 스케쥴러를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 장치는 로그우도비(LLR) 계산을 통해 상기 디코더의 디코딩 수행을 위한 출력값을 제공하는 로그우도비 디매퍼를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 디코더는 CC 디코딩을 수행하는 CC 디코더, CTC 디코딩을 수행하는 CTC 디코더 중 적어도 하나를 포함하는 것을 특징으로 하는 스케쥴링 장치.
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제27항에 있어서,

상기 장치는, 복합자동재전송(HARQ) 데이터 정보에 대한 ACK, NACK을 판단하고 제어하는 복합자동재전송 제어기를 더 포함하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서, 상기 심볼 스케쥴러는,

프레임 제어 헤더 디코딩을 수행하기 위한 관련 스테이트를 관리하는 프레임 제어 헤더 스케쥴러와,

상기 프레임 제어 헤더 디코딩이 완료되면, 하향링크 맵 디코딩을 수행하는 동안의 스테이트를 관리하는 하향링크 맵 스케쥴러와,

상기 심볼 스케쥴러에서 스테이트가 변할 때마다 필요한 정보를 각 심볼 블록에 설정하고, 상기 메모리에 대한 초기화 및 설정을 수행하는 초기화 스케쥴러와,

일반 버스트 디코딩을 수행하기 위한 관련 스테이트를 관리하는 노멀 스케쥴러를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제32항에 있어서,

상기 프레임 제어 헤더 스케쥴러는, 상기 스케쥴러 스테이트가 프레임 제어 헤더 모드로 변경되었을 때 동작하며, 채널 추정 버퍼를 통해 채널 추정 완료가 확인되면, 프레임 제어 헤더 디코딩을 위한 필요 정보들을 설정한 후, 상기 채널 추정 버퍼에서 데이터를 읽기 위한 어드레스를 생성하고, 프레임 제어 헤더 디코딩 완료 신호가 발생하면 다음 모드로 전환하는 것을 특징으로 하는 스케쥴링 장치.
제32항에 있어서,

상기 하향링크 맵 스케쥴러는, 상기 프레임 제어 헤더 디코딩 결과를 맵 디코더로부터 수신하여 관련 정보들을 설정하고, 매 프레임마다 스테이트를 초기화하여 관리하는 것을 특징으로 하는 스케쥴링 장치.
제32항에 있어서,

상기 초기화 스케쥴러는, 데이터를 전송하기 전에 반복적으로 사용되는 데이터를 미리 설정하고, 새로운 프레임이 입력되면 프레임 제어 헤더 디코딩을 수행하기 전 프레임 제어 헤더 관련 정보 설정하고, 프레임 제어 헤더 디코딩이 완료되면 하향링크 맵 디코딩을 수행하기 위해 프레임 제어 헤더에서 획득한 하향링크 맵 정보를 설정하고, 하향링크 맵 디코딩 결과로 획득한 구성 테이블(configuration table)에 상응하여 일반 데이터를 디코딩하기 위한 정보를 설정하는 것을 특징으로 하는 스케쥴링 장치.
제32항에 있어서,

상기 노멀 스케쥴러는 구성 테이블(configuration table)을 바탕으로 정보가 설정되며, 상기 정보는 각각의 버스트마다 별도로 설정하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 메모리는 버스트 메모리를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 메모리는 버스트 메모리 제어기를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 맵 디코더는 심볼 단위 데이터 처리를 위한 구성 테이블을 생성하여 출력하는 것을 특징으로 하는 스케쥴링 장치.
제27항에 있어서,

상기 맵 디코더는, 하향링크 맵에서 버스트 정보 엘리먼트를 통해 얻은 버스트 정보를 각각의 버스터마다 번호를 매겨 버퍼에 저장되는 버스트 테이블과, 한 프레임 내 데이터의 위치 및 버스트 번호를 표시하여 심볼 단위 데이터 처리를 위한 비트맵 테이블을 생성하는 것을 특징으로 하는 스케쥴링 장치.
제1항에 있어서,

상기 소정 단위는 심볼(symbol) 단위인 것을 특징으로 하는 스케쥴링 방법.
제1항에 있어서,

상기 구성 테이블은 비트맵 정보를 포함하는 것을 특징으로 하는 스케쥴링 방법.
제42항에 있어서,

상기 비트맵 정보는 프레임에서 적어도 하나의 버스트 위치 정보를 포함하는 것을 특징으로 하는 스케쥴링 방법.
제42항에 있어서,

상기 비트맵 정보는 적어도 하나의 버스트 위치 정보를 포함하며, 상기 위치 정보는 컨볼루셔널 코드 또는 컨볼루셔널 터보 코드의 디코딩 크기를 고려하여 각 버스트에 할당된 고유 번호를 나타내는 것을 특징으로 하는 스케쥴링 방법.
제1항에 있어서,

상기 하향링크 맵 디코딩은 데이터 동기를 확인하는 과정과,

상기 데이터 동기가 일치하는 경우 프레임 제어 헤더(FCH, Frame Control Header) 디코딩을 수행하는 과정과,

상기 프레임 제어 헤더 디코딩을 통해 추출한 프레임 제어 헤더 정보를 사용하여 상기 하향 링크 맵을 디코딩하는 과정을 포함함을 특징으로 하는 스케쥴링 방법.
제3항에 있어서,

상기 버스트 테이블은 상기 하향링크 맵을 통해 획득한 버스트 정보들을 포함하는 것을 특징으로 하는 스케쥴링 방법.
제46항에 있어서,

상기 버스트 정보들은 상기 버스트 테이블이 마지막인지를 나타내는 정보, 해당 테이블의 버스트가 어느 단말기에 속한 버스트인지를 구분하기 위한 식별자 정보, 각각의 버스트에 할당되는 번호 정보, 컨볼루셔널 터보 코드 정보, 컨볼루셔널 코드 정보, 인코딩 정보, 반복 회수에 대한 정보, 데이터 부스팅 정보, 데이터 슬롯의 크기 정보, 컨볼루셔널 터보 코드에서 반복 회수 지정 정보들 중 적어도 하나를 포함함을 특징으로 하는 스케쥴링 방법.
제4항에 있어서,

상기 비트맵 테이블은 한 프레임 내 데이터 위치 및 버스트 번호를 표시하여 심볼 단위 데이터 처리를 가능하게 하는 테이블인 것을 특징으로 하는 스케쥴링 방법.
제5항에 있어서,

상기 일반 버스트들을 심볼 단위로 디코딩하는 것을 특징으로 하는 스케쥴링 방법.
제5항에 있어서,

상기 구성 테이블은 비트맵 정보를 포함하는 것을 특징으로 하는 스케쥴링 방법.
제50항에 있어서,

상기 비트맵 정보는 프레임에서 적어도 하나의 버스트 위치 정보를 포함하는 것을 특징으로 하는 스케쥴링 방법.
제50항에 있어서,

상기 비트맵 정보는 적어도 하나의 버스트 위치 정보를 포함하며, 상기 위치 정보는 컨볼루셔널 코드 또는 컨볼루셔널 터보 코드의 디코딩 크기를 고려하여 각 버스트에 할당된 고유 번호를 나타내는 것을 특징으로 하는 스케쥴링 방법.
제27항에 있어서,

상기 스케쥴링 장치는 고속 푸리에 변환되어 입력되는 데이터의 채널을 추정하여 보상하는 채널 추정기와,

상기 채널 추정기를 통해 매 심볼 단위로 반복되어 전송되는 데이터를 병합하여 원래의 신호 크기로 생성하는 심볼 결합기를 더 포함함을 특징으로 하는 스케쥴링 장치.
제35항에 있어서,

상기 구성 테이블은 비트맵 정보를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제54항에 있어서,

상기 비트맵 정보는 프레임에서 적어도 하나의 버스트 위치 정보를 포함하는 것을 특징으로 하는 스케쥴링 장치.
제54항에 있어서,

상기 비트맵 정보는 적어도 하나의 버스트 위치 정보를 포함하며, 상기 위치 정보는 컨볼루셔널 코드 또는 컨볼루셔널 터보 코드의 디코딩 크기를 고려하여 각 버스트에 할당된 고유 번호를 나타내는 것을 특징으로 하는 스케쥴링 장치.