JP2002152057A - トレリス処理装置の適切なパスメトリックアドレスを計算する装置と方法。 - Google Patents

トレリス処理装置の適切なパスメトリックアドレスを計算する装置と方法。

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Abstract

(57)【要約】 【課題】トレリス処理装置用の適切なパスメトリックア
ドレス化を計算する装置と方法を提供する。 【解決手段】 カスケード接続されたマルチプレクサと
メモリを有する装置がパスメトリックの既知の入力シー
ケンスを受領する。この入力シーケンスを操作して、あ
るパスメトリックを記憶装置内でクロックサイクルだけ
遅延させる、同時に残りのパスメトリックをカスケード
接続されたマルチプレクサに入力する。このようにし
て、パスメトリックの入力シーケンスを連続的に処理し
て所望のパスメトリックの入力シーケンスを得る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ワイヤレス通信に
おける復号化に関し、特に、ワイヤレス通信システムに
おける復号化のためのパスメトリック処理に関する。
【０００２】
【従来の技術】通信システムは、送信器から受信器への
情報の伝送を扱う。情報が通る通信媒体は、しばしば、
宇宙線、加法的白色ガウスノイズ（ＡＷＧＮ：Additive
WhiteGauss Noise）、レイリー散乱（マルチパス伝
搬）および電磁ノイズなどの多くのノイズ源を含む。こ
れらのノイズ源の存在は、所望の情報の伝送を障害ない
し妨害し、通信の能力を制限する。
【０００３】当業者に周知のように、ソース（情報源）
の情報から計算される冗長情報の付加により、送信され
るべき情報を符号化することにより、送信情報を正しく
受信する能力が改善される。復号は、受信されたデータ
について、この冗長情報を用いて、誤りの存在を検出
し、あるいは、最も確からしい送信ビットを推定するこ
とである。送信された冗長情報が、後で受信データによ
り計算されたものとは異なるとき、誤りが検出される。
【０００４】符号語の重みは、その符号語からデータを
回復することができる能力の尺度である。ビット数の大
きい符号語は高い重みを有する。低い重みの符号語は、
データを回復する能力が低いのに対して、高い重みの符
号語は、データの回復能力が高い。
【０００５】自動再送要求（ＡＲＱ）符号化方式は、誤
り検出符号を使用する。受信された情報において誤りの
存在が検出された場合、関連する情報の再送を要求する
メッセージが、受信器から送信器に送られる。ＡＲＱ符
号化方式は比較的単純であるが、フィードバックチャネ
ルを使用することを要し、スループットは変動して比較
的に低い。
【０００６】前方誤り訂正（ＦＥＣ）符号化方式は、伝
搬遅延およびレイテンシが問題となるシステムにおいて
情報を符号化するために用いられる。受信器は、フィー
ドバックチャネルを必要とせずに、誤りを検出・訂正す
ることができる。
【０００７】符号化方式は、ブロック符号および畳込み
符号に大きく分類することができる。
【０００８】ブロック符号は、ｋ個の情報ビットのメッ
セージを、構造化されたｎビット（ただし、ｎ＞ｋ）の
系列（シーケンス）へとマッピングする。この符号を
（ｎ，ｋ）符号という。比（ｎ−ｋ）／ｋを、符号の冗
長度といい、全ビット数に対する情報ビット数の比ｋ／
ｎを符号レート（符号化率）という。挿入される追加ビ
ットは冗長性を提供し、復号器が誤り検出・訂正を行う
ために用いられる。符号化中に付加される冗長ビット
は、そのメッセージブロック内のｋ個の情報ビットのみ
に依存する。ブロック符号は、ＡＲＱが実装されるとき
に誤りを検出するためにしばしば用いられる。
【０００９】畳込み符号化は、与えられた期間における
ｎ個の符号ビットのブロックを、ｋ個の情報ビットから
生成する。ただし、ｎおよびｋは一般に小さい。符号器
によって生成されるｎビットのブロックは、その期間の
ｋ個の情報ビットだけでなく、あらかじめ規定された個
数の先行する期間中に生成されたメッセージブロックに
も依存する。この符号化について与えられるメモリ（記
憶）により、許容される符号系列に基づいて、誤りを訂
正することが可能となる。畳込み復号は、ビタビアルゴ
リズムまたは対数ＭＡＰアルゴリズムのいずれかを用い
て実行することが可能である。
【００１０】畳込み復号は、データの再送およびそれに
伴う遅延が許されないワイヤレス音声通信システムにと
って好ましい。ブロック符号は、高いスループットを出
すことが可能であり、レイテンシがあまり問題とならな
いデータの伝送にとって好ましい。
【００１１】ターボ符号（並列連接符号ともいう）は、
その性能がシャノン容量限界に非常に近い符号のクラス
である。ターボ符号は、畳込み符号器を並列または直列
に接続して連接出力を生成することにより実現される。
ある符号器から次の符号器に移るビット系列は、インタ
リーバによって置換（並べ換え）される。このように、
単一の符号器によって生成される低重み符号語は、高重
み符号語に変換される。こうして、ターボ復号は、２個
の低重み符号語を受け取り、ずっと高い重みの符号語の
効果を得る。
【００１２】現在、消費者向けのワイヤレス通信方式は
主に、音声の伝送に関するものである。このようなワイ
ヤレス通信方式には、ＡＭＰＳ(Advanced Mobile Phone
Services)、ＧＳＭ(Global System for Mobile Commun
ication)およびＣＤＭＡ（符号分割多元接続）がある。
これらは、第１世代（１Ｇ）および第２世代（２Ｇ）の
方式を代表する。データと音声の通信方式の結合ととも
に、データの伝送がより重要となる第２．５世代（２．
５Ｇ）および第３世代（３Ｇ）の方式が現れ始めてい
る。高い伝送レートですぐれた誤り性能を達成するため
には、ターボブロック符号化が好ましい。ブロック符号
化に特有のレイテンシは、音声の伝送の場合ほど重要な
問題ではない。ＵＭＴＳ(Universal Mobile Telecommun
ication Service)やＣＤＭＡ２０００のような新しい第
３世代の移動ワイヤレス標準は、データストリームにつ
いてはターボ符号化を、音声ストリームについては畳込
み符号化を要求する。これらの方式は、データについて
複雑なターボ復号器を、音声についてビタビ復号器を要
求する。さらに、下位互換性から、第２世代標準もサポ
ートすることが要求される。
【００１３】
【発明が解決しようとする課題】音声およびデータの伝
送は、伝送レートと、レイテンシ・伝搬遅延との競合す
る要求を提示する。このような問題点を解決するための
現在の主流は、相異なる符号化方式、すなわち、データ
ストリームについてターボ符号化を、音声ストリームに
ついて畳込み符号化を、提供することである。その結
果、相異なる復号器も必要となるため、複数のハードウ
ェアプラットフォームが生じ、通信事業者のコストが増
大する。
【００１４】トレリスプロセッサは、パスメトリックが
所望の順序の中に存在するようにパスメトリックのセッ
トを操作する。既存の解決法では、パスメトリックの操
作を達成するためには二重バッファリングの利用が必要
である。
【００１５】
【課題を解決するための手段】二重バッファリングの解
決法の時間コストを削減するため、本発明では、トレリ
スプロセッサ向けのインプレースパスメトリックアドレ
ッシングを計算する装置を提供する。本発明の実施例に
おいて、インプレースパスメトリックアドレシングはパ
スメトリックの入力順序を受信するマルチプレクサおよ
びストアのカスケードされたバンク装置からなる。イン
プレースパスメトリック装置が受信したパスメトリック
の入力順序を操作するように形成されることによって、
いくらかのパスメトリックは、その他のパスメトリック
がマルチプレクサのカスケードされたバンクへ直接与え
られる間に、クロックサイクルによってストア内で遅延
させらる。かくしてパスメトリックの所望のパターン
は、トレリスプロセッサによって連続的に与えられる。
【００１６】実施例では、インプレースパスメトリック
アドレッシングは順トレリスプロセッサまたは逆トレリ
スプロセッサのいずれかのために実行される。
【００１７】
【発明の実施の形態】好ましい実施例は、ワイヤレス通
信システムのための統合復号器のアーキテクチャを提供
する。統合復号器は、畳込み符号化およびターボ符号化
がなされたデータストリームに必要な復号を実現する。
統合復号器アーキテクチャは、複数のデータストリーム
および複数の音声ストリームを同時にサポートすること
ができる。さらに、この復号器は、必要に応じて動的に
分割され、相異なる標準の音声ストリームを復号するこ
とができる。好ましい実施例はモジュール性を有するた
め、容易にスケーラブルとなる。
【００１８】図１に、ワイヤレス通信ネットワーク１０
０を示す。ＵＭＴＳ基地局１１０は送受信器１１２を有
し、送受信器１１２は、復号器モジュール１５０ａを有
する。送受信器１１２は、交換ネットワーク１６０を通
じて、リモート基地局１４０に配置された、復号器モジ
ュール１５０ｆを有する別のＵＭＴＳ送受信器１４６と
通信する。また、送受信器１１２は、復号器モジュール
１５０ｉを有する移動ハンドセット１６０ａとも通信す
る。送受信器１４６は、復号器ユニット１５０ｍを有す
る別の移動ハンドセット１６０ｆと通信する。
【００１９】基地局１４０は、復号器ユニット１５０ｄ
を有する送受信器１４２と、復号器ユニット１５０ｅを
有する送受信器１４４とをさらに有する。送受信器１４
２は、ＣＤＭＡ送受信器として動作し、交換ネットワー
ク１６０を通じて、ＣＤＭＡ送受信器１３２および復号
器ユニット１５０ｃを有するリモートＣＤＭＡ基地局１
３０と通信するように構成される。また、送受信器１４
２は、復号器ユニット１５０ｊを有する移動ハンドセッ
ト１６０ｄとも通信する。送受信器１３２は、復号器ユ
ニット１５０ｇを有する移動ハンドセット１６０ｃと通
信する。
【００２０】送受信器１４４は、交換ネットワーク１６
０を通じて、送受信器１２２および復号器ユニット１５
０ｂを有する、リモートに配置された基地局１２０と通
信する。また、送受信器１４４は、復号器ユニット１５
０ｋを有する移動ハンドセット１６０ｅとも通信する。
送受信器１２２は、復号器ユニット１５０ｈを有する移
動ハンドセット１６０ｂと通信する。
【００２１】送受信器１１２、１２２、１３２、１４
２、１４４および１４６ならびに移動ハンドセット１６
０ａ〜１６０ｆに配置される復号器ユニット１５０ａ、
１５０ｂ、１５０ｃ、１５０ｄ、１５０ｅ、１５０ｆ、
１５０ｇ、１５０ｈ、１５０ｉ、１５０ｊ、１５０ｋお
よび１５０ｍは、相異なるセルラネットワーク標準に準
拠するように構成された、統合復号器アーキテクチャの
実施例である。
【００２２】図１の統合復号器アーキテクチャは、複数
のネットワーク標準を運用している通信会社に対して、
フレキシビリティおよびコスト削減の点で多大な利益を
提供する。というのは、同じ復号器ブロックが、相異な
るネットワークコンポーネントにおける多くの相異なる
符号化方式を実現するために使用可能であるからであ
る。
【００２３】図２に、送信器２１０から受信器２７０へ
の情報の伝送を改善するために符号化が用いられる通常
の通信システム２００を示す。送信器２１０は、入力デ
ータストリームを符号器２２０に供給する情報源２０５
を有する。符号器２２０では、通信チャネル２４０に存
在するノイズ源の結果として情報の伝送中に生じうる誤
りを検出・訂正する能力を改善するように、あらかじめ
規定された符号化アルゴリズムに従って入力データスト
リームに冗長情報が付加される。符号化された入力スト
リームは、続いて、その符号化データストリームを送信
波形に印加するために変調される（２３０）。符号化さ
れた情報は、チャネル２４０を通じて伝送される。チャ
ネル２４０は、それに作用する多くのノイズ源２８０を
有する。チャネル２４０は、受信器２７０に結合する。
受信器２７０は、変調器２３０に対応する復調器２５０
を有し、復調器２５０は、復号器２６０への出力を生成
し、復号器２６０は、受信情報信号２７５を出力する。
【００２４】図３に、復号器２６０が一般のビタビ復号
器である通信システム２００を示す。ビタビ復号器２６
０への入力は、チャネル２４０から受信される符号化情
報である。ビタビ復号器は、枝メトリック計算器（ＢＭ
Ｃ：branch metric calculator）ユニット２８９を有す
る。ＢＭＣユニット２８９の出力は、加算比較選択（Ａ
ＣＳ）ユニット２９１に提供される。状態コントローラ
２９０は、ＢＭＣユニット２８９、ＡＣＳユニット２９
１およびパスメトリックメモリ２９２に入力を提供す
る。パスメトリックメモリ２９２は、二重バッファとし
て作用し、ＡＣＳユニット２９１と情報を交換する。Ａ
ＣＳユニット２９１のボロー出力２９４は、トレースバ
ックメモリ・コントローラ２９３に提供され、トレース
バックメモリ・コントローラ２９３の出力は受信情報信
号２７５となる。
【００２５】図４に、図２の復号器２６０のターボ復号
構成を示す。ターボ復号器における受信シンボルは、送
信された実際のデータを表す組織データと、パリティデ
ータとからなる。第１入力２６１は、受信シンボルのパ
リティデータであり、デマルチプレクサ２６３に提供さ
れる。デマルチプレクサ２６３の第１出力２６４は、第
１復号器２６６に提供される。第２入力２６２は、受信
シンボルの組織データであり、第１復号器２６６に提供
される。再帰入力２７７もまた、第１復号器２６６に提
供される。第１復号器２６６の出力２６７は、インタリ
ーバ２６８に提供され、インタリーバ２６８の出力２６
９は、第２復号器２７１に提供される。デマルチプレク
サ２６３の第２出力２６５もまた、第２復号器２７１に
提供される。第２復号器２７１の第１出力２７２は、第
１デインタリーバ２７４に提供され、第１デインタリー
バ２７４の出力は再帰入力２７７となる。第２復号器２
７１の第２出力２７３は、第２デインタリーバ２７６に
提供される。第２デインタリーバ２７６の出力は、スラ
イサ２７８に提供され、スライサ２７８は、ソフト
（軟）出力にしきい値を適用してそれをハード（硬）出
力に変換し、受信情報信号２７５とする。
【００２６】好ましい実施例の統合復号器アーキテクチ
ャは、音声およびデータの両方の機能を有するワイヤレ
ス通信システムにおける復号器２６０を置き換えること
を意図しており、ビタビ復号および対数ＭＡＰターボ復
号に必要な計算の類似性を活用して、メモリおよび処理
ユニットが、これらのいずれの方式のために設定される
ときにも効率的に使用されるようにする。対数ＭＡＰ
は、畳込み符号の復号に利用可能なアルゴリズムであ
る。対数ＭＡＰはまた、ターボ復号反復の半サイクルに
も用いられる。好ましい実施例におけるプロセッサは、
互いに積み重ねられ、階層スイッチング構造を用いて相
互接続されることにより、それらのプロセッサは、別個
の復号器として独立に動作することも可能であり、ま
た、１つの所定のプロセッサを主要なプロセッサとして
単一の高速復号器を形成するように結合することも可能
である。
【００２７】図５に、本発明の実施例による統合復号器
構造９００のブロックアーキテクチャを示す。特定の伝
送に対してあらかじめ合意された符号化方式のアルファ
ベットからのマルチビット入力シンボル９０１が、バタ
フライ復号プロセッサバンク９２０にブロードキャスト
される。バタフライ復号プロセッサバンク９２０はま
た、第１ストアバンク９４０の出力を、入力として受け
取る。制御ユニット９６０は、中間復号結果メモリ９１
０、バタフライ復号プロセッサバンク９２０、第１スト
アバンク９４０および第２ストアバンク９５０のそれぞ
れに入力を提供する。制御ユニット９６０は、必要に応
じて畳込み符号化またはターボ符号化を実行するため
に、それらの入力を通じて適当な制御信号を発行する。
【００２８】図５の実施例は、１ロー（行）復号器のも
のである。複数の復号器ローを相互接続して単一の復号
器を形成するとき、その単一復号器内のそれぞれの復号
器ローには、同じマルチビット入力シンボル９０１が提
供される。複数の復号器ローが複数の復号器として作用
するとき、実現されるそれぞれの復号器には、別個のマ
ルチビット入力シンボル９０１が提供される。
【００２９】バタフライ復号プロセッサバンク９２０
は、第１出力９６２、９６４、９６６および９６８を生
成し、これらは、バス９９０を通じて第２ストアバンク
９５０に送られる。第２ストアバンク９５０の出力は、
第１ストアバンク９４０に入力される。復号器の一般的
な実施例は通常、第１ストアバンク９４０および第２ス
トアバンク９５０を二重バッファリングモードで使用す
る。
【００３０】バタフライ復号プロセッサバンク９２０
は、第２出力９６１、９６３、９６５および９６７を生
成し、これらは、制御ユニット９６０に提供される中間
復号結果となる。
【００３１】バタフライ復号プロセッサバンク９２０
と、少なくとも１つのストアを通じてのループフィード
バック接続は、トレリスプロセッサとしてのループ機能
を形成する。
【００３２】中間復号結果メモリ９１０は、復号出力９
９９を生成する。中間復号結果メモリ９１０は、対数Ｍ
ＡＰアルゴリズムを計算する際に制御ユニット９６０に
再帰結果を提供することが可能である（後述）。
【００３３】図６に、本発明の好ましい実施例による統
合復号器１２００のブロックアーキテクチャを示す。統
合復号器１２００の制御ユニット１２１０は、レート１
２０１、拘束長１２０２、畳込み・ターボセレクタ１２
０３、多項式１２０４、トレリス方向１２０５、反復数
１２０６、ブロック長１２０７、クロック１２０８およ
びリセット１２０９を含む複数の入力を受け取る。レー
ト１２０１は、送信ブロックに存在する１個のデータビ
ットを表現するために使用される情報の量を示す。拘束
長１２０２は、提供される入力情報ビットを符号化する
ために使用される先行入力シンボル数を示し、従って、
与えられた１個の入力シンボルを復号するために処理さ
れるトレリスの複雑さの指標でもある。多項式１２０４
は、復号プロセスで用いられる生成多項式係数である。
反復数１２０６は、ターボモードで動作するときに復号
器１２００によって実行されるループ回数を定める。反
復数１２０６の値が大きいほど、計算時間の増大という
犠牲のもとで、復号出力１２９４の精度が高いことを示
す。
【００３４】制御ユニット１２１０は、中間復号メモリ
・プロセッサ１２４０、対数尤度プロセッサ１２５０ａ
および１２５０ｂ、マルチプレクサバンク１２５０ｃ、
比較器１２４７、バタフライ復号プロセッサ１２６０、
逆アドレスプロセッサ１２７０、正規化減算器１２７
８、マルチプレクサバンク１２７８ａ、パスメトリック
ストア１２８０、順アドレスプロセッサ１２９０、対数
尤度比プロセッサ１２９７ならびに入力シンボル履歴１
２９８と相互接続される。制御ユニット１２１０は、こ
れらの接続を通じて統合復号器１２００のアーキテクチ
ャを再構成することにより、必要に応じて、畳込み復号
器またはターボ復号器のいずれを実現することも可能で
ある。
【００３５】入力シンボル１２９９は、入力シンボル履
歴１２９８に提供される。入力シンボル履歴１２９８
は、一定のデータフローが維持されることを保証するた
めの二重バッファとして作用する。入力シンボル履歴１
２９８はまた、入力シンボル履歴バンクセレクト１２１
１、入力シンボル履歴アドレス１２１９、入力シンボル
履歴クロック１２２３および入力シンボル履歴リセット
１２２５を制御ユニット１２１０から受け取る。入力シ
ンボル履歴１２９８は、第１出力１２９１ａと第２出力
１２９１ｂを生成する。第１出力１２９１ａはバタフラ
イ復号プロセッサ１２６０に提供され、第２出力１２９
１ｂは対数尤度プロセッサ１２５０ａに提供される。
【００３６】バタフライ復号プロセッサ１２６０はま
た、入力として、逆トレリスパスメトリック１２６５を
逆アドレスプロセッサ１２７０から、外部情報を中間復
号メモリ・プロセッサ１２４０から受け取る。制御ユニ
ット１２１０はまた、バタフライリセット１２１５、バ
タフライレート１２１６、バタフライクロック１２１
７、バタフライ多項式１２１８、バタフライ拘束１２２
０、バタフライモード１２２１およびベータフェーズイ
ネーブル１２３５を含む複数の入力を、バタフライ復号
プロセッサ１２６０に提供する。
【００３７】バタフライ復号プロセッサ１２６０は、ト
レリスダイヤグラムにおける対応する１つの状態に対す
る新しい複数ビットのパスメトリックを生成する。この
新しいパスメトリックは、３２ビットバス１２６６およ
び１２６７上に出力される。３２ビットバス１２６６お
よび１２６７は、比較器１２４７およびマルチプレクサ
バンク１２５０ｃに接続される。バタフライ復号プロセ
ッサ１２６０はまた、判定ビット１２５５を生成する。
判定ビット１２５５は、中間復号メモリ・プロセッサ１
２４０に入力される。
【００３８】対数ＭＡＰ計算の第１フェーズにおいて、
バタフライ復号プロセッサ１２６０はガンマおよびアル
ファを計算する。第２フェーズにおいて、バタフライ復
号プロセッサ１２６０は、第１フェーズで対数尤度プロ
セッサ１２５０ａおよび対数尤度プロセッサ１２５０ｂ
によって計算されたダミーベータを用いて、ベータを計
算する。
【００３９】図７に示されるように、バタフライプロセ
ッサバンク１２６０内のそれぞれのバタフライプロセッ
サは、２個の加算比較選択ユニット（ＡＣＳとして図
示）３２０と、中間枝メトリック計算器（ＢＭＣ）３３
０を含む。ＢＭＣ３３０は、周知のビタビ復号器におけ
る枝メトリックユニット（ＢＭＵ：Branch Metric Uni
t）と同じ機能を実行し、それぞれのＡＣＳ３２０は、
トレリス復号に対するパスメトリック計算を実行する。
【００４０】図７に、図６のバタフライプロセッサ１２
６０の例示的なバタフライユニットを示す。これは、２
個の加算比較選択ユニット３２０と、１個の中間枝メト
リック計算器３３０を有する。それぞれの加算比較選択
ユニット３２０には、入力パスメトリック０（１２６５
ａ）および入力パスメトリック１（１２６５ｂ）が提供
される。入力シンボル１２９１ａおよび外部情報１２４
２は、バタフライプロセッサバンク１２６０内のそれぞ
れの枝メトリック計算器３３０にブロードキャストされ
る。中間枝メトリック計算器には、バタフライレート１
２１６、バタフライ拘束１２２０およびバタフライ多項
式１２１８も提供される。
【００４１】トレリスの１つのコラム（列）内の各状態
は、それに至る１対の枝メトリックを有する。それぞれ
の枝メトリックには、１個のシンボルが関連づけられ
る。したがって、与えられた向きにトレリスをたどる
と、注目している１つの状態について、２個の可能なシ
ンボルのうちの一方が、前の状態に依存して期待され
る。ＢＭＣ３３０は、受け取った入力シンボル１２９１
ａの、期待されるシンボルへの近接性の尺度を決定す
る。ＢＭＣ３３０は、出力枝メトリック０（４０６）を
生成し、これは、ｍビット幅のバスを通じて、第１ＡＣ
Ｓユニット０（３２０）および第２ＡＣＳユニット１
（３２０）に提供される。ＢＭＣ３３０は、トレリスの
対称性を活用して、枝メトリック０（４０６）を算術的
に反転させることによって、第２の枝メトリック１（４
０２）を生成する。枝メトリック１（４０２）は、同じ
くｍビット幅のバスを通じて、第１ＡＣＳユニット０
（３２０）および第２ＡＣＳユニット１（３２０）に提
供される。バタフライモード１２２１は、それぞれのＡ
ＣＳユニット３２０に提供され、使用する符号化方式の
ためにそれらを適当に設定する。ＡＣＳユニット３２０
およびＢＭＣユニット３３０はまた、バタフライリセッ
ト１２１５、バタフライクロック１２１７およびベータ
フェーズイネーブル１２３５も受け取る。
【００４２】。それぞれのＡＣＳユニット３２０は、２
個の出力を生成する。これらの出力は、図７のＡＣＳ０
の場合、第１出力１２５５ａおよび第２出力１２６７ａ
からなる。第１出力１２５５ａは、比較ボロービットの
値をとる判定ビットであり、上側または下側のいずれの
可能パスメトリックを選択するかを示す。値０の判定ビ
ットは、下側の可能パスメトリックが選択されることに
対応し、他方、値１の判定ビットは、上側の可能パスメ
トリックが選択されることに対応する。第２出力１２６
７ａは、トレリスダイヤグラムにおける対応する１つの
状態に対する新しい複数ビットのパスメトリックであ
る。ＡＣＳ１は、対応する出力１２５５ｂおよび１２６
７ｂを生成する。
【００４３】図８に、図７のＡＣＳユニット０（３２
０）のアーキテクチャを示す。２対の入力４０２と１２
６５ｂ、および、４０６と１２６５ａがそれぞれ、加算
器４１０および４１２に提供される。第１の入力の対
は、枝メトリック１（４０２）およびパスメトリック１
（１２６５ｂ）からなり、第２の入力の対は、枝メトリ
ック０（４０６）およびパスメトリック０（１２６５
ａ）からなる。それぞれの入力対の構成要素は、それぞ
れの加算器４１０および４１２で加算され、加算器４１
０および４１２の対応する出力４１１および４１３は、
全減算器４１４に提供される。出力４１１および４１３
はまた、第１の２対１マルチプレクサ４２０にも提供さ
れる。全減算器４１４のボロー出力１２５５ａは、入力
値の最大値ＭＡＸを計算するために、第１マルチプレク
サ４２０に供給される。ボロービット１２５５ａはま
た、ＡＣＳユニット３２０の出力としても提供され、値
０は下側パスメトリックが選択されたことを示し、値１
は上側パスメトリックが選択されたことを示す。
【００４４】全減算器４１４の第２出力４１５は、２個
の加算器結果４１１および４１３の差を表し、対数和補
正テーブル４４０に提供される。対数和補正テーブル４
４０は、全減算器４１４の出力が小さいときに、対数Ｍ
ＡＰ復号の場合に対数領域における結果の精度を高める
ために、新しいパスメトリックの結果を調整する。対数
和補正テーブル４４０の出力４４１は、加算器４６０に
提供される。第１マルチプレクサ４２０の出力４２１
は、加算器４６０と、第２の２対１マルチプレクサ４５
０に提供される。加算器４６０からの結果４６１は、第
２マルチプレクサ４５０に第２の入力として提供され
る。バタフライモード１２２１である制御信号もまた、
第２マルチプレクサ４５０に入力され、ビタビ符号化方
式または対数ＭＡＰ符号化方式のいずれが実行されてい
るかを判断するために用いられる。第２マルチプレクサ
４５０は、出力４５１を生成し、これは、累算レジスタ
４７０および別のマルチプレクサ４８０に供給される。
累算レジスタ４７０は、バタフライリセット１２１５を
受け取り、マルチプレクサ４８０への出力４７２を生成
する。マルチプレクサ４８０は、イナクティブ時に出力
４５１を選択し、アクティブ時に累算レジスタ４７０か
らの出力４７２を選択するセレクト（選択）信号とし
て、ベータフェーズイネーブル１２３５を受け取る。マ
ルチプレクサ４８０からの選択された出力は、ＡＣＳユ
ニット３２０の出力パスメトリック１２６７ａである。
【００４５】マルチプレクサバンク１２５０ｃは、制御
ユニット１２１０からセレクト信号１２５８を受け取
る。セレクト信号１２５８は、バタフライプロセッサ１
２６０から出力されるバタフライパスメトリック１２６
６および１２６７か、あるいは、対数尤度プロセッサ０
（１２５０ａ）および対数尤度プロセッサ１（１２５０
ｂ）により生成されるパスメトリックかのいずれかを選
択するために用いられる。ビタビ計算中は、バタフライ
パスメトリック１２６６および１２６７が選択される。
対数ＭＡＰ計算の第１フェーズにおいては、バタフライ
パスメトリック１２６６および１２６７が選択される一
方、バタフライ復号プロセッサ１２６０はガンマおよび
アルファを計算する。同時に、対数尤度プロセッサ０
（１２５０ａ）はダミーベータを計算する。第１フェー
ズの終了時に、対数尤度プロセッサ０（１２５０ａ）に
よって生成されたパスメトリックが、マルチプレクサバ
ンク１２０５ｃによって選択され、対数尤度計算の第２
フェーズでベータを計算することを可能にするためにブ
ロードキャストされる。
【００４６】マルチプレクサバンク１２０５ｃは、下側
パスメトリックバス１２９５および上側パスメトリック
バス１２９６上に、新しいパスメトリックを出力する。
バス１２９５および１２９６は、対数尤度プロセッサ１
２５０ａおよび１２５０ｂ、マルチプレクサバンク１２
７８ａならびに順アドレスプロセッサ１２９０に接続さ
れる。
【００４７】順アドレスプロセッサ１２９０は、順トレ
リスセレクト１２３２、順トレリスホールド１２３４、
順トレリス透過ビット１２３６およびパスメトリック入
力ＭＵＸセレクト１２３８を制御ユニット１２１０から
受け取る。これらは、統合復号器１２００がトレリスを
順方向または逆方向のいずれの方向にたどるために使用
されているかに従って、順アドレスプロセッサ１２９０
を設定するために用いられる。
【００４８】順アドレスプロセッサ１２９０は、トレリ
スを順方向にたどっているときに、トレリスの次のコラ
ムの計算のために、パスメトリックの見かけ上順次リス
トがバタフライプロセッサ１２６０に提供されるよう
に、バス１２９５および１２９６を通じて受け取られる
新しいパスメトリックを並べ換える。トレリスを逆方向
にたどっているときは、順アドレスプロセッサ１２９０
は透過的に作用する。
【００４９】パスメトリックストア１２８０は、順アド
レスプロセッサ１２９０から出力される順トレリスパス
メトリック１２８５を受け取るほか、制御ユニット１２
１０から、アドレシング情報ＡＤＤＲ０（１２２８ａ）
およびＡＤＤＲ１（１２２８ｂ）、パスメトリックリセ
ット１２３０ならびにパスメトリックリード／ライトク
ロック１２３１を受け取る。パスメトリックストア１２
８０は、記憶されているパスメトリック１２７６を、マ
ルチプレクサバンク１２７８ａと、対数尤度プロセッサ
１２５０ａおよび１２５０ｂに出力する。
【００５０】マルチプレクサバンク１２７８ａは、複数
の復号器ロー構成に対する相互接続点として用いられ、
記憶パスメトリック１２７６、制御ユニット１２１０か
らの制御信号１２７８ｂ、ならびに、バス１２９５およ
び１２９６上の新しいパスメトリックを受け取る。マル
チプレクサバンク１２７８ａは、対数ＭＡＰ計算中にベ
ータ計算の初期化を行い、正規化減算器１２７８への出
力１２７７を生成する。
【００５１】比較器１２４７は、バス１２６６および１
２６７を通じてバタフライ復号プロセッサ１２６０から
バタフライパスメトリックを受け取り、最大の新しいパ
スメトリックを決定する。この最大新パスメトリック
は、記憶されている最大パスメトリックと比較され、そ
れらの２つの値のうちの大きいほうが、正規化出力１２
４６として提供される。正規化出力１２４６は、正規化
減算器１２７８と、中間復号メモリ・プロセッサ１２４
０に送られる。
【００５２】正規化減算器１２７８は、マルチプレクサ
バンク１２７８ａからの出力１２７７を受け取り、パス
メトリックがアーキテクチャのダイナミックレンジ内に
含まれることを保証するために、正規化出力１２４６を
減算する。正規化されたパスメトリック１２７５は、逆
アドレスプロセッサ１２７０と、対数尤度プロセッサ１
２５０ａおよび１２５０ｂに出力される。逆アドレスプ
ロセッサ１２７０はまた、入力として、対数尤度イネー
ブル１２１４、対数尤度０イネーブル１２０３ ０および
対数尤度１イネーブル１２０３１、逆トレリスセレクト
１２２２、逆トレリスホールド１２２４ならびに逆トレ
リス透過ビット１２２６を制御ユニット１２１０から受
け取る。制御ユニット１２１０からの入力は、復号器１
２００がトレリスを順方向または逆方向のいずれの方向
にたどっているかに依存して、逆アドレスプロセッサ１
２７０を適当に設定するために用いられる。逆アドレス
プロセッサ１２７０の出力は、逆トレリスパスメトリッ
ク１２６５として、バタフライ復号プロセッサ１２６０
に提供される。
【００５３】逆アドレスプロセッサ１２７０は、トレリ
スを逆方向にたどっているときに、トレリスの次のコラ
ムの計算のために、パスメトリックの好ましい系列がバ
タフライプロセッサ１２６０に提示されるように、正規
化パスメトリックを並べ換える。トレリスを順方向にた
どっているときは、逆アドレスプロセッサ１２７０は透
過的に作用する。
【００５４】対数尤度プロセッサ１２５０ａは、対数尤
度モード１２１４ａ、逆トレリスホールド１２２４ａ、
逆トレリス透過ビット１２２６ａ、対数尤度レート１２
４８ａ、対数尤度拘束１２４９ａ、対数尤度クロック１
２５１ａ、対数尤度リセット１２５２ａ、対数尤度多項
式１２５３ａ、対数尤度０イネーブル１２０３ａ０、対
数尤度イネーブル１２０３ａ１、逆トレリスセレクト１
２２２ａ、およびセレクト信号１２５８ａを制御ユニッ
ト１２１０から受け取る。対数尤度プロセッサ１２５０
ａはまた、入力として、正規化パスメトリック１２７
５、入力シンボル履歴１２９８からの出力１２９１ｂ、
記憶パスメトリック１２７６、バス１２９６および１２
９５上の新しいパスメトリックならびにインタリーバ外
部情報１２５６も受け取る。対数尤度プロセッサ１２５
０ａは、第１出力１２４５ａを生成し、これは、対数尤
度比プロセッサ１２９７に提供される。対数尤度プロセ
ッサ１２５０ａはまた、入力１２６６′および１２６
７′をマルチプレクサバンク１２５０ｃに提供する。
【００５５】第２の対数尤度プロセッサ１２５０ｂは、
対応する入力１２１４ｂ、１２２４ｂ、１２２６ｂ、１
２４８ｂ、１２４９ｂ、１２５１ｂ、１２５２ｂ、１２
５３ｂ、１２０３ｂ０、１２０３ｂ１、１２２２ｂおよ
び１２５８ｂを制御ユニットから受け取る。対数尤度プ
ロセッサ１２５０ｂはまた、入力として、正規化パスメ
トリック１２７５、記憶パスメトリック１２７６、イン
タリーバ外部情報１２５６ならびにバス１２９６および
１２９５上の新しいパスメトリックも受け取る。対数尤
度プロセッサ１２５０ｂは、出力１２４５ｂを生成し、
これは、対数尤度比プロセッサ１２９７に提供される。
【００５６】対数尤度プロセッサ１２５０ａは、対数Ｍ
ＡＰ計算の第１フェーズにおいて、ダミーベータを計算
するために使用される。対数ＭＡＰ計算の第２フェーズ
では、対数尤度プロセッサ１２５０ａおよび１２５０ｂ
は、バタフライ復号プロセッサ１２６０とともに使用さ
れ、それぞれ「１」および「０」に対する対数尤度結果
を生成する。
【００５７】中間復号メモリ・プロセッサ１２４０は、
ビタビ計算中は、出力を生成するためのバッファとして
作用する。対数ＭＡＰ計算中には、中間復号メモリ・プ
ロセッサ１２４０は、パスメトリックストア１２８０の
拡張ストアとして作用する。中間復号メモリ・プロセッ
サ１２４０は、中間復号モード１２１２、中間復号方向
１２３７、拡散入力１２４３、リード／ライトクロック
１２５７、リセット１２５９およびクロッキング信号１
２５４を制御ユニット１２１０から受け取る。中間復号
メモリ・プロセッサ１２４０はまた、正規化出力１２４
６および判定ビット１２５５を受け取る。中間復号メモ
リ・プロセッサ１２４０は、外部情報１２４２およびト
レースバックプロセッサ出力１５６７を対数尤度比プロ
セッサ１２９７に提供し、対数尤度比プロセッサ１２９
７から入力１２９３を受け取る。中間復号メモリ・プロ
セッサ１２４０はまた、インタリーバ外部情報１２５６
を対数尤度プロセッサ１２５０ａおよび１２５０ｂに出
力する。
【００５８】対数尤度比プロセッサ１２９７は、対数尤
度プロセッサ１２５０ａおよび１２５０ｂから出力１２
４５ａおよび１２４５ｂを受け取るとともに、ハード・
ソフト出力セレクト１２１３および拡散入力１２４３を
制御ユニット１２１０から受け取る。対数尤度比プロセ
ッサ１２９７はまた、入力として、中間復号メモリ・プ
ロセッサ１２４０の外部情報１２４２と、スクランブル
アドレスデータ１２８６を受け取る。対数尤度比プロセ
ッサ１２９７は、復号出力１２９４と、中間復号メモリ
・プロセッサ１２４０への出力１２９３とを生成する。
【００５９】出力１２４５ａおよび１２４５ｂはそれぞ
れ、復号出力が「１」および「０」である確率を表す。
対数尤度比プロセッサ１２９７は、出力１２４５ａと１
２４５ｂの減算を対数領域で実行する。これは、真数領
域で除算を実行することと等価である。この減算の結果
が復号出力１２９４を提供する。対数尤度比プロセッサ
１２９７はまた、出力１２４５ａおよび１２４５ｂと外
部情報１２４２を減算して、出力１２９３を生成する。
これは新しい外部情報を表す。
【００６０】最大拘束長ｋの符号は、２ｋ−１状態のト
レリスダイヤグラムを生成する。図９に、最大拘束長６
の符号に対応する３２状態生トレリスダイヤグラム１０
００を示す。時刻Ｓｔにおける３２個の状態１００２の
それぞれは、時刻Ｓｔ＋１における３２個の状態１００
４のうちの１つにマッピングされる２個の可能な枝メト
リックを有する。例えば、時刻Ｓｔにおける状態０（１
００３）は、時刻Ｓｔ ＋１における状態０（１００９）
および状態１６（１００７）に至る枝メトリック１００
６および１００８を有する。
【００６１】３２状態生トレリスダイヤグラム１０００
は、同じトレリスの１６個の対応するバタフライ接続１
０１０によって表現することも可能である。図からわか
るように、トレリスの１つのコラム１０１２における状
態対が、トレリスの次のコラム１０１４における対応す
る状態対にマッピングされる。時刻Ｓｔ＋１におけるト
レリス状態１０１４は、結果として得られるパスメトリ
ックを表す。それぞれのバタフライ接続１０１０は、単
一のバタフライプロセッサ１２６０によって処理される
ことも可能である。本発明の好ましい実施例によれば、
図６に示したように、４個のバタフライプロセッサ１２
６０が設けられる。これにより、各クロックサイクルに
おいて、８個の結果パスメトリック位置を計算すること
が可能である。
【００６２】図１０に、３２状態トレリスダイヤグラム
に対する結果パスメトリック位置１０１４を示す。３２
個の結果パスメトリック位置は、４個のコラム１０２
２、１０２４、１０２６および１０２８に並べ換えられ
ている。各コラムは、４個のバタフライプロセッサによ
って生成される８個の結果パスメトリック位置を含む。
【００６３】トレリス演算は、それぞれ１クロックサイ
クルに対応するいくつかのサブトレリス演算を含む。図
１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄおよび図１１Ｅ
は、本発明の好ましい実施例がインプレースパスメトリ
ックアドレシングを実行するプロセスを示す。図１１Ａ
は、時刻ｔ＝１を示す。これは、第１サブトレリス演算
に対応し、この演算で、８個の新パスメトリック１１１
２が入力される。０、１、２および３を表す新パスメト
リック１１１２は、パスメトリックストア１２８０の上
側メモリブロックＢ０に対応するメモリ１１０２の第１
コラムに書き込まれる一方、パスメトリック１６、１
７、１８および１９は、４個の保持レジスタ１１１４に
書き込まれる。パスメトリック１６、１７、１８および
１９は、メモリに書き込まれる前に１クロックサイクル
の間保持される。それらが書き込まれることになるメモ
リ位置は、トレリス状態８〜１５に対する新パスメトリ
ックの計算が完了する次のクロックサイクルまで利用可
能にならないからである。
【００６４】図１１Ｂに示すように、次のクロックサイ
クルｔ＝２において、さらに８個の新パスメトリック１
１２２が入力される。新しいパスメトリック位置４、
５、６および７に対応するパスメトリック１１２２が、
パスメトリックストア１２８０の下側メモリブロックＢ
１に対応するメモリ１１０４の第１コラムに書き込まれ
る。保持レジスタ１１１４の内容が、パスメトリックス
トア１２８０のＢ０に対応するメモリ１１０２の第２コ
ラムに書き込まれ、パスメトリック位置２０、２１、２
２および２３に対応する新パスメトリックが、保持レジ
スタ１１１４の新しい内容として書き込まれる。
【００６５】図１１Ｃに示す第３のクロックサイクルに
おいて、さらにもう１つのグループの新パスメトリック
１１３４が提供される。状態８、９、１０および１１に
対応する新パスメトリックが、パスメトリックストア１
２８０のＢ０に対応するメモリ１１０２の第３コラムに
書き込まれ、状態２０、２１、２２および２３である保
持レジスタ１１１４の内容が、パスメトリックストア１
２８０のＢ１に対応するメモリ１１０４の第２コラムに
書き込まれる。
【００６６】図１１Ｄは、第４クロックサイクルを示
す。このクロックサイクル中に、最後の８個の新パスメ
トリック１１４４が提供される。状態１２、１３、１４
および１５に対応するこれらの新パスメトリックは、パ
スメトリックストア１２８０のＢ１に対応するメモリ１
１０４の第３コラムに書き込まれ、状態２４、２５、２
６および２７に対応する保持レジスタの内容は、パスメ
トリックストア１２８０のＢ０に対応するメモリ１１０
２の第４コラムに書き込まれ、状態２８、２９、３０お
よび３１に対応する新パスメトリックは保持レジスタ１
１１４に書き込まれる。
【００６７】図１１Ｅに示すように、保持レジスタ１１
１４の内容を、パスメトリックストア１２８０のＢ１に
対応するメモリ１１０４の第４コラムに書き込むため
に、ｔ＝５に対応する次のクロックサイクルが必要であ
る。
【００６８】図１２は、本発明の好ましい実施例によ
る、３２状態トレリスに対するパスメトリックコラムの
アドレシングを表す。パスメトリックコラムのアドレシ
ング順序１１５０は、パスメトリックコラムのリード／
ライトアドレスに対応する。テーブル１１６０の各ロー
は、シンボル時刻ｎ（Ｓｎ）、シンボル時刻ｎ＋１（Ｓ
ｎ＋１）およびシンボル時刻ｎ＋２（Ｓｎ＋２）を表
す、トレリスダイヤグラムの相異なるコラムに対応す
る。明らかなように、パスメトリックコラムのアドレス
の移動は周期的である。
【００６９】図１１Ａ〜Ｅは、ＳｎからＳｎ＋１への進
行を示している。次のクロックサイクルｔ＝６は、Ｓ
ｎ＋１からＳｎ＋２への遷移を開始させ、状態の順次リ
ストをＡＣＳユニットに提供するために、コラム０、
２、１、３が実行されることになる。
【００７０】図１３、図１４ａ、図１４ｂ、図１４ｃ、
図１４ｄおよび図１４ｅに、本発明の好ましい実施例が
逆トレリスをたどる間にインプレースパスメトリックア
ドレシングを実行するプロセスを示す。図１３は、図１
４ａ〜ｅで用いる記法を示す。図１４ａは、時刻ｔ＝１
を示し、第１のサブトレリス演算に対応する。メモリＡ
の第１コラムＣ０Ａにあるパスメトリックは、保持レジ
スタ３０１０にシフトされている。図１４ｂでは、時刻
ｔ＝２において、メモリＢの第１コラムＣ０Ｂが保持レ
ジスタ３０１０に移動され、Ｃ０ＡとＣ２Ａの関数が結
果パスメトリックＣ０Ａ′およびＣ０Ｂ′を形成し、こ
れらの結果パスメトリックがそれぞれメモリＡおよびＢ
の第１コラムに書き込まれる。図１４ｃでは、メモリＡ
の第２コラムＣ１Ａが保持レジスタ３０１０に入れられ
る。保持レジスタの前の内容Ｃ０ ＢとＣ２Ｂの関数が、
新パスメトリックＣ１Ａ′およびＣ１Ｂ′を形成し、こ
れらの新パスメトリックがそれぞれＡおよびＢの第３コ
ラムに書き戻される。
【００７１】図１４ｄでは、時刻ｔ＝４において、Ｃ
１Ｂが保持レジスタ３０１０に書き込まれる。Ｃ１Ａと
Ｃ３Ａの関数が新パスメトリックＣ２Ａ′および
Ｃ２Ｂ′を生成し、これらの新パスメトリックがそれぞ
れメモリＡおよびＢの第２コラムに書き込まれる。図１
４ｅは、時刻ｔ＝５に対応する逆サブトレリス演算であ
り、この時刻には、Ｃ１ＢおよびＣ３Ｂの関数が結果パ
スメトリックＣ３Ａ′およびＣ ３Ｂ′を形成し、これら
の結果パスメトリックがそれぞれメモリＡおよびＢの第
４コラムに書き込まれる。逆トレリスの計算において、
パスメトリックはスクランブルされて４個のバタフライ
プロセッサに提供され、図１４ａ〜図１４ｅで説明した
インプレースパスメトリックアドレシングは、結果パス
メトリックが順次（シーケンシャルに）提供されること
を保証する。
【００７２】図１５は、中間復号メモリ・プロセッサ１
２４０の実施例の高レベル概略ブロック図である。これ
は、それぞれの復号方式におけるトレースバックおよび
インタリーバの機能を実行する。中間復号メモリ・プロ
セッサ１２４０は、入力として、判定ビット１２５５、
正規化出力１２４６、拡散入力１２４３、中間復号方向
１２３７、中間復号モード１２１２、クロッキング信号
１２５４、リード／ライトクロック１２５７、リセット
信号１２５９、および、対数尤度比プロセッサ１２９７
からの出力１２９３を受け取る。中間復号メモリ・プロ
セッサ１２４０は、外部情報１２４２、インタリーバ外
部情報１２５６およびトレースバックプロセッサ出力１
５６７を含む出力を生成する。
【００７３】図１６は、中間復号メモリ・プロセッサ１
２４０の分解図である。トレースバックアドレスコント
ローラ１５１０は、入力として、判定ビット１２５５、
中間復号方向１２３７、正規化出力１２４６、クロッキ
ング信号１２５４、リセット信号１２５９、リード／ラ
イトクロック１２５７、および、中間復号モード１２１
２を反転したものを受け取る。トレースバックアドレス
コントローラ１５１０は出力１５６７を生成する。
【００７４】トレースバックアドレスコントローラ１５
１０は、毎クロックサイクルに、判定ビット１２５５を
ウィンドウメモリサブシステム１５３０に書き込む。ト
レースバック中に、トレースバックアドレスコントロー
ラ１５１０は、トレリスセクションを検査し、始点とし
て使用すべき最大値を決定する。なお、各状態について
完全に値を記憶する必要はない。新しいトレースバック
バイトアドレスは、判定ビット１２５５のうちの１つを
用いて生成することができるからである。
【００７５】インタリーバコントローラ１５２０もま
た、クロッキング信号１２５４、リセット信号１２５
９、リード／ライトクロック１２５７および中間復号モ
ード１２１２を受け取る。さらに、インタリーバコント
ローラ１５２０は、対数尤度比プロセッサ１２９７から
の出力１２９３、拡散入力１２４３、および、中間復号
方向１２３７も受け取る。インタリーバコントローラ１
５２０は、外部情報１２４２および１２５６を生成す
る。外部データ１２４２は、復号器１２００がターボ復
号器として動作するときには、バタフライプロセッサ１
２６０への再帰入力として使用される。
【００７６】インタリーバコントローラ１５２０は、毎
クロックサイクルの最初に外部情報１２４２および１２
５６を生成する。毎クロックサイクルの最後に、インタ
リーバコントローラ１５２０は、対数尤度比プロセッサ
１２９７からの出力１２９３の形で新しい外部情報を受
け取り、それをメモリに書き込む。
【００７７】トレースバックアドレスコントローラ１５
１０とインタリーバコントローラ１５２０は相互接続さ
れ、結合リード／ライト信号１５１５をウィンドウメモ
リサブシステム１５３０に供給する。トレースバックア
ドレスコントローラ１５１０、インタリーバコントロー
ラ１５２０およびウィンドウメモリサブシステム１５３
０はさらに、双方向データバス１５２６およびアドレス
バス１５２５によって相互接続される。インタリーバコ
ントローラ１５２０は、ウィンドウメモリサブシステム
１５３０に接続された第２のアドレスバス１５３５を有
し、ウィンドウメモリサブシステム１５３０は、第２の
データバス１５３６上にインタリーバコントローラ１５
２０への出力を生成する。
【００７８】図１７に、トレースバックプロセッサ１５
１０を示す。判定ビット１２５５が第１マルチプレクサ
１５５０に提供される。マルチプレクサ１５５０の出力
は判定レジスタ１５５５に提供される。判定レジスタ１
５５５の出力はデータ１５２６であり、これは、トレー
スバックプロセッサ１５１０の出力として提供されると
ともに、第１マルチプレクサ１５５０の再帰入力として
フィードバックされ、また、ビットセレクト１５５８に
入力される。
【００７９】中間復号方向１２３７は、アドレス変換ユ
ニット１５６０に入力される。アドレス変換ユニット１
５６０はまた、リード／ライトクロック１２５７を受け
取り、出力アドレス１５２５およびリード／ライト信号
１５１５を生成する。リード／ライトクロック１２５７
は、第１マルチプレクサ１５５０のセレクト信号として
も提供される。
【００８０】正規化出力１２４６は、状態レジスタ１５
６２に入力される。状態レジスタ１５６２の出力は、ア
ドレス変換ユニット１５６０に入力されるとともに、前
状態ユニット１５６４への入力となる。前状態ユニット
１５６４は、２個の入力を第２マルチプレクサ１５６６
に提供し、第２マルチプレクサ１５６６の出力はトレー
スバックプロセッサ出力１５６７となる。
【００８１】ビットセレクト１５５８の出力は、第１Ａ
ＮＤゲート１５６８に入力される。ＡＮＤゲート１５６
８の出力は、状態レジスタ１５６２に入力される。ビッ
トセレクト１５５８の出力は、第２ＡＮＤゲート１５６
９にも提供され、第２ＡＮＤゲート１５６９の出力もま
た状態レジスタ１５６２に提供される。
【００８２】中間復号方向１２３７は、第１ＡＮＤゲー
ト１５６８に第２入力として提供されるとともに、マル
チプレクサ１５６６のセレクト入力となる。中間復号方
向１２３７はまた、ＮＯＴゲート１５７０を介して、第
２ＡＮＤゲート１５６９にも提供される。
【００８３】図１８に、図１６のインタリーバコントロ
ーラ１５２０を示す。中間復号モード１２１２が、ＡＮ
Ｄゲート１５８０に提供され、ＡＮＤゲート１５８０の
出力は、２個のトライステートバッファ１５８２および
１５８３に提供される。ＡＮＤゲート１５８０への他方
の入力は、拡散入力１２４３を反転したものである。ト
ライステートバッファ１５８２はまた、入力として、リ
ード／ライトクロック１２５７も受け取る。第２トライ
ステートバッファ１５８３は、その第２入力として、対
数尤度比プロセッサ１２９７からの出力１２９３を受け
取る。対数尤度比プロセッサ１２９７からの出力１２９
３は、２個の論理ブロック１５８４および１５８６にも
入力される。拡散入力１２４３は、リセット信号１２５
９、およびクロック信号１２５４とともに、論理ブロッ
ク１５８４および１５８６のそれぞれに提供される。イ
ンタリーバ１５２０は、データバス１５２６を入力とし
て受け取り、対応する出力を外部情報１２４２として提
供する。第２データバス１５３６は、インタリーバ外部
情報１２５６として出力される。データバス１５２６は
双方向であり、インタリーバ１５２０からデータバス１
５２６への出力は、トライステートバッファ１５８３の
出力である。
【００８４】第１論理ブロック１５８４は、中間復号モ
ード１２１２および中間復号方向１２３７を受け取り、
アドレス１５２５を生成する。第２論理ブロック１５８
６もまた、中間復号モード１２１２および中間復号方向
１２３７を受け取り、アドレス１５３５を生成する。論
理ブロック１５８４および１５８６のそれぞれは、入力
BETA_Dも受け取る。これは、ロー(LOW)またはハイ(HIG
H)パワー信号である。
【００８５】図１９は、図１８の論理ブロック１５８４
の分解図である。図１８の論理ブロック１５８６は同じ
構成を有する。ウィンドウカウント１５９０は、入力と
して、リセット１２５９、クロック１２５４およびイネ
ーブル１２１２を受け取る。ウィンドウカウント１５９
０はまた、入力として、第１加算器１５９２の出力も受
け取る。ウィンドウカウント１５９０は、加算器１５９
２および１５９３に提供される出力を生成する。第１加
算器１５９２は、第２入力として、定数１５９９を受け
取り、出力をウィンドウカウント１５９０に提供する。
ビットカウント１５９１は、入力として、リセット１２
５９、クロック１２５４、イネーブル１２１２および第
３加算器１５９４の出力を受け取る。ビットカウント１
５９１は、２個の加算器１５９３および１５９４に提供
される出力を生成する。BETA_Dは、要素１５９５に提供
される。要素１５９５は、１を加算し、BETA_Dがアクテ
ィブである場合、値のＮＯＴをとり、結果を第３加算器
１５９４への第２入力として提供する。加算器１５９４
の出力は、ビットカウント１５９１に再帰入力として提
供される。
【００８６】第２加算器１５９３の出力は、マルチプレ
クサ１５９６およびスクランブル１５９７に入力され
る。マルチプレクサ１５９６は、アーキテクチャが第１
または第２のいずれの復号器として動作しているかを示
すセレクト信号を受け取る。第２入力はスクランブル１
５９７の出力である。マルチプレクサ１５９６の出力
は、アドレス１５２５である。スクランブル１５９７
は、拡散入力１２４３をイネーブル信号として受け取
り、対数尤度比プロセッサ１２９７からの出力１２９３
をデータとして受け取る。スクランブル１５９７は、当
業者に周知のメモリあるいは論理機能とすることが可能
であり、ターボ復号器計算を実行する際に第１と第２の
復号器間でアドレスのスクランブルを実行するために使
用される。
【００８７】図２０は、図１５のウィンドウメモリサブ
システム１５３０の概略ブロック図である。リード／ラ
イトクロック１５１５、アドレスバス１５２５および１
５３５、ならびにデータバス１５２６および１５３６
が、ウィンドウアドレスデコーダ１５３０ａおよびウィ
ンドウメモリ１５３０ｂ〜１５３０ｄに提供される。
【００８８】図２１に、図６の対数尤度プロセッサ１２
５０ａを示す。４個のバタフライユニットのバンク１４
１０が設けられ、このバンクを構成するＡＣＳユニット
１４１２ａ〜１４１２ｈには、逆トレリスパスメトリッ
ク１４１５ａ〜１４１５ｈの対が逆アドレスプロセッサ
１２７０ｂから、および、記憶パスメトリック１２７６
がパスメトリックストア１２８０から提供される。記憶
パスメトリック１２７６は、対数ＭＡＰ計算におけるア
ルファを表す。ＡＣＳユニット１４１２ａ〜１４１２ｈ
のそれぞれには、対数尤度モード１２１４ａ、対数尤度
クロック１２５１ａおよび対数尤度リセット１２５２ａ
も提供される。ＢＭＣユニット１４１４ａ〜１４１４ｄ
にはそれぞれ、対数尤度レート１２４８ａ、対数尤度拘
束１２４９ａ、対数尤度多項式１２５３ａ、インタリー
バ外部情報１２５６および入力シンボル履歴１２９１ｂ
を含む複数の入力が提供される。ＡＣＳユニット１４１
２ａ〜１４１２ｈは、第１出力１４１３ａ〜１４１３ｈ
を生成する。これらの第１出力は、順序対として、ＡＣ
Ｓノードユニット１４２０ａ〜１４２０ｄに提供され
る。ＡＣＳユニット１４１２ａ〜１４１２ｈは、第２出
力４８０ａ〜４８０ｈを生成する。第２出力４８０ａ〜
４８０ｈのそれぞれは、対応する正規化減算器１４７０
ａ〜１４７０ｈに提供される。正規化減算器１４７０ａ
〜１４７０ｈは、出力１２６６′および１２６７′を生
成する。これらの出力は、以下で説明するように、マル
チプレクサを介して再帰的に逆アドレスプロセッサ１２
７０ｂに供給され、パスメトリックがアーキテクチャの
ダイナミックレンジ内にとどまることを保証するために
使用される。
【００８９】第１のバンクを構成するマルチプレクサ１
４１７ａ〜１４１７ｈはそれぞれ、対応する正規化パス
メトリック１２７５ａ〜１２７５ｈを正規化プロセッサ
１２７８から、および、セレクト信号１２５８を制御ユ
ニット１２１０から受け取る。また、マルチプレクサ１
４１７ａ〜１４１７ｄは、対応するパスメトリック１２
９６ａ〜１２９６ｄも受け取り、マルチプレクサ１４１
７ｅ〜１４１７ｈは、対応するパスメトリック１２９５
ａ〜１２９５ｄも受け取る。パスメトリック１２９５ａ
〜１２９５ｄおよびパスメトリック１２９６ａ〜１２９
６ｄは、対数ＭＡＰ計算におけるベータを表す。セレク
ト信号１２５８は、正規化パスメトリック１２７５ａ〜
１２７５ｈか、それとも、パスメトリック１２９５ａ〜
１２９５ｄおよび１２９６ａ〜１２９６ｄのいずれが出
力されることになるかを決定するために使用される。
【００９０】第２のバンクを構成するマルチプレクサ１
４１６ａ〜１４１６ｈはそれぞれ、対数尤度モード１２
１４ａをセレクト信号として受け取るとともに、第１バ
ンクのマルチプレクサ１４１７ａ〜１４１７ｈからの対
応する出力を受け取る。マルチプレクサ１４１６ａ〜１
４１６ｄは、正規化減算器１４７０ａ〜１４７０ｄの出
力１２６６′である第３入力を受け取り、マルチプレク
サ１４１６ｅ〜１４１６ｈは、正規化減算器１４７０ｅ
〜１４７０ｈからの出力１２６７′を受け取る。マルチ
プレクサ１４１６ａ〜１４１６ｈからの出力は、逆アド
レスプロセッサ１２７０ｂに入力される。
【００９１】逆アドレスプロセッサ１２７０ｂは、対数
尤度モード１２１４ａ、対数尤度０イネーブルに対する
ターボイネーブル１２０３ａ０、対数尤度１に対するタ
ーボイネーブル１２０３ａ１、逆トレリスセレクト１２
２２ａ、逆トレリス透過ビット１２２６ａおよび逆トレ
リスホールド１２２４ａも受け取る。対数尤度プロセッ
サ１２５０ａのベータ出力１２６６′および１２６７′
は、復号器１２００が対数ＭＡＰ／ターボモードで動作
しているときに、ベータ処理フェーズの開始のために使
用される最終的なダミーベータ値を表す。
【００９２】ＡＣＳノードユニット１４２０ａおよび１
４２０ｂの出力は、ＡＣＳノードユニット１４３０ａに
提供され、ＡＣＳノードユニット１４２０ｃおよび１４
２０ｄの出力は、ＡＣＳノードユニット１４３０ｂに提
供される。ＡＣＳノードユニット１４３０ａ、１４３０
ｂの出力は、さらに別のＡＣＳノードユニット１４４０
ａに入力される。ＡＣＳノードユニット１４４０ａの出
力は、マルチロー（多重行）比較器ツリーに提供され
る。このマルチロー比較器ツリーは、復号器がマルチロ
ー構成で動作するときに、調べているトレリスの状態に
対して計算されている最大のパスメトリックを捕捉する
ように、復号器全体にわたる。マルチロー比較器ツリー
からの出力は、減算器１４５０およびレジスタ１４６０
に提供される。減算器１４５０は、レジスタ１４６０へ
の再帰入力も提供する。レジスタ出力１２４５ａは、対
数尤度プロセッサ１２５０ａとなるとともに、減算器１
４５０と、正規化減算器１４７０ａ〜１４７０ｈのそれ
ぞれに供給される。
【００９３】図２２に、図２１のＡＣＳノードユニット
１４２０ａの一構成を示す。ＡＣＳリーフユニットから
の出力１４１３ａおよび１４１３ｂは、比較器１４７４
およびマルチプレクサ１４７６に入力される。比較器１
４７４のボロー出力は、マルチプレクサ１４７６のセレ
クト信号として供給される。比較器１４７４の差出力
は、対数和補正テーブル１４７８に入力される。対数和
補正テーブル１４７８の出力は、加算器１４８０に提供
され、加算器１４８０の第２入力は、マルチプレクサ１
４７６の出力である。加算器１４８０は、その２つの入
力の和１４２５ａを計算して出力する。この和１４２５
ａは、対数和補正付きで、２つの入力１４１３ａと１４
１３ｂの最大値を表す。
【００９４】図２３に、８ロー復号器実施例に対する、
図６の対数尤度プロセッサ１２５０ａの構成を示す。各
ローの対数尤度プロセッサ１２５０ａ′は、マルチプレ
クサ１４９０のバンクを介して相互接続される。各マル
チプレクサ１４９０は、対応する復号器ローの対数尤度
プロセッサ１２５０ａ′に１つの入力を提供する。対数
尤度プロセッサ１２５０ａ′の対は、それらの出力を、
ＡＣＳノードユニット１４２０ａ′、１４２０ｂ′、１
４２０ｃ′および１４２０ｄ′に入力する。対数尤度プ
ロセッサ１２５０ａ′の出力はまた、マルチプレクサ１
４９０のバンクへも再帰入力として提供される。ＡＣＳ
ノードユニット１４２０ａ′、１４２０ｂ′、１４２０
ｃ′および１４２０ｄ′は、２個ずつ対にされ、それら
の出力を、さらに別のＡＣＳノードユニット１４３０
ａ′および１４３０ｂ′に入力する。ＡＣＳノードユニ
ット１４２０ａ′、１４２０ｂ′、１４２０ｃ′および
１４２０ｄ′の出力はまた、マルチプレクサ１４９０の
バンクへも再帰入力として提供される。ＡＣＳノードユ
ニット１４３０ａ′および１４３０ｂ′は、それらの出
力を、最後のＡＣＳノードユニット１４４０′に提供す
るとともに、マルチプレクサ１４９０のバンクに再帰入
力として提供する。最後のＡＣＳノードユニット１４４
０′の出力は、最後の再帰入力としてマルチプレクサ１
４９０のバンクに提供される。各マルチプレクサ１４９
０にはセレクト信号が提供される。
【００９５】図２４に、図２１のＡＣＳユニット１４１
２ａの１つの有用なアーキテクチャを示す。第１の入力
対、すなわち、枝メトリック１（４０２′）および枝メ
トリック０（４０６′）は、マルチプレクサ４０８に提
供され、マルチプレクサ４０８は出力４０２″を生成す
る。第２の入力対、すなわち、パスメトリック１２７６
ａおよびパスメトリック１（１４１５ｂ）は、マルチプ
レクサ４０９に提供され、マルチプレクサ４０９は出力
４０３′を生成する。マルチプレクサ４０８および４０
９のそれぞれは、対数尤度モード１２１４ａをセレクト
信号として受け取る。対数尤度モード１２１４ａがイナ
クティブのとき、枝メトリック１（４０２′）がマルチ
プレクサ４０８によって選択され、パスメトリック１４
１５ｂがマルチプレクサ４０９によって選択される。他
方、対数尤度モード１２１４ａがアクティブのときは、
枝メトリック０（４０６′）がマルチプレクサ４０８に
よって選択され、パスメトリック１２７６ａ（アルファ
値を表す）が４０９によって選択される。
【００９６】マルチプレクサ４０８および４０９の出力
４０２″および４０３′は、加算器４１０′に提供され
る。和４１１′が加算器４１０′から出力され、マルチ
プレクサ４１６′およびマルチプレクサ４１７′に提供
される。マルチプレクサ４１７′は、枝メトリック０
（４０６′）を第２入力として受け取り、対数尤度モー
ド１２１４ａをセレクト信号として受け取る。マルチプ
レクサ４１７′の出力４１８′は、加算器４１２′に提
供される。加算器４１２′は、パスメトリック０（１４
１５ａ）を第２入力として受け取る。加算器４１２′
は、和４１３′を生成する。和４１３′は、アルファ、
ベータおよびガンマの和を表す。和４１３′は、全減算
器４１４′およびマルチプレクサ４２０′に提供され
る。マルチプレクサ４１６′は、表現可能な最小の２の
補数に対応する配線入力４０７′を受け取るとともに、
対数尤度モード１２１４ａをセレクト信号として受け取
る。全減算器４１４′はまた、マルチプレクサ４１６′
の出力４０８′を第２入力として受け取り、ボロー３６
１′および差４１５′を生成する。
【００９７】マルチプレクサ４１６′の出力４０８′
は、マルチプレクサ４２０′の第１入力として提供され
る。マルチプレクサ４２０′は、加算器４１２′の和４
１３′を第２入力として受け取る。全減算器４１４′の
ボロー出力３６１′は、入力値の最大値ＭＡＸを計算す
るためにマルチプレクサ４２０′に供給される。全減算
器４１４′の第２出力４１５′は、マルチプレクサ出力
４０８′と和４１３′の差を表し、対数和補正テーブル
４４０′に提供される。対数和補正テーブル４４０′
は、全減算器４１４′の出力が小さいときに、対数ＭＡ
Ｐ復号の場合に対数領域における結果の精度を高めるた
めに、新パスメトリックの結果を調整する。対数和補正
テーブル４４０′の出力４４１′は、加算器４６０′に
提供される。マルチプレクサ４２０′の出力４２１′も
また、加算器４６０′に提供される。加算器４６０′か
らの結果４９０′は、累算レジスタ４７０′に入力され
る。累算レジスタ４７０′は、ダミーベータ対数ＭＡＰ
計算のために値を累算する。累算レジスタの出力４８０
ａは、さらに別のマルチプレクサ４７５′に入力される
とともに、ダミーベータ計算において使用するためにＡ
ＣＳユニット１４１２ａの出力として提供される。マル
チプレクサ４７５′は、和４９０′を第２入力として受
け取るとともに、対数尤度モード１２１４ａをセレクト
信号として受け取る。マルチプレクサ４７５′の出力１
４１３ａは、ＡＣＳユニット１４１２ａの第２出力とな
る。
【００９８】図２５に、好ましい実施例による図６のバ
タフライ復号プロセッサ１２６０を示す。構成要素のＡ
ＣＳユニットＡＣＳ０〜ＡＣＳ７のそれぞれには、バタ
フライモード１２２１、バタフライリセット１２１５、
バタフライクロック１２１７およびベータフェーズイネ
ーブル１２３５を含む複数の入力が提供される。構成要
素のＢＭＣユニットＢＭＣ０〜ＢＭＣ３のそれぞれに
は、バタフライレート１２１６、バタフライ拘束１２２
０およびバタフライ多項式１２１８が提供される。逆ト
レリスパスメトリック１２６５は、ＡＣＳユニットＡＣ
Ｓ０〜ＡＣＳ７への入力１２６５ａ〜１２６５ｈを提供
するようにファンアウトし、それぞれのＡＣＳユニット
が２個の逆トレリスパスメトリックを受け取るようにし
ている。逆トレリスパスメトリック１２６５ａおよび１
２６５ｂは、ＡＣＳユニットＡＣＳ０およびＡＣＳ１の
それぞれに提供され、逆トレリスパスメトリック１２６
５ｃおよび１２６５ｄは、ＡＣＳユニットＡＣＳ２およ
びＡＣＳ３のそれぞれに提供され、逆トレリスパスメト
リック１２６５ｅおよび１２６５ｆは、ＡＣＳユニット
ＡＣＳ４およびＡＣＳ５のそれぞれに提供され、逆トレ
リスパスメトリック１２６５ｇおよび１２６５ｈは、Ａ
ＣＳユニットＡＣＳ６およびＡＣＳ７のそれぞれに提供
される。ＢＭＣユニットＢＭＣ０〜ＢＭＣ３はまた、入
力として、外部情報１２４２および入力シンボル履歴入
力シンボル１２９１ａも受け取る。
【００９９】バタフライ復号プロセッサ１２６０は、好
ましくは、８個のＡＣＳユニットおよび４個のＢＭＣに
よって形成され、次のような４個のバタフライプロセッ
サとして構成される。 （ｉ）ＡＣＳ０，ＢＭＣ０，ＡＣＳ１ （ｉｉ）ＡＣＳ２，ＢＭＣ１，ＡＣＳ３ （ｉｉｉ）ＡＣＳ４，ＢＭＣ２，ＡＣＳ５ （ｉｖ）ＡＣＳ６，ＢＭＣ３，ＡＣＳ７
【０１００】統合復号器アーキテクチャは、トレリスダ
イヤグラム内の各状態は他の２個の状態による影響しか
受けないということを利用する。最小拘束長ｋの符号
は、２ ｋ−１状態のトレリスダイヤグラムを生じる。２
個のＡＣＳユニットおよび１個の中間ＢＭＣユニットを
有するバタフライプロセッサは、トレリス状態ダイヤグ
ラムにおける２個の状態を処理することが可能である。
したがって、拘束長４の符号を１クロックサイクルで処
理するためには、全部で８個のＡＣＳユニットが必要と
なる。より多くの状態を扱うには、より多くのクロック
サイクル数にわたり処理を行うか、または、より多くの
バタフライプロセッサを設ければよい。
【０１０１】ＡＣＳユニットＡＣＳ０〜ＡＣＳ７は、対
応する出力１２５５ａ〜１２５５ｈを生成し、これらの
出力はあわせて判定ビット１２５５を形成する。ＡＣＳ
ユニットＡＣＳ０〜ＡＣＳ３によって計算される新パス
メトリックは、出力１２６７ａ〜１２６７ｄとして提供
され、上側新パスメトリックバス１２６７に送られる。
ＡＣＳユニットＡＣＳ４〜ＡＣＳ７によって計算される
新パスメトリックは、１２６６ａ〜１２６６ｄは、下側
新パスメトリックバス１２６６に提供される。
【０１０２】図２６に、図６の逆アドレスプロセッサ１
２７０を示す。逆アドレスプロセッサ１２７０は、パス
メトリックを遅延させ並べ換えて、所望のパスメトリッ
クのパターンを生成することを可能にする。逆アドレス
プロセッサ１２７０はまた、復号器１２００が順トレリ
スモードで動作しているときは、入力パスメトリックが
変更なしに出力として提供されるように透過的に作用す
ることが可能である。逆アドレスプロセッサ１２７０
は、入力として、逆トレリスセレクト１２２２、逆トレ
リスホールド１２２４、逆トレリス透過ビット１２２
６、対数尤度モード１２１４、対数尤度０イネーブル１
２０３０、対数尤度１イネーブル１２０３１、および正
規化パスメトリック１２７５を受け取る。正規化パスメ
トリック１２７５は、ファンアウトして、入力対１２７
５ａ・１２７５ｅ、１２７５ｂ・１２７５ｆ、１２７５
ｃ・１２７５ｇ、および１２７５ｄ・１２７５ｈを、対
応する第１バンクのマルチプレクサ１９１０ａ３、１９
１０ｂ３、１９１０ｃ３および１９１０ｄ３と、対応す
る第２バンクのマルチプレクサ１９１５ａ〜１９１５ｄ
に提供する。
【０１０３】逆トレリスセレクト１２２２は、第１バン
クのＸＯＲゲート１９２０ａ〜１９２０ｄのそれぞれに
提供される。ＸＯＲゲート１９２０ａおよび１９２０ｃ
は、対数尤度０イネーブル１２０３０を受け取り、ＸＯ
Ｒゲート１９２０ｂおよび１９２０ｄは、対数尤度１イ
ネーブル１２０３１を受け取る。それぞれのＸＯＲゲー
ト１９２０ａ〜１９２０ｄは、第２バンクのＸＯＲゲー
ト１９２５ａ〜１９２５ｄの対応するＸＯＲゲートと、
マルチプレクサ１９１０ａ３〜１９１０ｄ３に提供され
る出力を生成する。第２バンクのＸＯＲゲート１９２５
ａ〜１９２５ｄのそれぞれは、対数尤度イネーブル１２
１４を第２入力として受け取り、第２バンクのマルチプ
レクサ１９１５ａ〜１９１５ｄの対応するマルチプレク
サへの出力を生成する。前述のように、それぞれのマル
チプレクサ１９１５ａ〜１９１５ｄは、正規化パスメト
リックの対を受け取る。ＸＯＲゲート１９２５ａ〜１９
２５ｄからの出力は、それぞれのマルチプレクサ１９１
５ａ〜１９１５ｄが提供される正規化パスメトリックの
うちの一方を選択するためのセレクト信号として作用す
る。マルチプレクサ１９１５ａ〜１９１５ｄのそれぞれ
は、マルチプレクサ１９１０ｂ１、１９１０ｄ１、１９
１０ｆ１および１９１０ｈ１のうちの対応するマルチプ
レクサに出力を提供する。
【０１０４】マルチプレクサ１９１０ａ３〜１９１０ｄ
３および１９１５ａ〜１９１５ｄには、対数尤度イネー
ブル１２１４ならびに対数尤度０イネーブル１２０３０
および対数尤度１イネーブル１２０３１の値に依存して
異なる入力対が提供される。対数尤度０イネーブル１２
０３０は、対数尤度プロセッサ０に対してイネーブルさ
れ、対数尤度プロセッサ１に対してディスエーブルされ
る。逆に、対数尤度１イネーブル１２０３１は、対数尤
度プロセッサ１に対してイネーブルされ、対数尤度プロ
セッサ０に対してディスエーブルされる。逆アドレスプ
ロセッサ１２７０は統合復号器１２００内のいくつかの
位置で使用されるため、逆アドレスプロセッサ１２７０
は、相異なる動作モードを扱うことができなければなら
ない。対数尤度イネーブル１２１４ならびに対数尤度イ
ネーブル１２０３０および１２０３１がイナクティブの
とき、逆アドレスプロセッサ１２７０は、非組織畳込み
符号によって生成されるトレリスに作用するビタビモー
ドにある。対数尤度イネーブル１２１４がアクティブの
とき、逆アドレスプロセッサ１２７０は、対数ＭＡＰ復
号の場合の対数尤度演算のための逆トレリススイッチン
グを実行する。対数尤度イネーブル１２１４がアクティ
ブで、対数尤度イネーブル１２０３０および１２０３１
のいずれかがアクティブのとき、逆アドレスプロセッサ
１２７０は、ターボ復号の場合のように再帰組織符号を
用いて対数尤度演算のために適当なスイッチングを実行
する。ＸＯＲゲートは、逆アドレスプロセッサ１２７０
の相異なる動作モードのために適当なスイッチングを実
現する。
【０１０５】第１バンクのマルチプレクサ１９１０ａ３
〜１９１０ｄ３のそれぞれは、対応するラッチ１９１０
ａ２〜１９１０ｄ２に提供される出力を生成する。ラッ
チ１９１０ａ２〜１９１０ｄ２のそれぞれは、逆トレリ
スホールド１２２４を入力として受け取り、マルチプレ
クサ１９１０ａ１、１９１０ｃ１、１９１０ｅ１および
１９１０ｇ１のうちの対応するマルチプレクサへの第２
入力として遅延出力を提供する。
【０１０６】逆トレリス透過ビット１２２６は、第３バ
ンクのマルチプレクサ１９１０ａ１〜１９１０ｈ１のそ
れぞれにブロードキャストされ、第３バンクのマルチプ
レクサ１９１０ａ１〜１９１０ｈ１は、対応するパスメ
トリック１２６５ａ〜１２６５ｈを生成する。パスメト
リック１２６５ａ〜１２６５ｈは、まとめられて、逆ト
レリスパスメトリック１２６５として提供され、逆アド
レスプロセッサ１２７０の出力となる。復号器１２００
が順トレリス方向に動作しているときは、逆トレリス透
過ビット１２２６がセットされ、逆アドレスプロセッサ
１２７０では正規化パスメトリック１２７５が変更なし
に通過して逆トレリスパスメトリック１２６５となる。
【０１０７】図２７に、図６の正規化減算器１２７８を
示す。正規化出力１２４６は、減算器１６１０ａ〜１６
１０ｈのそれぞれに入力される。マルチプレクサバンク
１２７８ａの出力１２７７は、個々のパスメトリック１
２７７ａ〜１２７７ｈとして提供され、これらのパスメ
トリックはそれぞれ対応する減算器１６１０ａ〜１６１
０ｈに提供される。減算器１６１０ａ〜１６１０ｈの出
力１２７５ａ〜１２７５ｈは、正規化パスメトリック１
２７５を形成する。正規化減算器１２７８は、トレリス
をたどる間に計算され正規化出力１２４６として提供さ
れる最大パスメトリックを新パスメトリックから減算し
て、パスメトリック値がアーキテクチャのダイナミック
レンジ内に保持されることを保証するために、使用され
る。
【０１０８】図２８に、本発明の好ましい実施例によ
る、図６の比較器１２４７を示す。バス１２６７上に提
供されるバタフライパスメトリックは、ファンアウトさ
れ、対応する最大値比較器１７１０ａ〜１７１０ｄへの
入力１２６７ａ〜１２６７ｄを生成する。同様に、バス
１２６６上に提供されるバタフライパスメトリックは、
ファンアウトされ、対応する最大値比較器１７１０ｅ〜
１７１０ｈへの入力１２６６ａ〜１２６６ｄを生成す
る。パスメトリック１２６６ａ〜１２６６ｄおよび１２
６７ａ〜１２６７ｄは相互に比較され、最大パスメトリ
ック１７１５が、図３１に示すマルチロー比較器ツリー
に出力される。マルチロー比較器ツリーは、復号器がマ
ルチロー構成で動作するときに、調べているトレリスの
状態に対して計算されている最大のパスメトリックを捕
捉するように、復号器全体にわたる。マルチロー比較器
ツリーからの出力は、レジスタ１７２０に提供される。
レジスタ１７２０は、トレリスをたどる間に計算された
最大パスメトリックを記憶する。出力１７１６はまた、
減算器１７３０にも入力される。レジスタ１７２０は、
減算器１７３０への第２入力を提供する。この入力は、
トレリスをたどる間に計算された最大パスメトリックを
提供する。この減算器は、トレリスをたどる間に計算さ
れた最大パスメトリックを最大パスメトリック１７１５
と比較し、計算されたばかりの最大パスメトリック１７
１５が、トレリスをたどる間に計算された最大パスメト
リックより大きい場合、ロード信号１７３５がレジスタ
１７２０に対してイネーブルされ、最大パスメトリック
１７１５がレジスタ１７２０にロードされて、トレリス
をたどる間に計算された最大パスメトリックとなる。こ
のレジスタは、正規化出力１２４６となるもう１つの出
力を提供し、これは、正規化減算器１２７８および中間
復号メモリ・プロセッサ１２４０に供給される。正規化
出力１２４６は、計算されたパスメトリック値がアーキ
テクチャのダイナミックレンジ内にとどまることを保証
するために使用される。
【０１０９】図２９に、好ましい実施例による図６のパ
スメトリックメモリ１２８０を示す。パスメトリックリ
セット１２３０およびパスメトリックリード／ライトク
ロック１２３１が、メモリユニット１８１０ａ〜１８１
０ｈのそれぞれに提供される。上側メモリブロック１８
１０ａ〜１８１０ｄはＢ０としてまとめられ、入力ＡＤ
ＤＲ０（１２２８ａ）を受け取る。他方、下側メモリブ
ロック１８１０ｅ〜１８１０ｈはまとめられてＢ１を形
成し、対応する入力ＡＤＤＲ１（１２２８ｂ）を受け取
る。パスメトリックストア１２８０は、順トレリスパス
メトリック１２８５を受け取り、これはファンアウトさ
れ、図示のように、対応するメモリブロック１８１０ａ
〜１８１０ｈのそれぞれにパスメトリック１２８５ａ〜
１２８５ｈを提供する。パスメトリックストア１２８０
は、１トレリス処理サイクルの間、順トレリスパスメト
リック１２８５をバッファリングした後、出力１２７６
ａ〜１２７６ｈを生成し、これらの出力はまとめられて
記憶パスメトリック１２７６を形成する。
【０１１０】図３０に、本発明の好ましい実施例による
図６の順アドレスプロセッサ１２９０を示す。順アドレ
スプロセッサ１２９０は、パスメトリックを遅延させ並
べ換えて、所望のパスメトリックのパターンを生成する
ことを可能にする。順アドレスプロセッサ１２９０はま
た、復号器１２００が逆トレリスモードで動作している
ときは、入力パスメトリックが変更なしに出力として提
供されるように透過的に作用することが可能である。上
側パスメトリックバス１２９６は、構成要素のパスメト
リック１２９６ａ〜１２９６ｄに分かれ、これらは、図
示のように、２個のマルチプレクサ２０１０ａおよび２
０１０ｂに提供される。これらのマルチプレクサのそれ
ぞれは、２個の入力パスメトリックを受け取る。下側パ
スメトリックバス１２９５は、構成要素のパスメトリッ
ク１２９５ａ〜１２９５ｄに分かれ、これらは、図示の
ように、２個のマルチプレクサ２０１０ｃおよび２０１
０ｄに提供される。これらのマルチプレクサのそれぞれ
は、２個の入力パスメトリックを受け取る。マルチプレ
クサ２０１０ａ〜２０１０ｄはそれぞれ、順トレリスセ
レクト１２３２を受け取る。順トレリスセレクト１２３
２は、提供されるパスメトリック１２９６ａ〜１２９６
ｄおよび１２９５ａ〜１２９５ｄのいずれを選択すべき
かを示す。
【０１１１】マルチプレクサ２０１０ａ〜２０１０ｄの
それぞれは、対応する保持レジスタ２０１５ａ〜２０１
５ｄに出力を供給する。保持レジスタ２０１５ａ〜２０
１５ｄはそれぞれ、順トレリスホールド１２３４を入力
として受け取る。マルチプレクサ２０１０ａ〜２０１０
ｄおよび保持レジスタ２０１５ａ〜２０１５ｄの目的
は、インプレースパスメトリックアドレシングの一部と
して、パスメトリック１２９６ａ〜１２９６ｄおよび１
２９５ａ〜１２９５ｄの一部を１クロックサイクルだけ
遅延させることである。
【０１１２】保持レジスタ２０１５ａ〜２０１５ｄのそ
れぞれは、図示のように、マルチプレクサバンク２０２
０に提供される出力を生成する。マルチプレクサバンク
２０２０の他方の入力は、同じく図示されているよう
に、上側パスメトリックバス１２９６および下側パスメ
トリックバス１２９５の構成要素のパスメトリックであ
る。パスメトリック入力マルチプレクサセレクト１２３
８が、マルチプレクサバンク２０２０にブロードキャス
トされる。マルチプレクサバンク２０２０は、第２のマ
ルチプレクサバンク２０３０への出力を生成する。第２
マルチプレクサバンク２０３０の他方の入力は、上側パ
スメトリックバス１２９６および下側パスメトリックバ
ス１２９５の構成要素のパスメトリックである。順トレ
リス透過ビット１２３６が、第２マルチプレクサバンク
２０３０に提供され、復号器１２００が逆トレリスモー
ドで動作しているときに透過的な経路をなすために使用
される。マルチプレクサバンク２０３０は、パスメトリ
ック１２８５ａ〜１２８５ｈを生成する。これらのパス
メトリックは、まとめられて、順トレリスパスメトリッ
ク１２８５を形成し、順アドレスプロセッサ１２９０の
出力となる。
【０１１３】図３１に、８ロー復号器構成で用いられる
ときの、図６の比較器１２４７を示す。各ローの比較器
１２４７′は、マルチプレクサ２１００のバンクを介し
て相互接続される。それぞれのマルチプレクサ２１１０
は、対応する復号器ローにおける対応する比較器１２４
７′への単一の入力を提供する。比較器１２４７′の対
は、それらの出力１７１５を、ＡＣＳノードユニット１
４２０ａ″、１４２０ｂ″、１４２０ｃ″および１４２
０ｄ″に入力する。これらのＡＣＳノードユニットのそ
れぞれは、復号器の２個のローにわたる。比較器１２４
７′の出力１７１５はまた、マルチプレクサ２１１０の
バンクへも再帰入力として提供される。ＡＣＳノードユ
ニット１４２０ａ″、１４２０ｂ″、１４２０ｃ″およ
び１４２０ｄ″は、２個ずつ対にされ、それらの出力
を、さらに別のＡＣＳノードユニット１４３０ａ″およ
び１４３０ｂ″に入力する。ＡＣＳノードユニット１４
２０ａ″、１４２０ｂ″、１４２０ｃ″および１４２０
ｄ″の出力はまた、マルチプレクサ２１１０のバンクへ
も再帰入力として提供される。ＡＣＳノードユニット１
４３０ａ″および１４３０ｂ″は、それらの出力を、最
後のＡＣＳノードユニット１４４０″に提供するととも
に、マルチプレクサ２１１０のバンクに再帰入力として
提供する。最後のＡＣＳノードユニット１４４０″の出
力は、最後の再帰入力としてマルチプレクサ２１１０の
バンクに提供される。各マルチプレクサ２１１０にはセ
レクト信号が提供される。
【０１１４】図３２に、アドレスコントローラを含む、
図６の入力シンボル履歴１２９８の構成を示す。入力シ
ンボル履歴アドレス１２１９は、ウィンドウデコーダ２
２１０に入力される。ウィンドウデコーダ２２１０は、
第１の二重バッファメモリバンク０（２２１６）および
第２の二重バッファメモリバンク１（２２１８）へのア
クセスを可能にするためにアドレスをデコードする。入
力シンボル履歴１２９８は、連続的なデータフローが維
持されることを保証するために、受け取った入力を二重
バッファリングする。入力シンボル履歴クロック１２２
３および入力シンボル履歴リセット１２２５は、カウン
タ２２１２に提供され、カウンタ２２１２の出力１２９
７ａもまた、二重バッファメモリバンク０（２２１６）
および二重バッファメモリバンク１（２２１８）に提供
される。入力シンボル１２９９は、ホストプロセッサか
ら、デマルチプレクサ２２１４に提供される。デマルチ
プレクサ２２１４は、二重バッファメモリバンク０（２
２１６）への出力２２２４と、二重バッファメモリバン
ク１（２２１８）への出力２２２６を生成する。デマル
チプレクサ２２１４はまた、入力として、リード／ライ
ト信号１２９７ｂを受け取る。リード／ライト信号１２
９７ｂは、第１マルチプレクサ２２２０および第２マル
チプレクサ２２２２にも供給される。二重バッファメモ
リバンク０（２２１６）および二重バッファメモリバン
ク１（２２１８）のそれぞれには、バンクセレクト信号
１２１１が提供される。ただし、バンクセレクト信号１
２１１は、二重バッファメモリバンク１（２２１８）へ
のインタフェースで反転される。
【０１１５】二重バッファメモリバンク０（２２１６）
は、マルチプレクサ２２２０への第１出力２２２８と、
第２マルチプレクサ２２２２への第２出力２２３０を生
成する。二重バッファメモリバンク１（２２１８）は、
マルチプレクサ２２２０に供給される対応する第１出力
２２３２と、第２マルチプレクサ２２２２に提供される
第２出力２２３４を生成する。第１マルチプレクサ２２
２０は、対数尤度プロセッサ０（１２５０ｂ）に入力さ
れる出力１２９１ｂを生成する。第２マルチプレクサ２
２２２は、バタフライプロセッサ１２６０に入力される
出力１２９１ａを生成する。
【０１１６】図３２は、二重バッファメモリバンク１
（２２１８）の分解図も示している。入力データ２２２
６は、１対ｎデマルチプレクサ２２４０に提供される。
１対ｎデマルチプレクサ２２４０はまた、ウィンドウデ
コーダ２２１０の出力であるウィンドウセレクトも受け
取る。デマルチプレクサ２２４０からのｎ個の出力は、
ｎ個の対応するウィンドウＷ０〜Ｗｎに提供される。こ
れらのウィンドウのそれぞれは、第１のｍ対１マルチプ
レクサ２２４２および第２のｍ対１マルチプレクサ２２
４４に提供される出力を生成する。ｍ対１マルチプレク
サ２２４２、２２４４のそれぞれは、ウィンドウセレク
ト入力信号も受け取る。第１のｍ対１マルチプレクサ２
２４２は、出力２２３２を生成し、この出力は、ダミー
ベータ計算のために使用され、対数尤度プロセッサ１２
５０ａに送られる。第２のｍ対１マルチプレクサ２２４
４は、出力２２３４を生成し、この出力は、バタフライ
プロセッサ１２６０の枝メトリックユニットにおいてア
ルファおよびベータを計算するために使用される。
【０１１７】図３３に、図６の対数尤度比プロセッサ１
２９７を示す。対数尤度比プロセッサ１２９７は、入力
１２４５ａおよび１２４５ｂを受け取る。これらの入力
はそれぞれ、対数尤度プロセッサ１２５０ａおよび対数
尤度プロセッサ１２５０ｂからの出力である。対数尤度
比プロセッサ１２９７はまた、入力として、外部情報１
２４２、ハード・ソフト出力セレクト１２１３、拡散入
力１２４３、トレースバックプロセス出力１５６７およ
びスクランブルアドレスデータ１２８６も受け取る。
【０１１８】減算器２３１０は、それぞれ「１」および
「０」の尤度を表す入力１２４５ａおよび１２４５ｂを
受け取り、第２減算器２３２０に供給される出力２３１
５を生成する。減算器２３１０の出力２３１５はまた、
第１マルチプレクサ２３３０にも供給されるとともに、
出力１２９４の一部を形成する。減算器２３２０への第
２入力は外部情報１２４２である。減算器２３２０の出
力２３２５は、第２マルチプレクサ２３４０に提供され
る。
【０１１９】トレースバックプロセス出力１５６７は、
第１マルチプレクサ２３３０への第２入力として提供さ
れる。ハード・ソフト出力セレクト１２１３は、マルチ
プレクサ２３３０のセレクト入力として提供され、マル
チプレクサ２３３０の出力は、復号出力１２９４の０ビ
ットを形成する。減算器２３１０の出力２３１５は、マ
ルチプレクサ２３３０の出力の最下位ビットと組み合わ
されて、マルチビット復号出力１２９４を形成する。
【０１２０】第２マルチプレクサ２３４０は、スクラン
ブルアドレスデータ１２８６を第２入力として受け取
り、拡散入力１２４３をセレクト信号として受け取る。
第２マルチプレクサ２３４０は、出力１２９３を生成
し、この出力は、対数尤度比プロセッサ１２９７から中
間復号結果・メモリ１２４０に供給される。
【０１２１】図５に示した実施例は、５フェーズモード
で動作する。尤度プロセッサが存在しないため、図６の
実施例（これは２フェーズモードで動作する）で対数尤
度プロセッサ１２５０ａおよび１２５０ｂによって実行
される計算において、より多くのアルファおよびベータ
を記憶するために、より多くのパスメトリックメモリが
必要となる。
【０１２２】［動作］復号器１２００の動作における第
１ステップは、アーキテクチャが畳込み復号またはター
ボ復号のいずれかの必要な構成を実現するように、復号
器を初期化することである。演算に利用可能な変数に
は、問題となるトレリスサイズに必要なコラムの数、ト
レリス内の状態数、パスメトリックメモリ内のコラムの
アドレシングに使用される適当な数のビットに対するマ
スク、および、トレースバックプロセスの判定深さがあ
る。処理対象のシンボルの生き残りパスメトリックを保
持するレジスタが初期化され、各トレリス演算に必要な
コラムアドレス順序を反映するようにシンボル時刻ごと
に値が置換される順番号が、レジスタバンクに代入され
る。
【０１２３】なお、復号器１２００は、順トレリス方向
または逆トレリス方向のいずれにも動作可能である。
【０１２４】トレリスを順方向にたどっている場合、逆
アドレスプロセッサ１２７０は、逆トレリス透過ビット
１２２６をセットすることによって透過モードで動作す
るように設定される。トレリスを順方向にたどるとき、
順番号は、最初に使用した後に左へ回転される。
【０１２５】反復プロセスは、反復番号に対応するパス
メトリックストア１２８０のＢ０およびＢ１のコラムか
らパスメトリックを読み出すことによって開始される。
１２８０ Ｂ０および１２８０ Ｂ１の第１コラムに保
持されるパスメトリックの順次リストがバタフライプロ
セッサ１２６０に提供される。バタフライプロセッサ１
２６０は、マルチプレクサバンク１２５０ｃを介して、
新パスメトリックを生成する。この新パスメトリック
は、もはや宛先状態順ではなく、順アドレスプロセッサ
１２９０に供給される。順アドレスプロセッサ１２９０
は、実質的に、新パスメトリックの各コラムに対するソ
ート操作を実行し、その結果、パスメトリックメモリ１
２８０のＢ０およびＢ１のコラムが、コラムを順に読ん
でいくときに順次状態のセットを表すようになる。それ
ぞれのコラム操作中、図１１Ａ〜図１１Ｅに示したよう
に、８個の新パスメトリックのうちの半数はパスメトリ
ックストア１２８０に直接書き込まれる一方、残りの新
パスメトリックは順アドレスプロセッサ１２９０内の保
持レジスタ２０１５ａ〜２０１５ｄに書き込まれる。こ
れは、パスメトリックのグループごとに入れ替わる。
【０１２６】順トレリスをたどることは、コラム数だけ
の反復を必要とする。この数は、問題としている特定の
トレリスに必要なコラム数より１だけ大きい。反復番号
が偶数の場合、バス１２９６Ａ，Ｃ，Ｅ，Ｇからのパス
メトリックが、反復番号に対応するパスメトリックスト
ア１２８０ Ｂ０のコラムに書き込まれる。バス１２９
６Ｂ，Ｄ，Ｆ，Ｈからのパスメトリックは同時に、順ア
ドレスプロセッサ１２９０の保持レジスタ２０１５ａ〜
２０１５ｄに書き込まれる。
【０１２７】一方、奇数番目の反復である場合、バス１
２９６Ａ，Ｃ，Ｅ，Ｇからのパスメトリックが、順アド
レスプロセッサ１２９０の保持レジスタ２０１５ａ〜２
０１５ｄに書き込まれ、バス１２９６Ｂ，Ｄ，Ｆ，Ｈか
らのパスメトリックは、反復番号に対応するパスメトリ
ックストア１２８０のコラムに書き込まれる。
【０１２８】コラム操作中、バタフライプロセッサ１２
６０のＡＣＳユニットによって生成される判定ビット１
２５５は１バイトにまとめられ、中間復号メモリ・プロ
セッサ１２４０に書き込まれる。プロセスにおける次の
反復は、次の反復の番号に対応するパスメトリックスト
ア１２８０のＢ０およびＢ１からコラムアドレスを読み
出すことによって開始される。反復プロセスは、コラム
反復の数が、計算しているトレリスに必要なコラム数よ
り１だけ大きい数に一致するまで継続する。
【０１２９】順アドレスプロセッサ１２９０の保持レジ
スタ内の４個の新パスメトリックを転送するために、反
復プロセスの最後にもう１回の書き込み操作が必要とさ
れる。これらの４個の新パスメトリックは、パスメトリ
ックストアメモリ１２８０Ｂ１の最終コラムに書き込ま
れる。最終結果として、新パスメトリックは、異なるコ
ラム順序で、パスメトリックストア１２８０のＢ０およ
びＢ１に書き込まれたことになる。なお、各コラム内の
順序は変わっていない。
【０１３０】トレリスを逆方向にたどっているときは、
順番号は、右に回転された後にはじめて使用される。４
個のパスメトリックからなるグループが、パスメトリッ
クストア１２８０ Ｂ０の第１コラムからフェッチさ
れ、逆アドレスプロセッサ１２７０内の保持レジスタに
入れられる。順アドレスプロセッサ１２９０は、順トレ
リス透過ビット１２３６をセットすることによって透過
モードで動作するように設定される。対応する逆トレリ
ス透過ビット１２２６は、逆アドレスプロセッサ１２７
０がイネーブルされるように設定される。逆トレリスを
たどることは、図１３および図１４で説明した。
【０１３１】トレリスを逆方向にたどることは、その特
定のトレリスに必要なコラム数より１だけ大きい数に等
しい反復数を必要とする。トレリスを逆方向にたどると
き、インプレースパスメトリック方式は常に、逆アドレ
スプロセッサ１２７０を通じて、スクランブルされたパ
スメトリックのリストを提供し、バタフライプロセッサ
１２６０へのパスメトリックの非順次リストを生成す
る。バタフライプロセッサ１２６０によって生成され
る、結果として得られるトレリス状態順序は、トレリス
状態順である。
【０１３２】偶数番目の反復を行う場合、反復番号に１
を加えた番号に等しいパスメトリックストア１２８０
Ｂ０内のコラムが読み出され、マルチプレクサ１２７８
ａ、正規化プロセッサ１２７８および逆アドレスプロセ
ッサ１２７０を通ってバタフライプロセッサ１２６０へ
と渡される。逆アドレスプロセッサ１２７０に現在保持
されているパスメトリックもまたバタフライプロセッサ
１２６０に読み込まれる。反復番号に等しいパスメトリ
ックストア１２８０内のコラムが読み出され、逆アドレ
スプロセッサ１２７０の保持レジスタに書き込まれる。
【０１３３】反復番号が奇数の場合、反復番号に１を加
えた番号に等しいパスメトリックストア１２８０ Ｂ１
のコラムが読み出され、マルチプレクサ１２７８ａおよ
び正規化プロセッサ１２７８を通って逆アドレスプロセ
ッサ１２７０に渡され、さらにバタフライプロセッサ１
２６０へと渡される。逆アドレスプロセッサ１２７０に
保持されているパスメトリックもまたバタフライプロセ
ッサ１２６０に入力される。反復番号に等しいパスメト
リックストア１２８０のコラムが読み出され、逆アドレ
スプロセッサ１２７０の保持レジスタに書き込まれる。
【０１３４】逆トレリスをたどるこの時点で、パスメト
リックストア１２８０のＢ０およびＢ１の第１コラムに
保持されるパスメトリックの順次リストが逆アドレスプ
ロセッサ１２７０に提供される。逆アドレスプロセッサ
１２７０は、バタフライプロセッサ１２６０に提供され
る結果のコラムがもはや宛先状態順ではないという意味
で、新パスメトリックの各コラムに対するソート操作を
実行する。バタフライプロセッサ１２６０は、８個の新
パスメトリックを生成し、これらの新パスメトリック
は、マルチプレクサバンク１２５０ｃを介して、順アド
レスプロセッサ１２９０に提供される。順アドレスプロ
セッサ１２９０は透過モードにあるため、バタフライプ
ロセッサ１２６０によって生成されたパスメトリックの
トレリス状態順リストが、マルチプレクサバンク１２５
０ｃを介して、パスメトリックストア１２８０のＢ０お
よびＢ１に書き戻される。パスメトリックストア１２８
０のＢ０およびＢ１は、コラムを順に読んでいくときに
順次状態のセットを表す。
【０１３５】コラム操作中、バタフライプロセッサ１２
６０のＡＣＳユニットによって生成される判定ビット１
２５５は１バイトにまとめられ、中間復号メモリ・プロ
セッサ１２４０に書き込まれる。次の反復は、パスメト
リックストア１２８０のＢ０およびＢ１からパスメトリ
ックの適当なコラムを読み出すことによって開始され
る。
【０１３６】反復プロセスの終了時には、新パスメトリ
ックは、異なるコラム順序で、パスメトリックストア１
２８０のＢ０およびＢ１に戻る。なお、各コラム内の順
序は変わっていない。
【０１３７】中間復号メモリ・プロセッサ１２４０内の
トレースバックプロセッサ１５１０は、周知のポインタ
型トレースバック演算を実行するので、トレリス処理方
向と、判定ビットのビット位置を知っている。判定ビッ
トは、１バイトから抽出され、トレースバックメモリ１
５３０内への次のポインタを生成するために使用され
る。トレースバックは、あらかじめ規定されたトレース
バック深さに達したときに終了する。トレースバック深
さは一般に、符号の拘束長の５〜９倍の間にある。
【０１３８】復号器１２００がターボ復号のために使用
されているときは、処理は、ダミーベータ／アルファ処
理と、ベータ／ＬＬＲ処理という２つの異なるフェーズ
に分かれる。トレリス状態の数が、バタフライプロセッ
サ１２６０のＡＣＳユニットサイズの整数（２の累乗）
倍でＡＣＳユニットＡＣＳ０〜ＡＣＳ７の数と一致する
という縮退した場合だけを除いては、順トレリスまたは
逆トレリスのいずれかの演算が言及されているときには
上記の処理が行われる。対数尤度プロセッサ０（１２５
０ａ）およびバタフライプロセッサ１２６０内のＡＣＳ
ユニットには、それぞれのＡＣＳユニットがアルファお
よびベータの計算に必要な結果を累算することを可能に
するレジスタがそれぞれ設けられる。
【０１３９】ダミーベータおよびアルファの計算は並列
に行われる。対数尤度プロセッサ０（１２５０ａ）は、
リーフＡＣＳユニットを自由に使用してダミーベータ計
算を実行する。この計算は、それぞれがウィンドウメモ
リシステムである入力シンボル履歴バッファおよび中間
復号メモリ・プロセッサインタリーバメモリへのアクセ
スを必要とする。入力シンボル履歴バッファは、処理ウ
ィンドウのサイズのバンク２２１６および２２１８とし
て組織される。対数尤度プロセッサ０（１２５０ａ）
は、時刻ｔ＋１に処理すべきウィンドウを時刻ｔに処理
することによってダミーベータを累算する。対数尤度プ
ロセッサ０（１２５０ａ）は、パスメトリックストア１
２８０へのアクセスを必要としない。これが、対数尤度
プロセッサ０（１２５０ａ）がバタフライプロセッサ１
２６０内に含まれるＡＣＳユニットと並列に動作可能な
理由である。
【０１４０】対数尤度プロセッサ０（１２５０ａ）は、
計算された最大のベータを決定するためにＡＣＳツリー
内の加算器を使用することにより、ダミーベータ値に対
する正規化を実行する。この最大値は、対数尤度プロセ
ッサ０（１２５０ａ）のリーフＡＣＳユニットへの入力
を使用する前に、その入力から減算される。
【０１４１】バタフライプロセッサ１２６０は、アルフ
ァ計算を実行し、構成要素のＡＣＳユニット内にあるレ
ジスタにおいてアルファ値を累算する。バタフライプロ
セッサ１２６０は、順トレリスをたどる間に行われるの
と同様に、順トレリス演算および正規化を実行する。
【０１４２】対数尤度プロセッサ０（１２５０ａ）によ
って計算されるダミーベータは、ベータ計算フェーズの
開始時にバタフライプロセッサ１２６０に提供される。
【０１４３】ベータの計算中は、対数尤度プロセッサ１
２５０ａおよび１２５０ｂの両方がバタフライプロセッ
サ１２６０とともに使用される。対数尤度プロセッサ１
２５０ａ、１２５０ｂのそれぞれは、パスメトリックス
トア１２８０からのアルファと、前のクロックサイクル
から得られたベータと、中間復号メモリ・プロセッサ１
２４０から生成される外部情報１２４２とを受け取り、
それぞれ、「１」および「０」に対する対数尤度の結果
を生成する。対数尤度計算は、複数のローにわたる可能
性がある。その計算は、前状態にわたる最大値の結果を
決定しているからである。
【０１４４】ベータ計算は、アルファとは異なり、入力
シンボル履歴ウィンドウを通して逆方向に動作し、アル
ファ計算で用いられるガンマを使用する。ベータ計算
は、アルファ計算で用いられたのと同じトレリス枝メト
リック割当てを使用する。
【０１４５】入力履歴のブロック全体が処理され、結果
として得られる出力がインタリーバ１５２０に供給され
た後、プロセスは、ターボ復号演算の後半を開始するこ
とができる。第１復号器演算中のインタリーバ演算は、
順次読み出しおよび順次書き込みである。これに対し
て、第２復号器演算中、インタリーバは、スクランブラ
アドレス出力によって決定されるランダムアドレス順序
を用いて、読み出しおよび書き込みが行われる。第２復
号器演算中、読み出し（リード）および書き込み（ライ
ト）のアドレスは同一である。第１復号器の後のインタ
リーバ演算は、書き込みは順次であるが、読み出しはラ
ンダムであり、第１および第２の復号器に統計的独立性
を与えるために用いられるあらかじめ規定された拡散系
列に従う。第２復号器のインタリーバ演算は、書き込み
は、拡散系列に従ってランダムであり、読み出しは順次
である。
【０１４６】なお、ターボ符号化に用いられる符号器は
同一である必要はないため、第２復号器の復号レートお
よび拘束は、第１復号器のものと必ずしも同一ではな
い。このため、ターボ復号器の構成を、ブロック処理演
算どうしの間で変えなければならないことがある。その
場合、これは、設定レジスタの内容を操作することによ
って容易に対処される。
【０１４７】入力シンボル履歴の各ブロックは、許容さ
れるビット誤り率の範囲内で復号を行うために、数回の
完全なターボ反復を必要とする。必要な反復数は、必要
とされるビット誤り率が達成されることを保証するよう
に設定可能である。
【０１４８】本発明のアーキテクチャの利点は、１回の
ターボ復号反復を完了するのに２フェーズしか必要とし
ないことである。これは、アーキテクチャの利用におけ
るフレキシビリティを提供するとともに、使用される復
号器ローの数と、必要な反復数とのバランスをとること
を可能にする。例えば、４回の反復を行うターボ復号器
は、２回の反復を要する２個の復号器ローを使用して実
現可能である。
【０１４９】対数ＭＡＰ計算は、スライディングウィン
ドウアルゴリズムを用いて実行される。スライディング
ウィンドウアルゴリズムは、２フェーズで実現される。
単一の復号器では、これはレイテンシの増大（図３４Ａ
の構成（単一の復号器のみが使用される）に示すよう
に、各ウィンドウに２パス）を生じる。第１パスは、ダ
ミーベータ値と順アルファ値を並列に計算し、順アルフ
ァ値をアルファメモリに記憶する（注意：このメモリ
は、パスメトリック記憶のためにビタビアルゴリズムで
使用されるのと同じメモリである）。第２パスは、アル
ファ値を読み出し、対数ＭＡＰアルゴリズムに従ってベ
ータ値を計算し、対数尤度比（ＬＬＲ）を出力する。
【０１５０】複数の復号器を使用するときは、２フェー
ズの計算を重畳させることが可能であり、復号器は、小
さいレイテンシで１ブロックを処理することができる。
複数の復号器は、相異なるデータストリームに対して個
別に動作することも可能であり、あるいは、図３４Ｂの
構成に示すように、単一のストリームの復号速度を大き
くするように協働することも可能である。図５に示した
実装は、４個の独立なストリームを処理するか、高速
（小さいレイテンシ）で２個のストリームを処理する
か、さらに高速（最小のレイテンシ）で１個のストリー
ムを処理することが可能である。
【０１５１】表１に、複数の符号化ストリームを同時に
サポートする統合復号器のフレキシビリティを例示す
る。例えば、４個の復号器ローを有する復号器は、４個
までのデータストリームを同時に処理することができ
る。さらに、復号器ローは協働して、より少数のストリ
ームをより高いスループットで復号することが可能であ
る。これは、音声復号のレイテンシを最小限にするため
に有用である。表１は、このアプローチのフレキシビリ
ティと、それぞれの場合に得られる適当な復号高速化を
例示する（なお、このリストは決して完全ではなく、よ
り多くの復号器ローを互いに結合して、さらに高いフレ
キシビリティを達成することが可能である）。
【表１】
【０１５２】より少数のデータストリームを高速で復号
するために２個または４個の復号器がどのように協働す
ることができるかを例示するため、図３５に、２個の復
号器の間の相互接続を示す。「Ｍ」と記されたボックス
は、隣の復号器からのパスメトリックの一部をパスメト
リックメモリに書き込む前に入れ替えることを可能にす
るマルチプレクサである。さらに、図３６には、単一の
復号器、２個の復号器、または４個の復号器のいずれと
しても機能するように、４個の復号器をどのようにして
相互接続することができるかを示す。
【０１５３】統合復号器の複数標準対応性を実証するた
め、復号器は、表２に示す標準の任意の組み合わせをサ
ポートする。（このリストは決して完全ではないが、こ
の統合復号器のフレキシブルな（したがって有用な）性
質を実証するために記載している。）
【表２】
【０１５４】統合復号器９００は、畳込み符号化データ
ストリームおよびターボ符号化データストリームに必要
な復号を実現し、複数のデータストリームおよび複数の
音声ストリームを同時にサポートすることができる。タ
ーボ符号化データストリームを復号するとき、この復号
器は、最大値−対数ＭＡＰアルゴリズムまたは対数ＭＡ
Ｐソフト出力ＭＡＰアルゴリズムのいずれかを用いた反
復ターボ復号器を実現する。この復号器は、畳込みおよ
びターボ復号方式の両方の効率的実現を可能にするよう
に、その構成要素を最大限に再利用する。
【０１５５】本発明の復号器は、相異なる標準の音声ス
トリームを復号するために、必要に応じて、動的に分割
されることが可能である。本発明の復号器は、相異なる
符号化レート（レート１／２、レート１／３、レート１
／４など）でストリームを処理することができる。本発
明の復号器はまた、相異なる拘束長で符号化されたスト
リームを処理することも可能である。したがって、本発
明の統合復号器アーキテクチャは、現在規定されている
移動ワイヤレス標準（音声およびデータの両方につい
て、第１、第２および第３世代）のそれぞれをサポート
することが可能である。
【０１５６】好ましい実施例の統合復号器アーキテクチ
ャは、非組織（フィードフォワード）符号器と組織（フ
ィードバックワード）符号器の機能を単一のアーキテク
チャに組み込む。図３７Ａに、符号語３２２５の１個の
符号ビット３２２５＿０を生成するための、多項式３２
４０と状態ビット３２５０のミキシングを示す。多項式
３２４０は、対応するＡＮＤゲート３２６０に提供され
る。このＡＮＤゲート３２６０は、状態３２５０も入力
として受け取る。それぞれのＡＮＤゲート３２６０は、
対応するＸＯＲゲート３２７０への出力を生成する。そ
れぞれのＸＯＲゲート３２７０はまた、遷移入力３２８
０も受け取り、Ｍビット非組織符号器３２３０の出力３
２２５＿０を生成する。
【０１５７】図３７Ｂに、符号語３２２５に対する符号
器３２００の全体を示す。多項式３２４０は、対応する
Ｍビット非組織符号器３２３０に提供される。入力ビッ
ト３２２０は、ＸＯＲゲート３２７５に提供される。RS
C_ENABLE信号は、ＡＮＤゲート３２８０に提供され、こ
のＡＮＤゲート３２８０の出力は、ＸＯＲゲート３２７
５の第２入力となる。ＡＮＤゲート３２８０はまた、入
力として、符号器３２３０の出力も受け取る。ＸＯＲゲ
ート３２７５は、Ｍビットシフトレジスタ３２１０およ
びそれぞれの符号器３２３０に出力を提供する。Ｍビッ
トシフトレジスタ３２１０はまた、クロック信号３２８
５およびリセット信号３２９０を受け取り、時刻Ｔにお
ける符号器３２００の状態を保持する。この状態値は、
非組織符号ビットを生成するために、それぞれの特定の
多項式３２４０（特定の符号によって指定される）とと
もに使用される。レジスタ３２１０の出力３２５０は、
それぞれの符号器３２３０にブロードキャストされる。
符号器３２３０の出力３２２５＿０〜３２２５＿Ｒは、
まとめられて、符号語(CODE_WORD)３２２５を形成す
る。
【０１５８】RSC_ENABLE３２１５をイネーブルすること
により、符号器３２００は再帰組織（ＲＳ：recursive
systematic）符号器となる。再帰組織符号では、入力ビ
ット３２２０は、符号語３２２５の組織ビットを形成す
る。それぞれのＭビット符号器３２３０の生成したビッ
トは、ＲＳ符号語３２２５の残りの部分を形成する。
【０１５９】非組織符号器の場合、CODE_WORD３２２５
はＲ個のビット（ただし、Ｒ＝符号のレート）を含むこ
とになる。RSC_ENABLE３２１５がアクティブのとき、CO
DE_WORD３２２５は通常１ビット幅である。出力CODE_WO
RD３２２５（今の場合１ビット幅）および入力ビット(I
NPUT_BIT)３２２０がＲＳ符号語を形成する。
【０１６０】
【発明の効果】上記の説明から明らかなように、本発明
の実施例は、統合されたスケーラブルなアーキテクチャ
を用いて、複数の伝送標準の復号に適用可能である。
【０１６１】上記の説明は、本発明の実施例についての
ものに過ぎない。本発明の技術的範囲および技術思想か
ら離れることなく、さまざまな修正や変形が可能であ
る。実施例は例示であり、限定的なものではない。
【０１６２】特許請求の範囲の発明の要件の後に括弧で
記載した番号がある場合は、本発明の一実施例の対応関
係を示すものであって、本発明の範囲を限定するものと
解釈すべきではない。
【図面の簡単な説明】
【図１】複数のプロトコルを用いた通信ネットワークの
概略ブロック図である。
【図２】符号化を用いた通信システムの概略ブロック図
である。
【図３】符号化を用いた通信システムにおける一般的な
ビタビ復号器の概略ブロック図である。
【図４】符号化を用いた通信システムにおける一般的な
ターボ復号器の概略ブロック図である。
【図５】統合復号器の概略ブロック図である。
【図６】統合復号器のアーキテクチャの概略ブロック図
である。
【図７】図６のバタフライプロセッサの概略ブロック図
である。
【図８】図６の加算比較選択（ＡＣＳ：Add-Compare-Se
lect）ユニットの概略ブロック図である。
【図９】３２状態トレリスとその対応するバタフライプ
ロセッサおよびパスメトリックを表す図である。
【図１０】結果のパスメトリック位置を示す図である。
【図１１】Ａ〜Ｅはそれぞれ、時刻ｔ＝１〜ｔ＝５にお
けるインプレースパスメトリックアドレシングを表す図
である。
【図１２】パスメトリックコラムのアドレシングを表す
図である。
【図１３】逆トレリス構成のインプレースパスメトリッ
クアドレシングを表す図である。
【図１４】逆トレリス構成のインプレースパスメトリッ
クアドレシングを表す図である。
【図１５】図６の中間復号メモリプロセッサの概略ブロ
ック図である。
【図１６】ウィンドウメモリサブシステム、トレースバ
ックコントローラおよびインタリーバコントローラを示
す、図１５の分解概略ブロック図である。
【図１７】図１６のトレースバックコントローラの概略
ブロック図である。
【図１８】図１６のインタリーバの概略ブロック図であ
る。
【図１９】図１８のインタリーバアドレスコントローラ
の分解図である。
【図２０】図１６のウィンドウメモリサブシステムの概
略ブロック図である。
【図２１】１ロー復号器に対する図６の対数尤度プロセ
ッサの概略ブロック図である。
【図２２】図２１の加算比較選択ノードユニットの概略
ブロック図である。
【図２３】８ロー復号器に対する図６の対数尤度プロセ
ッサの概略ブロック図である。
【図２４】図２１のＡＣＳユニットの概略ブロック図で
ある。
【図２５】図６のバタフライ復号プロセッサバンクの概
略ブロック図である。
【図２６】図６の逆アドレスプロセッサの概略ブロック
図である。
【図２７】図６の正規化減算器の概略ブロック図であ
る。
【図２８】図６の比較器の概略ブロック図である。
【図２９】図６のパスメトリックメモリの概略ブロック
図である。
【図３０】順アドレスプロセッサの概略ブロック図であ
る。
【図３１】図６の比較器（ＡＣＳレベル）の概略ブロッ
ク図である。
【図３２】図６の入力シンボル履歴の概略ブロック図で
ある。
【図３３】図６の対数尤度比プロセッサの概略ブロック
図である。
【図３４】複数の復号器を用いて１つのターボ復号器を
実現する例を示す図である。
【図３５】まとめて単一の復号器として動作する２個の
相互接続された復号器（サイクルあたり１６状態トレリ
ス）の概略ブロック図である。
【図３６】さらに復号性能を高めるために、まとめて単
一の復号器として動作する４個の相互接続された復号器
（サイクルあたり３２状態トレリス）の概略ブロック図
である。
【図３７】非組織符号器の概略ブロック図である。
【符号の説明】
１００ ワイヤレス通信ネットワーク １１０ ＵＭＴＳ基地局 １１２ 送受信器 １２２ 送受信器 １３０ リモートＣＤＭＡ基地局 １３２ ＣＤＭＡ送受信器 １４０ リモート基地局 １４２ 送受信器 １４４ 送受信器 １４６ ＵＭＴＳ送受信器 １５０ａ〜１５０ｍ 復号器モジュール（復号器ユニッ
ト） １６０ 交換ネットワーク １６０ａ〜１６０ｆ 移動ハンドセット ２００ 通信システム ２０５ 情報源 ２１０ 送信器 ２２０ 符号器 ２３０ 変調器 ２４０ 通信チャネル ２５０ 復調器 ２６０ 復号器 ２６１ 第１入力 ２６２ 第２入力 ２６３ デマルチプレクサ ２６４ デマルチプレクサ２６３の第１出力 ２６５ デマルチプレクサ２６３の第２出力 ２６６ 第１復号器 ２６７ 第１復号器２６６の出力 ２６８ インタリーバ ２６９ インタリーバ２６８の出力 ２７０ 受信器 ２７１ 第２復号器 ２７２ 第２復号器２７１の第１出力 ２７３ 第２復号器２７１の第２出力 ２７４ 第１デインタリーバ ２７５ 受信情報信号 ２７６ 第２デインタリーバ ２７７ 再帰入力 ２７８ スライサ ２８０ ノイズ源 ２８９ 枝メトリック計算器（ＢＭＣ）ユニット ２９０ 状態コントローラ ２９１ 加算比較選択（ＡＣＳ）ユニット ２９２ パスメトリックメモリ ２９３ トレースバックメモリ・コントローラ ２９４ ボロー出力 ３２０ 加算比較選択ユニット（ＡＣＳ） ３３０ 中間枝メトリック計算器（ＢＭＣ） ３６１′ 全減算器４１４′のボロー ４０２，４０２′ 枝メトリック１ ４０６，４０６′ 枝メトリック０ ４０８，４０９ マルチプレクサ ４０８′ マルチプレクサ４１６′の出力 ４１０，４１０′ 加算器 ４１１ 加算器４１０の出力 ４１２，４１２′ 加算器 ４１３ 加算器４１２の出力 ４１４，４１４′ 全減算器 ４１５ 全減算器４１４の第２出力 ４１６′，４１７′ マルチプレクサ ４１８′ マルチプレクサ４１７′の出力 ４２０ 第１の２対１マルチプレクサ ４２０′ マルチプレクサ ４２１ 第１マルチプレクサ４２０の出力 ４４０，４４０′ 対数和補正テーブル ４４１ 対数和補正テーブル４４０の出力 ４５０ 第２の２対１マルチプレクサ ４６０，４６０′ 加算器 ４６１ 加算器４６０からの結果 ４７０，４７０′ 累算レジスタ ４７２ マルチプレクサ４８０への出力 ４７５′ マルチプレクサ ４８０ マルチプレクサ ４８０ａ〜４８０ｈ ＡＣＳユニット１４１２ａ〜１４
１２ｈの第２出力 ９００ 統合復号器構造 ９０１ マルチビット入力シンボル ９１０ 中間復号結果メモリ ９２０ バタフライ復号プロセッサバンク ９４０ 第１ストアバンク ９５０ 第２ストアバンク ９６０ 制御ユニット ９６１，９６３，９６５，９６７ 第２出力 ９６２，９６４，９６６，９６８ 第１出力 ９９０ バス ９９９ 復号出力 １０００ ３２状態生トレリスダイヤグラム １００２ 時刻Ｓｔにおける状態 １００３ 時刻Ｓｔにおける状態０ １００４ 時刻Ｓｔ＋１における状態 １００６ 枝メトリック １００７ 時刻Ｓｔ＋１における状態１６ １００８ 枝メトリック １００９ 時刻Ｓｔ＋１における状態０ １０１０ バタフライ接続 １１０２ 上側メモリブロックＢ０に対応するメモリ １１０４ 下側メモリブロックＢ１に対応するメモリ １１１２ 新パスメトリック １１１４ 保持レジスタ １１２２，１１３４ 新パスメトリック １１５０ パスメトリックコラムのアドレシング順序 １２００ 統合復号器 １２０１ レート １２０２ 拘束長 １２０３ 畳込み・ターボセレクタ １２０３０ 対数尤度０イネーブル １２０３１ 対数尤度１イネーブル １２０４ 多項式 １２０５ トレリス方向 １２０６ 反復数 １２０７ ブロック長 １２０８ クロック １２０９ リセット １２１０ 制御ユニット １２１１ 入力シンボル履歴バンクセレクト １２１２ 中間復号モード １２１３ ハード・ソフト出力セレクト １２１４ 対数尤度イネーブル １２１４ａ，１２１４ｂ 対数尤度モード １２１５ バタフライリセット １２１６ バタフライレート １２１７ バタフライクロック １２１８ バタフライ多項式 １２１９ 入力シンボル履歴アドレス １２２０ バタフライ拘束 １２２１ バタフライモード １２２２，１２２２ａ，１２２２ｂ 逆トレリスセレク
ト １２２３ 入力シンボル履歴クロック １２２４，１２２４ａ，１２２４ｂ 逆トレリスホール
ド １２２５ 入力シンボル履歴リセット １２２６，１２２６ａ，１２２６ｂ 逆トレリス透過ビ
ット １２２８ａ アドレシング情報ＡＤＤＲ０ １２２８ｂ アドレシング情報ＡＤＤＲ１ １２３０ パスメトリックリセット １２３１ パスメトリックリード／ライトクロック １２３２ 順トレリスセレクト １２３４ 順トレリスホールド １２３５ ベータフェーズイネーブル １２３６ 順トレリス透過ビット １２３７ 中間復号方向 １２３８ パスメトリック入力マルチプレクサセレクト １２４０ 中間復号メモリ・プロセッサ １２４２ 外部情報 １２４３ 拡散入力 １２４５ａ 対数尤度プロセッサ１２５０ａの第１出力 １２４５ｂ 対数尤度プロセッサ１２５０ｂの出力 １２４６ 正規化出力 １２４７，１２４７′ 比較器 １２４８ａ，１２４８ｂ 対数尤度レート １２４９ａ，１２４９ｂ 対数尤度拘束 １２５０ａ，１２５０ａ′，１２５０ｂ 対数尤度プロ
セッサ １２５０ｃ マルチプレクサバンク １２５１ａ，１２５１ｂ 対数尤度クロック １２５２ａ，１２５２ｂ 対数尤度リセット １２５３ａ，１２５３ｂ 対数尤度多項式 １２５４ クロッキング信号 １２５５ 判定ビット １２５５ａ ＡＣＳ０（３２０）の第１出力（全減算器
４１４のボロー出力） １２５６ インタリーバ外部情報 １２５７ リード／ライトクロック １２５８，１２５８ａ，１２５８ｂ セレクト信号 １２５９ リセット信号 １２６０ バタフライ復号プロセッサ １２６５ 逆トレリスパスメトリック １２６５ａ 入力パスメトリック０ １２６５ｂ 入力パスメトリック１ １２６６ 下側新パスメトリックバス １２６７ 上側新パスメトリックバス １２６７ａ ＡＣＳ０（３２０）の第２出力 １２７０，１２７０ｂ 逆アドレスプロセッサ １２７５，１２７５ａ〜１２７５ｈ 正規化パスメトリ
ック １２７６ 記憶パスメトリック １２７７ 正規化減算器１２７８への出力 １２７８ 正規化減算器 １２７８ａ マルチプレクサバンク １２７８ｂ 制御信号 １２８０ パスメトリックストア １２８５ 順トレリスパスメトリック １２８６ スクランブルアドレスデータ １２９０ 順アドレスプロセッサ １２９１ａ 入力シンボル履歴１２９８の第１出力 １２９１ｂ 入力シンボル履歴１２９８の第２出力 １２９３ 対数尤度比プロセッサ１２９７からの出力 １２９４ 復号出力 １２９５ 下側パスメトリックバス １２９５ａ〜１２９５ｄ パスメトリック １２９６ 上側パスメトリックバス １２９６ａ〜１２９６ｄ パスメトリック １２９７ 対数尤度比プロセッサ １２９７ｂ リード／ライト信号 １２９８ 入力シンボル履歴 １２９９ 入力シンボル １４１０ バタフライユニットバンク １４１２ａ〜１４１２ｈ ＡＣＳユニット １４１３ａ〜１４１３ｈ ＡＣＳユニット１４１２ａ〜
１４１２ｈの第１出力 １４１４ａ〜１４１４ｄ ＢＭＣユニット １４１５ａ〜１４１５ｈ 逆トレリスパスメトリック １４１６ａ〜１４１６ｈ 第２バンクのマルチプレクサ １４１７ａ〜１４１７ｈ 第１バンクのマルチプレクサ １４２０ａ〜１４２０ｄ，１４３０ａ，１４３０ｂ，１
４４０ａ ＡＣＳノードユニット １４２０ａ′〜１４２０ｄ′，１４３０ａ′，１４３０
ｂ′，１４４０′ ＡＣＳノードユニット １４２０ａ″〜１４２０ｄ″，１４３０ａ″，１４３０
ｂ″，１４４０″ ＡＣＳノードユニット １４５０ 減算器 １４６０ レジスタ １４７０ａ〜１４７０ｈ 正規化減算器 １４７４ 比較器 １４７６ マルチプレクサ １４７８ 対数和補正テーブル １４８０ 加算器 １４９０ マルチプレクサ １５１０ トレースバックアドレスコントローラ（トレ
ースバックプロセッサ） １５１５ 結合リード／ライト信号 １５２０ インタリーバコントローラ １５２５ アドレスバス １５２６ 双方向データバス １５３０ ウィンドウメモリサブシステム １５３０ａ ウィンドウアドレスデコーダ １５３０ｂ〜１５３０ｄ ウィンドウメモリ １５３５ 第２のアドレスバス １５３６ 第２のデータバス １５５０ 第１マルチプレクサ １５５５ 判定レジスタ １５５８ ビットセレクト １５６０ アドレス変換ユニット １５６２ 状態レジスタ １５６４ 前状態ユニット １５６６ 第２マルチプレクサ １５６７ トレースバックプロセッサ出力 １５６８ 第１ＡＮＤゲート １５６９ 第２ＡＮＤゲート １５７０ ＮＯＴゲート １５８０ ＡＮＤゲート １５８２ トライステートバッファ １５８３ 第２トライステートバッファ １５８４ 第１論理ブロック １５８６ 第２論理ブロック １５９０ ウィンドウカウント １５９１ ビットカウント １５９２ 第１加算器 １５９３ 第２加算器 １５９４ 第３加算器 １５９６ マルチプレクサ １５９７ スクランブル １５９９ 定数 １６１０ａ〜１６１０ｈ 減算器 １７１０ａ〜１７１０ｈ 最大値比較器 １７１５ 最大パスメトリック １７２０ レジスタ １７３０ 減算器 １７３５ ロード信号 １８１０ａ〜１８１０ｈ メモリユニット １９１０ａ１〜１９１０ｈ１ 第３バンクのマルチプレ
クサ １９１０ａ２〜１９１０ｄ２ ラッチ １９１０ａ３〜１９１０ｄ３ 第１バンクのマルチプレ
クサ １９１５ａ〜１９１５ｄ 第２バンクのマルチプレクサ １９２０ａ〜１９２０ｄ 第１バンクのＸＯＲゲート ２０１０ａ〜２０１０ｄ マルチプレクサ ２０１５ａ〜２０１５ｄ 保持レジスタ ２０２０ マルチプレクサバンク ２０３０ 第２マルチプレクサバンク ２１００，２１１０ マルチプレクサ ２２１０ ウィンドウデコーダ ２２１２ カウンタ ２２１４ デマルチプレクサ ２２１６ 二重バッファメモリバンク０ ２２１８ 二重バッファメモリバンク１ ２２２０ 第１マルチプレクサ ２２２２ 第２マルチプレクサ ２２２６ 入力データ ２２４０ １対ｎデマルチプレクサ ２２４２ 第１のｍ対１マルチプレクサ ２２４４ 第２のｍ対１マルチプレクサ ２３１０ 減算器 ２３２０ 第２減算器 ２３３０ 第１マルチプレクサ ２３４０ 第２マルチプレクサ ３０１０ 保持レジスタ ３２００ 符号器 ３２１０ Ｍビットシフトレジスタ ３２１５ RSC_ENABLE ３２２０ 入力ビット ３２２５ 符号語 ３２３０ Ｍビット非組織符号器 ３２４０ 多項式 ３２５０ 状態ビット ３２６０ ＡＮＤゲート ３２７０，３２７５ ＸＯＲゲート ３２８０ 遷移入力 ３２８５ クロック信号 ３２９０ リセット信号
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 マーク アンドリュー ビッカースタッフ オーストラリア、ＮＳＷ 2118 カーリン グフィールド 、マースデン ロード 224 Ｆターム(参考） 5B001 AA10 AA13 AC01 AC05 AD06 5J065 AC02 AD10 AG05 AG06 AH02 AH06 AH09 AH23

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 第一、第二、第三のカスケード接続されたマル
    チプレクサのバンクと、 各バンクは、パスメトリックの入力シーケンスを受領
    し、 前記第一バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの二つのパスメトリックを受領し、 前記第二バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの少なくとも一つのパスメトリックを
    受領し、 前記第三バンクの各マルチプレクサは、前記複数のパス
    メトリックの対応する一つのパスメトリックを受領し、 （ｂ） 前記第一バンクのマルチプレクサからの出力を
    受領し、前記第二と第三のバンクのマルチプレクサのう
    ちの一方のバンクへの出力を所定の時間だけ遅延させ
    る、第一バンクの記憶装置と、 （ｃ） 前記第三バンクのマルチプレクサからのパスメ
    トリック出力を受領し、前記受領したパスメトリックを
    所望の出力シーケンスで記憶する、第二バンクの記憶装
    置と、 （ｄ） 各期間内に対応する前記バンクのマルチプレク
    サに与えられる複数の所定のパスメトリックパターンの
    うちの一つを選択する、前記各バンクに接続されたコン
    トローラとを有し、 前記期間のシーケンスにわたる前記パターンは、前記入
    力シーケンスから前記出力シーケンスへの変換を行うこ
    とを特徴とする、トレリス処理装置の適切なパスメトリ
    ックアドレスの計算装置。
  2. 【請求項２】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 前記パスメトリックの数の半分の数に対応する
    第一群の第一マルチプレクサと、 前記各第一マルチプレクサは、前記入力シーケンスのパ
    スメトリックのうちの二つのパスメトリックを受領し、 （ｂ） 対応する第一群の第一記憶装置と、 各記憶装置は、前記第一マルチプレクサの対応する一つ
    から出力を受領し、所定の時間、前記出力を遅延させ、 （ｃ） それぞれが、前記入力シーケンスの前記パスメ
    トリックの少なくとも一つを受領する、第二群の第二マ
    ルチプレクサと、 （ｄ） 前記第二マルチプレクサと前記第一記憶装置の
    少なくとも一方からのパスメトリック出力を受領し、前
    記所望の出力シーケンスを形成する、第三群の第二記憶
    装置と、 （ｅ） 前記マルチプレクサと前記第一記憶装置のそれ
    ぞれに接続され、所定のパターンで、第一数の前記入力
    パスメトリックと前記第一記憶装置を介して遅延された
    第二数の入力パスメトリックを選択する制御装置と を有することを特徴とする、トレリス処理装置の適切な
    パスメトリックアドレスの計算装置。
  3. 【請求項３】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 前記パスメトリックの数の半分の数に対応する
    第一群の第一マルチプレクサと、 前記各第一マルチプレクサは、前記入力シーケンスのパ
    スメトリックのうちの二つのパスメトリックを受領し、 （ｂ） 対応する第一群の第一記憶装置と、 各記憶装置は、前記第一マルチプレクサの対応する一つ
    から出力を受領し、前記出力を遅延させ、 （ｃ） それぞれが、前記入力シーケンスの前記パスメ
    トリックの少なくとも一つを受領する、第二群の第二マ
    ルチプレクサと、 （ｄ） パスメトリックの数に対応する数の第三群の第
    三マルチプレクサと、 各第三マルチプレクサは、前記入力シーケンスのパスメ
    トリックの一つと、前記第二マルチプレクサの対応する
    一つからの出力と前記第一記憶装置からの遅延出力のう
    ちの少なくとも一方を受領し、 （ｅ） 第三マルチプレクサからのパスメトリック出力
    を受領し、所望の出力シーケンスを形成する、対応する
    第二群の第二記憶装置と、 （ｆ） 前記マルチプレクサと前記第一記憶装置のそれ
    ぞれに接続され、所定のパターンで、第一数の前記入力
    パスメトリックと前記第一記憶装置を介して遅延された
    第二数の入力パスメトリックを選択する制御装置とを有
    することを特徴とする、トレリス処理装置の適切なパス
    メトリックアドレスの計算装置。
  4. 【請求項４】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 第一、第二のカスケード接続されたマルチプレ
    クサのバンクと、 各バンクは、パスメトリックの入力シーケンスを受領
    し、 前記第一バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの二つのパスメトリックを受領し、 前記第二バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの少なくとも一つのパスメトリックを
    受領し、 （ｂ） 前記第一バンクのマルチプレクサからの出力を
    受領し、前記出力を所定の時間だけ遅延させる、第一バ
    ンクの記憶装置と、 （ｃ） 前記第二バンクのマルチプレクサと第一バンク
    の記憶装置の少なくとも一方からのパスメトリック出力
    を受領し、前記受領したパスメトリックを所望の出力シ
    ーケンスで記憶する、第二バンクの記憶装置と、 （ｄ） 各期間内に対応する前記バンクのマルチプレク
    サに与えられる複数の所定のパスメトリックパターンの
    うちの一つを選択する、前記各バンクに接続されたコン
    トローラとを有し、 前記期間のシーケンスにわたる前記パターンは、前記入
    力シーケンスから前記出力シーケンスへの変換を行うこ
    とを特徴とする、トレリス処理装置の適切なパスメトリ
    ックアドレスの計算装置。
  5. 【請求項５】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 第一、第二、第三のカスケード接続されたマル
    チプレクサのバンクと、 各バンクは、パスメトリックの入力シーケンスを受領
    し、 前記第一バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの二つのパスメトリックを受領し、 前記第二バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの少なくとも一つのパスメトリックを
    受領し、 前記第三バンクの各マルチプレクサは、前記複数のパス
    メトリックのうちの対応する一つのパスメトリックを受
    領し、 （ｂ） 前記第一バンクのマルチプレクサからの出力を
    受領し、前記第二と第三のバンクのマルチプレクサのう
    ちの一方のバンクへの出力を所定の時間だけ遅延させ
    る、第一バンクの記憶装置と、 （ｃ） 前記第三バンクのマルチプレクサからのパスメ
    トリック出力を受領し、前記受領したパスメトリックを
    所望の出力シーケンスで記憶する、第二バンクの記憶装
    置と、 からなり、 前記バンクは所定の時間内に、対応する前記バンクのマ
    ルチプレクサに加えられるべき複数の所定のパスメトリ
    ックパターンの一つを選択するよう制御され、前記期間
    のシーケンスの間のパターンが、前記入力シーケンスか
    ら出力シーケンスへの変換を適用することを特徴とす
    る、トレリス処理装置の適切なパスメトリックアドレス
    の計算装置。
  6. 【請求項６】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 前記パスメトリックの数の半分の数に対応する
    第一群の第一マルチプレクサと、 前記各第一マルチプレクサは、前記入力シーケンスのパ
    スメトリックのうちの二つのパスメトリックを受領し、 （ｂ） 対応する第一群の第一記憶装置と、 各記憶装置は、前記第一マルチプレクサの対応する一つ
    から出力を受領し、前記出力を遅延させ、 （ｃ） それぞれが、前記入力シーケンスの前記パスメ
    トリックの少なくとも一つを受領する、第二群の第二マ
    ルチプレクサと、 （ｄ） 前記第二マルチプレクサと前記第一記憶装置の
    少なくとも一方からのパスメトリック出力を受領し、所
    望の出力シーケンスを形成する第三群の第二記憶装置と
    からなり、 前記各マルチプレクサと第一記憶装置は、所定のパター
    ンで第一数の前記入力パスメトリックと、第二数の前記
    第一記憶装置を介して遅延された入力パスメトリックを
    選択することを特徴とする、トレリス処理装置の適切な
    パスメトリックアドレスの計算装置。
  7. 【請求項７】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 第一、第二、第三のカスケード接続された多重
    化手段のバンクと、 各バンクは、パスメトリックの入力シーケンスを受領
    し、 前記第一バンクの各多重化手段は、前記複数のパスメト
    リックのうちの二つのパスメトリックを受領し、 前記第二バンクの各多重化手段は、前記複数のパスメト
    リックのうちの少なくとも一つのパスメトリックを受領
    し、 前記第三バンクの各多重化手段は、前記複数のパスメト
    リックの対応する一つのパスメトリックを受領し、 （ｂ） 所定の時間だけ遅延させるために前記第一バン
    クからの出力を受領する、第一記憶手段と、 （ｃ） 前記第三バンクからのパスメトリック出力を受
    領し、前記受領したパスメトリックを所望の出力シーケ
    ンスで記憶する、第二記憶手段と、 （ｄ） 各期間内に対応する前記バンクの多重化手段に
    与えられる複数の所定のパスメトリックパターンのうち
    の一つを選択するよう制御する、前記各バンクに接続さ
    れた制御手段とを有し、 前記期間のシーケンスにわたる前記パターンは、前記入
    力シーケンスから前記出力シーケンスへの変換を行うこ
    とを特徴とする、トレリス処理装置の適切なパスメトリ
    ックアドレスの計算装置。
  8. 【請求項８】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する装置において、 （ａ） 入力シーケンスのパスメトリックの対を多重化
    する第一群の第一多重化手段と、 前記パスメトリックの数の半分の数に対応する第一群の
    第一多重化手段と、 前記各第一多重化手段は、前記入力シーケンスのパスメ
    トリックのうちの二つのパスメトリックを受領し、 （ｂ） 対応する第一群の第一記憶手段と、 各記憶手段は、前記第一多重化手段の対応する一つから
    出力を記憶し、前記出力を遅延させ、 (ｃ) 入力シーケンスのパスメトリックを多重化する第
    二群の第二多重化手段と、 前記多重化手段のそれぞれ一つは、前記入力シーケンス
    のパスメトリックのうちの少なくとも一つのパスメトリ
    ックを受領し、 （ｄ） 前記第二多重化手段と前記第一記憶手段の少な
    くとも一方からのパスメトリック出力を記憶し、所望の
    出力シーケンスを形成する第三群の第二記憶手段とから
    なり、 前記各多重化手段と第一記憶手段は、所定のパターンで
    第一数の前記入力パスメトリックと、第二数の前記第一
    記憶手段を介して遅延された入力パスメトリックを選択
    することを特徴とする、トレリス処理装置の適切なパス
    メトリックアドレスの計算装置。
  9. 【請求項９】 パスメトリックの所望の出力シーケンス
    を得るためにパスメトリックの既知の入力シーケンスを
    変更するために、トレリス処理装置用の適切なパスメト
    リックアドレス化を計算する方法において、 （ａ） 第一の多重化出力を生成するために、第一期間
    の前記入力シーケンスのパスメトリックの対を多重化す
    るステップと、 （ｂ） 第一の遅延した多重化出力を生成するために、
    ある期間、前記第一多重化出力を記憶するステップと、 （ｃ） 第二の多重化出力を生成するために、(ｉ）前
    記第一期間の入力シーケンスのパスメトリックの対と、
    (ｉｉ）第二期間の入力シーケンスと、前記第一の遅延
    した多重化出力のパスメトリックのうちの一つを多重化
    するステップと、 （ｄ） 第三の多重化出力を生成するために、前記第二
    の多重化出力と前記第一の遅延した多重化出力の一方
    と、前記第二期間の入力シーケンスのパスメトリックと
    を多重化するステップと、 (e） 所望の出力シーケンスで、前記第三の多重化出力
    を記憶するステップと、 （ｆ） 各期間内に適用されるべき複数のパスメトリッ
    クパターンのうちの一つを選択するために、前記多重化
    ステップを制御するステップと、 からなり、 前記期間のシーケンスにわたって、前記パターンが前記
    入力シーケンスから前記出力シーケンスへの変換を適用
    することを特徴とする方法。
  10. 【請求項１０】 パスメトリックの所望の出力シーケン
    スを得るためにパスメトリックの既知の入力シーケンス
    を変更するために、トレリス処理装置用の適切なパスメ
    トリックアドレス化を計算する方法において、 （ａ） 第一の多重化出力を生成するために、第一期間
    の前記入力シーケンスのパスメトリックの対を多重化す
    るステップと、 （ｂ） 第一の遅延した多重化出力を生成するために、
    ある期間、前記第一多重化出力を記憶するステップと、 （ｃ） 第二の多重化出力を生成するために、(ｉ）前
    記第一期間の入力シーケンスのパスメトリックの対と、
    (ｉｉ）第二期間の入力シーケンスと、前記第一の遅延
    した多重化出力のパスメトリックのうちの一つを多重化
    するステップと、 （ｄ） 前記第二の多重化出力と前記第一の遅延多重化
    出力の少なくとも一方を、前記所望の出力シーケンスで
    記憶するステップとからなり、 前記多重化ステップは、各期間内に適用されるべき複数
    の所定のパスメトリックパターンのうちの一つを選択す
    るため制御され、 前記期間のシーケンスにわたって、前記パターンが前記
    入力シーケンスから前記出力シーケンスへの変換を適用
    することを特徴とする方法。
  11. 【請求項１１】 パスメトリックの所望の出力シーケン
    スを得るためにパスメトリックの既知の入力シーケンス
    を変更するために、トレリス処理装置用の適切なパスメ
    トリックアドレス化を計算する方法において、 （ａ） 第一の多重化出力を生成するために、第一期間
    の前記入力シーケンスのパスメトリックの対を多重化す
    るステップと、 （ｂ） 第一の遅延した多重化出力を生成するために、
    ある期間、前記第一多重化出力を記憶するステップと、 （ｃ） 第二多重化出力を生成するために、第一データ
    セットから選択された第一データを多重化するステップ
    と、 前記第一データセットは、前記第一期間の入力シーケン
    スのパスメトリックと、第二期間の入力シーケンスのパ
    スメトリックと、前記第一の遅延した出力を含み、 （ｄ） 第三の多重化出力を生成するために、第二デー
    タセットから選択された第二データと、前記第二期間の
    入力シーケンスのパスメトリックとを多重化するステッ
    プと、 前記第二データセットは、前記第一の多重化出力と、前
    記第一の遅延多重化出力とを含み、 （ｅ） 所望の出力シーケンスで、前記第三の多重化出
    力を記憶するステップと、 （ｆ） 各期間内に適用されるべき複数のパスメトリッ
    クパターンのうちの一つを選択するために、前記多重化
    ステップを制御するステップと、 からなり、 前記期間のシーケンスにわたって、前記パターンが前記
    入力シーケンスから前記出力シーケンスへの変換を適用
    することを特徴とする方法。
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