JP2000224051A - たたみこみインタ―リ―ビング用の効率的メモリアドレス指定方式 - Google Patents
たたみこみインタ―リ―ビング用の効率的メモリアドレス指定方式Info
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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Abstract
(57)【要約】
【課題】 必要な処理オーバーヘッドとメモリ要件が最
小限である、効率的なたたみこみインターリービングを
実装するメモリ基盤の方法を提供する。 【解決手段】 メモリの各行で対形成遅延線を遅延の合
計が一定であるように形成し、もって、可変遅延長を有
する遅延線を効率的な仕方で保持する。
小限である、効率的なたたみこみインターリービングを
実装するメモリ基盤の方法を提供する。 【解決手段】 メモリの各行で対形成遅延線を遅延の合
計が一定であるように形成し、もって、可変遅延長を有
する遅延線を効率的な仕方で保持する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ通信分野に関
し、特に、データ通信における誤り防止を目的としたも
のである。
し、特に、データ通信における誤り防止を目的としたも
のである。
【０００２】
【従来の技術】高速ディジタルデータ通信は、近年の電
子工学分野の進歩により、今や多様な形で応用及び用途
において普及して来ている。ディジタル通信技術は，地
域によっては現在利用されつつあるテレビ電話も含め
て、電話による音声信号通信にも使用されている。
子工学分野の進歩により、今や多様な形で応用及び用途
において普及して来ている。ディジタル通信技術は，地
域によっては現在利用されつつあるテレビ電話も含め
て、電話による音声信号通信にも使用されている。
【０００３】これらの方式において実施される通信の品
位は、受信信号が送信信号と一致整合する精度に依存す
る。ある種の通信、例えば音声通信は、比較的多大な程
度までのビット損失に耐え得る。しかしながら、ディジ
タルデータの通信、特にプログラムを実行するためのデ
ータの通信は、それが有効である為には厳密な忠実度が
要求される。したがって、送信されるディジタルビット
ストリームにおける誤りの検出と訂正を目的として，様
々な技術が開発された。実際、誤り訂正技術により、例
えば既設の電話回線のような既に入手可能な通信施設を
利用したディジタル通信の実施が，これらの通信施設に
よる高周波数通信に固有な誤り率にもかかわらず、有効
裡に可能になった。
位は、受信信号が送信信号と一致整合する精度に依存す
る。ある種の通信、例えば音声通信は、比較的多大な程
度までのビット損失に耐え得る。しかしながら、ディジ
タルデータの通信、特にプログラムを実行するためのデ
ータの通信は、それが有効である為には厳密な忠実度が
要求される。したがって、送信されるディジタルビット
ストリームにおける誤りの検出と訂正を目的として，様
々な技術が開発された。実際、誤り訂正技術により、例
えば既設の電話回線のような既に入手可能な通信施設を
利用したディジタル通信の実施が，これらの通信施設に
よる高周波数通信に固有な誤り率にもかかわらず、有効
裡に可能になった。
【０００４】ネットワーク上でのデータや他の信号の通
信以外にも，誤り訂正技術は適用される。例えば、ある
コンピュータによるそれ自身の磁気記憶装置からの格納
データの検索においても、誤り訂正技術が典型的に利用
され、検索されたデータの完全な忠実度が確保される。
自身の大容量記憶装置に格納された実行可能プログラム
コードに基づくこのようなコンピュータシステムの信頼
し得る動作の為には，こうした忠実度は勿論必要不可欠
のものである。ディジタル式の娯楽用機器、例えば、コ
ンパクトディスクプレーヤー、ディジタルオーディオテ
ープレコーダー及びプレーヤー等においても、誤り訂正
技術が典型的に利用され、高忠実度の出力が提供されて
いる。
信以外にも，誤り訂正技術は適用される。例えば、ある
コンピュータによるそれ自身の磁気記憶装置からの格納
データの検索においても、誤り訂正技術が典型的に利用
され、検索されたデータの完全な忠実度が確保される。
自身の大容量記憶装置に格納された実行可能プログラム
コードに基づくこのようなコンピュータシステムの信頼
し得る動作の為には，こうした忠実度は勿論必要不可欠
のものである。ディジタル式の娯楽用機器、例えば、コ
ンパクトディスクプレーヤー、ディジタルオーディオテ
ープレコーダー及びプレーヤー等においても、誤り訂正
技術が典型的に利用され、高忠実度の出力が提供されて
いる。
【０００５】重要な種類の誤り検出及び誤り訂正技術
は、リードソロモン符号化と呼ばれる技術である。これ
は、リード及びソロモンによる「ある有限域上の多項式
コード」，工業及び応用数学会誌，第８巻(ＳＩＡＭ，
１９６０)，300−304項，において最初に提示された。
リードソロモン符号化においては、例えばガロワ領域演
算のような有限域演算を使用し，ある通信のブロックを
より大なるブロックに写像する。実質的には，符号化さ
れた各ブロックは、入力ブロックに基づく過特定された
多項式に対応する。ｋ個のｍビット要素から成る１個の
メッセージを考えると、n-１次の１個の多項式はｎ個の
係数を有するように決定し得る。ここでｎはｋより大で
あり（即ち，この多項式は過特定されている）、このメ
ッセージを完全かつ厳密に復号化する為に、これらｎ個
の係数がすべて有効である必要はない。リードソロモン
符号化によると、訂正し得る誤りの個数ｔは，ｔ≦（ｎ
−ｋ）／２に従ってｎ、ｋ間の関係から決定される。リ
ードソロモン符号化は、上記の符号化されたメッセージ
を生成する為に使用される。その際，受信されたこの符
号化メッセージの復号化に当たりこのメッセージ内のい
かなる誤りであれその個数と位置を特定し得るように、
符号化メッセージは生成される。
は、リードソロモン符号化と呼ばれる技術である。これ
は、リード及びソロモンによる「ある有限域上の多項式
コード」，工業及び応用数学会誌，第８巻(ＳＩＡＭ，
１９６０)，300−304項，において最初に提示された。
リードソロモン符号化においては、例えばガロワ領域演
算のような有限域演算を使用し，ある通信のブロックを
より大なるブロックに写像する。実質的には，符号化さ
れた各ブロックは、入力ブロックに基づく過特定された
多項式に対応する。ｋ個のｍビット要素から成る１個の
メッセージを考えると、n-１次の１個の多項式はｎ個の
係数を有するように決定し得る。ここでｎはｋより大で
あり（即ち，この多項式は過特定されている）、このメ
ッセージを完全かつ厳密に復号化する為に、これらｎ個
の係数がすべて有効である必要はない。リードソロモン
符号化によると、訂正し得る誤りの個数ｔは，ｔ≦（ｎ
−ｋ）／２に従ってｎ、ｋ間の関係から決定される。リ
ードソロモン符号化は、上記の符号化されたメッセージ
を生成する為に使用される。その際，受信されたこの符
号化メッセージの復号化に当たりこのメッセージ内のい
かなる誤りであれその個数と位置を特定し得るように、
符号化メッセージは生成される。
【０００６】リードソロモン復号化は、送信されるビッ
トストリーム内の無作為誤りの検出と訂正に特に有益で
ある。しかしながら、リードソロモン技術を用いて訂正
し得る誤りの個数に限界（即ち，上記の特定値ｔ）があ
る為，関連技術において「バースト誤り」と呼ばれる型
の誤りを訂正する道は閉ざされてしまう。バースト誤り
とは通信チャネルにおける１個の連続した誤りブロック
を意味し、例えば電話通信施設の送信及び受信モデム間
のような通信施設内における様々な効果によって一般に
生ずる。１個のバースト誤りを有するある任意ベクトル
内の誤りの個数は、リードソロモン技術による上記の誤
りの訂正限界ｔより遥かに多数である。従って、リード
ソロモン技術を用いてバースト誤りを訂正することは、
一般には不可能である。
トストリーム内の無作為誤りの検出と訂正に特に有益で
ある。しかしながら、リードソロモン技術を用いて訂正
し得る誤りの個数に限界（即ち，上記の特定値ｔ）があ
る為，関連技術において「バースト誤り」と呼ばれる型
の誤りを訂正する道は閉ざされてしまう。バースト誤り
とは通信チャネルにおける１個の連続した誤りブロック
を意味し、例えば電話通信施設の送信及び受信モデム間
のような通信施設内における様々な効果によって一般に
生ずる。１個のバースト誤りを有するある任意ベクトル
内の誤りの個数は、リードソロモン技術による上記の誤
りの訂正限界ｔより遥かに多数である。従って、リード
ソロモン技術を用いてバースト誤りを訂正することは、
一般には不可能である。
【０００７】たたみこみインターリービングは、リード
ソロモン符号化のこの限界に打ち勝つ為に使用される従
来技術である。一般的に言って、たたみこみインターリ
ービングは、従来の先入れ先出し（ＦＩＦＯ）順の時間
順序から離れて，送信されるビットストリームの時間順
序をスクランブル化することによって機能する。受信端
において受信された時間スクランブル化されたビットス
トリームは、時間スクランブル化を解除，即ち元々の先
入れ先出し順の時間順序に再配列され、送信メッセージ
ないしデータが復元される。このビットストリーム内部
に通信施設により発生するバースト誤りは、送信データ
のこのスクランブル化された時間順序の為に、時間と共
に分散していく。これにより送信メッセージ内のバース
ト誤り密度は低減され、引き続くリードソロモン復号化
による誤りの訂正を可能にする。
ソロモン符号化のこの限界に打ち勝つ為に使用される従
来技術である。一般的に言って、たたみこみインターリ
ービングは、従来の先入れ先出し（ＦＩＦＯ）順の時間
順序から離れて，送信されるビットストリームの時間順
序をスクランブル化することによって機能する。受信端
において受信された時間スクランブル化されたビットス
トリームは、時間スクランブル化を解除，即ち元々の先
入れ先出し順の時間順序に再配列され、送信メッセージ
ないしデータが復元される。このビットストリーム内部
に通信施設により発生するバースト誤りは、送信データ
のこのスクランブル化された時間順序の為に、時間と共
に分散していく。これにより送信メッセージ内のバース
ト誤り密度は低減され、引き続くリードソロモン復号化
による誤りの訂正を可能にする。
【０００８】一般に、たたみこみインターリービングに
より、可変な遅延がある順序で隣接するコード語間に導
入される。その結果、送信中のコード語間の暫定的な順
序は、メッセージの有する元々の順序とは相異なる。次
に、受信された隣接コード語間に逆向きの可変な遅延が
導入され、この元々の順序が復元される。この点に関し
て、従来のたたみこみインターリービングの動作を例示
する図１に注目して戴きたい。
より、可変な遅延がある順序で隣接するコード語間に導
入される。その結果、送信中のコード語間の暫定的な順
序は、メッセージの有する元々の順序とは相異なる。次
に、受信された隣接コード語間に逆向きの可変な遅延が
導入され、この元々の順序が復元される。この点に関し
て、従来のたたみこみインターリービングの動作を例示
する図１に注目して戴きたい。
【０００９】図１に示されているように、多重化分離器
2は回線ＩＮ上の入力データストリームを受信する。こ
の入力データストリームは時系列を成すシンボル（具体
的には、データパケット）から成り、各シンボルはＭビ
ットの要素を含み所望のプロトコルに従う。例えば，従
来の(２０４，１８８、８)リードソロモン符号化送信
は、一般に、８ビット即ち１バイトのシンボル（Ｍ＝
８）に従って動作する。多重化分離器2は、可変な遅延
長を有する５Ｉ0乃至５ＩN-1のＮ個の経路に、各シンボ
ルを順次転送する。この点で，多重化分離器2は一種の
緩衝機能を含むとも考えられる。Ｎ個のシンボルから成
る１個のベクトル（又はＮのある倍数）は，これらの経
路５Ｉに同時に転送される。フォーネイによる「典型的
バーストチャネルに対するバースト訂正コード」，通信
技術に関するＩＥＥＥ会報，ＣＯＭ−第１９巻，第5号
(１９７１、10月)に説明されているように，たたみこみ
インターリービングをダウンストリームリードソロモン
復号化と組み合わせて使用する場合，その最適化はサイ
ズＮのリードソロモンブロック長に等しい数個の経路を
使用して遂行される。経路５Ｉ0に転送される上記ベク
トル中の１個又は複数個のシンボルは、経路５Ｉ1等に
転送されるその１個又は複数個のシンボルに対して、回
線ＩＮ上の時間順序において先行する。これらの経路５
Ｉの各々は、伝送チャネル４に集約される。又，これら
の複数個のシンボルは、この伝送チャネル内部で元々の
時間順序に再配列され、この伝送チャネルにより直列に
送信される。
2は回線ＩＮ上の入力データストリームを受信する。こ
の入力データストリームは時系列を成すシンボル（具体
的には、データパケット）から成り、各シンボルはＭビ
ットの要素を含み所望のプロトコルに従う。例えば，従
来の(２０４，１８８、８)リードソロモン符号化送信
は、一般に、８ビット即ち１バイトのシンボル（Ｍ＝
８）に従って動作する。多重化分離器2は、可変な遅延
長を有する５Ｉ0乃至５ＩN-1のＮ個の経路に、各シンボ
ルを順次転送する。この点で，多重化分離器2は一種の
緩衝機能を含むとも考えられる。Ｎ個のシンボルから成
る１個のベクトル（又はＮのある倍数）は，これらの経
路５Ｉに同時に転送される。フォーネイによる「典型的
バーストチャネルに対するバースト訂正コード」，通信
技術に関するＩＥＥＥ会報，ＣＯＭ−第１９巻，第5号
(１９７１、10月)に説明されているように，たたみこみ
インターリービングをダウンストリームリードソロモン
復号化と組み合わせて使用する場合，その最適化はサイ
ズＮのリードソロモンブロック長に等しい数個の経路を
使用して遂行される。経路５Ｉ0に転送される上記ベク
トル中の１個又は複数個のシンボルは、経路５Ｉ1等に
転送されるその１個又は複数個のシンボルに対して、回
線ＩＮ上の時間順序において先行する。これらの経路５
Ｉの各々は、伝送チャネル４に集約される。又，これら
の複数個のシンボルは、この伝送チャネル内部で元々の
時間順序に再配列され、この伝送チャネルにより直列に
送信される。
【００１０】従来のたたみこみインターリービングによ
りこれらの経路５Ｉ間に導入される上記可変遅延は、一
定の規則的なパターンを有する。図１の例では、経路５
Ｉ0は遅延を含まず、多重化分離器２により経路５Ｉ0に
転送される１個又は複数個のシンボルは直ちに伝送チャ
ネル４に転送される。経路５Ｉ1はＢ’個のシンボルの
遅延を含む。ここでＢ’は、ある任意ベクトル中で多重
化分離器２によりこれらの経路５Ｉの各々に転送される
シンボルの個数、に相当する。よって、第一サイクルで
経路５Ｉ1に転送された１個又は複数個のシンボルは、
その次のサイクルで伝送チャネル４に送信される。経路
５Ｉ2は２Ｂ’個のシンボルの遅延を含み、第一サイク
ルで経路５Ｉ2に転送された１個又は複数個のシンボル
は、２サイクル後に伝送チャネル４に送信される。この
ような動作が、（Ｎ−１）Ｂ’個のシンボルの遅延を含
む経路５ＩN-1まで継続される。
りこれらの経路５Ｉ間に導入される上記可変遅延は、一
定の規則的なパターンを有する。図１の例では、経路５
Ｉ0は遅延を含まず、多重化分離器２により経路５Ｉ0に
転送される１個又は複数個のシンボルは直ちに伝送チャ
ネル４に転送される。経路５Ｉ1はＢ’個のシンボルの
遅延を含む。ここでＢ’は、ある任意ベクトル中で多重
化分離器２によりこれらの経路５Ｉの各々に転送される
シンボルの個数、に相当する。よって、第一サイクルで
経路５Ｉ1に転送された１個又は複数個のシンボルは、
その次のサイクルで伝送チャネル４に送信される。経路
５Ｉ2は２Ｂ’個のシンボルの遅延を含み、第一サイク
ルで経路５Ｉ2に転送された１個又は複数個のシンボル
は、２サイクル後に伝送チャネル４に送信される。この
ような動作が、（Ｎ−１）Ｂ’個のシンボルの遅延を含
む経路５ＩN-1まで継続される。
【００１１】上記個数Ｂ’は、適当な復号化技術(例え
ば、リードソロモン技術)が機能し得るシンボルの個数
（Ｎ）に対する、あるベクトル中で送信されるシンボル
の総数（Ｂ）の比、に対応する。例示的な例として、リ
ードソロモン符号化の場合、Ｎ個のシンボルが単一ベク
トル中で送信されるので、Ｂ＝Ｎであり、結局Ｂ’＝１
である。従って、この場合は、多重化分離器2により任
意の動作においてＮ個のシンボルは多重化分離され、１
個のシンボルがＮ個の経路５Ｉ0乃至５ＩN-1の各々に転
送される。
ば、リードソロモン技術)が機能し得るシンボルの個数
（Ｎ）に対する、あるベクトル中で送信されるシンボル
の総数（Ｂ）の比、に対応する。例示的な例として、リ
ードソロモン符号化の場合、Ｎ個のシンボルが単一ベク
トル中で送信されるので、Ｂ＝Ｎであり、結局Ｂ’＝１
である。従って、この場合は、多重化分離器2により任
意の動作においてＮ個のシンボルは多重化分離され、１
個のシンボルがＮ個の経路５Ｉ0乃至５ＩN-1の各々に転
送される。
【００１２】図１のシステムは、Ｎ個の経路５Ｉ間の上
記可変遅延に基づき、伝送チャネル４を介して通信され
るこれらのシンボルに対するたたみこみインターリービ
ングを実行する。説明の利便の為、第ｊ通信サイクルで
シンボルＳj,0乃至Ｓj,3を提供するＮ＝Ｂ＝４の通信シ
ステムを考える。この例においては、経路５Ｉ0乃至５
Ｉ3における遅延の程度段階の内容は以下の表のように
なろう。
記可変遅延に基づき、伝送チャネル４を介して通信され
るこれらのシンボルに対するたたみこみインターリービ
ングを実行する。説明の利便の為、第ｊ通信サイクルで
シンボルＳj,0乃至Ｓj,3を提供するＮ＝Ｂ＝４の通信シ
ステムを考える。この例においては、経路５Ｉ0乃至５
Ｉ3における遅延の程度段階の内容は以下の表のように
なろう。
【表１】 この配列において、多重化分離器2からこれらの経路５
Ｉへ次のシンボルベクトルＳjが転送されると、シンボ
ルＳj,0、Ｓj-1,1、Ｓj-2,2、及びＳj-3,3は伝送チャネ
ル４に転送され、この順で送信される。従って、時間と
共に伝送チャネル４を介して送信される信号のシーケン
スには、以下の表のシンボルが含まれる。
Ｉへ次のシンボルベクトルＳjが転送されると、シンボ
ルＳj,0、Ｓj-1,1、Ｓj-2,2、及びＳj-3,3は伝送チャネ
ル４に転送され、この順で送信される。従って、時間と
共に伝送チャネル４を介して送信される信号のシーケン
スには、以下の表のシンボルが含まれる。
【表２】
【００１３】受信端では、この順序でのこれらの信号が
再びベクトルの形にされ、出力経路５Ｑ0乃至５ＱN-1に
転送される。この従来のたたみこみインターリービング
により、伝送チャネル４と多重化器6の間に位置する出
力経路５Ｑ0乃至５ＱN-1の各々に可変遅延が挿入され
る。この挿入は、これらの出力経路の各々に対応する前
記経路５Ｉ0乃至５ＩN-1の各々に可変遅延が導入された
仕方とは逆の仕方で遂行される。即ち、この例では、経
路５Ｑ0は、経路５Ｉ0内を送信されて来たシンボルと同
一シンボルの伝送経路に、（Ｎ−１）Ｂ’個のシンボル
の遅延を挿入する。同様に、経路５Ｑ1は、経路５Ｉ1内
を送信されて来たシンボルが服属し伝送される伝送経路
に、（Ｎ−２）Ｂ’個のシンボルの遅延を挿入する。こ
の処置は続行され、結局、対応する入力経路５Ｉkと出
力経路５Ｑkの各対に対して、遅延の合計が（Ｎ−１）
Ｂ’個のシンボルの遅延に等しくなる。その結果、出力
経路５Ｑから多重化器6に提供される上記ベクトルは、
上記表のシンボルを上記の順序で提供する。上述のＮ＝
Ｂ＝４と同一の例を用いて説明を続ける。上記例の入力
経路５Ｉにから送信されて来た上記のシンボルを受信し
た以後の出力経路５Ｑの内容は、以下の表のようにな
る。
再びベクトルの形にされ、出力経路５Ｑ0乃至５ＱN-1に
転送される。この従来のたたみこみインターリービング
により、伝送チャネル４と多重化器6の間に位置する出
力経路５Ｑ0乃至５ＱN-1の各々に可変遅延が挿入され
る。この挿入は、これらの出力経路の各々に対応する前
記経路５Ｉ0乃至５ＩN-1の各々に可変遅延が導入された
仕方とは逆の仕方で遂行される。即ち、この例では、経
路５Ｑ0は、経路５Ｉ0内を送信されて来たシンボルと同
一シンボルの伝送経路に、（Ｎ−１）Ｂ’個のシンボル
の遅延を挿入する。同様に、経路５Ｑ1は、経路５Ｉ1内
を送信されて来たシンボルが服属し伝送される伝送経路
に、（Ｎ−２）Ｂ’個のシンボルの遅延を挿入する。こ
の処置は続行され、結局、対応する入力経路５Ｉkと出
力経路５Ｑkの各対に対して、遅延の合計が（Ｎ−１）
Ｂ’個のシンボルの遅延に等しくなる。その結果、出力
経路５Ｑから多重化器6に提供される上記ベクトルは、
上記表のシンボルを上記の順序で提供する。上述のＮ＝
Ｂ＝４と同一の例を用いて説明を続ける。上記例の入力
経路５Ｉにから送信されて来た上記のシンボルを受信し
た以後の出力経路５Ｑの内容は、以下の表のようにな
る。
【表３】 従って、この例では、このサイクル上で出力経路５Ｑ0
乃至５Ｑ3により提供されるベクトルは、[Ｓj-3,0、Ｓ
j-3,1、Ｓj-3,2、Ｓj-3,3]となる。多重化器6による作
業を経て、シンボルＳj-3,0、Ｓj-3,1、Ｓj-3,2、及び
Ｓj-3,3から成るこのデータシーケンスは回線ＯＵＴ上
に出力される。こうしたこれらのシンボルは、勿論、適
切な時間順序に配列されている。
乃至５Ｑ3により提供されるベクトルは、[Ｓj-3,0、Ｓ
j-3,1、Ｓj-3,2、Ｓj-3,3]となる。多重化器6による作
業を経て、シンボルＳj-3,0、Ｓj-3,1、Ｓj-3,2、及び
Ｓj-3,3から成るこのデータシーケンスは回線ＯＵＴ上
に出力される。こうしたこれらのシンボルは、勿論、適
切な時間順序に配列されている。
【００１４】バースト誤りが存在する可能性が最も高い
場所は伝送チャネル４内であることを考慮すれば、上記
の例からたたみこみインターリービングの効果が理解さ
れる。このようなバースト誤りは、それらが所望の時間
順序に配列されたあるシンボルのシーケンスに対して発
生した場合には、その密度の為に、従来の誤り検出及び
訂正技術では訂正され得ないであろう。しかしながら、
伝送チャネル４を介して送信される上記のシンボルの時
間順序はこの従来のたたみこみインターリービングによ
りスクランブル化されているので、多重化器６から回線
ＯＵＴ上に提供される際に、そのいかなるバースト誤り
も分散される。例えば、以下の表に示される時間順序の
シンボルを考える。
場所は伝送チャネル４内であることを考慮すれば、上記
の例からたたみこみインターリービングの効果が理解さ
れる。このようなバースト誤りは、それらが所望の時間
順序に配列されたあるシンボルのシーケンスに対して発
生した場合には、その密度の為に、従来の誤り検出及び
訂正技術では訂正され得ないであろう。しかしながら、
伝送チャネル４を介して送信される上記のシンボルの時
間順序はこの従来のたたみこみインターリービングによ
りスクランブル化されているので、多重化器６から回線
ＯＵＴ上に提供される際に、そのいかなるバースト誤り
も分散される。例えば、以下の表に示される時間順序の
シンボルを考える。
【表４】 伝送チャネル４内に１個のバースト誤りを想定し、それ
がこの表中の4個の一連のシンボルＳj-4,3、Ｓj,0、Ｓ
j-1,1、Ｓj-2,2（シーケンス）に影響を及ぼす、とす
る。その結果、実際の送信順序は以下の表に示されるも
のになろう。
がこの表中の4個の一連のシンボルＳj-4,3、Ｓj,0、Ｓ
j-1,1、Ｓj-2,2（シーケンス）に影響を及ぼす、とす
る。その結果、実際の送信順序は以下の表に示されるも
のになろう。
【表５】 出力経路５Ｑ0乃至５Ｑ3と多重化器６による順序の再配
列を受け、これらの誤りは、以下の表に示されるように
時間の経過と共に分散していく。
列を受け、これらの誤りは、以下の表に示されるように
時間の経過と共に分散していく。
【表６】 この表から明らかなように、バースト誤りは時間と共に
分散している。このバースト誤りの分散により、リード
ソロモン復号化のような誤り検出及び訂正技術の適用に
よるバースト現象に起因する誤りの訂正が可能になる。
多くの場合、このようなバースト誤りはインターリービ
ングの効果なしでは訂正され得ない。
分散している。このバースト誤りの分散により、リード
ソロモン復号化のような誤り検出及び訂正技術の適用に
よるバースト現象に起因する誤りの訂正が可能になる。
多くの場合、このようなバースト誤りはインターリービ
ングの効果なしでは訂正され得ない。
【００１５】その最も基本的な形式では、経路５Ｉと経
路５Ｑはディジタルシフトレジスタを用いて実装され
る。Ｂ’＝１の上記例に対して、経路５Ｉ1は単一シン
ボル段のシフトレジスタを含み、経路５Ｉ2は２シンボ
ル段のシフトレジスタを含み、以下同様にして、経路５
Ｉkはｋシンボル段のシフトレジスタを含む。逆に、出
力経路５Ｑkは（Ｎ−１−ｋ）シンボル段のシフトレジ
スタを含む。
路５Ｑはディジタルシフトレジスタを用いて実装され
る。Ｂ’＝１の上記例に対して、経路５Ｉ1は単一シン
ボル段のシフトレジスタを含み、経路５Ｉ2は２シンボ
ル段のシフトレジスタを含み、以下同様にして、経路５
Ｉkはｋシンボル段のシフトレジスタを含む。逆に、出
力経路５Ｑkは（Ｎ−１−ｋ）シンボル段のシフトレジ
スタを含む。
【００１６】
【発明が解決しようとする課題】しかしながら、関連技
術で知られているように、シフトレジスタを使用したた
たみこみインターリービング方式の実装は、要求される
チップ面積という観点のみならず速度及び出力性能とい
う観点の双方の観点からして、割高である。更に、シフ
トレジスタを使用してインターリービング方式を実現す
るには個別仕様の専用論理の使用が要求され、ディジタ
ル信号プロセッサ（ＤＳＰ）又は汎用マイクロコンピュ
ータ等のプログラム可能な論理デバイスを使用すること
が許されなくなる。この結果、メモリを使用してたたみ
こみインターリービング機能を実装することが好適にな
る。
術で知られているように、シフトレジスタを使用したた
たみこみインターリービング方式の実装は、要求される
チップ面積という観点のみならず速度及び出力性能とい
う観点の双方の観点からして、割高である。更に、シフ
トレジスタを使用してインターリービング方式を実現す
るには個別仕様の専用論理の使用が要求され、ディジタ
ル信号プロセッサ（ＤＳＰ）又は汎用マイクロコンピュ
ータ等のプログラム可能な論理デバイスを使用すること
が許されなくなる。この結果、メモリを使用してたたみ
こみインターリービング機能を実装することが好適にな
る。
【００１７】ＤＡＶＩＣ１．０仕様編０８（ディジタル
音声画像審議会、１９９６）に陳述されているように、
従来のたたみこみインターリービングは、インターリー
バーブロック長（Ｉ）とインターリービング深度（Ｄ）
の二つのパラメータによって定義される。インターリー
バーブロック長はリードソロモンコード語長に等しいか
又はその約数に等しく、この意味で図１の構成での経路
の数に対応する。インターリービング深度Ｄはメモリ内
に格納されるべきブロックの個数を指し、前述のパラメ
ータＢに対応する性質のものである。このメモリを使用
した方式のたたみこみインターリービングの実装は、Ｄ
ＳＰ又は汎用マイクロコンピュータ等のプログラム可能
な論理デバイスの使用を許容したたたみこみインターリ
ービングを実行する点で、勿論有効である。しかしなが
ら、ＤＡＶＩＣ仕様に注記されているように、このメモ
リを使用したインターリービングの実装はＤ×Ｉバイト
のメモリ（８ビットのシンボルに対して）によって実現
され、これは、特に要素数の多いリードソロモン方式の
場合はチップ面積の点で非常に割高である。更に、メモ
リを使用してシフトレジスタ機能を直接的に実装するに
は、読み取り・書き込みサイクルを繰り返して上記シン
ボルを上記表に沿って有効的にシフトさせることが必要
であるが、このようなサイクルの繰り返しは非常に非能
率である。その代替として、各入力経路と出力経路に対
して次にアクセスすべきメモリ位置を指示するポインタ
を設定するという案もあろうが、そのようなＮ個のポイ
ンタを設定する為には、送信か又は受信のインターリー
ビング回路のいずれかを実装せねばならないであろう。
又、メモリを実装された各入力経路と出力経路の可変な
遅延長の為に、時間処理に際してそのようなポインタを
保持することは極端に厄介で非能率な仕事になる。更
に、可変長のポインタのラッピングを実行する為には、
大規模な制御用論理回路が必要になってしまう。
音声画像審議会、１９９６）に陳述されているように、
従来のたたみこみインターリービングは、インターリー
バーブロック長（Ｉ）とインターリービング深度（Ｄ）
の二つのパラメータによって定義される。インターリー
バーブロック長はリードソロモンコード語長に等しいか
又はその約数に等しく、この意味で図１の構成での経路
の数に対応する。インターリービング深度Ｄはメモリ内
に格納されるべきブロックの個数を指し、前述のパラメ
ータＢに対応する性質のものである。このメモリを使用
した方式のたたみこみインターリービングの実装は、Ｄ
ＳＰ又は汎用マイクロコンピュータ等のプログラム可能
な論理デバイスの使用を許容したたたみこみインターリ
ービングを実行する点で、勿論有効である。しかしなが
ら、ＤＡＶＩＣ仕様に注記されているように、このメモ
リを使用したインターリービングの実装はＤ×Ｉバイト
のメモリ（８ビットのシンボルに対して）によって実現
され、これは、特に要素数の多いリードソロモン方式の
場合はチップ面積の点で非常に割高である。更に、メモ
リを使用してシフトレジスタ機能を直接的に実装するに
は、読み取り・書き込みサイクルを繰り返して上記シン
ボルを上記表に沿って有効的にシフトさせることが必要
であるが、このようなサイクルの繰り返しは非常に非能
率である。その代替として、各入力経路と出力経路に対
して次にアクセスすべきメモリ位置を指示するポインタ
を設定するという案もあろうが、そのようなＮ個のポイ
ンタを設定する為には、送信か又は受信のインターリー
ビング回路のいずれかを実装せねばならないであろう。
又、メモリを実装された各入力経路と出力経路の可変な
遅延長の為に、時間処理に際してそのようなポインタを
保持することは極端に厄介で非能率な仕事になる。更
に、可変長のポインタのラッピングを実行する為には、
大規模な制御用論理回路が必要になってしまう。
【００１８】
【課題を解決するための手段】従って、本発明の目的
は、たたみこみインターリービングを効率的な仕方で実
行するメモリ基盤の方法を提供することである。本発明
の更なる目的は、そのメモリ要件が最小限である上記の
方法を提供することである。本発明の更なる目的は、ポ
インタの保持の為に必要な処理オーバーヘッドが最小限
である上記の方法を提供することである。添付図面と共
に以下の記述を参照すれば、関連技術に普通程度に習熟
している技術者にとり、本発明の他の目的と利益は明白
になるであろう。本発明は、送信端又は受信端のいずれ
かでプログラム可能な論理デバイスを動作させ、たたみ
こみインターリービングを実行するようにメモリにアク
セスさせる方法、として実装されよう。本発明による
と、メモリ実装の遅延線が、略一定な長さになる仕方で
互いに対を形成する。第一方向におけるメモリ通過中
に、対を形成した遅延線の一方の遅延線における最旧の
シンボルが出力され、その遅延線に対する次のシンボル
により上書きされる。これは、両方向におけるメモリ通
過完了に際して進行する第一ポインタを用いて遂行され
る。第一方向におけるメモリ更新完了に際して、上記対
を形成した遅延線の他方の遅延線における最旧のシンボ
ルが出力され、この遅延線に対する最新のシンボルが格
納される。これは、各遅延線の完了に際して進行する第
二ポインタを用いて遂行される。この結果、可変長を有
する遅延線は効率的な仕方で保持される。本発明は、通
信の送信端及び受信端の双方に対して適合するものであ
る。
は、たたみこみインターリービングを効率的な仕方で実
行するメモリ基盤の方法を提供することである。本発明
の更なる目的は、そのメモリ要件が最小限である上記の
方法を提供することである。本発明の更なる目的は、ポ
インタの保持の為に必要な処理オーバーヘッドが最小限
である上記の方法を提供することである。添付図面と共
に以下の記述を参照すれば、関連技術に普通程度に習熟
している技術者にとり、本発明の他の目的と利益は明白
になるであろう。本発明は、送信端又は受信端のいずれ
かでプログラム可能な論理デバイスを動作させ、たたみ
こみインターリービングを実行するようにメモリにアク
セスさせる方法、として実装されよう。本発明による
と、メモリ実装の遅延線が、略一定な長さになる仕方で
互いに対を形成する。第一方向におけるメモリ通過中
に、対を形成した遅延線の一方の遅延線における最旧の
シンボルが出力され、その遅延線に対する次のシンボル
により上書きされる。これは、両方向におけるメモリ通
過完了に際して進行する第一ポインタを用いて遂行され
る。第一方向におけるメモリ更新完了に際して、上記対
を形成した遅延線の他方の遅延線における最旧のシンボ
ルが出力され、この遅延線に対する最新のシンボルが格
納される。これは、各遅延線の完了に際して進行する第
二ポインタを用いて遂行される。この結果、可変長を有
する遅延線は効率的な仕方で保持される。本発明は、通
信の送信端及び受信端の双方に対して適合するものであ
る。
【００１９】
【実施例】以下の説明から明白になるように、本発明は
データ通信動作の実装と使用において利益を提供し、特
に、こうした動作がディジタル信号プロセッサ（ＤＳ
Ｐ）、汎用マイクロコンピュータ等のプログラム可能な
論理デバイス内で実装され実施される場合に利益を提供
する。かようにして本発明は様々な応用に利用し得る。
この応用として、例えば、モデム間で遂行されるような
電話施設上でのデータ通信、高速データネットワーク上
でのデータ通信、更には、ディスク記憶装置と中央処理
装置間のような一個のコンピュータ内部でのディジタル
データの通信というものさえ挙げ得る。従って、ディジ
タル加入者線（ＤＳＬ）モデムに関連するその実装を含
めて、関連技術に習熟している技術者により本発明の好
適実施例の説明は単に例示的なものとして理解され、
又、この明細書を参照したかような技術者は本発明を他
の応用において容易に実装し得るものと考える。
データ通信動作の実装と使用において利益を提供し、特
に、こうした動作がディジタル信号プロセッサ（ＤＳ
Ｐ）、汎用マイクロコンピュータ等のプログラム可能な
論理デバイス内で実装され実施される場合に利益を提供
する。かようにして本発明は様々な応用に利用し得る。
この応用として、例えば、モデム間で遂行されるような
電話施設上でのデータ通信、高速データネットワーク上
でのデータ通信、更には、ディスク記憶装置と中央処理
装置間のような一個のコンピュータ内部でのディジタル
データの通信というものさえ挙げ得る。従って、ディジ
タル加入者線（ＤＳＬ）モデムに関連するその実装を含
めて、関連技術に習熟している技術者により本発明の好
適実施例の説明は単に例示的なものとして理解され、
又、この明細書を参照したかような技術者は本発明を他
の応用において容易に実装し得るものと考える。
【００２０】本発明の好適実施例によると、集積回路と
して実現されるプログラム可能な論理デバイスは、本発
明を具体化し実施する為に使用される。そのような集積
回路の特定のアーキテクチャは本発明の好適実施例に従
ってここで説明されるアーキテクチャからはずれる可能
性はあるにしても、様々な相異なる種類のアーキテクチ
ャとプログラム可能な論理デバイスが本発明の使用によ
り利益を受ける事実は、当然理解されるであろう。以下
の説明はその趣旨で単に一例として提供されるものであ
り、本発明の特許請求の範囲の限定を意図するものでは
ないことが理解されるべきである。
して実現されるプログラム可能な論理デバイスは、本発
明を具体化し実施する為に使用される。そのような集積
回路の特定のアーキテクチャは本発明の好適実施例に従
ってここで説明されるアーキテクチャからはずれる可能
性はあるにしても、様々な相異なる種類のアーキテクチ
ャとプログラム可能な論理デバイスが本発明の使用によ
り利益を受ける事実は、当然理解されるであろう。以下
の説明はその趣旨で単に一例として提供されるものであ
り、本発明の特許請求の範囲の限定を意図するものでは
ないことが理解されるべきである。
【００２１】さて図２を参照して、本発明がその効果を
奏するような形で実装された電子システムの例を説明す
る。この例示的なシステムは、ディジタル加入者線（Ｄ
ＳＬ）モデム、特に遠隔のユーザーのモデムと電話シス
テムの中央交換局のモデムが異なる非同期型のモデム
（即ち、ＡＤＳＬモデム）、に対応する。
奏するような形で実装された電子システムの例を説明す
る。この例示的なシステムは、ディジタル加入者線（Ｄ
ＳＬ）モデム、特に遠隔のユーザーのモデムと電話シス
テムの中央交換局のモデムが異なる非同期型のモデム
（即ち、ＡＤＳＬモデム）、に対応する。
【００２２】図２は、多数の遠隔の加入者が電話システ
ムの中央交換局と接続しているＤＳＬサービスの代表的
なシステム設定を示す。この例において、家庭又は事務
所に所在するユーザーは、パーソナルコンピュータ、ワ
ークステーション又はビデオ・オン・デマンド（ＶＯ
Ｄ）系列の娯楽用機器、等の遠隔コンピュータシステム
Ｒを操作する。各遠隔コンピュータシステムＲは、文
書、図形、動画、音声等に代表される通信データの遠隔
の発信源と受信先として機能する。各遠隔システムＲは
遠隔ＤＳＬモデム４１５と接続され、それを介して各シ
ステムＲは従来の撚り線対電話回線ＴＷＰ上で中央交換
局ＤＳＬモデム４０８と交信する。一個以上の電話機
(図示せず)が各撚り線対電話回線ＴＷＰに接続されて、
「簡易旧態電話サービス」(ＰＯＴＳ)による音声通信が撚
り線対電話回線ＴＷＰ上で代替的又は付随的な形で実施
され得る。図２の特定例におけるＤＳＬ技術は非対称型
（即ち、ＡＤＳＬ）であり、中央交換局モデム４０８か
ら遠隔モデム４１５に向かうトラフィックの信号帯域幅
の周波数は、遠隔モデム４１５から中央交換局モデム４
０８に向かうトラフィック（即ち、上流方向のトラフィ
ック）の信号帯域幅の周波数より高い。
ムの中央交換局と接続しているＤＳＬサービスの代表的
なシステム設定を示す。この例において、家庭又は事務
所に所在するユーザーは、パーソナルコンピュータ、ワ
ークステーション又はビデオ・オン・デマンド（ＶＯ
Ｄ）系列の娯楽用機器、等の遠隔コンピュータシステム
Ｒを操作する。各遠隔コンピュータシステムＲは、文
書、図形、動画、音声等に代表される通信データの遠隔
の発信源と受信先として機能する。各遠隔システムＲは
遠隔ＤＳＬモデム４１５と接続され、それを介して各シ
ステムＲは従来の撚り線対電話回線ＴＷＰ上で中央交換
局ＤＳＬモデム４０８と交信する。一個以上の電話機
(図示せず)が各撚り線対電話回線ＴＷＰに接続されて、
「簡易旧態電話サービス」(ＰＯＴＳ)による音声通信が撚
り線対電話回線ＴＷＰ上で代替的又は付随的な形で実施
され得る。図２の特定例におけるＤＳＬ技術は非対称型
（即ち、ＡＤＳＬ）であり、中央交換局モデム４０８か
ら遠隔モデム４１５に向かうトラフィックの信号帯域幅
の周波数は、遠隔モデム４１５から中央交換局モデム４
０８に向かうトラフィック（即ち、上流方向のトラフィ
ック）の信号帯域幅の周波数より高い。
【００２３】図２に示されているように、各撚り線対電
話回線ＴＷＰは、構内又は長距離の電話サービスプロバ
イダーの中央交換局に設置される中央交換局ＤＳＬモデ
ム４０８によって受待されている。この例では、中央交
換局モデム４０８は多数の撚り線対電話回線ＴＷＰ(そ
の内の二つのみがこの例では例示されている)を受待す
ることが可能である。中央交換局モデム４０８は、各撚
り線対電話回線ＴＷＰ、遠隔コンピュータシステムＲ、
及びホストコンピュータ(図２では図示せず)間のデータ
通信を介在する。ここでホストコンピュータは、データ
の発信源又は受信先、インターネット等のネットワーク
への中間ゲートウェイ、又は専用の「ダイアル呼び出し
の」内容プロバイダー又はネットワーク、として機能す
る。勿論、遠隔システムＲ（又は接続している電話）か
ら撚り線対電話回線ＴＷＰ上に繋がれる通話のルーチン
グを実行する交換機も、中央交換局は具備している。上
記のように、中央交換局モデム４０８は何らかの基幹的
なネットワークに接続されているのが普通である。この
基幹的なネットワークは、更に、ルーター、ディジタル
加入者線アクセス多重化器（ＤＳＬＡＭｓ）等の装置に
より他の通信路に接続されている。 ＰＯＴＳサービス
による通信がＡＤＳＬデータトラフィックと重畳してい
る場合には、こうした装置はある種の「分割器」も含む。
この「分割器」は、ＰＯＴＳトラフィックをＡＤＳＬトラ
フィックから分離し、ＰＯＴＳトラフィックを従来の電
話回線網（ＰＳＴＮ）にルーチングし、ＡＤＳＬトラフ
ィックを広域ネットワーク（ＷＡＮ）にルーチングす
る。
話回線ＴＷＰは、構内又は長距離の電話サービスプロバ
イダーの中央交換局に設置される中央交換局ＤＳＬモデ
ム４０８によって受待されている。この例では、中央交
換局モデム４０８は多数の撚り線対電話回線ＴＷＰ(そ
の内の二つのみがこの例では例示されている)を受待す
ることが可能である。中央交換局モデム４０８は、各撚
り線対電話回線ＴＷＰ、遠隔コンピュータシステムＲ、
及びホストコンピュータ(図２では図示せず)間のデータ
通信を介在する。ここでホストコンピュータは、データ
の発信源又は受信先、インターネット等のネットワーク
への中間ゲートウェイ、又は専用の「ダイアル呼び出し
の」内容プロバイダー又はネットワーク、として機能す
る。勿論、遠隔システムＲ（又は接続している電話）か
ら撚り線対電話回線ＴＷＰ上に繋がれる通話のルーチン
グを実行する交換機も、中央交換局は具備している。上
記のように、中央交換局モデム４０８は何らかの基幹的
なネットワークに接続されているのが普通である。この
基幹的なネットワークは、更に、ルーター、ディジタル
加入者線アクセス多重化器（ＤＳＬＡＭｓ）等の装置に
より他の通信路に接続されている。 ＰＯＴＳサービス
による通信がＡＤＳＬデータトラフィックと重畳してい
る場合には、こうした装置はある種の「分割器」も含む。
この「分割器」は、ＰＯＴＳトラフィックをＡＤＳＬトラ
フィックから分離し、ＰＯＴＳトラフィックを従来の電
話回線網（ＰＳＴＮ）にルーチングし、ＡＤＳＬトラフ
ィックを広域ネットワーク（ＷＡＮ）にルーチングす
る。
【００２４】図２の例では、遠隔ＤＳＬモデム４１５は
各々複数個の機能として設定されている。これらの機能
とは、基本的に、本発明のこの例示的な実施例における
個々の集積回路に対応する。特定の集積回路即ち「チッ
プ」がこれらの様々な機能の中で対応する機能範囲は実
装により異なって来る、ことが当然理解されるべきであ
る。この意味で、図２に示されている例示的な実装は、
単に一例として提供されているものに過ぎない。この例
では、各遠隔ＤＳＬモデム４１５は、ディジタル送受信
器機能４１３を対応する遠隔システムＲに接続させる役
割を担うホストインターフェイス４０７、を含む。ホス
トインターフェイス４０７は、このようなインターフェ
イス機能を与えるものとしては従来的な構成である。そ
の一例は、テキサスインスツルメンツ社から入手可能な
ＴＮＥＴＤ２１００ディジタル直列バスインターフェイ
ス回路である。
各々複数個の機能として設定されている。これらの機能
とは、基本的に、本発明のこの例示的な実施例における
個々の集積回路に対応する。特定の集積回路即ち「チッ
プ」がこれらの様々な機能の中で対応する機能範囲は実
装により異なって来る、ことが当然理解されるべきであ
る。この意味で、図２に示されている例示的な実装は、
単に一例として提供されているものに過ぎない。この例
では、各遠隔ＤＳＬモデム４１５は、ディジタル送受信
器機能４１３を対応する遠隔システムＲに接続させる役
割を担うホストインターフェイス４０７、を含む。ホス
トインターフェイス４０７は、このようなインターフェ
イス機能を与えるものとしては従来的な構成である。そ
の一例は、テキサスインスツルメンツ社から入手可能な
ＴＮＥＴＤ２１００ディジタル直列バスインターフェイ
ス回路である。
【００２５】本発明のこの実施例によると、遠隔ＤＳＬ
モデム４１５内のディジタル送受信器機能４１３は、デ
ータペイロードの送信と受信の双方に必要なディジタル
処理動作を実行するプログラム可能なデバイスである。
このような動作が含む機能としては、例えば、ホストコ
ンピュータシステムからのディジタルデータの(例えば
パケット及びフレームへの)初期化、データ誤り訂正の
為のリードソロモン符号化、以下に詳述されるデータス
トリーム中のパケットに対するたたみこみインターリー
ビング、送信用の適当なサブチャネル内へのデータ符号
化、及び逆高速フーリエ変換（ＩＦＦＴ）による符号化
データの時間領域信号への変換、等が挙げられる。受信
端では、ディジタル送受信器機能４１３は、エコー消去
処理と共に上記と逆の動作を実行する。ディジタル送受
信器機能４１３によるこれらの動作の実施に続いて、復
号化されたディジタルデータはインターフェイス４０７
を介して遠隔システムＲに送信される。特に前述のデー
タ速度において、ディジタル送受信器機能４１３のディ
ジタルデータ処理能力と出力は高レベルにあることが好
適である。具体的には、テキサスインスツルメンツ社か
ら入手可能なＴＭＳ３２０Ｃ６ｘ型のディジタル信号プ
ロセッサが与えるオーダーの処理能力を有することが好
適である。
モデム４１５内のディジタル送受信器機能４１３は、デ
ータペイロードの送信と受信の双方に必要なディジタル
処理動作を実行するプログラム可能なデバイスである。
このような動作が含む機能としては、例えば、ホストコ
ンピュータシステムからのディジタルデータの(例えば
パケット及びフレームへの)初期化、データ誤り訂正の
為のリードソロモン符号化、以下に詳述されるデータス
トリーム中のパケットに対するたたみこみインターリー
ビング、送信用の適当なサブチャネル内へのデータ符号
化、及び逆高速フーリエ変換（ＩＦＦＴ）による符号化
データの時間領域信号への変換、等が挙げられる。受信
端では、ディジタル送受信器機能４１３は、エコー消去
処理と共に上記と逆の動作を実行する。ディジタル送受
信器機能４１３によるこれらの動作の実施に続いて、復
号化されたディジタルデータはインターフェイス４０７
を介して遠隔システムＲに送信される。特に前述のデー
タ速度において、ディジタル送受信器機能４１３のディ
ジタルデータ処理能力と出力は高レベルにあることが好
適である。具体的には、テキサスインスツルメンツ社か
ら入手可能なＴＭＳ３２０Ｃ６ｘ型のディジタル信号プ
ロセッサが与えるオーダーの処理能力を有することが好
適である。
【００２６】本発明のこの好適実施例によると、ディジ
タル送受信器機能４１３は、あるプログラム可能な集積
回路により実装される。上記の動作を実行する際の、特
に本発明の本好適実施例によるたたみこみインターリー
ビングを実行するプログラム可能な集積回路の構成と動
作は、以下に更に詳細に説明される。
タル送受信器機能４１３は、あるプログラム可能な集積
回路により実装される。上記の動作を実行する際の、特
に本発明の本好適実施例によるたたみこみインターリー
ビングを実行するプログラム可能な集積回路の構成と動
作は、以下に更に詳細に説明される。
【００２７】各ディジタル送受信器機能４１３は双方向
的にＡＦＥ４１１に接続されている。ＡＦＥ４１１は混
成信号（即ち、ディジタルとアナログの双方の動作を含
む信号）集積回路で、高電圧を提供する素子の他にＤＳ
Ｌ通信に必要なすべてのループインターフェイス素子を
含む。この意味で、遠隔ＤＳＬモデム４１５内のＡＦＥ
ｓ４１１は、送信と受信の双方のインターフェイス機能
を有する。遠隔ＤＳＬモデム４１５内のＡＦＥｓ４１１
は、双方向的に回線ドライバ４１７と接続されている。
回線ドライバ４１７は、撚り線対電話回線ＴＷＰ上のＡ
ＤＳＬ信号を駆動及び受信する高速回線駆動及び受信器
で、その一例としてテキサスインスツルメンツ社から入
手可能なＴＨＳ６００２回線ドライバがある。遠隔ＤＳ
Ｌモデム４１５内の回線ドライバ４１７は、更に、四線
式・ニ線式「混成」集積回路４１９に接続されている。混
成集積回路４１９は、回線ドライバ４１７からの専用送
信及び受信回線を、全二重方式で撚り線対電話回線ＴＷ
Ｐの有するニ線式構成に変換する。
的にＡＦＥ４１１に接続されている。ＡＦＥ４１１は混
成信号（即ち、ディジタルとアナログの双方の動作を含
む信号）集積回路で、高電圧を提供する素子の他にＤＳ
Ｌ通信に必要なすべてのループインターフェイス素子を
含む。この意味で、遠隔ＤＳＬモデム４１５内のＡＦＥ
ｓ４１１は、送信と受信の双方のインターフェイス機能
を有する。遠隔ＤＳＬモデム４１５内のＡＦＥｓ４１１
は、双方向的に回線ドライバ４１７と接続されている。
回線ドライバ４１７は、撚り線対電話回線ＴＷＰ上のＡ
ＤＳＬ信号を駆動及び受信する高速回線駆動及び受信器
で、その一例としてテキサスインスツルメンツ社から入
手可能なＴＨＳ６００２回線ドライバがある。遠隔ＤＳ
Ｌモデム４１５内の回線ドライバ４１７は、更に、四線
式・ニ線式「混成」集積回路４１９に接続されている。混
成集積回路４１９は、回線ドライバ４１７からの専用送
信及び受信回線を、全二重方式で撚り線対電話回線ＴＷ
Ｐの有するニ線式構成に変換する。
【００２８】中央交換局において、中央交換局ＤＳＬモ
デム４０８は、モデム４０８をホストコンピュータ(図
示せず)に接続するホストインターフェイス４０９を含
む。ホストインターフェイス４０９は、上述と同様に、
テキサスインスツルメンツ社から入手可能なＴＮＥＴＤ
２１００ディジタル直列バスインターフェイス回路のよ
うな従来的な回路構成によって実装される。上述のよう
に、ホストコンピュータは、ＰＯＴＳトデータトラフィ
ックをＡＤＳＬデータトラフィックから分離する分割器
に中央交換局モデム４０８を接続し、更に提供されてい
るサービスに応じてこれらのトラフィックを従来の電話
回線網（ＰＳＴＮ）と広域ネットワーク（ＷＡＮ）に接
続する。中央交換局モデム４０８はディジタルＤＳＬ送
受信器機能４１０を含み、これは図２に示されているよ
うに、多元アナログ前端機能（ＡＦＥｓ）４１２に接続
されている。遠隔ＤＳＬモデム４１５の場合と同様に、
ＡＦＥｓ４１２は、送信と受信双方のインターフェイス
機能遂行の為に、高電圧を提供する素子の他にＤＳＬ通
信に必要なすべてのループインターフェイス素子を含
む。
デム４０８は、モデム４０８をホストコンピュータ(図
示せず)に接続するホストインターフェイス４０９を含
む。ホストインターフェイス４０９は、上述と同様に、
テキサスインスツルメンツ社から入手可能なＴＮＥＴＤ
２１００ディジタル直列バスインターフェイス回路のよ
うな従来的な回路構成によって実装される。上述のよう
に、ホストコンピュータは、ＰＯＴＳトデータトラフィ
ックをＡＤＳＬデータトラフィックから分離する分割器
に中央交換局モデム４０８を接続し、更に提供されてい
るサービスに応じてこれらのトラフィックを従来の電話
回線網（ＰＳＴＮ）と広域ネットワーク（ＷＡＮ）に接
続する。中央交換局モデム４０８はディジタルＤＳＬ送
受信器機能４１０を含み、これは図２に示されているよ
うに、多元アナログ前端機能（ＡＦＥｓ）４１２に接続
されている。遠隔ＤＳＬモデム４１５の場合と同様に、
ＡＦＥｓ４１２は、送信と受信双方のインターフェイス
機能遂行の為に、高電圧を提供する素子の他にＤＳＬ通
信に必要なすべてのループインターフェイス素子を含
む。
【００２９】ディジタル送受信器機能４１０は、遠隔Ｄ
ＳＬモデム４１５内のディジタル送受信器機能４１３と
同様に構成されこれと同様の処理を遂行するが、その受
信及び送信されたトラフィックの異なる周波数から、デ
ィジタル送受信器機能４１３とは機能上の相違が多少生
ずる。前述と同様に、ディジタル送受信器機能４１０
は、たたみこみインターリービングが効率的に実行され
るように、以下に述べるような高性能のディジタル信号
プロセッサとして実装されるのが好適である。ディジタ
ル送受信器機能４１０によるこれらの処理動作は、符号
化された信号に適用される。これらの符号化信号は、対
応する撚り線対電話回線ＴＷＰ上を伝送され遠隔モデム
４１５に至る又はそこからの信号であり、混成集積回路
４１６、回線ドライバ４１４及びＡＦＥ４１２を媒介し
た処理を経た信号である。ディジタル送受信器機能４１
０により遂行されるリードソロモン復号化の後に、受信
された復号化ディジタル信号はインターフェイス４０９
を介して中央交換局のホストコンピュータに送信され
る。
ＳＬモデム４１５内のディジタル送受信器機能４１３と
同様に構成されこれと同様の処理を遂行するが、その受
信及び送信されたトラフィックの異なる周波数から、デ
ィジタル送受信器機能４１３とは機能上の相違が多少生
ずる。前述と同様に、ディジタル送受信器機能４１０
は、たたみこみインターリービングが効率的に実行され
るように、以下に述べるような高性能のディジタル信号
プロセッサとして実装されるのが好適である。ディジタ
ル送受信器機能４１０によるこれらの処理動作は、符号
化された信号に適用される。これらの符号化信号は、対
応する撚り線対電話回線ＴＷＰ上を伝送され遠隔モデム
４１５に至る又はそこからの信号であり、混成集積回路
４１６、回線ドライバ４１４及びＡＦＥ４１２を媒介し
た処理を経た信号である。ディジタル送受信器機能４１
０により遂行されるリードソロモン復号化の後に、受信
された復号化ディジタル信号はインターフェイス４０９
を介して中央交換局のホストコンピュータに送信され
る。
【００３０】ＤＳＬモデムへの適用で得られるような本
発明の利益は、上記のように、リードソロモン復号化又
はそれに類似した復号化が要求される他の多くの適用に
おいても又有効である。図２で示され上記で説明された
ＤＳＬモデムの実装は、単に一例として提供されたもの
に過ぎない。他のこのような実装の例として挙げられる
ものは、ケーブルモデム、ディジタル映像の受信と復号
化の為のセットトップ・ボックス、コンピュータ内部で
のディスクドライブ通信、コンピュータワークステーシ
ョン間における他の形式のネットワーク通信、等であ
る。
発明の利益は、上記のように、リードソロモン復号化又
はそれに類似した復号化が要求される他の多くの適用に
おいても又有効である。図２で示され上記で説明された
ＤＳＬモデムの実装は、単に一例として提供されたもの
に過ぎない。他のこのような実装の例として挙げられる
ものは、ケーブルモデム、ディジタル映像の受信と復号
化の為のセットトップ・ボックス、コンピュータ内部で
のディスクドライブ通信、コンピュータワークステーシ
ョン間における他の形式のネットワーク通信、等であ
る。
【００３１】さて図３を参照して、本発明の好適実施例
が実装されるディジタル信号プロセッサ（ＤＳＰ）集積
回路１３０の形での、プログラム可能な論理デバイスの
例を説明する。図２のＤＳＬシステムに関連して説明し
たように、ＤＳＰ１３０はディジタル送受信器機能４１
０、４１３の一方又は両方として使用される。ＤＳＰ１
３０の図３に示されるアーキテクチャは一例として提供
されており、この例示的なアーキテクチャはテキサスイ
ンスツルメンツ社から入手可能なＴＭＳ３２０Ｃ５４型
ＤＳＰのアーキテクチャに一般に対応する。本発明が実
装され得るものは、個別仕様の専用論理回路と他のＶＬ
ＳＩ及びより大規模な集積回路を含む様々な機能とアー
キテクチャの集積回路は勿論、他のアーキテクチャのＤ
ＳＰｓと汎用マイクロコンピュータである、ことが関連
技術に普通程度に習熟している技術者により勿論理解さ
れよう。
が実装されるディジタル信号プロセッサ（ＤＳＰ）集積
回路１３０の形での、プログラム可能な論理デバイスの
例を説明する。図２のＤＳＬシステムに関連して説明し
たように、ＤＳＰ１３０はディジタル送受信器機能４１
０、４１３の一方又は両方として使用される。ＤＳＰ１
３０の図３に示されるアーキテクチャは一例として提供
されており、この例示的なアーキテクチャはテキサスイ
ンスツルメンツ社から入手可能なＴＭＳ３２０Ｃ５４型
ＤＳＰのアーキテクチャに一般に対応する。本発明が実
装され得るものは、個別仕様の専用論理回路と他のＶＬ
ＳＩ及びより大規模な集積回路を含む様々な機能とアー
キテクチャの集積回路は勿論、他のアーキテクチャのＤ
ＳＰｓと汎用マイクロコンピュータである、ことが関連
技術に普通程度に習熟している技術者により勿論理解さ
れよう。
【００３２】この例におけるＤＳＰ１３０は、修正ハー
ヴァードアーキテクチャにより実装される。このアーキ
テクチャでは、多元実行装置と通信する三個の分離した
データバスＣ，Ｄ，Ｅが使用される。多元実行装置は、
指数装置１３２、乗算加算装置１３４、演算論理装置
（ＡＬＵ）１３６及びバレル型シフタ１３８、を含む。
累算器１４０の存在の為にＡＬＵ１３６と並行した乗算
加算装置１３４の動作が可能になり、乗算累算（ＭＡ
Ｃ）動作と演算動作の同時実行が可能になる。この例に
おいてＤＳＰ１３０により実行可能に設定される命令に
属すものとして、専用ディジタル信号処理命令は勿論、
単一命令反復及びブロック反復動作、ブロックメモリ移
動命令、二及び三回のオペランド読み取り、条件付き格
納動作、及び、並行ロード及び格納動作、が挙げられ
る。ＤＳＰ１３０は又、比較選択格納装置（ＣＳＳＵ）
１４２を含む。この装置はデータバスＥに接続され、多
くの従来の通信アルゴリズムで有用なビタビ計算を加速
する。
ヴァードアーキテクチャにより実装される。このアーキ
テクチャでは、多元実行装置と通信する三個の分離した
データバスＣ，Ｄ，Ｅが使用される。多元実行装置は、
指数装置１３２、乗算加算装置１３４、演算論理装置
（ＡＬＵ）１３６及びバレル型シフタ１３８、を含む。
累算器１４０の存在の為にＡＬＵ１３６と並行した乗算
加算装置１３４の動作が可能になり、乗算累算（ＭＡ
Ｃ）動作と演算動作の同時実行が可能になる。この例に
おいてＤＳＰ１３０により実行可能に設定される命令に
属すものとして、専用ディジタル信号処理命令は勿論、
単一命令反復及びブロック反復動作、ブロックメモリ移
動命令、二及び三回のオペランド読み取り、条件付き格
納動作、及び、並行ロード及び格納動作、が挙げられ
る。ＤＳＰ１３０は又、比較選択格納装置（ＣＳＳＵ）
１４２を含む。この装置はデータバスＥに接続され、多
くの従来の通信アルゴリズムで有用なビタビ計算を加速
する。
【００３３】この例におけるＤＳＰ１３０は有効なオン
チップメモリリソースを有する。このメモリリソースへ
のアクセスは、データバスＣ，Ｄ，Ｅ及びプログラムバ
スＰを介してメモリ周辺インターフェイス１４５によっ
て制御される。これらのオンチップメモリリソースに含
まれるものは、ランダムアクセスメモリ(ＲＡＭ)１４
４，プログラム命令の格納に使用される読み出し専用メ
モリ（ＲＯＭ）１４６，及びアドレスレジスタ１４８、
が挙げられる。プログラム制御アドレスジェネレータ回
路１４９もメモリ周辺インターフェイス１４５と通信
し、メモリ周辺インターフェイス１４５を介してＲＯＭ
１４６又は他の記憶装置からのプログラム命令コードを
受信し、制御信号を生成する。これらの制御信号はＤＳ
Ｐ１３０の各機能装置に伝達され、受信されたプログラ
ム命令コードに対応する命令の実行を制御する。インタ
ーフェイス装置１５８もメモリ周辺インターフェイス１
４５と連関して設置され、直列ホストポート１５３と同
様に外部通信を制御する。付加的な制御機能であるタイ
マー１５１及びＪＴＡＧテストポート１５２等もＤＳＰ
１３０に含まれる。
チップメモリリソースを有する。このメモリリソースへ
のアクセスは、データバスＣ，Ｄ，Ｅ及びプログラムバ
スＰを介してメモリ周辺インターフェイス１４５によっ
て制御される。これらのオンチップメモリリソースに含
まれるものは、ランダムアクセスメモリ(ＲＡＭ)１４
４，プログラム命令の格納に使用される読み出し専用メ
モリ（ＲＯＭ）１４６，及びアドレスレジスタ１４８、
が挙げられる。プログラム制御アドレスジェネレータ回
路１４９もメモリ周辺インターフェイス１４５と通信
し、メモリ周辺インターフェイス１４５を介してＲＯＭ
１４６又は他の記憶装置からのプログラム命令コードを
受信し、制御信号を生成する。これらの制御信号はＤＳ
Ｐ１３０の各機能装置に伝達され、受信されたプログラ
ム命令コードに対応する命令の実行を制御する。インタ
ーフェイス装置１５８もメモリ周辺インターフェイス１
４５と連関して設置され、直列ホストポート１５３と同
様に外部通信を制御する。付加的な制御機能であるタイ
マー１５１及びＪＴＡＧテストポート１５２等もＤＳＰ
１３０に含まれる。
【００３４】この例示的なＤＳＰ１３０により実行され
る様々な論理機能は、ＰＬＬクロックジェネレータ１５
０により生成される一個乃至それ以上の内部システムク
ロックに従って同期方式で実現される。この例示的な実
装においては、ＰＬＬクロックジェネレータ１５０は、
本システム内の他の回路とか水晶振動子等により生成さ
れる回線ＲＥＦＣＬＫ上の外部クロック信号を直接的又
は間接的に受信し、内部システムクロックを生成する。
この内部システムクロックとしては、例えば、ＤＳＰ１
３０の各機能素子に（直接的又は間接的に）通信される
回線ＯＵＴＣＬＫ上のクロック信号が挙げられる。ＤＳ
Ｐ１３０は又、従来方式でＤＳＰ１３０全体の電源電圧
及び基準電圧レベルを調整し分布する電力分布回路１５
６を含む。ＪＴＡＧテストインターフェイス回路、内蔵
セルフテスト回路等の他の機能も又、従来方式でＤＳＰ
１３０内に設置されている。
る様々な論理機能は、ＰＬＬクロックジェネレータ１５
０により生成される一個乃至それ以上の内部システムク
ロックに従って同期方式で実現される。この例示的な実
装においては、ＰＬＬクロックジェネレータ１５０は、
本システム内の他の回路とか水晶振動子等により生成さ
れる回線ＲＥＦＣＬＫ上の外部クロック信号を直接的又
は間接的に受信し、内部システムクロックを生成する。
この内部システムクロックとしては、例えば、ＤＳＰ１
３０の各機能素子に（直接的又は間接的に）通信される
回線ＯＵＴＣＬＫ上のクロック信号が挙げられる。ＤＳ
Ｐ１３０は又、従来方式でＤＳＰ１３０全体の電源電圧
及び基準電圧レベルを調整し分布する電力分布回路１５
６を含む。ＪＴＡＧテストインターフェイス回路、内蔵
セルフテスト回路等の他の機能も又、従来方式でＤＳＰ
１３０内に設置されている。
【００３５】本発明の好適実施例によると、ＤＳＰ１３
０は例えばＲＯＭ１４６に格納されている命令コードに
よりプログラムされ、ＤＳＰ１３０のインターフェイス
装置１５８により受信された符号化されたデータ語スト
リームに対してたたみこみインターリービングを実行す
る。これらのデータ語は、通信の方向により、これから
送信されるべきデータ語であったり既に受信されたデー
タ語であったりする。上記で説明され図３に例示されて
いるＤＳＰ１３０のアーキテクチャにおいては、このた
たみこみインターリービングの命令コードの実行はプロ
グラム制御アドレスジェネレータ１４９の制御下にあ
る。プログラム制御アドレスジェネレータ１４９は、Ｒ
ＯＭ１４６内に格納されている命令コードを復号化し、
ＡＬＵ136等の実行装置を制御し、累算器１４０、デー
タレジスタ又はＲＡＭ１４４内に格納されているオペラ
ンドに対してこれらの命令を実行させる。
０は例えばＲＯＭ１４６に格納されている命令コードに
よりプログラムされ、ＤＳＰ１３０のインターフェイス
装置１５８により受信された符号化されたデータ語スト
リームに対してたたみこみインターリービングを実行す
る。これらのデータ語は、通信の方向により、これから
送信されるべきデータ語であったり既に受信されたデー
タ語であったりする。上記で説明され図３に例示されて
いるＤＳＰ１３０のアーキテクチャにおいては、このた
たみこみインターリービングの命令コードの実行はプロ
グラム制御アドレスジェネレータ１４９の制御下にあ
る。プログラム制御アドレスジェネレータ１４９は、Ｒ
ＯＭ１４６内に格納されている命令コードを復号化し、
ＡＬＵ136等の実行装置を制御し、累算器１４０、デー
タレジスタ又はＲＡＭ１４４内に格納されているオペラ
ンドに対してこれらの命令を実行させる。
【００３６】本発明の好適実施例によると、図２のＤＳ
Ｌモデムシステムにおいて又は他の通信的適用のこれと
類似した機能において、ＤＳＰ１３０はディジタル送受
信器機能４１３、４１０の一方又は両方として使用され
る。たたみこみインターリービングが容易且つ有効に実
現されるように、ＤＳＰ１３０は、例えばＲＡＭ１４４
のようなそれが利用し得るメモリへのアクセスをプログ
ラムされている。以下に説明するものは、本発明の好適
実施例によるたたみこみインターリービングを実施する
際のＤＳＰ１３０の動作である。
Ｌモデムシステムにおいて又は他の通信的適用のこれと
類似した機能において、ＤＳＰ１３０はディジタル送受
信器機能４１３、４１０の一方又は両方として使用され
る。たたみこみインターリービングが容易且つ有効に実
現されるように、ＤＳＰ１３０は、例えばＲＡＭ１４４
のようなそれが利用し得るメモリへのアクセスをプログ
ラムされている。以下に説明するものは、本発明の好適
実施例によるたたみこみインターリービングを実施する
際のＤＳＰ１３０の動作である。
【００３７】本発明の第一好適実施例によるこの動作の
説明は，図４ａから始まる。図４ａは，パケットのたた
みこみインターリービング用の遅延線構造を実装する為
に使用されるＲＡＭ１４４の部分を示す。本発明のこの
適実施例によると、入力経路５Ｉ（図１参照）に対応す
る遅延線ＤＬは互いに二個づつ対を形成し、ＲＡＭ１４
４内で構成されているように、その結果遅延線ＤＬの各
対が結合的な形で一定長を有する。遅延線ＤＬに関する
説明の便宜の為，本好適実施例によるたたみこみインタ
ーリービングに使用されるパラメータは、図１の従来構
成に関して説明されたパラメータと対応させられてい
る。例えば，個数Ｂ’は、適当な復号化技術(例えば、
リードソロモン技術)が機能し得るシンボルの個数
（Ｎ）に対する、あるベクトル中で送信されるシンボル
の総数（Ｂ）の比、に相当する。図４ａの例において、
ＲＡＭ１４４内のｉ番目の行は，遅延線ＤＬiと遅延線
ＤＬN-i-1に該当するメモリ位置を含む。ＲＡＭ１４４
の行ｉの内部には、遅延線ＤＬiと遅延線ＤＬN-i-1に対
応するメモリ位置の連続した集合間に境界が存在する。
図１と図４ａを照らし合わせて参照すると，遅延線ＤＬ
iは、ｉ×Ｂ’個の遅延を有する入力経路５Ｉiに対応す
ると考えられ、従ってＲＡＭ１４４の行ｉにｉＢ’個の
メモリ位置を占める。又、この場合，遅延線ＤＬN-i-1
は、（Ｎ−ｉ−１）×Ｂ’個の遅延を有する入力経路５
ＩN-i-1に対応すると考えられ、従ってＲＡＭ１４４の
行ｉに（Ｎ−ｉ−１）Ｂ’個のメモリ位置を占める。従
って，ＲＡＭ１４４の行ｉにおける遅延線ＤＬiと遅延
線ＤＬN-i-1の内容の格納の為に必要であるメモリ位置
の合計の個数は、ｉＢ’個のメモリ位置と（Ｎ−ｉ−
１）Ｂ’個のメモリ位置の和、即ちより簡単に言えば
（Ｎ−１）Ｂ’個，となる。
説明は，図４ａから始まる。図４ａは，パケットのたた
みこみインターリービング用の遅延線構造を実装する為
に使用されるＲＡＭ１４４の部分を示す。本発明のこの
適実施例によると、入力経路５Ｉ（図１参照）に対応す
る遅延線ＤＬは互いに二個づつ対を形成し、ＲＡＭ１４
４内で構成されているように、その結果遅延線ＤＬの各
対が結合的な形で一定長を有する。遅延線ＤＬに関する
説明の便宜の為，本好適実施例によるたたみこみインタ
ーリービングに使用されるパラメータは、図１の従来構
成に関して説明されたパラメータと対応させられてい
る。例えば，個数Ｂ’は、適当な復号化技術(例えば、
リードソロモン技術)が機能し得るシンボルの個数
（Ｎ）に対する、あるベクトル中で送信されるシンボル
の総数（Ｂ）の比、に相当する。図４ａの例において、
ＲＡＭ１４４内のｉ番目の行は，遅延線ＤＬiと遅延線
ＤＬN-i-1に該当するメモリ位置を含む。ＲＡＭ１４４
の行ｉの内部には、遅延線ＤＬiと遅延線ＤＬN-i-1に対
応するメモリ位置の連続した集合間に境界が存在する。
図１と図４ａを照らし合わせて参照すると，遅延線ＤＬ
iは、ｉ×Ｂ’個の遅延を有する入力経路５Ｉiに対応す
ると考えられ、従ってＲＡＭ１４４の行ｉにｉＢ’個の
メモリ位置を占める。又、この場合，遅延線ＤＬN-i-1
は、（Ｎ−ｉ−１）×Ｂ’個の遅延を有する入力経路５
ＩN-i-1に対応すると考えられ、従ってＲＡＭ１４４の
行ｉに（Ｎ−ｉ−１）Ｂ’個のメモリ位置を占める。従
って，ＲＡＭ１４４の行ｉにおける遅延線ＤＬiと遅延
線ＤＬN-i-1の内容の格納の為に必要であるメモリ位置
の合計の個数は、ｉＢ’個のメモリ位置と（Ｎ−ｉ−
１）Ｂ’個のメモリ位置の和、即ちより簡単に言えば
（Ｎ−１）Ｂ’個，となる。
【００３８】図４ｂは，ＲＡＭ１４４の行ｉにおける遅
延線ＤＬiと遅延線ＤＬN-i-1をより詳細に示した図であ
る。図４ｂに示されているように、ＲＡＭ１４４の行ｉ
は循環バッファとして機能する。この例では、例示され
た時間点で、遅延線ＤＬiは行ｉの内部部分に配置さ
れ、遅延線ＤＬN-i-1はその内部部分の物理的(又は論理
的)両端にまきついている。遅延線ＤＬiと遅延線ＤＬ
N-i-1の各々の内部には、対応する遅延線ＤＬの遅延長
に当然依存した各パケットの待ち時間を伴う形で、パケ
ットエントリが最旧のものから最新のものに至るまで時
間順に配列されている。遅延線ＤＬi内では最旧のエン
トリがエントリＤi（旧）で示され、現在ポインタＬが
これを指している。ポインタＬの機能は以下に説明す
る。逆に，遅延線ＤＬiの最新のエントリが図４ｂでは
エントリＤi（新）で示されている。遅延線ＤＬN-i-1に
関しては，最旧のエントリＵi（旧）が遅延線ＤＬiの最
新のエントリＤi（新）に隣接して配置され、又、最新
のエントリＵi（新）が遅延線ＤＬiの最旧のエントリＤ
i（旧）に隣接して配置されている。以下に説明するよ
うに，これらの指標Ｄi、Ｕiは、ＲＡＭ１４４内の「下
向き」及び「上向き」方向における遅延線ＤＬiと遅延線
ＤＬN-i-1のエントリに対する処理を指すものである。
延線ＤＬiと遅延線ＤＬN-i-1をより詳細に示した図であ
る。図４ｂに示されているように、ＲＡＭ１４４の行ｉ
は循環バッファとして機能する。この例では、例示され
た時間点で、遅延線ＤＬiは行ｉの内部部分に配置さ
れ、遅延線ＤＬN-i-1はその内部部分の物理的(又は論理
的)両端にまきついている。遅延線ＤＬiと遅延線ＤＬ
N-i-1の各々の内部には、対応する遅延線ＤＬの遅延長
に当然依存した各パケットの待ち時間を伴う形で、パケ
ットエントリが最旧のものから最新のものに至るまで時
間順に配列されている。遅延線ＤＬi内では最旧のエン
トリがエントリＤi（旧）で示され、現在ポインタＬが
これを指している。ポインタＬの機能は以下に説明す
る。逆に，遅延線ＤＬiの最新のエントリが図４ｂでは
エントリＤi（新）で示されている。遅延線ＤＬN-i-1に
関しては，最旧のエントリＵi（旧）が遅延線ＤＬiの最
新のエントリＤi（新）に隣接して配置され、又、最新
のエントリＵi（新）が遅延線ＤＬiの最旧のエントリＤ
i（旧）に隣接して配置されている。以下に説明するよ
うに，これらの指標Ｄi、Ｕiは、ＲＡＭ１４４内の「下
向き」及び「上向き」方向における遅延線ＤＬiと遅延線
ＤＬN-i-1のエントリに対する処理を指すものである。
【００３９】本説明では「行」という用語は上記の対を形
成した遅延線を含むとした概念規定で使用されている
が，あるメモリ内の行と列の規定は多くの実装において
任意に成し得ることは，関連技術に習熟している技術者
ならば勿論理解されよう。換言すれば、上記の対形成遅
延線という概念は、物理的な行(又は，逆に列)というよ
りむしろ論理的な行に対応した概念である。関連技術で
知られているように，従来のＤＳＰの実装においてはメ
モリリソースを大規模な「線」メモリと考え、現実のメ
モリの物理的な幅を無視している。従って，上述のＤＳ
Ｐ１３０のようなあるＤＳＰ内部でのたたみこみインタ
ーリービング機能の実装においては，循環バッファ技術
を利用する。具体的には，各ポインタに対するインクリ
メント操作の後に特定の循環バッファ命令又は試行操作
を実施し、メモリの論理的な「行」と「列」にアクセスして
遅延線ＤＬを実装する。これに対して，従来の格納用ダ
イナミックＲＡＭ(ＤＲＡＭ)を用いた特定用途向けＩＣ
（ＡＳＩＣ）のような専用ハードウェアを利用した方式
の範囲内でこうしたたたみこみインターリービング機能
を実装する場合には，メモリの物理的な幅を（Ｎ−１）
Ｂ’に等しくすることによってＤＲＡＭの構造と動作を
活用する。このような実装においては行及び列部分を全
体的なメモリアドレスから分離することが可能で、行及
び列部分は各々行及び列ポインタ内に保持され、直接メ
モリにアクセスする為に使用される。この方式の実装に
おいては、ＤＳＰの実装において要求されるようなメモ
リの論理的な行と列を保持する為に循環バッファ命令又
は試行操作を実施する必要が避けられる。いずれにせ
よ、遅延線の対を形成する為にメモリの特定の構造と機
能を選択するという問題は，一般には利用可能な特定の
メモリのアーキテクチャに依存する種類の問題である。
成した遅延線を含むとした概念規定で使用されている
が，あるメモリ内の行と列の規定は多くの実装において
任意に成し得ることは，関連技術に習熟している技術者
ならば勿論理解されよう。換言すれば、上記の対形成遅
延線という概念は、物理的な行(又は，逆に列)というよ
りむしろ論理的な行に対応した概念である。関連技術で
知られているように，従来のＤＳＰの実装においてはメ
モリリソースを大規模な「線」メモリと考え、現実のメ
モリの物理的な幅を無視している。従って，上述のＤＳ
Ｐ１３０のようなあるＤＳＰ内部でのたたみこみインタ
ーリービング機能の実装においては，循環バッファ技術
を利用する。具体的には，各ポインタに対するインクリ
メント操作の後に特定の循環バッファ命令又は試行操作
を実施し、メモリの論理的な「行」と「列」にアクセスして
遅延線ＤＬを実装する。これに対して，従来の格納用ダ
イナミックＲＡＭ(ＤＲＡＭ)を用いた特定用途向けＩＣ
（ＡＳＩＣ）のような専用ハードウェアを利用した方式
の範囲内でこうしたたたみこみインターリービング機能
を実装する場合には，メモリの物理的な幅を（Ｎ−１）
Ｂ’に等しくすることによってＤＲＡＭの構造と動作を
活用する。このような実装においては行及び列部分を全
体的なメモリアドレスから分離することが可能で、行及
び列部分は各々行及び列ポインタ内に保持され、直接メ
モリにアクセスする為に使用される。この方式の実装に
おいては、ＤＳＰの実装において要求されるようなメモ
リの論理的な行と列を保持する為に循環バッファ命令又
は試行操作を実施する必要が避けられる。いずれにせ
よ、遅延線の対を形成する為にメモリの特定の構造と機
能を選択するという問題は，一般には利用可能な特定の
メモリのアーキテクチャに依存する種類の問題である。
【００４０】さて図４ａに戻り、ＲＡＭ１４４の次の行
（行ｉ＋１）は，互いに対を形成した遅延線ＤＬi+1と
遅延線ＤＬN-i-2(即ち，ＤＬN-(i+1)-1)を格納する。遅
延線ＤＬi+1は（ｉ＋１）×Ｂ’個のメモリ位置を占
め、これはＲＡＭ１４４の行ｉにおける先行する遅延線
ＤＬiよりも正確にＢ’個のメモリ位置だけ多い。ＲＡ
Ｍ１４４の行（ｉ＋１）で，遅延線ＤＬi+1は遅延線Ｄ
ＬN-i-2と対を形成しているが、遅延線ＤＬN-i-2は（Ｎ
−ｉ−２）×Ｂ’個のメモリ位置を占め、これはＲＡＭ
１４４の行ｉにおける後続する遅延線ＤＬN-i-1よりも
正確にＢ’個のメモリ位置だけ少ない。前述と同様に，
遅延線ＤＬi+1と遅延線ＤＬN-i-2の格納に為にＲＡＭ１
４４の行（ｉ＋１）で要求される結合的なメモリサイズ
は、（ｉ＋１）Ｂ’個のメモリ位置と（Ｎ−ｉ−２）
Ｂ’個のメモリ位置の和、即ち（Ｎ−１）Ｂ’個とな
り、これは遅延線ＤＬiと遅延線ＤＬN-i-1の格納に為に
行ｉで要求された結合的なメモリサイズと等しい。
（行ｉ＋１）は，互いに対を形成した遅延線ＤＬi+1と
遅延線ＤＬN-i-2(即ち，ＤＬN-(i+1)-1)を格納する。遅
延線ＤＬi+1は（ｉ＋１）×Ｂ’個のメモリ位置を占
め、これはＲＡＭ１４４の行ｉにおける先行する遅延線
ＤＬiよりも正確にＢ’個のメモリ位置だけ多い。ＲＡ
Ｍ１４４の行（ｉ＋１）で，遅延線ＤＬi+1は遅延線Ｄ
ＬN-i-2と対を形成しているが、遅延線ＤＬN-i-2は（Ｎ
−ｉ−２）×Ｂ’個のメモリ位置を占め、これはＲＡＭ
１４４の行ｉにおける後続する遅延線ＤＬN-i-1よりも
正確にＢ’個のメモリ位置だけ少ない。前述と同様に，
遅延線ＤＬi+1と遅延線ＤＬN-i-2の格納に為にＲＡＭ１
４４の行（ｉ＋１）で要求される結合的なメモリサイズ
は、（ｉ＋１）Ｂ’個のメモリ位置と（Ｎ−ｉ−２）
Ｂ’個のメモリ位置の和、即ち（Ｎ−１）Ｂ’個とな
り、これは遅延線ＤＬiと遅延線ＤＬN-i-1の格納に為に
行ｉで要求された結合的なメモリサイズと等しい。
【００４１】遅延線ＤＬのこの対形成は、送信されるパ
ケットのたたみこみインターリービングに使用されるＲ
ＡＭ１４４の部分全体に渡って同様に遂行される。その
際、図４ａに示されているように、互いに対を形成した
二つの遅延線ＤＬ間の境界は、行から行に渡ってＢ’個
のメモリ位置分だけ移動していく。Ｎ個の互いに対を形
成した二つの遅延線ＤＬが使用されるはずである（遅延
を含まないトリビィアルなゼロ番目の入力経路を含め
て）ことと，ＲＡＭ１４４のこの部分の各行には互いに
対を形成した二つの遅延線ＤＬが指定されること、を考
えれば以下のことが分る。即ち，入力経路が偶数個の場
合は、ＲＡＭ１４４において遅延線ＤＬの格納に為にＮ
／２個の行が要求され、入力経路が奇数個の場合は（Ｎ
／２＋１）個の行が要求される。従って，本発明の本好
適実施例によるたたみこみインターリービングの為に必
要なメモリ位置の総数は、Ｎが偶数の場合は（Ｎ／２）
（Ｎ−１）Ｂ’個であり、Ｎが奇数個の場合は（Ｎ／２
＋１）（Ｎ−１）Ｂ’個である。対を形成した遅延線Ｄ
Ｌ間の境界の移動は、新しいパケットのＲＡＭ１４４へ
の書き込みとパケットのそこからの読み取りに利用され
る。これは図５と関連して以下に説明するが，その際、
Ｎ＝Ｂ＝８従ってＢ’＝１の場合の例示的な通信例に対
する図６ａ乃至図６ｊに図示されている本発明の本好適
実施例の動作例、と組み合わせて説明する。
ケットのたたみこみインターリービングに使用されるＲ
ＡＭ１４４の部分全体に渡って同様に遂行される。その
際、図４ａに示されているように、互いに対を形成した
二つの遅延線ＤＬ間の境界は、行から行に渡ってＢ’個
のメモリ位置分だけ移動していく。Ｎ個の互いに対を形
成した二つの遅延線ＤＬが使用されるはずである（遅延
を含まないトリビィアルなゼロ番目の入力経路を含め
て）ことと，ＲＡＭ１４４のこの部分の各行には互いに
対を形成した二つの遅延線ＤＬが指定されること、を考
えれば以下のことが分る。即ち，入力経路が偶数個の場
合は、ＲＡＭ１４４において遅延線ＤＬの格納に為にＮ
／２個の行が要求され、入力経路が奇数個の場合は（Ｎ
／２＋１）個の行が要求される。従って，本発明の本好
適実施例によるたたみこみインターリービングの為に必
要なメモリ位置の総数は、Ｎが偶数の場合は（Ｎ／２）
（Ｎ−１）Ｂ’個であり、Ｎが奇数個の場合は（Ｎ／２
＋１）（Ｎ−１）Ｂ’個である。対を形成した遅延線Ｄ
Ｌ間の境界の移動は、新しいパケットのＲＡＭ１４４へ
の書き込みとパケットのそこからの読み取りに利用され
る。これは図５と関連して以下に説明するが，その際、
Ｎ＝Ｂ＝８従ってＢ’＝１の場合の例示的な通信例に対
する図６ａ乃至図６ｊに図示されている本発明の本好適
実施例の動作例、と組み合わせて説明する。
【００４２】本発明の本好適実施例による上述の方法
は、複数個のパケットベクトルの一つのシーケンスに対
して反復的に実施される。ここで、これらのパケットベ
クトルの各々は、Ｂ個のデータパケットを含むものであ
る。本方法は図５を参照しながら、このシーケンス内の
一個のパケットベクトルに対するＤＳＰ１３０の動作に
関して説明される。初期化期間中にパケットベクトルの
シーケンスが「気にならない」値即ち無視し得る値を含
む場合は除いて、本発明の本好適実施例によるメモリを
基盤とした遅延線の初期化は以下に説明する方法と類似
した仕方で実行される。この明細書を参照した関連技術
に普通程度に習熟している技術者は，この事を容易に認
識するものと考える。
は、複数個のパケットベクトルの一つのシーケンスに対
して反復的に実施される。ここで、これらのパケットベ
クトルの各々は、Ｂ個のデータパケットを含むものであ
る。本方法は図５を参照しながら、このシーケンス内の
一個のパケットベクトルに対するＤＳＰ１３０の動作に
関して説明される。初期化期間中にパケットベクトルの
シーケンスが「気にならない」値即ち無視し得る値を含
む場合は除いて、本発明の本好適実施例によるメモリを
基盤とした遅延線の初期化は以下に説明する方法と類似
した仕方で実行される。この明細書を参照した関連技術
に普通程度に習熟している技術者は，この事を容易に認
識するものと考える。
【００４３】本発明の本好適実施例によるこの方法は、
ＤＳＰ１３０が一個のパケットベクトルを受信する処理
過程２０から始まる。このパケットベクトルは，Ｎ×
Ｂ’（即ちＢ）個のデータパケットを含み、且つ伝送チ
ャネル上を伝送される。このパケットベクトルは、前処
理の後にＤＳＰ１３０によりそれ自身のメモリ（ＲＡＭ
１４４）から検索されるか、又は、ＤＳＰ１３０により
外部ソースから直接受信される。図６ａの例では，この
パケットベクトルは、八個のデータパケットＳj, 0乃至
Ｓj,7を含む。ここで、添字ｊはシーケンス内のパケッ
トベクトルの暫定的な時間順序を示し，添数はパケット
ベクトル内の個々のデータパケットの暫定的な時間順序
を示しており、例えばＳj,0はＳj,1より時間的に早期で
ある。図６ａ乃至図６ｊによるこの例の説明の便宜上，
これらのデータパケットを、各々、Ｄ 0（０）、Ｄ
1（０）、Ｄ2（０）、Ｄ3（０）、Ｕ3（０）、Ｕ
2（０）、Ｕ1（０）、Ｕ0（０）、と呼称する。ここ
で、添数はこれらのデータパケットが格納されるＲＡＭ
１４４の行ｉを指し、括弧内の数値はシーケンス内のパ
ケットベクトルの暫定的な時間順序を指す。この例にお
いては、パケットＤ0（０）はパケットＤ0（-１）より
時間的に後期である。
ＤＳＰ１３０が一個のパケットベクトルを受信する処理
過程２０から始まる。このパケットベクトルは，Ｎ×
Ｂ’（即ちＢ）個のデータパケットを含み、且つ伝送チ
ャネル上を伝送される。このパケットベクトルは、前処
理の後にＤＳＰ１３０によりそれ自身のメモリ（ＲＡＭ
１４４）から検索されるか、又は、ＤＳＰ１３０により
外部ソースから直接受信される。図６ａの例では，この
パケットベクトルは、八個のデータパケットＳj, 0乃至
Ｓj,7を含む。ここで、添字ｊはシーケンス内のパケッ
トベクトルの暫定的な時間順序を示し，添数はパケット
ベクトル内の個々のデータパケットの暫定的な時間順序
を示しており、例えばＳj,0はＳj,1より時間的に早期で
ある。図６ａ乃至図６ｊによるこの例の説明の便宜上，
これらのデータパケットを、各々、Ｄ 0（０）、Ｄ
1（０）、Ｄ2（０）、Ｄ3（０）、Ｕ3（０）、Ｕ
2（０）、Ｕ1（０）、Ｕ0（０）、と呼称する。ここ
で、添数はこれらのデータパケットが格納されるＲＡＭ
１４４の行ｉを指し、括弧内の数値はシーケンス内のパ
ケットベクトルの暫定的な時間順序を指す。この例にお
いては、パケットＤ0（０）はパケットＤ0（-１）より
時間的に後期である。
【００４４】図６ａを続けて参照する。この例によるＲ
ＡＭ１４４の部分の状態は、処理過程２０の時点で例示
されている。上記のようにこの例におけるパラメータＮ
とＢは各々８に等しく、従ってパラメータＢ’は１に等
しい。即ちＮは偶数であるから、たたみこみインターリ
ービングの実施に使用されるＲＡＭ１４４の行ｉの個数
は四個（行０乃至行３）である。ここで、各行ｉは七個
の要素を有する。本発明の本好適実施例によるこの構成
において図４ａ、図４ｂの記法を用いると、遅延線ＤＬ
0と遅延線ＤＬ7は、ＲＡＭ１４４の行０におけるパケッ
トＤ0とパケットＵ0として互いに対を形成する。勿論遅
延線ＤＬ0は遅延を含まないので、以下の説明から明ら
かになるように，ＲＡＭ１４４のパケットＤ0はメモリ
位置を占めない。同様に，遅延線ＤＬ1と遅延線ＤＬ6は
行１におけるパケットＤ1とパケットＵ1として互いに対
を形成し、遅延線ＤＬ2と遅延線ＤＬ5は行２におけるパ
ケットＤ2とパケットＵ2として互いに対を形成し、遅延
線ＤＬ3と遅延線ＤＬ4は行３におけるパケットＤ3とパ
ケットＵ3として互いに対を形成する。
ＡＭ１４４の部分の状態は、処理過程２０の時点で例示
されている。上記のようにこの例におけるパラメータＮ
とＢは各々８に等しく、従ってパラメータＢ’は１に等
しい。即ちＮは偶数であるから、たたみこみインターリ
ービングの実施に使用されるＲＡＭ１４４の行ｉの個数
は四個（行０乃至行３）である。ここで、各行ｉは七個
の要素を有する。本発明の本好適実施例によるこの構成
において図４ａ、図４ｂの記法を用いると、遅延線ＤＬ
0と遅延線ＤＬ7は、ＲＡＭ１４４の行０におけるパケッ
トＤ0とパケットＵ0として互いに対を形成する。勿論遅
延線ＤＬ0は遅延を含まないので、以下の説明から明ら
かになるように，ＲＡＭ１４４のパケットＤ0はメモリ
位置を占めない。同様に，遅延線ＤＬ1と遅延線ＤＬ6は
行１におけるパケットＤ1とパケットＵ1として互いに対
を形成し、遅延線ＤＬ2と遅延線ＤＬ5は行２におけるパ
ケットＤ2とパケットＵ2として互いに対を形成し、遅延
線ＤＬ3と遅延線ＤＬ4は行３におけるパケットＤ3とパ
ケットＵ3として互いに対を形成する。
【００４５】図６ａから容易に分るようにポインタＬは
初期化され、行１乃至３の各々内で，遅延線ＤＬ1乃至
ＤＬ3(即ち，各々、行１乃至３におけるパケットＤ
1（−１）、Ｄ2（−２）、Ｄ3（−３）)の中で最旧のパ
ケットの位置を指示している。なお，この時点でポイン
タＨＭは初期化され、ポインタＬの位置から（Ｎ／２−
１）Ｂ’個のメモリ位置の距離分離れた位置を指示して
いる。この付加的なポインタは必要に応じてＲＡＭ１４
４の各行の端にラップする。以下で詳述されるように，
ポインタＬは、「下向き」方向（行添字ｉの値を増加させ
る方向）のデータパケットの処理において使用される。
一方，ポインタＨＭは、「上向き」方向（行添字ｉの値を
減少させる方向）のデータパケットの処理において使用
される。ポインタＬとポインタＨＭのこれらの初期値
は、この処理過程でＲＡＭ１４４内に格納されている先
行するパケットベクトルによって決定される。このこと
も又、以下の説明から明らかになるであろう。
初期化され、行１乃至３の各々内で，遅延線ＤＬ1乃至
ＤＬ3(即ち，各々、行１乃至３におけるパケットＤ
1（−１）、Ｄ2（−２）、Ｄ3（−３）)の中で最旧のパ
ケットの位置を指示している。なお，この時点でポイン
タＨＭは初期化され、ポインタＬの位置から（Ｎ／２−
１）Ｂ’個のメモリ位置の距離分離れた位置を指示して
いる。この付加的なポインタは必要に応じてＲＡＭ１４
４の各行の端にラップする。以下で詳述されるように，
ポインタＬは、「下向き」方向（行添字ｉの値を増加させ
る方向）のデータパケットの処理において使用される。
一方，ポインタＨＭは、「上向き」方向（行添字ｉの値を
減少させる方向）のデータパケットの処理において使用
される。ポインタＬとポインタＨＭのこれらの初期値
は、この処理過程でＲＡＭ１４４内に格納されている先
行するパケットベクトルによって決定される。このこと
も又、以下の説明から明らかになるであろう。
【００４６】さて図５に戻り、処理過程２０におけるパ
ケットベクトルの受信後，ＤＳＰ１３０は処理過程２１
を実行する。処理過程２１において、ＤＳＰ１３０は行
添字ｉをゼロに初期化し、第一行を指示する。又、この
処理過程２１において、受信されたパケットベクトル内
の第一パケットＤ0（０）は伝送チャネルに直接転送さ
れ、ＲＡＭ１４４内には格納されない。なお，この第一
パケットＤ0（０）は、遅延線ＤＬ0と対応し遅延を含ま
ないパケットである。次に処理過程２２を実行し、行添
字ｉを増加して処理過程２４への移行を制御する。
ケットベクトルの受信後，ＤＳＰ１３０は処理過程２１
を実行する。処理過程２１において、ＤＳＰ１３０は行
添字ｉをゼロに初期化し、第一行を指示する。又、この
処理過程２１において、受信されたパケットベクトル内
の第一パケットＤ0（０）は伝送チャネルに直接転送さ
れ、ＲＡＭ１４４内には格納されない。なお，この第一
パケットＤ0（０）は、遅延線ＤＬ0と対応し遅延を含ま
ないパケットである。次に処理過程２２を実行し、行添
字ｉを増加して処理過程２４への移行を制御する。
【００４７】ＤＳＰ１３０は処理過程２４を実行し，行
添字ｉにより指示されるＲＡＭ１４４の行にアクセス
し、その行からポインタＬにより指示されるメモリ位置
のＲＡＭ１４４の内容を出力する。このメモリ位置は、
各行ｉにおける最旧の「Ｄ」パケットを含む。図６ａの
例では行添字ｉを１に等しくして、処理過程２４で、対
応するメモリ位置からパケットＤ1（−１）を出力す
る。パケットＤ1（−１）は、行１における最旧の(かつ
事実上唯一の)Ｄパケットである。処理過程２４に続い
てＤＳＰ１３０は処理過程２６を実行し，パケットベク
トル中の次のエントリを、各行ｉにおいてポインタＬに
より指示されているこのメモリ位置に書き込む。ｉ＝１
である図６ａの現在の例では、処理過程２６で，次のエ
ントリＤ1（０）を以前にパケットＤ1（−１）を含んで
いたそのメモリ位置に書き込む。次に、ＤＳＰ１３０は
決定２７を実行し，行添字ｉの値を終端値（Ｎ／２−
１）と比較する。この終端値は，伝送されるデータパケ
ットに対するたたみこみインターリービング用のデータ
パケットを含むＲＡＭ１４４の部分の最終行の値であ
る。行添字ｉの現在の値が終端値（Ｎ／２−１）と等し
くなければ，制御は行添字ｉを増加させる処理過程２２
に戻され、それに続く処理過程２４、２６と決定２７が
繰り返される。
添字ｉにより指示されるＲＡＭ１４４の行にアクセス
し、その行からポインタＬにより指示されるメモリ位置
のＲＡＭ１４４の内容を出力する。このメモリ位置は、
各行ｉにおける最旧の「Ｄ」パケットを含む。図６ａの
例では行添字ｉを１に等しくして、処理過程２４で、対
応するメモリ位置からパケットＤ1（−１）を出力す
る。パケットＤ1（−１）は、行１における最旧の(かつ
事実上唯一の)Ｄパケットである。処理過程２４に続い
てＤＳＰ１３０は処理過程２６を実行し，パケットベク
トル中の次のエントリを、各行ｉにおいてポインタＬに
より指示されているこのメモリ位置に書き込む。ｉ＝１
である図６ａの現在の例では、処理過程２６で，次のエ
ントリＤ1（０）を以前にパケットＤ1（−１）を含んで
いたそのメモリ位置に書き込む。次に、ＤＳＰ１３０は
決定２７を実行し，行添字ｉの値を終端値（Ｎ／２−
１）と比較する。この終端値は，伝送されるデータパケ
ットに対するたたみこみインターリービング用のデータ
パケットを含むＲＡＭ１４４の部分の最終行の値であ
る。行添字ｉの現在の値が終端値（Ｎ／２−１）と等し
くなければ，制御は行添字ｉを増加させる処理過程２２
に戻され、それに続く処理過程２４、２６と決定２７が
繰り返される。
【００４８】次に、図６ｂ乃至図６ｅを参照して，図６
ａの例の行２と行３に対する処理過程２４と２６の動作
を説明する。図６ｂは，行添字ｉ＝２とした出力処理過
程２４の完了時における、この例のＲＡＭ１４４の行２
と行３の状態を示す。この時点ではＤＳＰ１３０は行２
における位置ＬからパケットＤ2（−２）を既に読み取
っており、図示されているようにパケットＤ2（−２）
を伝送チャネルに出力している。ここで、パケットＤ2
（−２）は行２における最先の「Ｄ」パケットである。
図６ｂに図示的に示唆されているように，受信されたパ
ケットベクトルからＲＡＭ１４４に書き込まれるべき次
のパケットは、パケットＤ2（０）である。次に、引き
続き行添字ｉを２に等しくした状態で処理過程２６が実
行され，図６ｃに図示されているように，この次のパケ
ットＤ2（０）が行２においてポインタＬにより指示さ
れているこの位置に書き込まれる。行２における「Ｕ」
パケットの時間順序と、行２に対する処理過程２４と２
６のこの最新の例に先立ってＤパケットＤ2（−２）と
ＤパケットＤ2（−１）が行２に格納されていた暫定的
な時間順序と比較して，図６ｃから明らかなように、Ｄ
パケットＤ2（０）とＤパケットＤ2（−１）は「順番違
い」になっている。これらのパケットの時間順序の再配
列は、ＲＡＭ１４４内のパケットに対する上記の「上向
き」方向の処理，特に以下に説明される行２における
「Ｕ」パケットの処理、において遂行される。しかしな
がら，行２に対する処理過程２６の完了時においては、
これらのパケットＤ2（０）とＤ2（−１）は依然として
その順番違いの順序のままである。次に決定２７が実行
され、この時点ではｉの値は終端値（Ｎ／２−１）（こ
れは，この例では３に等しい）と等しくないので，行添
字ｉは３に増加され，以下に図６ｄと図６ｅを参照して
説明されるように、処理過程２４と２６がＤＳＰ１３０
により繰り返される。
ａの例の行２と行３に対する処理過程２４と２６の動作
を説明する。図６ｂは，行添字ｉ＝２とした出力処理過
程２４の完了時における、この例のＲＡＭ１４４の行２
と行３の状態を示す。この時点ではＤＳＰ１３０は行２
における位置ＬからパケットＤ2（−２）を既に読み取
っており、図示されているようにパケットＤ2（−２）
を伝送チャネルに出力している。ここで、パケットＤ2
（−２）は行２における最先の「Ｄ」パケットである。
図６ｂに図示的に示唆されているように，受信されたパ
ケットベクトルからＲＡＭ１４４に書き込まれるべき次
のパケットは、パケットＤ2（０）である。次に、引き
続き行添字ｉを２に等しくした状態で処理過程２６が実
行され，図６ｃに図示されているように，この次のパケ
ットＤ2（０）が行２においてポインタＬにより指示さ
れているこの位置に書き込まれる。行２における「Ｕ」
パケットの時間順序と、行２に対する処理過程２４と２
６のこの最新の例に先立ってＤパケットＤ2（−２）と
ＤパケットＤ2（−１）が行２に格納されていた暫定的
な時間順序と比較して，図６ｃから明らかなように、Ｄ
パケットＤ2（０）とＤパケットＤ2（−１）は「順番違
い」になっている。これらのパケットの時間順序の再配
列は、ＲＡＭ１４４内のパケットに対する上記の「上向
き」方向の処理，特に以下に説明される行２における
「Ｕ」パケットの処理、において遂行される。しかしな
がら，行２に対する処理過程２６の完了時においては、
これらのパケットＤ2（０）とＤ2（−１）は依然として
その順番違いの順序のままである。次に決定２７が実行
され、この時点ではｉの値は終端値（Ｎ／２−１）（こ
れは，この例では３に等しい）と等しくないので，行添
字ｉは３に増加され，以下に図６ｄと図６ｅを参照して
説明されるように、処理過程２４と２６がＤＳＰ１３０
により繰り返される。
【００４９】図６ｄは，この例における行添字ｉ＝３と
した場合に対する処理過程２４の結果を示す。ここに図
示されているように，行３における最先（最も古い）の
「Ｄ」パケットＤ3（−３）は、行３においてポインタ
Ｌにより指示されている位置から出力されている。ポイ
ンタＬはこの時点では移動しておらず、この例のＲＡＭ
１４４の構成における以前の行に対するのと同一の列に
停留している。図６ｄに図示的に示唆されているよう
に，受信されたパケットベクトルから書き込まれるべき
次のパケットは、パケットＤ3（０）である。処理過程
２６のこの例で、ＤＳＰ１３０はパケットＤ3（０）を
行ｉ＝３における上記指示位置Ｌに書き込み、図６ｅの
構成を得る。図６ｅに図示されているように、行２と行
３の双方における「Ｄ」パケットの順序は、格納されて
いた暫定的な時間順序に配列されていない。次に決定２
７が実行され、現在の行添字ｉが終端値と比較される。
図６ｅに図示されている処理過程のこの段階では、行添
字ｉの値はまさしく終端値３に等しいので、決定２７は
肯定結果となる。
した場合に対する処理過程２４の結果を示す。ここに図
示されているように，行３における最先（最も古い）の
「Ｄ」パケットＤ3（−３）は、行３においてポインタ
Ｌにより指示されている位置から出力されている。ポイ
ンタＬはこの時点では移動しておらず、この例のＲＡＭ
１４４の構成における以前の行に対するのと同一の列に
停留している。図６ｄに図示的に示唆されているよう
に，受信されたパケットベクトルから書き込まれるべき
次のパケットは、パケットＤ3（０）である。処理過程
２６のこの例で、ＤＳＰ１３０はパケットＤ3（０）を
行ｉ＝３における上記指示位置Ｌに書き込み、図６ｅの
構成を得る。図６ｅに図示されているように、行２と行
３の双方における「Ｄ」パケットの順序は、格納されて
いた暫定的な時間順序に配列されていない。次に決定２
７が実行され、現在の行添字ｉが終端値と比較される。
図６ｅに図示されている処理過程のこの段階では、行添
字ｉの値はまさしく終端値３に等しいので、決定２７は
肯定結果となる。
【００５０】さて図５に戻り、決定２７が肯定結果とな
った時点で，制御は処理過程３０へ移行する。処理過程
３０において、ＤＳＰ１３０は、ポインタＨをポインタ
ＨＭの現在の値に設定する。ポインタＨＭの現在の値と
は，上述のように、ポインタＬの値と（Ｎ／２−１）
Ｂ’個のメモリ位置の和，である。このポインタＨＭ
は、最終行ｉ＝（Ｎ／２−１）における最旧の「Ｕ」パ
ケット（即ち，最終行における行添字ｉの値に対する遅
延線ＤＬN-i-1に対応する最旧のパケット）の位置を指
示する。行添字ｉはこの時点では増加も減少もしておら
ず、その終端値（この値は，たたみこみインターリービ
ング処理に関与するＲＡＭ１４４内の最終行を指示す
る）に停留している。次に処理過程３２において、ＤＳ
Ｐ１３０は、現在の行ｉにおいてポインタＨにより指示
される位置のＲＡＭ１４４の内容を出力する。この時点
では，この位置はポインタＨＭにより指示される位置と
同一である。
った時点で，制御は処理過程３０へ移行する。処理過程
３０において、ＤＳＰ１３０は、ポインタＨをポインタ
ＨＭの現在の値に設定する。ポインタＨＭの現在の値と
は，上述のように、ポインタＬの値と（Ｎ／２−１）
Ｂ’個のメモリ位置の和，である。このポインタＨＭ
は、最終行ｉ＝（Ｎ／２−１）における最旧の「Ｕ」パ
ケット（即ち，最終行における行添字ｉの値に対する遅
延線ＤＬN-i-1に対応する最旧のパケット）の位置を指
示する。行添字ｉはこの時点では増加も減少もしておら
ず、その終端値（この値は，たたみこみインターリービ
ング処理に関与するＲＡＭ１４４内の最終行を指示す
る）に停留している。次に処理過程３２において、ＤＳ
Ｐ１３０は、現在の行ｉにおいてポインタＨにより指示
される位置のＲＡＭ１４４の内容を出力する。この時点
では，この位置はポインタＨＭにより指示される位置と
同一である。
【００５１】図６ｆは，図６ａの例において行添字ｉ＝
３とした場合に対する処理過程３２の動作結果を示す。
ここに図示されているように，パケットＵ3（−４）が
ＲＡＭ１４４から出力されている。このパケットはこの
時点で行ｉ＝３における最旧の「Ｕ」パケットであり，
ポインタＨにより指示される位置を占めていた。図６ｆ
に図示的に示唆されているように，受信されたパケット
ベクトルからＲＡＭ１４４内に書き込まれるべき次のパ
ケットは、パケットＵ3（０）である。
３とした場合に対する処理過程３２の動作結果を示す。
ここに図示されているように，パケットＵ3（−４）が
ＲＡＭ１４４から出力されている。このパケットはこの
時点で行ｉ＝３における最旧の「Ｕ」パケットであり，
ポインタＨにより指示される位置を占めていた。図６ｆ
に図示的に示唆されているように，受信されたパケット
ベクトルからＲＡＭ１４４内に書き込まれるべき次のパ
ケットは、パケットＵ3（０）である。
【００５２】図５に戻り、ＤＳＰ１３０は次に処理過程
３４を実行し、現在の行ｉにおいてポインタＬにより指
示される位置のＲＡＭ１４４の内容を、ポインタＨによ
り指示される位置にコピーする。この動作は，「Ｄ」パ
ケットの順序をその適切な暫定的な時間順序に再配列す
る。処理過程３４に続いて処理過程３６において，受信
されたパケットベクトルからの次のパケットＵ3（０）
を、上記現在の行ｉにおいてポインタＬにより指示され
た（そして処理過程３４のコピー動作を受けて、今「空
き部屋の」又は少なくとも利用可能な）位置に書き込
む。
３４を実行し、現在の行ｉにおいてポインタＬにより指
示される位置のＲＡＭ１４４の内容を、ポインタＨによ
り指示される位置にコピーする。この動作は，「Ｄ」パ
ケットの順序をその適切な暫定的な時間順序に再配列す
る。処理過程３４に続いて処理過程３６において，受信
されたパケットベクトルからの次のパケットＵ3（０）
を、上記現在の行ｉにおいてポインタＬにより指示され
た（そして処理過程３４のコピー動作を受けて、今「空
き部屋の」又は少なくとも利用可能な）位置に書き込
む。
【００５３】図６ｇは，図６ａの例において行ｉ＝３と
した場合に対する処理過程３４と３６の動作結果を示
す。図６ｆと図６ｇを比較して判明することは、パケッ
トＤ3（０）は行ｉ＝３においてポインタＬにより指示
される位置からポインタＨにより指示される位置にコピ
ーされること（処理過程３４で遂行）、及び新しいパケ
ットＵ3（０）はポインタＬにより指示された位置に書
き込まれること（処理過程３６で遂行），の二点であ
る。行ｉ＝３に対する処理過程３４と３６の結果、処理
過程３４と３６の終結に際しては、行ｉ＝３において
「Ｄ」パケットの順序と「Ｕ」パケットの順序の双方が
その適切な暫定的な時間順序に再配列されている。行ｉ
＝２はまだこれらの処理を受けていないので，その
「Ｄ」パケットの順序と「Ｕ」パケットの順序は依然と
して順番違いのままである。
した場合に対する処理過程３４と３６の動作結果を示
す。図６ｆと図６ｇを比較して判明することは、パケッ
トＤ3（０）は行ｉ＝３においてポインタＬにより指示
される位置からポインタＨにより指示される位置にコピ
ーされること（処理過程３４で遂行）、及び新しいパケ
ットＵ3（０）はポインタＬにより指示された位置に書
き込まれること（処理過程３６で遂行），の二点であ
る。行ｉ＝３に対する処理過程３４と３６の結果、処理
過程３４と３６の終結に際しては、行ｉ＝３において
「Ｄ」パケットの順序と「Ｕ」パケットの順序の双方が
その適切な暫定的な時間順序に再配列されている。行ｉ
＝２はまだこれらの処理を受けていないので，その
「Ｄ」パケットの順序と「Ｕ」パケットの順序は依然と
して順番違いのままである。
【００５４】さて図５に戻り、ＤＳＰ１３０は次に、ポ
インタＨの値をＢ’個のメモリ位置分だけ減少させる。
このデクリメント動作により、ポインタＨは、処理され
るべき次の行における最旧の「Ｕ」パケットの位置を指
示する。次に決定３９が実行され、現在の行添字ｉがゼ
ロ（即ち、「上向き」方向の終端項）と比較される。行添
字ｉの値がまだゼロと等しくなければ（即ち、決定３９
が否定結果の場合），ＤＳＰ１３０は処理過程４０で行
添字ｉの値を減少させ、行添字ｉの新しい値により指示
される行に対して処理過程３２、３４、３６及び３８を
繰り返す。
インタＨの値をＢ’個のメモリ位置分だけ減少させる。
このデクリメント動作により、ポインタＨは、処理され
るべき次の行における最旧の「Ｕ」パケットの位置を指
示する。次に決定３９が実行され、現在の行添字ｉがゼ
ロ（即ち、「上向き」方向の終端項）と比較される。行添
字ｉの値がまだゼロと等しくなければ（即ち、決定３９
が否定結果の場合），ＤＳＰ１３０は処理過程４０で行
添字ｉの値を減少させ、行添字ｉの新しい値により指示
される行に対して処理過程３２、３４、３６及び３８を
繰り返す。
【００５５】図６ｈを参照すると，行添字ｉ＝２とした
場合に対する処理過程３２の実行後の時点における図６
ａの例が示されている。ここに図示されているように，
行２における最先の「Ｕ」パケットであるＵ2（−５）
が、この時点においてＲＡＭ１４４から出力されてい
る。受信されたパケットベクトルからＲＡＭ１４４に書
き込まれるべき次のパケットは、パケットＵ2（０）で
ある。更に、図６ｉに図示されていることは，行ｉ＝２
における最新の「Ｄ」パケットであるＤ2（０）が行ｉ
＝２においてポインタＨにより指示される空き部屋の位
置にコピーされること、及び最新の「Ｕ」パケットＵ2
（０）が行ｉ＝２においてポインタＬにより指示される
位置に書き込まれること，の二点である。図６ｉに図示
されているこの時点において、行２と行３におけるすべ
てのパケットがその適切な暫定的な時間順序に再配列さ
れている。
場合に対する処理過程３２の実行後の時点における図６
ａの例が示されている。ここに図示されているように，
行２における最先の「Ｕ」パケットであるＵ2（−５）
が、この時点においてＲＡＭ１４４から出力されてい
る。受信されたパケットベクトルからＲＡＭ１４４に書
き込まれるべき次のパケットは、パケットＵ2（０）で
ある。更に、図６ｉに図示されていることは，行ｉ＝２
における最新の「Ｄ」パケットであるＤ2（０）が行ｉ
＝２においてポインタＨにより指示される空き部屋の位
置にコピーされること、及び最新の「Ｕ」パケットＵ2
（０）が行ｉ＝２においてポインタＬにより指示される
位置に書き込まれること，の二点である。図６ｉに図示
されているこの時点において、行２と行３におけるすべ
てのパケットがその適切な暫定的な時間順序に再配列さ
れている。
【００５６】さて図５に戻る。ＲＡＭ１４４の該当動作
部分の各行ｉに対して、処理過程３２、３４、３６及び
３８が繰り返される。この反復は、決定３９により最終
行（ｉ＝０）の処理が終了したと判断されるまで継続さ
れ、その際に最も最新に受信された伝送パケットベクト
ルに対するたたみこみインターリービング処理が完了す
る。図６ｊは図６ａの例に対するこの処理の完了を示
し、決定３９が肯定結果となった時点でのＲＡＭ１４４
の該当動作部分の状態を表示している。図６ｊに表示さ
れているように、このインターリービング処理により出
力パケットベクトルが生成される。この例では、この出
力パケットベクトル中のパケットは、各々、Ｄ
0（０）、Ｄ1（−１）、Ｄ2（−２）、Ｄ3（−３）、Ｕ
3（−４）、Ｕ2（−５）、Ｕ1（−６）、Ｕ0（−７）、
と呼称する。これらのパケットの暫定的な時間順序の変
化は、０から−７まで変化する括弧内の数値によって明
白に示される。図６ｊに表示されているように、図1の
記法においては、この出力パケットベクトルはパケット
Ｓj,0、Ｓj-1,1、Ｓj-2,2、Ｓj-3,3、Ｓj-4,4、
Ｓj-5,5、Ｓj- 6,6、Ｓj-7,7、の組に対応する。ここ
で、最初の添字はこれらのパケットの暫定的な時間順序
の変化を示す。図１に関連して説明したように，この出
力パケットベクトルは、この後適当な伝送施設上を送信
される。
部分の各行ｉに対して、処理過程３２、３４、３６及び
３８が繰り返される。この反復は、決定３９により最終
行（ｉ＝０）の処理が終了したと判断されるまで継続さ
れ、その際に最も最新に受信された伝送パケットベクト
ルに対するたたみこみインターリービング処理が完了す
る。図６ｊは図６ａの例に対するこの処理の完了を示
し、決定３９が肯定結果となった時点でのＲＡＭ１４４
の該当動作部分の状態を表示している。図６ｊに表示さ
れているように、このインターリービング処理により出
力パケットベクトルが生成される。この例では、この出
力パケットベクトル中のパケットは、各々、Ｄ
0（０）、Ｄ1（−１）、Ｄ2（−２）、Ｄ3（−３）、Ｕ
3（−４）、Ｕ2（−５）、Ｕ1（−６）、Ｕ0（−７）、
と呼称する。これらのパケットの暫定的な時間順序の変
化は、０から−７まで変化する括弧内の数値によって明
白に示される。図６ｊに表示されているように、図1の
記法においては、この出力パケットベクトルはパケット
Ｓj,0、Ｓj-1,1、Ｓj-2,2、Ｓj-3,3、Ｓj-4,4、
Ｓj-5,5、Ｓj- 6,6、Ｓj-7,7、の組に対応する。ここ
で、最初の添字はこれらのパケットの暫定的な時間順序
の変化を示す。図１に関連して説明したように，この出
力パケットベクトルは、この後適当な伝送施設上を送信
される。
【００５７】図５に戻り、決定３９が肯定結果となった
時点で処理過程４２が実行され、処理されるべき次のパ
ケットベクトルの準備の為，ポインタＬとポインタＨＭ
の値がＢ’個のメモリ位置分だけ増加される。このイン
クリメント動作により、最終のパケットベクトルの受信
と最新のパケットの格納と各遅延線からの最先のパケッ
トの出力が準備される。制御は次に処理過程２０へ移行
され，ＤＳＰ１３０は次の受信された伝送パケットベク
トルの処理を開始する。
時点で処理過程４２が実行され、処理されるべき次のパ
ケットベクトルの準備の為，ポインタＬとポインタＨＭ
の値がＢ’個のメモリ位置分だけ増加される。このイン
クリメント動作により、最終のパケットベクトルの受信
と最新のパケットの格納と各遅延線からの最先のパケッ
トの出力が準備される。制御は次に処理過程２０へ移行
され，ＤＳＰ１３０は次の受信された伝送パケットベク
トルの処理を開始する。
【００５８】図５と図６ａ乃至図６ｊに関連して以上に
説明した処理の結果，たたみこみインターリービング
は、メモリリソース要件と処理オーバーヘッドの双方に
鑑みて効率的に実行される。前述の説明から明らかなよ
うに、遅延パケットの格納に必要なメモリは矩形状に効
率的に構成される。以上に説明したこの構成と処理方法
は、メモリリソースを有効的に活用するのみならず，こ
れらのパケットへのアクセスに必要な制御を非常に簡素
化する。本処理方法が本発明の本実施例において僅かに
三つのポインタ(Ｌ，Ｈ，ＨＭ)による制御の下で、且つ
実装されるメモリの各行又は各遅延線用の分離型ポイン
タを必要とせずに実施されることを考慮すれば，上記し
た利益の所以は容易に理解されよう。
説明した処理の結果，たたみこみインターリービング
は、メモリリソース要件と処理オーバーヘッドの双方に
鑑みて効率的に実行される。前述の説明から明らかなよ
うに、遅延パケットの格納に必要なメモリは矩形状に効
率的に構成される。以上に説明したこの構成と処理方法
は、メモリリソースを有効的に活用するのみならず，こ
れらのパケットへのアクセスに必要な制御を非常に簡素
化する。本処理方法が本発明の本実施例において僅かに
三つのポインタ(Ｌ，Ｈ，ＨＭ)による制御の下で、且つ
実装されるメモリの各行又は各遅延線用の分離型ポイン
タを必要とせずに実施されることを考慮すれば，上記し
た利益の所以は容易に理解されよう。
【００５９】本明細書を参照した関連技術に普通程度に
習熟している技術者にとっては、このようなたたみこみ
インターリービングを実行する他の様々な代替的技術
は、勿論明白であろう。例えば，Ｎが偶数で各遅延線は
メモリの各行で互いに二個づつ対を形成する場合に関し
て、上記の説明は与えられている。しかしながら，関連
技術に普通程度に習熟している技術者ならば，上記の方
法を容易に変更しＮが奇数である状況にも適用し得る、
と考える。これは、Ｎが奇数の為に対を形成し得ない一
つの行と一本の遅延線に関しては特別な処理を実施す
る，等とすれば良い。更に、ＲＡＭ１４４内のパケット
に関する上記特定の構成は、変更可能と考える。その場
合は，ポインタを増加又は減少させる特定の時刻も、本
発明から離れることなく変更されるであろう。更に代替
的に、方向フラグ又は他のインディケータを用いて処理
の「下向き」か「上向き」かの方向を制御することも考え得
る。これらの変更の更なるヴァリエーションとかプログ
ラミングの詳細は、本発明の特許請求の範囲に包含され
るものと考える。
習熟している技術者にとっては、このようなたたみこみ
インターリービングを実行する他の様々な代替的技術
は、勿論明白であろう。例えば，Ｎが偶数で各遅延線は
メモリの各行で互いに二個づつ対を形成する場合に関し
て、上記の説明は与えられている。しかしながら，関連
技術に普通程度に習熟している技術者ならば，上記の方
法を容易に変更しＮが奇数である状況にも適用し得る、
と考える。これは、Ｎが奇数の為に対を形成し得ない一
つの行と一本の遅延線に関しては特別な処理を実施す
る，等とすれば良い。更に、ＲＡＭ１４４内のパケット
に関する上記特定の構成は、変更可能と考える。その場
合は，ポインタを増加又は減少させる特定の時刻も、本
発明から離れることなく変更されるであろう。更に代替
的に、方向フラグ又は他のインディケータを用いて処理
の「下向き」か「上向き」かの方向を制御することも考え得
る。これらの変更の更なるヴァリエーションとかプログ
ラミングの詳細は、本発明の特許請求の範囲に包含され
るものと考える。
【００６０】前述された図２におけるＤＳＬシステムの
例において，図５と図６ａ乃至図６ｊを参照して説明さ
れたたたみこみインターリービングにより処理された伝
送データパケットは、更に付加的な処理の後に、撚り線
対電話回線ＴＷＰ上で通信される。これらのデータパケ
ットは，前述された仕方でたたみこみインターリービン
グ処理により相互に時間スクランブル化されている。中
央交換局モデム４０８であるか遠隔モデム４１５の一つ
であるかを問わず受信端では、対応するディジタル送受
信器機能４１０、４１３が、これらの時間スクランブル
化されたパケットに対して本発明の本好適実施例に従っ
てその時間順序を好適に再配列する。これは以下に説明
する。これらの配列及び再配列動作は双方とも本発明の
好適実施例に従って遂行されるのが好適ではあるが、従
来のたたみこみインターリービング処理がどちらか一方
の通信端で実施されても良いことは、勿論理解し得る。
これは、例えば，送信モデムはたたみこみインターリー
ビング処理を本発明の好適実施例に従って実行し、一
方、受信モデムは時間スクランブル化されたパケットを
従来のたたみこみインターリービング技術に従って再配
列する、という構成である。こうした柔軟性が利用可能
な理由は、本発明の好適実施例に従って実行される時間
スクランブル化(又は、時間順序の再配列化)は，その出
力データパケットの時間スクランブル化された時間順序
は変更しない(又は，特定の時間スクランブル化用のシ
ーケンスを必要としない)、ということである。この意
味で，二方向通信の場合に考え得る構成は，通信システ
ムの一方端がそれが送信及び受信するデータパケットの
双方に対してたたみこみインターリービング処理を本発
明の好適実施例に従って実行し、一方、この二方向通信
の他方端のモデムその他の装置はその送受信においてこ
れらとまさしく同一のデータパケットシーケンスの双方
に対して従来のたたみこみインターリービング処理を利
用する、という構成である。
例において，図５と図６ａ乃至図６ｊを参照して説明さ
れたたたみこみインターリービングにより処理された伝
送データパケットは、更に付加的な処理の後に、撚り線
対電話回線ＴＷＰ上で通信される。これらのデータパケ
ットは，前述された仕方でたたみこみインターリービン
グ処理により相互に時間スクランブル化されている。中
央交換局モデム４０８であるか遠隔モデム４１５の一つ
であるかを問わず受信端では、対応するディジタル送受
信器機能４１０、４１３が、これらの時間スクランブル
化されたパケットに対して本発明の本好適実施例に従っ
てその時間順序を好適に再配列する。これは以下に説明
する。これらの配列及び再配列動作は双方とも本発明の
好適実施例に従って遂行されるのが好適ではあるが、従
来のたたみこみインターリービング処理がどちらか一方
の通信端で実施されても良いことは、勿論理解し得る。
これは、例えば，送信モデムはたたみこみインターリー
ビング処理を本発明の好適実施例に従って実行し、一
方、受信モデムは時間スクランブル化されたパケットを
従来のたたみこみインターリービング技術に従って再配
列する、という構成である。こうした柔軟性が利用可能
な理由は、本発明の好適実施例に従って実行される時間
スクランブル化(又は、時間順序の再配列化)は，その出
力データパケットの時間スクランブル化された時間順序
は変更しない(又は，特定の時間スクランブル化用のシ
ーケンスを必要としない)、ということである。この意
味で，二方向通信の場合に考え得る構成は，通信システ
ムの一方端がそれが送信及び受信するデータパケットの
双方に対してたたみこみインターリービング処理を本発
明の好適実施例に従って実行し、一方、この二方向通信
の他方端のモデムその他の装置はその送受信においてこ
れらとまさしく同一のデータパケットシーケンスの双方
に対して従来のたたみこみインターリービング処理を利
用する、という構成である。
【００６１】さて図７、８ａ、８ｂ及び９を参照して、
前述のたたみこみインターリービング処理を受けた後に
伝送されて来たデータパケットの時間順序を再配列化す
る方法を説明する。図７は、メモリ部分１４４を例示し
ている。これは、例えば上記のようなモデム内に実装さ
れたＤＳＰ１３０内のＲＡＭ１４４であり、たたみこみ
インターリービング処理により時間スクランブル化され
たパケットに対する時間順序再配列化の為に使用され
る。図７に示されているように，ＲＡＭ１４４は、たた
みこみインターリービング機能と関連した各行ｋにおい
て対を形成した一連の遅延線ＤＬを含む。本発明のこの
実施例において、任意のデータパケットに対して、受信
端におけるその遅延線ＤＬの遅延は、送信端におけるそ
れに対応する遅延線の遅延と逆である。その結果、通信
中に各パケットは、他のパケットと共通した一定の結合
的な遅延を有する。なお，これは、図１に関連して説明
したたたみこみインターリービング機能一般に一貫する
特性である。従って、図７のＲＡＭ１４４において、行
ｋにおける遅延線ＤＬkは、行（ｋ＋１）における後続
する遅延線ＤＬk+1よりも長い遅延を有する等、以下同
様である。なお，図４ａに関連して説明したのと同様
に，ＲＡＭ１４４において、行ｋにおいて遅延線ＤＬk
と遅延線ＤＬN-k-1は互いに対を形成し、行（ｋ＋１）
において遅延線ＤＬ k+1と遅延線ＤＬN-k-2は互いに対を
形成し等、以下同様である。
前述のたたみこみインターリービング処理を受けた後に
伝送されて来たデータパケットの時間順序を再配列化す
る方法を説明する。図７は、メモリ部分１４４を例示し
ている。これは、例えば上記のようなモデム内に実装さ
れたＤＳＰ１３０内のＲＡＭ１４４であり、たたみこみ
インターリービング処理により時間スクランブル化され
たパケットに対する時間順序再配列化の為に使用され
る。図７に示されているように，ＲＡＭ１４４は、たた
みこみインターリービング機能と関連した各行ｋにおい
て対を形成した一連の遅延線ＤＬを含む。本発明のこの
実施例において、任意のデータパケットに対して、受信
端におけるその遅延線ＤＬの遅延は、送信端におけるそ
れに対応する遅延線の遅延と逆である。その結果、通信
中に各パケットは、他のパケットと共通した一定の結合
的な遅延を有する。なお，これは、図１に関連して説明
したたたみこみインターリービング機能一般に一貫する
特性である。従って、図７のＲＡＭ１４４において、行
ｋにおける遅延線ＤＬkは、行（ｋ＋１）における後続
する遅延線ＤＬk+1よりも長い遅延を有する等、以下同
様である。なお，図４ａに関連して説明したのと同様
に，ＲＡＭ１４４において、行ｋにおいて遅延線ＤＬk
と遅延線ＤＬN-k-1は互いに対を形成し、行（ｋ＋１）
において遅延線ＤＬ k+1と遅延線ＤＬN-k-2は互いに対を
形成し等、以下同様である。
【００６２】図９を参照して、時間スクランブル化され
たパケットに対して本発明の本好適実施例に従ってその
時間順序を再配列化する方法を説明する。図６ａ乃至図
６ｊの例で伝送されたパケットベクトルに対する本再配
列化方法の動作例を、図８ａ、８ｂに関しても使用す
る。
たパケットに対して本発明の本好適実施例に従ってその
時間順序を再配列化する方法を説明する。図６ａ乃至図
６ｊの例で伝送されたパケットベクトルに対する本再配
列化方法の動作例を、図８ａ、８ｂに関しても使用す
る。
【００６３】本発明のこの実施例による方法は処理過程
４４から始まる。処理過程４４においては，受信モデム
又はその他のサブシステムデバイス内のＤＳＰ１３０
が、撚り線対電話回線施設ＴＷＰ等の接続する伝送チャ
ネルから、一個のパケットベクトルを受信する。勿論、
伝送中は、こうしたパケットベクトル内のパケットは直
列ビットストリームとして伝送される。受信に際して、
従来処理によりこれらのパケットは好適にベクトルに構
成される。受信されたこのパケットベクトルのサイズ
は，前述した伝送の場合と同様、Ｎ×Ｂ’個のパケット
分のサイズである。
４４から始まる。処理過程４４においては，受信モデム
又はその他のサブシステムデバイス内のＤＳＰ１３０
が、撚り線対電話回線施設ＴＷＰ等の接続する伝送チャ
ネルから、一個のパケットベクトルを受信する。勿論、
伝送中は、こうしたパケットベクトル内のパケットは直
列ビットストリームとして伝送される。受信に際して、
従来処理によりこれらのパケットは好適にベクトルに構
成される。受信されたこのパケットベクトルのサイズ
は，前述した伝送の場合と同様、Ｎ×Ｂ’個のパケット
分のサイズである。
【００６４】図８ａは，図６ａ乃至図６ｊの例で伝送さ
れた種類のパケットベクトルを受信した時点での、上記
受信サブシステム内のＤＳＰ１３０のＲＡＭ１４４の状
態を表示している。図８ａに表示されているように、こ
の受信された例示的なベクトル（これは、図６ｊの例で
伝送されたベクトルと同一のものである）は，図1の記
法においては、パケットＳj,0、Ｓj-1,1、Ｓj-2,2、Ｓ
j-3,3、Ｓj-4,4、Ｓj-5 ,5、Ｓj-6,6、Ｓj-7,7、の組に
相当する。ここで、最初の添字はこれらのパケットの暫
定的な時間順序の変化を示す。図８ａのこの例では、図
９における方法の説明の便宜上，これらの受信されたパ
ケットは，各々、Ｄ0（０）、Ｄ1（−１）、Ｄ2（−
２）、Ｄ3（−３）、Ｕ3（−４）、Ｕ2（−５）、Ｕ
1（−６）、Ｕ0（−７）、と呼称する。これらのパケッ
トの暫定的な時間順序の変化は、０から−７まで変化す
る括弧内の数値によって明白に示される。この例におい
て対応するパラメータは，再びＮ＝Ｂ＝８、従ってＢ’
＝１，である。
れた種類のパケットベクトルを受信した時点での、上記
受信サブシステム内のＤＳＰ１３０のＲＡＭ１４４の状
態を表示している。図８ａに表示されているように、こ
の受信された例示的なベクトル（これは、図６ｊの例で
伝送されたベクトルと同一のものである）は，図1の記
法においては、パケットＳj,0、Ｓj-1,1、Ｓj-2,2、Ｓ
j-3,3、Ｓj-4,4、Ｓj-5 ,5、Ｓj-6,6、Ｓj-7,7、の組に
相当する。ここで、最初の添字はこれらのパケットの暫
定的な時間順序の変化を示す。図８ａのこの例では、図
９における方法の説明の便宜上，これらの受信されたパ
ケットは，各々、Ｄ0（０）、Ｄ1（−１）、Ｄ2（−
２）、Ｄ3（−３）、Ｕ3（−４）、Ｕ2（−５）、Ｕ
1（−６）、Ｕ0（−７）、と呼称する。これらのパケッ
トの暫定的な時間順序の変化は、０から−７まで変化す
る括弧内の数値によって明白に示される。この例におい
て対応するパラメータは，再びＮ＝Ｂ＝８、従ってＢ’
＝１，である。
【００６５】図８ａに又表示されているように、様々な
ポインタがＲＡＭ１４４に関連して既に初期化されてい
る。ポインタＬは、以前のパケットベクトル処理から初
期化され、ＲＡＭ１４４の各行ｉにおける「下向き」遅延
線の中で最先のパケットの列位置を指示している。ポイ
ンタＨＭはポインタＬの位置からの固定距離に初期化さ
れ、ＲＡＭ１４４の各行の端にラップする付加を加え
て、特に（Ｌ＋（Ｎ／２）Ｂ’）個のメモリ位置に初期
化されている。
ポインタがＲＡＭ１４４に関連して既に初期化されてい
る。ポインタＬは、以前のパケットベクトル処理から初
期化され、ＲＡＭ１４４の各行ｉにおける「下向き」遅延
線の中で最先のパケットの列位置を指示している。ポイ
ンタＨＭはポインタＬの位置からの固定距離に初期化さ
れ、ＲＡＭ１４４の各行の端にラップする付加を加え
て、特に（Ｌ＋（Ｎ／２）Ｂ’）個のメモリ位置に初期
化されている。
【００６６】再び図９を参照して、処理過程４６におい
て、ＤＳＰ１３０は行添字ｋをゼロに初期化し、たたみ
こみインターリービングに対する時間順序再配列化の為
に使用されるＲＡＭ１４４の部分の第一行を指示する。
次に、ＤＳＰ１３０は下向き方向の反復循環処理を実行
する。この反復循環処理処理は処理過程４８を開始点と
しており、処理過程４８でＤＳＰ１３０は、行添字ｋの
現在の値により指示される行において更にポインタＬに
より指示されるメモリ位置からＲＡＭ１４４の内容を出
力する。一般に、処理過程４８では、その行ｋにおける
「下向き」遅延線の中で最旧のパケットＤkを出力する。
続いてＤＳＰ１３０は処理過程５０を実行し，受信した
パケットベクトル中の次のＢ‘個のパケットを、現在の
行ｋにおいてポインタＬにより指示されているこのメモ
リ位置に書き込む。次にＤＳＰ１３０は決定５１を実行
し，行添字ｋの現在の値を終端値（Ｎ／２−１）と比較
する。この終端値は，時間順序再配列化動作の為に使用
されるＲＡＭ１４４の部分における最終行の値である。
この下向き方向の反復循環処理において処理すべき後続
する行が残存していれば（即ち，決定５１が否定結
果）、処理過程５２で行添字ｋが増加され、この後続す
る行に対して処理過程４８、５０が繰り返される。
て、ＤＳＰ１３０は行添字ｋをゼロに初期化し、たたみ
こみインターリービングに対する時間順序再配列化の為
に使用されるＲＡＭ１４４の部分の第一行を指示する。
次に、ＤＳＰ１３０は下向き方向の反復循環処理を実行
する。この反復循環処理処理は処理過程４８を開始点と
しており、処理過程４８でＤＳＰ１３０は、行添字ｋの
現在の値により指示される行において更にポインタＬに
より指示されるメモリ位置からＲＡＭ１４４の内容を出
力する。一般に、処理過程４８では、その行ｋにおける
「下向き」遅延線の中で最旧のパケットＤkを出力する。
続いてＤＳＰ１３０は処理過程５０を実行し，受信した
パケットベクトル中の次のＢ‘個のパケットを、現在の
行ｋにおいてポインタＬにより指示されているこのメモ
リ位置に書き込む。次にＤＳＰ１３０は決定５１を実行
し，行添字ｋの現在の値を終端値（Ｎ／２−１）と比較
する。この終端値は，時間順序再配列化動作の為に使用
されるＲＡＭ１４４の部分における最終行の値である。
この下向き方向の反復循環処理において処理すべき後続
する行が残存していれば（即ち，決定５１が否定結
果）、処理過程５２で行添字ｋが増加され、この後続す
る行に対して処理過程４８、５０が繰り返される。
【００６７】図８ａの例では，行ｋ＝０乃至ｋ＝３に対
する処理過程４８と５０による反復循環処理により、Ｒ
ＡＭ１４４からパケットＤ0（−７）、Ｄ1（−７）、Ｄ
2（−７）及びＤ3（−７）が出力される。これらの出力
される各パケットの暫定的な添数から明らかなように、
これらパケットはその元々の暫定的な時間順序に配列さ
れており、たたみこみインターリービング処理による影
響は残存していない。しかしながら、最も最新に受信さ
れたパケットがこれらの最旧のパケットが読み取られた
メモリ位置に書き込まれた時、第一（即ち，０番目の）
行を除いたすべての行で、格納されているパケットの時
間順序は順番違いになっている。図８ａの例では，パケ
ットＤ1（−１）、Ｄ2（−２）及びＤ3（−３）が、各
々，パケットＤ1（−７）、Ｄ2（−７）及びＤ3（−
７）により以前に占有されていた行１乃至３におけるメ
モリ位置に書き込まれる。
する処理過程４８と５０による反復循環処理により、Ｒ
ＡＭ１４４からパケットＤ0（−７）、Ｄ1（−７）、Ｄ
2（−７）及びＤ3（−７）が出力される。これらの出力
される各パケットの暫定的な添数から明らかなように、
これらパケットはその元々の暫定的な時間順序に配列さ
れており、たたみこみインターリービング処理による影
響は残存していない。しかしながら、最も最新に受信さ
れたパケットがこれらの最旧のパケットが読み取られた
メモリ位置に書き込まれた時、第一（即ち，０番目の）
行を除いたすべての行で、格納されているパケットの時
間順序は順番違いになっている。図８ａの例では，パケ
ットＤ1（−１）、Ｄ2（−２）及びＤ3（−３）が、各
々，パケットＤ1（−７）、Ｄ2（−７）及びＤ3（−
７）により以前に占有されていた行１乃至３におけるメ
モリ位置に書き込まれる。
【００６８】下向き方向の反復循環処理の完了時（即
ち，決定５１が肯定結果）に、ＤＳＰ１３０は、処理過
程５４において、ポインタＨの値をポインタＨＭの現在
の値に設定する。次に、「上向き」遅延パケットＵの上向
き方向の反復循環処理が、処理過程５６を開始点として
実行される。処理過程５６でＤＳＰ１３０は、行ｋにお
けるポインタＨの値に対応するメモリ位置の内容を出力
する。このメモリ位置は、初回の上向き方向の循環処理
においては，依然として終端値（（Ｎ／２−１）に等し
い。図８ａから明らかなように、ポインタＨＭ（これに
ポインタＨがＲＡＭ１４４の行ｋ＝３において対応）
は、この最終行における「上向き」遅延線の中の最旧パケ
ットＵ3（−７）の位置を指示する。
ち，決定５１が肯定結果）に、ＤＳＰ１３０は、処理過
程５４において、ポインタＨの値をポインタＨＭの現在
の値に設定する。次に、「上向き」遅延パケットＵの上向
き方向の反復循環処理が、処理過程５６を開始点として
実行される。処理過程５６でＤＳＰ１３０は、行ｋにお
けるポインタＨの値に対応するメモリ位置の内容を出力
する。このメモリ位置は、初回の上向き方向の循環処理
においては，依然として終端値（（Ｎ／２−１）に等し
い。図８ａから明らかなように、ポインタＨＭ（これに
ポインタＨがＲＡＭ１４４の行ｋ＝３において対応）
は、この最終行における「上向き」遅延線の中の最旧パケ
ットＵ3（−７）の位置を指示する。
【００６９】ＤＳＰ１３０は次に処理過程５８を実行
し、ＲＡＭ１４４の現在の行ｋにおいてポインタＬによ
り指示されるメモリ位置のＲＡＭ１４４の内容を、上記
ポインタＨにより指示されるメモリ位置にコピーする。
図５に関連して説明されたように，この動作は，この行
ｋにおいて最も最新に書き込まれた下向きパケットの順
序をその適切な暫定的な時間順序に再配列する。続いて
ＤＳＰ１３０は処理過程６０を実行し、ＲＡＭ１４４の
現在の行ｋにおける上向き方向の循環処理用の新規に受
信されたパケットを、この行ｋにおいてポインタＬによ
り指示されたメモリ位置に書き込む。このパケットは，
他の「Ｕ」パケットと共にその適切な暫定的な時間順序
を形成する。図８ａの例に関してその最終（最下段の）
行ｋ＝３において、処理過程５６でＵ3（−７）が出力
され、処理過程５８で以前にこのＵ3（−７）により占
有されていたメモリ位置（ポインタＨとＨＭにより指示
されるメモリ位置）にＤ3（−７）がコピーされ、処理
過程６０で行ｋ＝３においてポインタＬにより指示され
るメモリ位置（この例で、当初このＤ3（−７）により
占有されていたメモリ位置）に新規に受信されたパケッ
トＵ3（−４）が書き込まれる。
し、ＲＡＭ１４４の現在の行ｋにおいてポインタＬによ
り指示されるメモリ位置のＲＡＭ１４４の内容を、上記
ポインタＨにより指示されるメモリ位置にコピーする。
図５に関連して説明されたように，この動作は，この行
ｋにおいて最も最新に書き込まれた下向きパケットの順
序をその適切な暫定的な時間順序に再配列する。続いて
ＤＳＰ１３０は処理過程６０を実行し、ＲＡＭ１４４の
現在の行ｋにおける上向き方向の循環処理用の新規に受
信されたパケットを、この行ｋにおいてポインタＬによ
り指示されたメモリ位置に書き込む。このパケットは，
他の「Ｕ」パケットと共にその適切な暫定的な時間順序
を形成する。図８ａの例に関してその最終（最下段の）
行ｋ＝３において、処理過程５６でＵ3（−７）が出力
され、処理過程５８で以前にこのＵ3（−７）により占
有されていたメモリ位置（ポインタＨとＨＭにより指示
されるメモリ位置）にＤ3（−７）がコピーされ、処理
過程６０で行ｋ＝３においてポインタＬにより指示され
るメモリ位置（この例で、当初このＤ3（−７）により
占有されていたメモリ位置）に新規に受信されたパケッ
トＵ3（−４）が書き込まれる。
【００７０】ＤＳＰ１３０は次に決定６１を実行し、行
添字ｋを１（即ち、ＲＡＭ１４４の動作部分の最上段か
ら一段目の行アドレス）と比較する。この上向き方向に
おいて処理すべき後続する行が残存していれば（即ち，
決定６１が否定結果）、ＤＳＰ１３０は、処理過６２で
ポインタＨの値をＢ’個のメモリ位置分だけラッピング
的な付加として増加させ、更に処理過程６４で行添字ｋ
を減少させる。ここで制御は処理過５６に戻され、ＲＡ
Ｍ１４４内の後続する高次の行に対して処理過程５６、
５８、及び６０が繰り返される。この反復は、決定６１
により行ｋ＝０を除くすべての行の処理が終了したと判
断されるまで継続される。決定６１が肯定結果（これ
は、行ｋ＝１の処理が終了したことを示す）となった時
点で、処理過程６６が実行され、ＤＳＰ１３０は受信パ
ケットベクトル中の最終パケットをただ単に出力する。
これは，伝送中に最長の遅延を有するパケットの経路に
は遅延は挿入されない為である。図８ａの例において
は、処理過程６６はＵ0（−７）を単に転送するに過ぎ
ない。その理由は、Ｕ0（−７）は受信パケットベクト
ル中の最終パケットであり、遅延の挿入は意図されてい
ないからである．処理過程６６に続いてＤＳＰ１３０
は、ポインタＬの値従ってポインタＨＭの値も又Ｂ’個
のメモリ位置分だけ増加させ、この結果、ポインタＬは
現在において最旧の下向きパケットが存在するＲＡＭ１
４４内のメモリ位置を指示する。制御は次に処理過程４
４へ移行され，通信施設からの次の伝送パケットベクト
ルの受信を待つ。
添字ｋを１（即ち、ＲＡＭ１４４の動作部分の最上段か
ら一段目の行アドレス）と比較する。この上向き方向に
おいて処理すべき後続する行が残存していれば（即ち，
決定６１が否定結果）、ＤＳＰ１３０は、処理過６２で
ポインタＨの値をＢ’個のメモリ位置分だけラッピング
的な付加として増加させ、更に処理過程６４で行添字ｋ
を減少させる。ここで制御は処理過５６に戻され、ＲＡ
Ｍ１４４内の後続する高次の行に対して処理過程５６、
５８、及び６０が繰り返される。この反復は、決定６１
により行ｋ＝０を除くすべての行の処理が終了したと判
断されるまで継続される。決定６１が肯定結果（これ
は、行ｋ＝１の処理が終了したことを示す）となった時
点で、処理過程６６が実行され、ＤＳＰ１３０は受信パ
ケットベクトル中の最終パケットをただ単に出力する。
これは，伝送中に最長の遅延を有するパケットの経路に
は遅延は挿入されない為である。図８ａの例において
は、処理過程６６はＵ0（−７）を単に転送するに過ぎ
ない。その理由は、Ｕ0（−７）は受信パケットベクト
ル中の最終パケットであり、遅延の挿入は意図されてい
ないからである．処理過程６６に続いてＤＳＰ１３０
は、ポインタＬの値従ってポインタＨＭの値も又Ｂ’個
のメモリ位置分だけ増加させ、この結果、ポインタＬは
現在において最旧の下向きパケットが存在するＲＡＭ１
４４内のメモリ位置を指示する。制御は次に処理過程４
４へ移行され，通信施設からの次の伝送パケットベクト
ルの受信を待つ。
【００７１】図８ｂは、図５におけるたたみこみインタ
ーリービング処理が上記のように適用された上記のパケ
ットベクトルの例に対する、図９における上記処理完了
後のＲＡＭ１４４の該当動作部分の状態を表示してい
る。図８ｂに示されているように、ポインタＬは増加さ
れ、ＲＡＭ１４４の各行ｋにおける最先の下向き遅延線
パケットＤk（-６）を指示している。ポインタＨＭも又
同様に増加され、ＲＡＭ１４４の各行の端にラップして
各行の最初のメモリ位置を指示している。図８ｂは又Ｒ
ＡＭ１４４からの出力パケットベクトルも、パケットＤ
0（−７）、Ｄ1（−７）、Ｄ2（−７）、Ｄ3（−７）、
Ｄ4（−７）、Ｄ5（−７）、Ｄ6（−７）、Ｄ7（−
７）、の組として表示している。これらのパケットは、
各々、図1の記法においては、パケットＳj-7,0、Ｓ
j-7,1、Ｓj-7,2、Ｓj-7,3、Ｓj-7,4、Ｓj-7 ,5、
Ｓj-7,6、Ｓj-7,7、に対応する。これらのパケットは、
上述の伝送とたたみこみインターリービング処理以前の
これらの暫定的な時間順序と同一の時間順序に再配列さ
れている。
ーリービング処理が上記のように適用された上記のパケ
ットベクトルの例に対する、図９における上記処理完了
後のＲＡＭ１４４の該当動作部分の状態を表示してい
る。図８ｂに示されているように、ポインタＬは増加さ
れ、ＲＡＭ１４４の各行ｋにおける最先の下向き遅延線
パケットＤk（-６）を指示している。ポインタＨＭも又
同様に増加され、ＲＡＭ１４４の各行の端にラップして
各行の最初のメモリ位置を指示している。図８ｂは又Ｒ
ＡＭ１４４からの出力パケットベクトルも、パケットＤ
0（−７）、Ｄ1（−７）、Ｄ2（−７）、Ｄ3（−７）、
Ｄ4（−７）、Ｄ5（−７）、Ｄ6（−７）、Ｄ7（−
７）、の組として表示している。これらのパケットは、
各々、図1の記法においては、パケットＳj-7,0、Ｓ
j-7,1、Ｓj-7,2、Ｓj-7,3、Ｓj-7,4、Ｓj-7 ,5、
Ｓj-7,6、Ｓj-7,7、に対応する。これらのパケットは、
上述の伝送とたたみこみインターリービング処理以前の
これらの暫定的な時間順序と同一の時間順序に再配列さ
れている。
【００７２】上述のように、すべての遅延線が完全に対
を形成するＮが偶数の場合に関して、本例と対応する方
法の説明は与えられている。関連技術に普通程度に習熟
している技術者ならば，更に，Ｎが奇数の為に対を形成
し得ない一つの行と一本の遅延線に関しては特別な処理
を実施することにより，上記の方法を容易に変更しＮが
奇数である状況にも適用し得るであろう。
を形成するＮが偶数の場合に関して、本例と対応する方
法の説明は与えられている。関連技術に普通程度に習熟
している技術者ならば，更に，Ｎが奇数の為に対を形成
し得ない一つの行と一本の遅延線に関しては特別な処理
を実施することにより，上記の方法を容易に変更しＮが
奇数である状況にも適用し得るであろう。
【００７３】上述の説明から明らかなように，本発明の
第一好適実施例は，たたみこみインターリービング処理
を実施し又インターリービング処理されたパケットの時
間順序を再配列化する、メモリリソースの観点からして
極めて効率的な方法を提供する。図１０、１１ａ及び１
１ｂを参照して以下に説明する本発明の他の好適実施例
によれば、インターリービング方式で伝送されるパケッ
トの場合に関して、たたみこみインターリービング処理
に使用されるメモリリソースを若干拡大することによ
り、Ｂ’個の補助メモリ位置を各列に与える。これらの
追加的なメモリ位置の為に、新規に受信されたパケット
をそれらの最終的なメモリ位置に書き込むことが可能に
なり，その結果メモリ内におけるパケットのスワッピン
グが不必要になる。
第一好適実施例は，たたみこみインターリービング処理
を実施し又インターリービング処理されたパケットの時
間順序を再配列化する、メモリリソースの観点からして
極めて効率的な方法を提供する。図１０、１１ａ及び１
１ｂを参照して以下に説明する本発明の他の好適実施例
によれば、インターリービング方式で伝送されるパケッ
トの場合に関して、たたみこみインターリービング処理
に使用されるメモリリソースを若干拡大することによ
り、Ｂ’個の補助メモリ位置を各列に与える。これらの
追加的なメモリ位置の為に、新規に受信されたパケット
をそれらの最終的なメモリ位置に書き込むことが可能に
なり，その結果メモリ内におけるパケットのスワッピン
グが不必要になる。
【００７４】図１１ａは、図１０の方法の動作例に基づ
く、本発明のこの好適実施例によるＲＡＭ１４４の部分
の構成を示す。図１１ａの例では，前述で使用した例と
同様、対応するパラメータはＮ＝Ｂ＝８、Ｂ’＝１であ
る。しかしながら，本発明の本好適実施例によれば、八
個のメモリ位置が各行で使用される。より具体的には，
七個のパケットＵ又は（場合に応じて）Ｄがそこに格納
され、残りの一個のメモリ位置を各行における補助メモ
リ位置Ｓとする。行番号は本例でも０乃至３で，これは
前述の例と同一である．図５と図６ａ乃至図６ｊに関連
して前述された類似のたたみこみインターリービング構
成によると、ＲＡＭ１４４のこの部分の内、行０は、七
個の「上向き」パケットＵ0と一個の補助メモリ位置Ｓ0
を含み、「下向き」パケットＤ0は含まない。行１は、六
個の「上向き」パケットＵ1、一個の「下向き」パケット
Ｄ1、及び一個の補助メモリ位置Ｓ1を含む。行２は、五
個の「上向き」パケットＵ2、二個の「下向き」パケット
Ｄ2、及び一個の補助メモリ位置Ｓ2を含む。行３は、四
個の「上向き」パケットＵ3、三個の「下向き」パケット
Ｄ3、及び一個の補助メモリ位置Ｓ3を含む。この例で
は，補助メモリ位置Ｓ0乃至Ｓ3は、同一列内で整列して
いる。
く、本発明のこの好適実施例によるＲＡＭ１４４の部分
の構成を示す。図１１ａの例では，前述で使用した例と
同様、対応するパラメータはＮ＝Ｂ＝８、Ｂ’＝１であ
る。しかしながら，本発明の本好適実施例によれば、八
個のメモリ位置が各行で使用される。より具体的には，
七個のパケットＵ又は（場合に応じて）Ｄがそこに格納
され、残りの一個のメモリ位置を各行における補助メモ
リ位置Ｓとする。行番号は本例でも０乃至３で，これは
前述の例と同一である．図５と図６ａ乃至図６ｊに関連
して前述された類似のたたみこみインターリービング構
成によると、ＲＡＭ１４４のこの部分の内、行０は、七
個の「上向き」パケットＵ0と一個の補助メモリ位置Ｓ0
を含み、「下向き」パケットＤ0は含まない。行１は、六
個の「上向き」パケットＵ1、一個の「下向き」パケット
Ｄ1、及び一個の補助メモリ位置Ｓ1を含む。行２は、五
個の「上向き」パケットＵ2、二個の「下向き」パケット
Ｄ2、及び一個の補助メモリ位置Ｓ2を含む。行３は、四
個の「上向き」パケットＵ3、三個の「下向き」パケット
Ｄ3、及び一個の補助メモリ位置Ｓ3を含む。この例で
は，補助メモリ位置Ｓ0乃至Ｓ3は、同一列内で整列して
いる。
【００７５】本発明のこの実施例による方法は、図１０
に示されているように処理過程６８から始まり、ＤＳＰ
１３０は通信施設上から伝送される次回のパケットベク
トルを受信する。このパケットベクトルは、前述と同
様、Ｎ×Ｂ’個のパケットを含み、これらのパケットは
並列に配置されているが暫定的な時間順序を互いに有し
ている。図１１ａの例では，処理過程６８で受信した新
規のパケットベクトルは前述と同様、Ｄ0（０）、Ｄ
1（０）、Ｄ2（０）、Ｄ3（０）、Ｕ3（０）、Ｕ
2（０）、Ｕ1（０）、Ｕ0（０）、の組である。ここ
で、添数はこれらのパケットが格納されるＲＡＭ１４４
の行ｉを指し、括弧内の数値はパケットベクトルの暫定
的な時間順序を指す。ＤＳＰ１３０は次に処理過程７０
を実行し、最初のＢ’個のパケットを受信したパケット
ベクトルから伝送チャネルに直接転送する。これは、こ
れらのパケットはたたみこみインターリービング処理に
おいて遅延されないからである。この時点で，行添字ｍ
はゼロに初期化されるか、又は（以下に明らかになるよ
うに）本方法を通じて前回の循環処理の段階からしてゼ
ロに留まっている。図１１ａを参照して、今Ｂ’＝１で
あり、パケットＤ0（０）は伝送チャネルに直接転送さ
れる（Ｄ0パケットは、現在、ＲＡＭ１４４内に格納さ
れつつある過程にはないからである）。
に示されているように処理過程６８から始まり、ＤＳＰ
１３０は通信施設上から伝送される次回のパケットベク
トルを受信する。このパケットベクトルは、前述と同
様、Ｎ×Ｂ’個のパケットを含み、これらのパケットは
並列に配置されているが暫定的な時間順序を互いに有し
ている。図１１ａの例では，処理過程６８で受信した新
規のパケットベクトルは前述と同様、Ｄ0（０）、Ｄ
1（０）、Ｄ2（０）、Ｄ3（０）、Ｕ3（０）、Ｕ
2（０）、Ｕ1（０）、Ｕ0（０）、の組である。ここ
で、添数はこれらのパケットが格納されるＲＡＭ１４４
の行ｉを指し、括弧内の数値はパケットベクトルの暫定
的な時間順序を指す。ＤＳＰ１３０は次に処理過程７０
を実行し、最初のＢ’個のパケットを受信したパケット
ベクトルから伝送チャネルに直接転送する。これは、こ
れらのパケットはたたみこみインターリービング処理に
おいて遅延されないからである。この時点で，行添字ｍ
はゼロに初期化されるか、又は（以下に明らかになるよ
うに）本方法を通じて前回の循環処理の段階からしてゼ
ロに留まっている。図１１ａを参照して、今Ｂ’＝１で
あり、パケットＤ0（０）は伝送チャネルに直接転送さ
れる（Ｄ0パケットは、現在、ＲＡＭ１４４内に格納さ
れつつある過程にはないからである）。
【００７６】次に、ＤＳＰ１３０はたたみこみインター
リービングの為の下向き方向の反復循環処理を実行す
る。処理過程７２において、ＤＳＰ１３０は行添字ｍを
増加させ，ＲＡＭ１４４内の次の行を指示する。この時
点で，二つのポインタＲＷ，ＷＲが，本方法を通じての
前回の循環処理から既に設定されており、ＲＡＭ１４４
内の特定の列を指示している。ポインタＷＲは，図１１
ａに示されているように、例えば補助メモリ位置Ｓを指
示している。一方、下向き方向処理においては、ポイン
タＲＷは処理中に遅延線から出力されるべき最旧のパケ
ットを含む列を指示している。図１１ａの例において，
行１がパケットが読み出される最初の行であることを考
えれば，ポインタＲＷは最先の下向きパケットＤ1（−
１）を含む列を指示する。
リービングの為の下向き方向の反復循環処理を実行す
る。処理過程７２において、ＤＳＰ１３０は行添字ｍを
増加させ，ＲＡＭ１４４内の次の行を指示する。この時
点で，二つのポインタＲＷ，ＷＲが，本方法を通じての
前回の循環処理から既に設定されており、ＲＡＭ１４４
内の特定の列を指示している。ポインタＷＲは，図１１
ａに示されているように、例えば補助メモリ位置Ｓを指
示している。一方、下向き方向処理においては、ポイン
タＲＷは処理中に遅延線から出力されるべき最旧のパケ
ットを含む列を指示している。図１１ａの例において，
行１がパケットが読み出される最初の行であることを考
えれば，ポインタＲＷは最先の下向きパケットＤ1（−
１）を含む列を指示する。
【００７７】次に処理過程７４が実行され、ＲＡＭ１４
４の現在の行ｍにおいてポインタＲＷにより指示される
メモリ位置からＢ’個のパケットを出力する。図１１ａ
の現在の例では、行添字ｍは処理過程７２において０か
ら１に増加されているので、パケットＤ1（−１）が伝
送チャネルに出力される。続いて処理過程７６で、ＤＳ
Ｐ１３０は受信したパケットベクトル中の次のＢ’個の
一連の直列パケットを、ＲＡＭ１４４の行ｍにおいてポ
インタＷＲにより指示されているメモリ位置に書き込
む。図１１ａの例では処理過程７６で、パケットＤ
1（０）が行ｍにおける補助メモリ位置Ｓ1に書き込まれ
る。
４の現在の行ｍにおいてポインタＲＷにより指示される
メモリ位置からＢ’個のパケットを出力する。図１１ａ
の現在の例では、行添字ｍは処理過程７２において０か
ら１に増加されているので、パケットＤ1（−１）が伝
送チャネルに出力される。続いて処理過程７６で、ＤＳ
Ｐ１３０は受信したパケットベクトル中の次のＢ’個の
一連の直列パケットを、ＲＡＭ１４４の行ｍにおいてポ
インタＷＲにより指示されているメモリ位置に書き込
む。図１１ａの例では処理過程７６で、パケットＤ
1（０）が行ｍにおける補助メモリ位置Ｓ1に書き込まれ
る。
【００７８】次にＤＳＰ１３０は決定７７を実行し，た
たみこみインターリービングの為に使用されるＲＡＭ１
４４の最終行の処理が完了したか否かを判断する。これ
は、行添字ｍの現在の値を最終行が有する終端値（Ｎ／
２−１）と比較することによって遂行する。処理すべき
後続行が残存していれば（即ち，決定７７が否定結
果）、処理過程７８で、ポインタＲＷの値は減少される
（即ち，ポインタＲＷは図１１ａにおける左方向に移動
される）。更に、行添字ｍの値が増加され次の行が指示
されるように制御は処理過程７２に戻され、処理過程７
４、７６が繰り返される。
たみこみインターリービングの為に使用されるＲＡＭ１
４４の最終行の処理が完了したか否かを判断する。これ
は、行添字ｍの現在の値を最終行が有する終端値（Ｎ／
２−１）と比較することによって遂行する。処理すべき
後続行が残存していれば（即ち，決定７７が否定結
果）、処理過程７８で、ポインタＲＷの値は減少される
（即ち，ポインタＲＷは図１１ａにおける左方向に移動
される）。更に、行添字ｍの値が増加され次の行が指示
されるように制御は処理過程７２に戻され、処理過程７
４、７６が繰り返される。
【００７９】下向き方向の反復循環処理の完了（即ち，
決定７７が肯定結果）に際して、処理過程８０において
次にＤＳＰ１３０は、ポインタＷＲの値を増加させ、以
前に補助メモリ位置Ｓを含んでいた列から各行において
最先の「上向き」パケットＵを含んでいる列に、ポイン
タＷＲを移動させる。図１１ａから明らかなように、ポ
インタＷＲの右方向へのインクリメントにより，ポイン
タＷＲは、各行における最先の「上向き」パケットＵ0
（−７）、Ｕ1（−６）、Ｕ2（−５）及びＵ3（-４）を
含んでいる列を指すことになる。この時点で，ポインタ
ＲＷは第三番目の列を指しているであろう（図１１
ａ）。この第三番目の列は，処理過程７４の最後の場合
にパケットＤ3（−３）が読み出された列である。
決定７７が肯定結果）に際して、処理過程８０において
次にＤＳＰ１３０は、ポインタＷＲの値を増加させ、以
前に補助メモリ位置Ｓを含んでいた列から各行において
最先の「上向き」パケットＵを含んでいる列に、ポイン
タＷＲを移動させる。図１１ａから明らかなように、ポ
インタＷＲの右方向へのインクリメントにより，ポイン
タＷＲは、各行における最先の「上向き」パケットＵ0
（−７）、Ｕ1（−６）、Ｕ2（−５）及びＵ3（-４）を
含んでいる列を指すことになる。この時点で，ポインタ
ＲＷは第三番目の列を指しているであろう（図１１
ａ）。この第三番目の列は，処理過程７４の最後の場合
にパケットＤ3（−３）が読み出された列である。
【００８０】次に処理過程８２が実行され、行ｍにおい
てポインタＷＲにより指示されるメモリ位置からＢ’個
のパケットが出力される。上記のように、処理過程８２
では，現在の行ｍからその最先の上向きパケットＵが出
力される。図１１ａの例では、行添字ｍは依然として３
に等しいので、処理過程８２でパケットＵ3（−４）が
出力される。これは，行３における最先の「上向き」パ
ケットである。続いて処理過程８４が実行され、次の
Ｂ’個のパケットが、現在の行ｍにおいてポインタＲＷ
により指示されているメモリ位置に書き込まれる。図１
１ａの例では、ｍ＝３の場合の処理過程８４により、以
前にパケットＤ3（−３）により占有されていたメモリ
位置（パケットＵ3（−１）の直ぐ右の位置）にパケッ
トＵ3（０）が書き込まれる。
てポインタＷＲにより指示されるメモリ位置からＢ’個
のパケットが出力される。上記のように、処理過程８２
では，現在の行ｍからその最先の上向きパケットＵが出
力される。図１１ａの例では、行添字ｍは依然として３
に等しいので、処理過程８２でパケットＵ3（−４）が
出力される。これは，行３における最先の「上向き」パ
ケットである。続いて処理過程８４が実行され、次の
Ｂ’個のパケットが、現在の行ｍにおいてポインタＲＷ
により指示されているメモリ位置に書き込まれる。図１
１ａの例では、ｍ＝３の場合の処理過程８４により、以
前にパケットＤ3（−３）により占有されていたメモリ
位置（パケットＵ3（−１）の直ぐ右の位置）にパケッ
トＵ3（０）が書き込まれる。
【００８１】次に決定８７が実行され、行添字ｍの値が
その終端値０（即ち，たたみこみインターリービングに
使用されるＲＡＭ１４４の部分の第一行の値）と比較さ
れる。更なる「上向き」方向の処理が必要な場合は（即
ち，決定８７が否定結果）、処理過程８６でポインタＲ
Ｗの値が増加され行添字ｍの値が減少されて，処理過程
８２、８４が次の行に対して上向き方向で繰り返され
る。第一行ｍ＝０に対する処理の完了（即ち，決定８７
が肯定結果）時に、上記受信パケットベクトルに対する
たたみこみインターリービング処理が完了する。制御は
次に処理過程６８へ戻され，新規のパケットベクトルが
インターリービング処理されるのをを待つ。
その終端値０（即ち，たたみこみインターリービングに
使用されるＲＡＭ１４４の部分の第一行の値）と比較さ
れる。更なる「上向き」方向の処理が必要な場合は（即
ち，決定８７が否定結果）、処理過程８６でポインタＲ
Ｗの値が増加され行添字ｍの値が減少されて，処理過程
８２、８４が次の行に対して上向き方向で繰り返され
る。第一行ｍ＝０に対する処理の完了（即ち，決定８７
が肯定結果）時に、上記受信パケットベクトルに対する
たたみこみインターリービング処理が完了する。制御は
次に処理過程６８へ戻され，新規のパケットベクトルが
インターリービング処理されるのをを待つ。
【００８２】図１１ｂは、上記新規のパケットベクトル
を受信する処理の完了後における、図１１ａに表示され
ているＲＡＭ１４４の部分の状態を表示している。図１
１ｂに表示されているように、出力パケットベクトル
は、パケットＤ0（０）、Ｄ1（−１）、Ｄ2（−２）、
Ｄ3（−３）、Ｕ3（−４）、Ｕ2（−５）、Ｕ1（−
６）、Ｕ0（−７）、を含む。これらのパケットの暫定
的な時間順序の変化は、０から−７まで変化する括弧内
の数値によって明白に示されている。図１１ｂに又示さ
れているように、補助メモリ位置Ｓを含む列は，図１１
ａにおいてそれが存在した位置から一位置(即ち，Ｂ’
個のメモリ位置分)右方向に移動している。これらの補
助メモリ位置Ｓは（非破壊的な読み取りが実施された場
合には）勿論前回の内容を格納しているが，これらのパ
ケットはもはや必要ないので(既に出力されている)、こ
れらの補助メモリ位置Ｓは上書き可能である。なお，前
回の処理で受信されたパケットＤm（０）とＵm（０）
は，示されているように、ＲＡＭ１４４内でそれらの暫
定的な時間順序で格納されている。上記のような補助メ
モリ位置Ｓを含む列を用意したおかげで、パケットのこ
の種の時間順序再配列化を実行する為にスワッピングと
かコピーを実施する必要はなくなる。必要なメモリリソ
ースを若干拡大するだけで、本発明によるたたみこみイ
ンターリービングの為のより簡素化した処理を提供でき
るのである。その意味で，本発明のこの第二実施例は，
幾つかの応用に鑑みて好適な実装と言えよう。
を受信する処理の完了後における、図１１ａに表示され
ているＲＡＭ１４４の部分の状態を表示している。図１
１ｂに表示されているように、出力パケットベクトル
は、パケットＤ0（０）、Ｄ1（−１）、Ｄ2（−２）、
Ｄ3（−３）、Ｕ3（−４）、Ｕ2（−５）、Ｕ1（−
６）、Ｕ0（−７）、を含む。これらのパケットの暫定
的な時間順序の変化は、０から−７まで変化する括弧内
の数値によって明白に示されている。図１１ｂに又示さ
れているように、補助メモリ位置Ｓを含む列は，図１１
ａにおいてそれが存在した位置から一位置(即ち，Ｂ’
個のメモリ位置分)右方向に移動している。これらの補
助メモリ位置Ｓは（非破壊的な読み取りが実施された場
合には）勿論前回の内容を格納しているが，これらのパ
ケットはもはや必要ないので(既に出力されている)、こ
れらの補助メモリ位置Ｓは上書き可能である。なお，前
回の処理で受信されたパケットＤm（０）とＵm（０）
は，示されているように、ＲＡＭ１４４内でそれらの暫
定的な時間順序で格納されている。上記のような補助メ
モリ位置Ｓを含む列を用意したおかげで、パケットのこ
の種の時間順序再配列化を実行する為にスワッピングと
かコピーを実施する必要はなくなる。必要なメモリリソ
ースを若干拡大するだけで、本発明によるたたみこみイ
ンターリービングの為のより簡素化した処理を提供でき
るのである。その意味で，本発明のこの第二実施例は，
幾つかの応用に鑑みて好適な実装と言えよう。
【００８３】本明細書を参照した関連技術に普通程度に
習熟している技術者ならば，図１０の伝送方法における
ような，上記補助メモリ位置を利用したパケットの時間
順序再配列化法を容易に想定し得るであろう。勿論、前
述したように、パケットの時間順序再配列化の為に使用
される技術は送信端におけるたたみこみインターリービ
ング処理の為に使用される技術に一致する必要はない
し、この逆もまた真なりである。その理由は，インター
リービング処理されたパケットの相互に時間スクランブ
ル化された時間順序は，そうしたインターリービング処
理の実施の為に使用される方法とは無関係に一定である
からである。従って，図９の時間順序再配列化法は図１
０の方法により生成されたインターリービング処理され
たパケットを受信する際に使用でき，この逆もまた真で
ある。
習熟している技術者ならば，図１０の伝送方法における
ような，上記補助メモリ位置を利用したパケットの時間
順序再配列化法を容易に想定し得るであろう。勿論、前
述したように、パケットの時間順序再配列化の為に使用
される技術は送信端におけるたたみこみインターリービ
ング処理の為に使用される技術に一致する必要はない
し、この逆もまた真なりである。その理由は，インター
リービング処理されたパケットの相互に時間スクランブ
ル化された時間順序は，そうしたインターリービング処
理の実施の為に使用される方法とは無関係に一定である
からである。従って，図９の時間順序再配列化法は図１
０の方法により生成されたインターリービング処理され
たパケットを受信する際に使用でき，この逆もまた真で
ある。
【００８４】図１０の方法は、再度、Ｎが偶数の場合に
関して説明されている。この場合には，たたみこみイン
ターリービング処理において各遅延線が互いに対を形成
するのであった。関連技術に普通程度に習熟している技
術者ならば、更に、上述の説明に基づき且つ対を形成し
得ない遅延線を含むメモリ行に関しては特別な処理を包
含させることにより，Ｎが奇数の場合におけるこの方法
の実施例を容易に実装し得るであろう。
関して説明されている。この場合には，たたみこみイン
ターリービング処理において各遅延線が互いに対を形成
するのであった。関連技術に普通程度に習熟している技
術者ならば、更に、上述の説明に基づき且つ対を形成し
得ない遅延線を含むメモリ行に関しては特別な処理を包
含させることにより，Ｎが奇数の場合におけるこの方法
の実施例を容易に実装し得るであろう。
【００８５】図１０の方法に関する他の代替的な実装
も、本発明の特許請求の範囲に包含され得る。例えば，
行の初期状態の内容は図１１ａに表示されている内容か
らずれていても良い。具体的には，例えば、補助メモリ
位置Ｓが行から行に渡り互いに変化するように、第ｍ行
をｍＢ’個のメモリ位置分だけ右方向に移動させる。こ
の構成では、同一時間の上向きパケットＵm（(例えば、
Ｕ3（−４）、Ｕ2（−４）、Ｕ1（−４）及びＵ0（−
４）)は，ＲＡＭ１４４の同一列内に整列するであろ
う。この例では、ポインタＷＲ(初期状態で第二行の補
助メモリ位置Ｓ1を指示)は初期状態では再度ポインタＲ
Ｗの一位置右の位置に存在するが、受信されたパケット
Ｄmが補助メモリ位置に書き込まれるにつれ、行から行
に渡り下向き方向に増大されていく。一方，ポインタＲ
Ｗは同一列に留まり、各行における最先の下向きパケッ
トＤmの位置を指示する。上向き方向では，ポインタＷ
Ｒは行から行に渡り今度は減少され、読み取られていく
最先の上向きパケットＵmを指示する。一方，ポインタ
ＲＷは同一位置に留まり，受信された上向きパケット
（例えば，Ｕm（０））はすべて、最先の下向きパケッ
トＤmが下向き処理において読み取られたメモリ位置に
同一列内に整列して書き込まれる。この実装においては
図１０の方法と異なりポインタＲＷよりむしろポインタ
ＷＲを増加及び減少させるが，ポインタＲＷに対するポ
インタＷＲの増加はポインタＷＲに対するポインタＲＷ
の減少と同一の効果を与えることを考えれば，結果的な
動作は有効的には同等である。これらの及び他の代替的
なメモリアドレス指定方式は，本明細書を参照した関連
技術に普通程度に習熟している技術者にとっては明白な
ものであろう。よって、これらのメモリアドレス指定方
式は、本発明の特許請求の範囲に包含され得るものであ
る。
も、本発明の特許請求の範囲に包含され得る。例えば，
行の初期状態の内容は図１１ａに表示されている内容か
らずれていても良い。具体的には，例えば、補助メモリ
位置Ｓが行から行に渡り互いに変化するように、第ｍ行
をｍＢ’個のメモリ位置分だけ右方向に移動させる。こ
の構成では、同一時間の上向きパケットＵm（(例えば、
Ｕ3（−４）、Ｕ2（−４）、Ｕ1（−４）及びＵ0（−
４）)は，ＲＡＭ１４４の同一列内に整列するであろ
う。この例では、ポインタＷＲ(初期状態で第二行の補
助メモリ位置Ｓ1を指示)は初期状態では再度ポインタＲ
Ｗの一位置右の位置に存在するが、受信されたパケット
Ｄmが補助メモリ位置に書き込まれるにつれ、行から行
に渡り下向き方向に増大されていく。一方，ポインタＲ
Ｗは同一列に留まり、各行における最先の下向きパケッ
トＤmの位置を指示する。上向き方向では，ポインタＷ
Ｒは行から行に渡り今度は減少され、読み取られていく
最先の上向きパケットＵmを指示する。一方，ポインタ
ＲＷは同一位置に留まり，受信された上向きパケット
（例えば，Ｕm（０））はすべて、最先の下向きパケッ
トＤmが下向き処理において読み取られたメモリ位置に
同一列内に整列して書き込まれる。この実装においては
図１０の方法と異なりポインタＲＷよりむしろポインタ
ＷＲを増加及び減少させるが，ポインタＲＷに対するポ
インタＷＲの増加はポインタＷＲに対するポインタＲＷ
の減少と同一の効果を与えることを考えれば，結果的な
動作は有効的には同等である。これらの及び他の代替的
なメモリアドレス指定方式は，本明細書を参照した関連
技術に普通程度に習熟している技術者にとっては明白な
ものであろう。よって、これらのメモリアドレス指定方
式は、本発明の特許請求の範囲に包含され得るものであ
る。
【００８６】
【発明の効果】上記のように、本発明は、通信されるデ
ータパケットのたたみこみインターリービング処理にお
いて重要な利益を提供する。特に、メモリ内に実装され
る可変長を有する遅延線を操作する際の演算上の複雑性
を大幅に増大させることなく、かようなインターリービ
ング処理目的のメモリリソースの活用において多大の効
率をもたらす。従って、本発明は、多くの応用分野にお
いて、たたみこみインターリービング処理の品位を向上
させ合わせてそのコストを削減する。こうした応用分野
として、特に高品位のデータ通信システム、更に特にデ
ィジタル信号プロセッサ、マイクロコンピュータ等のプ
ログラム可能な論理デバイスによりそのディジタル処理
が実行されるデータ通信システム、が挙げられる。
ータパケットのたたみこみインターリービング処理にお
いて重要な利益を提供する。特に、メモリ内に実装され
る可変長を有する遅延線を操作する際の演算上の複雑性
を大幅に増大させることなく、かようなインターリービ
ング処理目的のメモリリソースの活用において多大の効
率をもたらす。従って、本発明は、多くの応用分野にお
いて、たたみこみインターリービング処理の品位を向上
させ合わせてそのコストを削減する。こうした応用分野
として、特に高品位のデータ通信システム、更に特にデ
ィジタル信号プロセッサ、マイクロコンピュータ等のプ
ログラム可能な論理デバイスによりそのディジタル処理
が実行されるデータ通信システム、が挙げられる。
【００８７】本発明はその好適実施例に従って説明され
てきたが、本明細書及びその添付図面を参照した関連技
術に普通程度に習熟している技術者にとっては、これら
の好適実施例に対する本発明の利点と利益を有する変更
と代替例は、勿論明白なものであろう。かような変更と
代替例は，本発明の特許請求の範囲に包含され得るもの
である。
てきたが、本明細書及びその添付図面を参照した関連技
術に普通程度に習熟している技術者にとっては、これら
の好適実施例に対する本発明の利点と利益を有する変更
と代替例は、勿論明白なものであろう。かような変更と
代替例は，本発明の特許請求の範囲に包含され得るもの
である。
【００８８】以上の説明に関して更に以下の項を開示す
る。 （１） 可変遅延長を有する複数個のメモリ基盤遅延線
間でデータパケットの順序に対するたたみこみインター
リービングを実行する方法であって、複数個のデータパ
ケットから成る一個のベクトルを受信する段階と、メモ
リの第一行の第一遅延線領域内のメモリ位置から第一遅
延データパケットを出力する段階と、前記メモリの前記
第一行の前記第一遅延線領域内のメモリ位置に受信した
前記データパケット中の第一受信データパケットを格納
する段階と、メモリの次回行の次回遅延線領域内のメモ
リ位置から次回遅延データパケットを出力する段階から
成り、前記次回行は前記先行行から引き続き第一方向に
あり、更に前記メモリの前記次回行の前記次回遅延線領
域内のメモリ位置に次回受信データパケットを格納する
段階と、前記ベクトル内の複数個の前記受信データパケ
ットと前記メモリの複数個の行が前記第一行から開始し
終端遅延線領域を有する終端行まで続行する、次回遅延
データパケットを出力し且つ次回受信データパケットを
格納する段階を反復する段階と、前記終端行の対形成遅
延線領域から次回遅延データパケットを出力する段階か
ら成り、前記対形成遅延線領域は前記終端遅延線領域と
は異なり、更に前記終端行の前記対形成遅延線領域内の
メモリ位置に次回受信データパケットを格納する段階
と、前記第一方向と逆方向の第二方向において前記終端
行からの前記次回行の次回対形成遅延線領域から次回遅
延データパケットを出力する段階と、前記次回行の前記
対形成遅延線領域内のメモリ位置に次回受信データパケ
ットを格納する段階と、対形成遅延線から次回遅延デー
タパケットを出力し且つ前記対形成遅延線領域内のメモ
リ位置に次回受信データパケットを格納する段階を反復
する段階から成り、前記被反復出力格納段階は前記第二
方向において前記第一行の対形成遅延線に対するまで実
行される、ことを特徴とする方法。
る。 （１） 可変遅延長を有する複数個のメモリ基盤遅延線
間でデータパケットの順序に対するたたみこみインター
リービングを実行する方法であって、複数個のデータパ
ケットから成る一個のベクトルを受信する段階と、メモ
リの第一行の第一遅延線領域内のメモリ位置から第一遅
延データパケットを出力する段階と、前記メモリの前記
第一行の前記第一遅延線領域内のメモリ位置に受信した
前記データパケット中の第一受信データパケットを格納
する段階と、メモリの次回行の次回遅延線領域内のメモ
リ位置から次回遅延データパケットを出力する段階から
成り、前記次回行は前記先行行から引き続き第一方向に
あり、更に前記メモリの前記次回行の前記次回遅延線領
域内のメモリ位置に次回受信データパケットを格納する
段階と、前記ベクトル内の複数個の前記受信データパケ
ットと前記メモリの複数個の行が前記第一行から開始し
終端遅延線領域を有する終端行まで続行する、次回遅延
データパケットを出力し且つ次回受信データパケットを
格納する段階を反復する段階と、前記終端行の対形成遅
延線領域から次回遅延データパケットを出力する段階か
ら成り、前記対形成遅延線領域は前記終端遅延線領域と
は異なり、更に前記終端行の前記対形成遅延線領域内の
メモリ位置に次回受信データパケットを格納する段階
と、前記第一方向と逆方向の第二方向において前記終端
行からの前記次回行の次回対形成遅延線領域から次回遅
延データパケットを出力する段階と、前記次回行の前記
対形成遅延線領域内のメモリ位置に次回受信データパケ
ットを格納する段階と、対形成遅延線から次回遅延デー
タパケットを出力し且つ前記対形成遅延線領域内のメモ
リ位置に次回受信データパケットを格納する段階を反復
する段階から成り、前記被反復出力格納段階は前記第二
方向において前記第一行の対形成遅延線に対するまで実
行される、ことを特徴とする方法。
【００８９】（２） 前記第一遅延線領域の遅延は前記
第一方向において前記次回遅延線領域の遅延よりも短
い、ことを特徴とする第１項記載の方法。 （３） 前記受信段階以後且つ前記第一遅延データパケ
ットを出力する段階以前に、前記受信データパケット中
の第零受信データパケットを出力する段階を更に含む、
ことを特徴とする第２項記載の方法。 （４） 前記第一遅延線領域の遅延は前記第一方向にお
いて前記次回遅延線領域の遅延よりも長い、ことを特徴
とする第１項記載の方法。 （５） 前記第一行の対形成遅延線に対する前記被反復
出力格納段階以後に、前記受信データパケット中の最終
受信データパケットを出力する段階を更に含む、ことを
特徴とする第４項記載の方法。 （６） 前記出力段階により出力される前記遅延データ
パケットを通信施設上に伝送する段階を更に含む、こと
を特徴とする第１項記載の方法。 （７） 前記ベクトル内の前記受信データパケットは暫
定的なメッセージ順序に配列されている、ことを特徴と
する第６項記載の方法。 （８） 前記通信施設から伝送された前記遅延データパ
ケットを受信する段階と、受信メモリの第一行の第一受
信遅延線領域内のメモリ位置から第一メッセージデータ
パケットを出力する段階と、前記受信メモリの前記第一
行の前記第一受信遅延線領域内のメモリ位置に前記伝送
された遅延データパケット中の第一伝送遅延データパケ
ットを格納する段階と、受信メモリの次回行の次回受信
遅延線領域内のメモリ位置から次回メッセージデータパ
ケットを出力する段階を更に含み、前記次回行は前記先
行行から引き続き第一方向にあり、更に前記受信メモリ
の前記次回行の前記次回受信遅延線領域内のメモリ位置
に次回伝送遅延データパケットを格納する段階と、複数
個の前記伝送遅延データパケットと前記受信メモリの複
数個の行が前記第一行から開始し終端受信遅延線領域を
有する終端行まで続行する、次回メッセージデータパケ
ットを出力し且つ次回伝送遅延データパケットを格納す
る段階を反復する段階と、前記終端行の対形成受信遅延
線領域から次回メッセージデータパケットを出力する段
階を含み、前記対形成受信遅延線領域は前記終端受信遅
延線領域とは異なり、更に前記終端行の前記対形成受信
遅延線領域内のメモリ位置に次回伝送遅延データパケッ
トを格納する段階と、前記第一方向と逆方向の第二方向
において前記終端行からの前記次回行の次回対形成受信
遅延線領域から次回メッセージデータパケットを出力す
る段階と、前記次回行の前記対形成受信遅延線領域内の
メモリ位置に次回伝送遅延データパケットを格納する段
階と、対形成受信遅延線から次回メッセージデータパケ
ットを出力し且つ前記対形成受信遅延線領域内のメモリ
位置に次回伝送遅延データパケットを格納する段階を反
復する段階を含み、前記被反復出力格納段階は前記第二
方向において前記受信メモリの前記第一行の対形成受信
遅延線に対するまで実行され、前記出力されたメッセー
ジデータパケットは暫定的なメッセージ順序に配列され
ている、ことを特徴とする第７項記載の方法。 （９） 前記各格納段階は複数個の受信データパケット
を格納し、前記各出力段階は複数個の遅延データパケッ
トを出力する、ことを特徴とする第１項記載の方法。
第一方向において前記次回遅延線領域の遅延よりも短
い、ことを特徴とする第１項記載の方法。 （３） 前記受信段階以後且つ前記第一遅延データパケ
ットを出力する段階以前に、前記受信データパケット中
の第零受信データパケットを出力する段階を更に含む、
ことを特徴とする第２項記載の方法。 （４） 前記第一遅延線領域の遅延は前記第一方向にお
いて前記次回遅延線領域の遅延よりも長い、ことを特徴
とする第１項記載の方法。 （５） 前記第一行の対形成遅延線に対する前記被反復
出力格納段階以後に、前記受信データパケット中の最終
受信データパケットを出力する段階を更に含む、ことを
特徴とする第４項記載の方法。 （６） 前記出力段階により出力される前記遅延データ
パケットを通信施設上に伝送する段階を更に含む、こと
を特徴とする第１項記載の方法。 （７） 前記ベクトル内の前記受信データパケットは暫
定的なメッセージ順序に配列されている、ことを特徴と
する第６項記載の方法。 （８） 前記通信施設から伝送された前記遅延データパ
ケットを受信する段階と、受信メモリの第一行の第一受
信遅延線領域内のメモリ位置から第一メッセージデータ
パケットを出力する段階と、前記受信メモリの前記第一
行の前記第一受信遅延線領域内のメモリ位置に前記伝送
された遅延データパケット中の第一伝送遅延データパケ
ットを格納する段階と、受信メモリの次回行の次回受信
遅延線領域内のメモリ位置から次回メッセージデータパ
ケットを出力する段階を更に含み、前記次回行は前記先
行行から引き続き第一方向にあり、更に前記受信メモリ
の前記次回行の前記次回受信遅延線領域内のメモリ位置
に次回伝送遅延データパケットを格納する段階と、複数
個の前記伝送遅延データパケットと前記受信メモリの複
数個の行が前記第一行から開始し終端受信遅延線領域を
有する終端行まで続行する、次回メッセージデータパケ
ットを出力し且つ次回伝送遅延データパケットを格納す
る段階を反復する段階と、前記終端行の対形成受信遅延
線領域から次回メッセージデータパケットを出力する段
階を含み、前記対形成受信遅延線領域は前記終端受信遅
延線領域とは異なり、更に前記終端行の前記対形成受信
遅延線領域内のメモリ位置に次回伝送遅延データパケッ
トを格納する段階と、前記第一方向と逆方向の第二方向
において前記終端行からの前記次回行の次回対形成受信
遅延線領域から次回メッセージデータパケットを出力す
る段階と、前記次回行の前記対形成受信遅延線領域内の
メモリ位置に次回伝送遅延データパケットを格納する段
階と、対形成受信遅延線から次回メッセージデータパケ
ットを出力し且つ前記対形成受信遅延線領域内のメモリ
位置に次回伝送遅延データパケットを格納する段階を反
復する段階を含み、前記被反復出力格納段階は前記第二
方向において前記受信メモリの前記第一行の対形成受信
遅延線に対するまで実行され、前記出力されたメッセー
ジデータパケットは暫定的なメッセージ順序に配列され
ている、ことを特徴とする第７項記載の方法。 （９） 前記各格納段階は複数個の受信データパケット
を格納し、前記各出力段階は複数個の遅延データパケッ
トを出力する、ことを特徴とする第１項記載の方法。
【００９０】（１０） たたみこみインターリービング
を実行する為のプログラム可能なシステムであって、読
み取り書き込みメモリを備え、前記読み取り書き込みメ
モリは複数個の行で構成され各行は下向き遅延線領域と
上向き遅延線領域に対応し、且つ前記下向き及び上向き
遅延線領域は前記各行で互いに対を形成しその結果前記
対形成された遅延線領域により占有される複数個のメモ
リ位置の合計は前記複数個の行に渡って一定であり、更
にプログラム可能な論理デバイスを備え、前記論理デバ
イスは前記読み取り書き込みメモリに接続され且つプロ
グラムされており、複数個のデータパケットから成る一
個のベクトルを受信する動作と、前記読み取り書き込み
メモリの第一行の第一下向き遅延線領域内のメモリ位置
から第一遅延データパケットを出力する動作と、前記読
み取り書き込みメモリの前記第一行の前記第一下向き遅
延線領域内のメモリ位置に受信した前記データパケット
中の第一受信データパケットを格納する動作と、前記読
み取り書き込みメモリの次回行の次回下向き遅延線領域
内のメモリ位置から次回遅延データパケットを出力する
動作を実行し、前記次回行は前記先行行から引き続き第
一方向にあり、更に前記読み取り書き込みメモリの前記
次回行の前記次回下向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、前記ベクトル
内の複数個の前記受信データパケットと前記読み取り書
き込みメモリの複数個の行が前記第一行から開始し下向
き遅延線領域を有する終端行まで続行する、次回遅延デ
ータパケットを出力し且つ次回受信データパケットを格
納する段階を反復する動作と、前記終端行の上向き遅延
線領域から次回遅延データパケットを出力する動作と、
前記終端行の前記上向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、前記第一方向
と逆方向の第二方向において前記終端行からの前記次回
行の次回上向き遅延線領域から次回遅延データパケット
を出力する動作と、前記次回行の前記上向き遅延線領域
内のメモリ位置に次回受信データパケットを格納する動
作と、上向き遅延線から次回遅延データパケットを出力
し且つ前記上向き遅延線領域内のメモリ位置に次回受信
データパケットを格納する段階を反復する動作を実行
し、前記被反復出力格納段階は前記第二方向において前
記第一行の上向き遅延線に対するまで実行される、こと
を特徴とするプログラム可能なシステム。
を実行する為のプログラム可能なシステムであって、読
み取り書き込みメモリを備え、前記読み取り書き込みメ
モリは複数個の行で構成され各行は下向き遅延線領域と
上向き遅延線領域に対応し、且つ前記下向き及び上向き
遅延線領域は前記各行で互いに対を形成しその結果前記
対形成された遅延線領域により占有される複数個のメモ
リ位置の合計は前記複数個の行に渡って一定であり、更
にプログラム可能な論理デバイスを備え、前記論理デバ
イスは前記読み取り書き込みメモリに接続され且つプロ
グラムされており、複数個のデータパケットから成る一
個のベクトルを受信する動作と、前記読み取り書き込み
メモリの第一行の第一下向き遅延線領域内のメモリ位置
から第一遅延データパケットを出力する動作と、前記読
み取り書き込みメモリの前記第一行の前記第一下向き遅
延線領域内のメモリ位置に受信した前記データパケット
中の第一受信データパケットを格納する動作と、前記読
み取り書き込みメモリの次回行の次回下向き遅延線領域
内のメモリ位置から次回遅延データパケットを出力する
動作を実行し、前記次回行は前記先行行から引き続き第
一方向にあり、更に前記読み取り書き込みメモリの前記
次回行の前記次回下向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、前記ベクトル
内の複数個の前記受信データパケットと前記読み取り書
き込みメモリの複数個の行が前記第一行から開始し下向
き遅延線領域を有する終端行まで続行する、次回遅延デ
ータパケットを出力し且つ次回受信データパケットを格
納する段階を反復する動作と、前記終端行の上向き遅延
線領域から次回遅延データパケットを出力する動作と、
前記終端行の前記上向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、前記第一方向
と逆方向の第二方向において前記終端行からの前記次回
行の次回上向き遅延線領域から次回遅延データパケット
を出力する動作と、前記次回行の前記上向き遅延線領域
内のメモリ位置に次回受信データパケットを格納する動
作と、上向き遅延線から次回遅延データパケットを出力
し且つ前記上向き遅延線領域内のメモリ位置に次回受信
データパケットを格納する段階を反復する動作を実行
し、前記被反復出力格納段階は前記第二方向において前
記第一行の上向き遅延線に対するまで実行される、こと
を特徴とするプログラム可能なシステム。
【００９１】（１１） 前記プログラム可能な論理デバ
イスに接続され前記データパケットをホストコンピュー
タに送受信するディジタルインターフェイスと、前記プ
ログラム可能な論理デバイスに接続されデータを通信施
設に送受信する通信インターフェイスを更に備える、こ
とを特徴とする第１０項記載のシステム。 （１２） 前記読み取り書き込みメモリと前記プログラ
ム可能な論理デバイスは単一の集積回路内に実装され
る、ことを特徴とする第１０項記載のシステム。 （１３） 前記各メモリ位置は複数個の前記データパケ
ットを格納する記憶容量を有する、ことを特徴とする第
１０項記載のシステム。
イスに接続され前記データパケットをホストコンピュー
タに送受信するディジタルインターフェイスと、前記プ
ログラム可能な論理デバイスに接続されデータを通信施
設に送受信する通信インターフェイスを更に備える、こ
とを特徴とする第１０項記載のシステム。 （１２） 前記読み取り書き込みメモリと前記プログラ
ム可能な論理デバイスは単一の集積回路内に実装され
る、ことを特徴とする第１０項記載のシステム。 （１３） 前記各メモリ位置は複数個の前記データパケ
ットを格納する記憶容量を有する、ことを特徴とする第
１０項記載のシステム。
【００９２】（１４） 可変遅延長を有する複数個のメ
モリ基盤遅延線間でデータパケットの順序に対するたた
みこみインターリービングを実行する方法であって、複
数個のデータパケットから成る一個のベクトルを受信す
る段階と、メモリを複数個の行で構成する段階から成
り、各行は下向き遅延線に対応するデータパケットを格
納する複数個のメモリ位置と上向き遅延線に対応するデ
ータパケットを格納する複数個のメモリ位置を有し、前
記各行で前記上向き及び下向き遅延線に対応する前記メ
モリ位置の個数の合計は前記複数個の行に渡って一定で
あり、更に第一ポインタにより指示されるメモリ位置か
ら遅延データパケットを出力する段階から成り、前記メ
モリ位置は同時にある行添字により指示される前記メモ
リの行の前記下向き遅延線に対応し、更に前記第一ポイ
ンタにより指示される前記メモリ位置に前記受信ベクト
ル内の一個のデータパケットを格納する段階から成り、
前記メモリ位置は同時に前記行添字により指示される前
記メモリの前記行の前記下向き遅延線に対応し、更に前
記行添字を第一方向に進行させる段階と、前記行添字が
終端値に到達するまで前記メモリの前記複数個の行に対
して前記出力、格納、及び進行段階を反復する段階と、
前記行添字により指示される前記メモリの前記行の前記
上向き遅延線において第二ポインタにより指示されるメ
モリ位置から遅延データパケットを出力する段階と、前
記行添字により指示される前記メモリの前記行の前記下
向き遅延線に対応する前記一個のデータパケットを、前
記行添字により指示される前記メモリの前記行の前記上
向き遅延線において前記第二ポインタにより指示される
前記メモリ位置にコピーする段階と、前記第一ポインタ
により指示される前記メモリ位置に前記受信ベクトル内
の一個のデータパケットを格納する段階から成り、前記
メモリ位置は同時に前記行添字により指示される前記メ
モリの前記行の前記上向き遅延線に対応し、更に前記行
添字を第二方向に進行させる段階と、前記第二ポインタ
を進行させる段階と、前記行添字が初期値に到達するま
で前記メモリの前記複数個の行に対して前記出力、コピ
ー、格納、及び進行段階を反復する段階から成る、こと
を特徴とする方法。 （１５) 前記行添字により指示される前記メモリの前
記行の前記上向き遅延線において第二ポインタにより指
示されるメモリ位置から遅延データパケットを出力する
段階に先行して、前記第二ポインタを前記第一ポインタ
の値と分離距離の和に対応する値に設定する段階を更に
含む、ことを特徴とする第１４項記載の方法。 （１６) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて増大す
る、ことを特徴とする第１４項記載の方法。 （１７） 前記受信段階以後且つ前記遅延データパケッ
トを出力する段階以前に、前記受信ベクトル内の前記デ
ータパケット中の第零データパケットを出力する段階を
更に含む、ことを特徴とする第１６項記載の方法。
モリ基盤遅延線間でデータパケットの順序に対するたた
みこみインターリービングを実行する方法であって、複
数個のデータパケットから成る一個のベクトルを受信す
る段階と、メモリを複数個の行で構成する段階から成
り、各行は下向き遅延線に対応するデータパケットを格
納する複数個のメモリ位置と上向き遅延線に対応するデ
ータパケットを格納する複数個のメモリ位置を有し、前
記各行で前記上向き及び下向き遅延線に対応する前記メ
モリ位置の個数の合計は前記複数個の行に渡って一定で
あり、更に第一ポインタにより指示されるメモリ位置か
ら遅延データパケットを出力する段階から成り、前記メ
モリ位置は同時にある行添字により指示される前記メモ
リの行の前記下向き遅延線に対応し、更に前記第一ポイ
ンタにより指示される前記メモリ位置に前記受信ベクト
ル内の一個のデータパケットを格納する段階から成り、
前記メモリ位置は同時に前記行添字により指示される前
記メモリの前記行の前記下向き遅延線に対応し、更に前
記行添字を第一方向に進行させる段階と、前記行添字が
終端値に到達するまで前記メモリの前記複数個の行に対
して前記出力、格納、及び進行段階を反復する段階と、
前記行添字により指示される前記メモリの前記行の前記
上向き遅延線において第二ポインタにより指示されるメ
モリ位置から遅延データパケットを出力する段階と、前
記行添字により指示される前記メモリの前記行の前記下
向き遅延線に対応する前記一個のデータパケットを、前
記行添字により指示される前記メモリの前記行の前記上
向き遅延線において前記第二ポインタにより指示される
前記メモリ位置にコピーする段階と、前記第一ポインタ
により指示される前記メモリ位置に前記受信ベクトル内
の一個のデータパケットを格納する段階から成り、前記
メモリ位置は同時に前記行添字により指示される前記メ
モリの前記行の前記上向き遅延線に対応し、更に前記行
添字を第二方向に進行させる段階と、前記第二ポインタ
を進行させる段階と、前記行添字が初期値に到達するま
で前記メモリの前記複数個の行に対して前記出力、コピ
ー、格納、及び進行段階を反復する段階から成る、こと
を特徴とする方法。 （１５) 前記行添字により指示される前記メモリの前
記行の前記上向き遅延線において第二ポインタにより指
示されるメモリ位置から遅延データパケットを出力する
段階に先行して、前記第二ポインタを前記第一ポインタ
の値と分離距離の和に対応する値に設定する段階を更に
含む、ことを特徴とする第１４項記載の方法。 （１６) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて増大す
る、ことを特徴とする第１４項記載の方法。 （１７） 前記受信段階以後且つ前記遅延データパケッ
トを出力する段階以前に、前記受信ベクトル内の前記デ
ータパケット中の第零データパケットを出力する段階を
更に含む、ことを特徴とする第１６項記載の方法。
【００９３】（１８) 前記各下向き遅延線における前
記メモリ位置の個数は前記行添字の値を増大させるにつ
れて減少する、ことを特徴とする第１４項記載の方法。 （１９） 前記第一行の対形成遅延線に対する前記被反
復出力格納段階以後に、前記受信ベクトル内の前記デー
タパケット中の最終データパケットを出力する段階を更
に含む、ことを特徴とする第１８項記載の方法。 （２０） 前記出力段階により出力される前記遅延デー
タパケットを通信施設上に伝送する段階を更に含む、こ
とを特徴とする第１４項記載の方法。 （２１） 前記受信ベクトル内の前記データパケットは
暫定的なメッセージ順序に配列されている、ことを特徴
とする第２０項記載の方法。 （２２） 前記各格納段階は前記受信ベクトルから複数
個の前記データパケットを格納し、前記各出力段階は複
数個の前記遅延データパケットを出力する、ことを特徴
とする第１４項記載の方法。
記メモリ位置の個数は前記行添字の値を増大させるにつ
れて減少する、ことを特徴とする第１４項記載の方法。 （１９） 前記第一行の対形成遅延線に対する前記被反
復出力格納段階以後に、前記受信ベクトル内の前記デー
タパケット中の最終データパケットを出力する段階を更
に含む、ことを特徴とする第１８項記載の方法。 （２０） 前記出力段階により出力される前記遅延デー
タパケットを通信施設上に伝送する段階を更に含む、こ
とを特徴とする第１４項記載の方法。 （２１） 前記受信ベクトル内の前記データパケットは
暫定的なメッセージ順序に配列されている、ことを特徴
とする第２０項記載の方法。 （２２） 前記各格納段階は前記受信ベクトルから複数
個の前記データパケットを格納し、前記各出力段階は複
数個の前記遅延データパケットを出力する、ことを特徴
とする第１４項記載の方法。
【００９４】（２３） 可変遅延長を有する複数個のメ
モリ基盤遅延線間でデータパケットの順序に対するたた
みこみインターリービングを実行する方法であって、複
数個のデータパケットから成る一個のベクトルを受信す
る段階と、メモリを複数個の行で構成する段階から成
り、各行は下向き遅延線に対応するデータパケットを格
納する複数個のメモリ位置と上向き遅延線に対応するデ
ータパケットを格納する複数個のメモリ位置を有し、前
記各行は更に補助メモリ位置を含み，前記各行で前記上
向き及び下向き遅延線に対応する前記メモリ位置の個数
の合計は前記複数個の行に渡って一定であり、更に第一
ポインタにより指示されるメモリ位置から遅延データパ
ケットを出力する段階から成り、前記メモリ位置は同時
にある行添字により指示される前記メモリの行の前記下
向き遅延線に対応し、更に前記行添字により指示される
前記メモリの前記行の前記補助メモリ位置に前記受信ベ
クトル内の一個のデータパケットを格納する段階から成
り、前記補助メモリ位置は第二ポインタにより指示さ
れ、更に前記行添字を下向き方向に進行させる段階と、
前記第一ポインタを前記第二ポインタに対して第一方向
に進行させる段階と、前記行添字が終端値に到達するま
で前記メモリの前記複数個の行に対して前記出力、格
納、及び進行段階を反復する段階と、前記行添字により
指示される前記メモリの前記行の前記上向き遅延線にお
いて前記第二ポインタにより指示されるメモリ位置から
遅延データパケットを出力する段階と、前記第一ポイン
タにより指示される前記メモリ位置に前記受信ベクトル
内の一個のデータパケットを格納する段階から成り、前
記メモリ位置は同時に前記行添字により指示される前記
メモリの前記行の前記上向き遅延線に対応し、更に前記
行添字を上向き方向に進行させる段階と、前記第一ポイ
ンタを前記第二ポインタに対して第二方向に進行させる
段階と、前記行添字が初期値に到達するまで前記メモリ
の前記複数個の行に対して前記出力、コピー、格納、及
び進行段階を反復する段階から成る、ことを特徴とする
方法。 （２４) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて増大す
る、ことを特徴とする第２３項記載の方法。 （２５） 前記受信段階以後且つ前記遅延データパケッ
トを出力する段階以前に、前記受信ベクトル内の前記デ
ータパケット中の第零データパケットを出力する段階を
更に含む、ことを特徴とする第２４項記載の方法。 （２６) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて減少す
る、ことを特徴とする第２３項記載の方法。 （２７） 前記第一行の対形成遅延線に対する前記被反
復出力格納段階以後に、前記受信ベクトル内の前記デー
タパケット中の最終データパケットを出力する段階を更
に含む、ことを特徴とする第２６項記載の方法。 （２８） 前記出力段階により出力される前記遅延デー
タパケットを通信施設上に伝送する段階を更に含む、こ
とを特徴とする第２３項記載の方法。 （２９） 前記受信ベクトル内の前記データパケットは
暫定的なメッセージ順序に配列されている、ことを特徴
とする第２８項記載の方法。 （３０） 前記各格納段階は前記受信ベクトルから複数
個の前記データパケットを格納し、前記各出力段階は複
数個の前記遅延データパケットを出力する、ことを特徴
とする第２３項記載の方法。
モリ基盤遅延線間でデータパケットの順序に対するたた
みこみインターリービングを実行する方法であって、複
数個のデータパケットから成る一個のベクトルを受信す
る段階と、メモリを複数個の行で構成する段階から成
り、各行は下向き遅延線に対応するデータパケットを格
納する複数個のメモリ位置と上向き遅延線に対応するデ
ータパケットを格納する複数個のメモリ位置を有し、前
記各行は更に補助メモリ位置を含み，前記各行で前記上
向き及び下向き遅延線に対応する前記メモリ位置の個数
の合計は前記複数個の行に渡って一定であり、更に第一
ポインタにより指示されるメモリ位置から遅延データパ
ケットを出力する段階から成り、前記メモリ位置は同時
にある行添字により指示される前記メモリの行の前記下
向き遅延線に対応し、更に前記行添字により指示される
前記メモリの前記行の前記補助メモリ位置に前記受信ベ
クトル内の一個のデータパケットを格納する段階から成
り、前記補助メモリ位置は第二ポインタにより指示さ
れ、更に前記行添字を下向き方向に進行させる段階と、
前記第一ポインタを前記第二ポインタに対して第一方向
に進行させる段階と、前記行添字が終端値に到達するま
で前記メモリの前記複数個の行に対して前記出力、格
納、及び進行段階を反復する段階と、前記行添字により
指示される前記メモリの前記行の前記上向き遅延線にお
いて前記第二ポインタにより指示されるメモリ位置から
遅延データパケットを出力する段階と、前記第一ポイン
タにより指示される前記メモリ位置に前記受信ベクトル
内の一個のデータパケットを格納する段階から成り、前
記メモリ位置は同時に前記行添字により指示される前記
メモリの前記行の前記上向き遅延線に対応し、更に前記
行添字を上向き方向に進行させる段階と、前記第一ポイ
ンタを前記第二ポインタに対して第二方向に進行させる
段階と、前記行添字が初期値に到達するまで前記メモリ
の前記複数個の行に対して前記出力、コピー、格納、及
び進行段階を反復する段階から成る、ことを特徴とする
方法。 （２４) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて増大す
る、ことを特徴とする第２３項記載の方法。 （２５） 前記受信段階以後且つ前記遅延データパケッ
トを出力する段階以前に、前記受信ベクトル内の前記デ
ータパケット中の第零データパケットを出力する段階を
更に含む、ことを特徴とする第２４項記載の方法。 （２６) 前記各下向き遅延線における前記メモリ位置
の個数は前記行添字の値を増大させるにつれて減少す
る、ことを特徴とする第２３項記載の方法。 （２７） 前記第一行の対形成遅延線に対する前記被反
復出力格納段階以後に、前記受信ベクトル内の前記デー
タパケット中の最終データパケットを出力する段階を更
に含む、ことを特徴とする第２６項記載の方法。 （２８） 前記出力段階により出力される前記遅延デー
タパケットを通信施設上に伝送する段階を更に含む、こ
とを特徴とする第２３項記載の方法。 （２９） 前記受信ベクトル内の前記データパケットは
暫定的なメッセージ順序に配列されている、ことを特徴
とする第２８項記載の方法。 （３０） 前記各格納段階は前記受信ベクトルから複数
個の前記データパケットを格納し、前記各出力段階は複
数個の前記遅延データパケットを出力する、ことを特徴
とする第２３項記載の方法。
【００９５】（３１） メモリ基盤構成のたたみこみイ
ンターリービングを実行する為の方法とシステムが開示
される。本開示方法によれば、遅延線（ＤＬ）はメモリ
１４４の各行内で互いに二個づつ対を形成する。この対
形成は、対形成された遅延線の遅延の合計が各行に渡っ
て一定であるように遂行される。インターリービング処
理されたデータパケットの送信と受信の双方において、
一個乃至それ以上のデータパケットがこの対形成された
遅延線の一方の遅延線における最旧のメモリ位置から読
み取られ、更に一個乃至それ以上のデータパケットが受
信ベクトルからこの遅延線に書き込まれる。この読み取
り書き込み処理はメモリの各行に対して繰り返され、第
一方向に進行される。次に、この読み取り書き込み処理
がメモリの各行における上記対形成遅延線の他方の遅延
線に対して繰り返され、反対方向に進行される。メモリ
１４４の各行における遅延線ＤＬのこの対形成の為、必
要な処理オーバーヘッドが最小限である効率的なたたみ
こみインターリービングの実装が可能になる。本システ
ムは、ディジタル加入者線モデム４０８、４１５内に使
用される種類の、ディジタル信号プロセッサ１３０その
他のプログラム可能な論理デバイスとして実装される。
ンターリービングを実行する為の方法とシステムが開示
される。本開示方法によれば、遅延線（ＤＬ）はメモリ
１４４の各行内で互いに二個づつ対を形成する。この対
形成は、対形成された遅延線の遅延の合計が各行に渡っ
て一定であるように遂行される。インターリービング処
理されたデータパケットの送信と受信の双方において、
一個乃至それ以上のデータパケットがこの対形成された
遅延線の一方の遅延線における最旧のメモリ位置から読
み取られ、更に一個乃至それ以上のデータパケットが受
信ベクトルからこの遅延線に書き込まれる。この読み取
り書き込み処理はメモリの各行に対して繰り返され、第
一方向に進行される。次に、この読み取り書き込み処理
がメモリの各行における上記対形成遅延線の他方の遅延
線に対して繰り返され、反対方向に進行される。メモリ
１４４の各行における遅延線ＤＬのこの対形成の為、必
要な処理オーバーヘッドが最小限である効率的なたたみ
こみインターリービングの実装が可能になる。本システ
ムは、ディジタル加入者線モデム４０８、４１５内に使
用される種類の、ディジタル信号プロセッサ１３０その
他のプログラム可能な論理デバイスとして実装される。
【図１】先行技術によるたたみこみインターリービング
構成の電気的ブロック図。
構成の電気的ブロック図。
【図２】本発明の好適実施例が実装されたディジタル加
入者線（ＤＳＬ）モデム通信システムの電気的ブロック
図。
入者線（ＤＳＬ）モデム通信システムの電気的ブロック
図。
【図３】本発明の好適実施例が実装されたディジタル信
号プロセッサ（ＤＳＰ）の電気的ブロック図。
号プロセッサ（ＤＳＰ）の電気的ブロック図。
【図４】本発明の好適実施例による、データパケット伝
送用の図３におけるＤＳＰのランダムアクセスメモリ内
の遅延段階構成を例示するメモリ図。
送用の図３におけるＤＳＰのランダムアクセスメモリ内
の遅延段階構成を例示するメモリ図。
【図５】本発明の好適実施例による、図３のＤＳＰによ
りデータパケットの伝送に先立って遂行されるたたみこ
みインターリービング方法を例示するフローチャート。
りデータパケットの伝送に先立って遂行されるたたみこ
みインターリービング方法を例示するフローチャート。
【図６】本発明の好適実施例による図５の方法による動
作の一例における、図３のＤＳＰのランダムアクセスメ
モリ内の遅延段階内容を例示するメモリ図。
作の一例における、図３のＤＳＰのランダムアクセスメ
モリ内の遅延段階内容を例示するメモリ図。
【図７】本発明の好適実施例による、伝送データパケッ
ト受信用の図３におけるＤＳＰのランダムアクセスメモ
リ内の遅延段階構成を例示するメモリ図。
ト受信用の図３におけるＤＳＰのランダムアクセスメモ
リ内の遅延段階構成を例示するメモリ図。
【図８】たたみこみインターリービングにより処理され
るデータの順序の再配列方法による動作の一例におけ
る、本発明の好適実施例による図３のＤＳＰのランダム
アクセスメモリ内の遅延段階内容を例示するメモリ図。
るデータの順序の再配列方法による動作の一例におけ
る、本発明の好適実施例による図３のＤＳＰのランダム
アクセスメモリ内の遅延段階内容を例示するメモリ図。
【図９】たたみこみインターリービングにより時間スク
ランブル化された方式における、通信施設上で受信され
たデータパケットに対する順序の再配列用の本発明の好
適実施例による動作を例示するフロー図。
ランブル化された方式における、通信施設上で受信され
たデータパケットに対する順序の再配列用の本発明の好
適実施例による動作を例示するフロー図。
【図１０】時間スクランブル化された方式における、通
信施設上で通信されるデータパケットに対するたたみこ
みインターリービング用の本発明の第二好適実施例によ
る動作を例示するフロー図。
信施設上で通信されるデータパケットに対するたたみこ
みインターリービング用の本発明の第二好適実施例によ
る動作を例示するフロー図。
【図１１】図１０のたたみこみインターリービング方法
による動作の一例における、本発明の第二好適実施例に
よる図３のＤＳＰのランダムアクセスメモリ内の遅延段
階内容を例示するメモリ図。
による動作の一例における、本発明の第二好適実施例に
よる図３のＤＳＰのランダムアクセスメモリ内の遅延段
階内容を例示するメモリ図。
４ 伝送チャネル ＩＮ 入力回線 ＯＵＴ 出力回線 Ｒ 遠隔コンピュータシステム ４０７ ホストインターフェイス ４０８ 中央交換局ＤＳＬモデム ４０９ ホストインターフェイス ４１０ ディジタルＤＳＬ送受信器機能 ４１１ 多元アナログ前端機能（ＡＦＥ） ４１２ 多元アナログ前端機能（ＡＦＥ） ４１３ ディジタルＤＳＬ送受信器機能 ４１４ 回線ドライバ ４１５ 遠隔ＤＳＬモデム ４１６ 混成集積回路 ４１７ 回線ドライバ ４１９ 混成集積回路 ＴＷＰ 撚り線対電話回線 １３０ ディジタル信号プロセッサ（ＤＳＰ） Ｃ，Ｄ，Ｅ データバス Ｐ プログラムバス １３２ 指数装置 １３４ 乗算加算装置 １３６ 演算論理装置（ＡＬＵ） １３８ バレル型シフタ １４０ 累算器 １４２ 比較選択格納装置（ＣＳＳＵ） １４４ ランダムアクセスメモリ(ＲＡＭ) １４５ メモリ周辺インターフェイス １４６ 読み出し専用メモリ（ＲＯＭ） １４８ データレジスタアドレスジェネレータ（アドレ
スレジスタ） １４９ プログラム制御アドレスジェネレータ １５０ ＰＬＬクロックジェネレータ １５１ タイマー １５２ ＪＴＡＧテストポート １５３ 直列ホストポート １５６ 電力分布回路 １５８ インターフェイス装置 ＲＥＦＣＬＫ 回線 ＯＵＴＣＬＫ 回線
スレジスタ） １４９ プログラム制御アドレスジェネレータ １５０ ＰＬＬクロックジェネレータ １５１ タイマー １５２ ＪＴＡＧテストポート １５３ 直列ホストポート １５６ 電力分布回路 １５８ インターフェイス装置 ＲＥＦＣＬＫ 回線 ＯＵＴＣＬＫ 回線
Claims (2)
- 【請求項１】 可変遅延長を有する複数個のメモリを利
用する遅延線間でデータパケットの順序に対するたたみ
こみインターリービングを実行する方法であって、 複数個のデータパケットから成る一個のベクトルを受信
する段階と、 メモリの第一行の第一遅延線領域内のメモリ位置から第
一遅延データパケットを出力する段階と、 前記メモリの前記第一行の前記第一遅延線領域内のメモ
リ位置に受信した前記データパケット中の第一受信デー
タパケットを格納する段階と、 メモリの次回行の次回遅延線領域内のメモリ位置から次
回遅延データパケットを出力する段階から成り、前記次
回行は前記先行行から引き続き第一方向にあり、 更に
前記メモリの前記次回行の前記次回遅延線領域内のメモ
リ位置に次回受信データパケットを格納する段階と、 前記ベクトル内の複数個の前記受信データパケットと前
記メモリの複数個の行が前記第一行から開始し終端遅延
線領域を有する終端行まで続行する、次回遅延データパ
ケットを出力し且つ次回受信データパケットを格納する
段階を反復する段階と、 前記終端行の対形成遅延線領域から次回遅延データパケ
ットを出力する段階から成り、前記対形成遅延線領域は
前記終端遅延線領域とは異なり、更に前記終端行の前記
対形成遅延線領域内のメモリ位置に次回受信データパケ
ットを格納する段階と、 前記第一方向と逆方向の第二方向において前記終端行か
らの前記次回行の次回対形成遅延線領域から次回遅延デ
ータパケットを出力する段階と、 前記次回行の前記対形成遅延線領域内のメモリ位置に次
回受信データパケットを格納する段階と、 対形成遅延線から次回遅延データパケットを出力し且つ
前記対形成遅延線領域内のメモリ位置に次回受信データ
パケットを格納する段階を反復する段階から成り、前記
被反復出力格納段階は前記第二方向において前記第一行
の対形成遅延線に対するまで実行される、ことを特徴と
する方法。 - 【請求項２】 たたみこみインターリービングを実行す
る為のプログラム可能なシステムであって、 読み取り書き込みメモリを備え、前記読み取り書き込み
メモリは複数個の行で構成され各行は下向き遅延線領域
と上向き遅延線領域に対応し、且つ前記下向き及び上向
き遅延線領域は前記各行で互いに対を形成しその結果前
記対形成された遅延線領域により占有される複数個のメ
モリ位置の合計は前記複数個の行に渡って一定であり、
更にプログラム可能な論理デバイスを備え、前記論理デ
バイスは前記読み取り書き込みメモリに接続され且つプ
ログラムされており、 複数個のデータパケットから成る一個のベクトルを受信
する動作と、 前記読み取り書き込みメモリの第一行の第一下向き遅延
線領域内のメモリ位置から第一遅延データパケットを出
力する動作と、 前記読み取り書き込みメモリの前記第一行の前記第一下
向き遅延線領域内のメモリ位置に受信した前記データパ
ケット中の第一受信データパケットを格納する動作と、 前記読み取り書き込みメモリの次回行の次回下向き遅延
線領域内のメモリ位置から次回遅延データパケットを出
力する動作を実行し、前記次回行は前記先行行から引き
続き第一方向にあり、更に前記読み取り書き込みメモリ
の前記次回行の前記次回下向き遅延線領域内のメモリ位
置に次回受信データパケットを格納する動作と、 前記ベクトル内の複数個の前記受信データパケットと前
記読み取り書き込みメモリの複数個の行が前記第一行か
ら開始し下向き遅延線領域を有する終端行まで続行す
る、次回遅延データパケットを出力し且つ次回受信デー
タパケットを格納する段階を反復する動作と、 前記終端行の上向き遅延線領域から次回遅延データパケ
ットを出力する動作と、 前記終端行の前記上向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、 前記第一方向と逆方向の第二方向において前記終端行か
らの前記次回行の次回上向き遅延線領域から次回遅延デ
ータパケットを出力する動作と、 前記次回行の前記上向き遅延線領域内のメモリ位置に次
回受信データパケットを格納する動作と、 上向き遅延線から次回遅延データパケットを出力し且つ
前記上向き遅延線領域内のメモリ位置に次回受信データ
パケットを格納する段階を反復する動作を実行し、前記
被反復出力格納段階は前記第二方向において前記第一行
の上向き遅延線に対するまで実行される、ことを特徴と
するプログラム可能なシステム。
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|---|---|---|---|
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